FR2950997A1 - Puce de circuit integre protegee contre des attaques laser - Google Patents
Puce de circuit integre protegee contre des attaques laser Download PDFInfo
- Publication number
- FR2950997A1 FR2950997A1 FR0956923A FR0956923A FR2950997A1 FR 2950997 A1 FR2950997 A1 FR 2950997A1 FR 0956923 A FR0956923 A FR 0956923A FR 0956923 A FR0956923 A FR 0956923A FR 2950997 A1 FR2950997 A1 FR 2950997A1
- Authority
- FR
- France
- Prior art keywords
- chip
- substrate
- integrated circuit
- trapping
- atoms
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical group [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 239000001307 helium Substances 0.000 claims description 4
- 229910052734 helium Inorganic materials 0.000 claims description 4
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 238000001556 precipitation Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 18
- 238000000034 method Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
- H01L23/573—Protection from inspection, reverse engineering or tampering using passive means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
L'invention concerne une puce de circuit intégré (21) formée dans et sur un substrat semiconducteur (3) et comprenant : dans la partie supérieure du substrat, une partie active (5) dans laquelle sont formés des composants ; et sous la partie active (5) et à une profondeur comprise entre 5 et 50 µm de la face supérieure du substrat, une zone comprenant des sites de piégeage d'impuretés métalliques et contenant des atomes de métal à une concentration comprise entre 10 et 10 atomes/cm .
Description
B9794 - 09-RO-292 1 PUCE DE CIRCUIT INTÉGRÉ PROTÉGÉE CONTRE DES ATTAQUES LASER
Domaine de l'invention La présente invention concerne la protection d'une puce de circuit intégré contre des attaques laser. Exposé de l'art antérieur La figure 1 est une vue en coupe schématique d'une puce de circuit intégré 1 formée dans et sur un substrat semiconducteur 3. Le substrat 3 comprend dans sa partie supérieure une couche active 5, couramment une couche épitaxiée, dans laquelle sont réalisés des composants électroniques non représentés. De façon courante, la couche active 5 est recouverte d'un empilement de couches isolantes 7 et de pistes conductrices d'interconnexion 9. On prévoit généralement plusieurs niveaux d'interconnexion successifs. Des nias conducteurs non représentés traversent les couches isolantes pour relier les pistes conductrices entre elles, à des bornes 11 d'entrée-sortie de la puce, et à des composants de la couche active 5, réalisant ainsi les interconnexions du circuit. Dans certains dispositifs, par exemple des composants sécurisés comme des cartes de paiement, des régions de la zone active 5 sont susceptibles de traiter et/ou de stocker des données sensibles, par exemple des clés de chiffrement. De tels B9794 - 09-RO-292
2 dispositifs peuvent faire l'objet de manipulations frauduleuses visant à obtenir des informations confidentielles protégées. Parmi les attaques connues, les attaques dites "attaques par faute", consistent à perturber volontairement le fonctionnement d'une puce, et à analyser l'influence des perturbations sur son comportement. L'attaquant s'intéresse notamment à l'influence des perturbations sur des données telles que des signaux de sortie, la consommation, ou des temps de réponse. Il est susceptible d'en déduire, par des études statistiques ou autres, des informations sensibles telles que les algorithmes utilisés et éventuellement des clés de chiffrement. Pour provoquer volontairement des anomalies dans les circuits d'une puce, un mode d'attaque consiste à bombarder des zones localisées de la puce par un faisceau laser. On peut ainsi injecter des fautes dans certaines cellules mémoires et/ou affecter le comportement de certains composants. On notera que lors d'une attaque laser, la puce doit être alimentée. En raison de la présence des pistes métalliques d'interconnexion du côté de la face avant du substrat, les attaques laser sont dans leur très grande majorité réalisées par la face arrière de la puce. En effet, du côté de la face avant, la probabilité pour un faisceau laser d'atteindre un composant à travers l'enchevêtrement de pistes métalliques est presque nulle. En outre, l'attaquant ne peut pas se permettre de retirer les niveaux d'interconnexion car cela rendrait la puce non opérationnelle et non analysable. La figure 2 est une vue en coupe schématique de la puce 1 de la figure 1 illustrant une étape préliminaire d'amincissement du substrat 3, fréquemment mise en oeuvre avant une attaque laser par la face arrière. Une telle étape améliore l'efficacité de l'attaque laser en minimisant l'atténuation du faisceau par le substrat. Pour rendre accessible au faisceau laser les composants de la région active 5, l'attaquant doit retirer une partie de l'épaisseur du substrat 3 du côté de sa B9794 - 09-RO-292
3 face inférieure ou face arrière. A titre d'exemple, une puce formée à partir d'un substrat de 180 µm d'épaisseur subira une diminution d'épaisseur de l'ordre de 130 µm avant une attaque laser.
Pour se prémunir contre les fraudes, il est généralement prévu dans les puces sécurisées un dispositif de détection d'attaque, couplé à un circuit de protection. Lorsqu'une attaque est détectée, le circuit de protection met en oeuvre des mesures de protection, d'aliénation, ou de destruction des données sensibles. Par exemple, on pourra prévoir, lorsqu'une attaque est détectée, d'interrompre l'alimentation de la puce ou de provoquer sa réinitialisation, de façon à minimiser le temps pendant lequel l'attaquant peut étudier la réponse de la puce à une perturbation.
Les solutions de détection d'attaque peuvent être logiques. Elles consistent par exemple à introduire régulièrement dans les calculs des tests d'intégrité permettant de s'assurer que des données ne sont pas en cours de modification. Ces solutions présentent l'inconvénient d'introduire des étapes de calcul supplémentaires, augmentant ainsi les temps de réponse de la puce. En outre, les tests d'intégrité ne peuvent pas détecter toutes les perturbations provoquées par un attaquant. Ce dernier dispose donc d'une certaine marge de manoeuvre susceptible de lui permettre d'acquérir des informations sensibles. D'autres solutions de détection d'attaque, dites physiques, comportent notamment des capteurs sensibles aux variations de température, aux ultraviolets, ou aux rayons X, permettant de déceler des activités suspectes. De même que les solutions logiques, ces solutions ne sont pas parfaitement fiables. En effet, avant la détection de l'attaque, l'attaquant dispose d'une marge de manoeuvre susceptible de lui permettre d'obtenir des informations sensibles. De plus, la mise en oeuvre de ces solutions est complexe et augmente la surface de silicium nécessaire à la réalisation de la puce.
B9794 - 09-RO-292 Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir un système de protection d'une puce de circuit intégré contre des attaques laser palliant au moins certains des inconvénients des solutions de l'art antérieur. Un objet d'un mode de réalisation de la présente invention est de prévoir un tel système renforçant ou éventuellement remplaçant les solutions de l'art antérieur. Un objet d'un mode de réalisation de la présente invention est de prévoir un tel système permettant d'empêcher l'attaquant d'obtenir des informations sensibles avant que l'attaque ne soit détectée par des moyens usuels. Ainsi, un mode de réalisation de la présente invention prévoit une puce de circuit intégré formée dans et sur un substrat semiconducteur et comprenant dans la partie supérieure du substrat, une partie active dans laquelle sont formés des composants ; et sous la partie active et à une profondeur comprise entre 5 et 50 µm de la face supérieure du substrat, une zone comprenant des sites de piégeage d'impuretés métalliques et contenant des atomes de métal à une concentration comprise entre 1017 et 1018 atomes/cm3. Selon un mode de réalisation de la présente invention, les sites de piégeage résultent d'une implantation d'un gaz rare suivie d'un recuit.
Selon un mode de réalisation de la présente invention, le gaz rare est de l'hélium. Selon un mode de réalisation de la présente invention, l'épaisseur de la zone comprenant des sites de piégeage est comprise entre 0,5 et 5 µm.
Selon un mode de réalisation de la présente invention, les sites de piégeage résultent d'une précipitation d'oxygène. Selon un mode de réalisation de la présente invention, la zone comprenant des sites de piégeage s'étend jusqu'à la face arrière du substrat. 4 B9794 - 09-RO-292
Selon un mode de réalisation de la présente invention, les impuretés métalliques comprennent des atomes de fer. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que 5 d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, est une vue en coupe schématique d'une portion d'une puce de circuit intégré ; la figure 2, précédemment décrite, est une vue en coupe schématique de la portion de puce de la figure 1 après amincissement de son substrat ; la figure 3 est une vue en coupe représentant de façon schématique un exemple de réalisation d'une puce de circuit intégré munie d'un système de protection contre des attaques laser ; et la figure 4 est une vue en coupe représentant de façon schématique une variante de réalisation d'une puce de circuit intégré munie d'un système de protection contre des attaques laser. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Un aspect d'un mode de réalisation de la présente invention est de prévoir, dans le substrat, une couche de protection adaptée à atténuer et à disperser un éventuel faisceau laser d'attaque de façon à élargir le faisceau et à empêcher d'atteindre une zone précise de la partie active. De plus, en chaque point de la puce, la puissance laser sera réduite. La figure 3 est une vue en coupe représentant de façon 35 schématique un exemple de réalisation d'une puce de circuit B9794 - 09-RO-292
6 intégré 21 munie d'un système de protection contre les attaques laser. Comme la puce 1 décrite en relation avec la figure 2, la puce 21 est formée dans et sur un substrat 3. Le substrat 3 comprend, sous une partie active 5 dans laquelle sont formés les composants de la puce, une zone 23 adaptée à disperser un faisceau laser. Dans la zone 23, on a formé des sites de piégeage adaptés à retenir des impuretés métalliques. La zone 23 comprend une forte concentration d'impuretés métalliques introduites intentionnellement, par exemple des atomes de fer, de nickel, de cuivre ou d'or. La prévision de zones de piégeage dans un substrat semiconducteur a été proposée pour débarrasser les régions actives du substrat d'impuretés indésirables susceptibles de dégrader les performances de certains composants. Ces zones de piégeage ont pour rôle de retenir d'éventuelles impuretés parasites introduites dans le substrat pendant la fabrication, de façon que ces impuretés ne viennent pas contaminer des régions actives du substrat. On utilise de telles techniques notamment dans le domaine des dispositifs à semiconducteurs de puissance. Un exemple de procédé de réalisation d'une zone de piégeage consiste à prévoir, dans une région localisée du substrat, une implantation à haute dose d'un gaz rare tel que l'hélium, l'argon ou le xénon. Un recuit consécutif adapté entraîne la formation de bulles et/ou de dislocations dans cette région. Les défauts ainsi formés se trouvent être des sites de piégeage adaptés à retenir d'éventuelles impuretés métalliques présentes dans le substrat.
Après avoir formé la zone de piégeage 23, par exemple selon le procédé susmentionné, on prévoit de contaminer intentionnellement le substrat, par exemple par implantation d'atomes de fer. Les impuretés ainsi introduites viennent se concentrer dans la zone 23 et y sont retenues. Ces impuretés permettent de diffracter/disperser/atténuer un éventuel faisceau B9794 - 09-RO-292
7 laser d'attaque, faisant ainsi écran aux composants de la puce 21. La zone de piégeage contaminée 23 doit être placée à une distance de la couche active 5 suffisamment faible pour que, lors de l'étape préalable d'amincissement, l'attaquant ne puisse pas la retirer sans endommager la puce. De façon courante, la couche active 5 dans laquelle sont formés les composants de la puce a une épaisseur de l'ordre de 3 µm à 10 µm. Après amincissement selon les techniques habituelles, le substrat 3 a une épaisseur de l'ordre de 50 µm. Un amincissement plus important risquerait d'entraîner un déséquilibre des contraintes mécaniques s'exerçant dans la puce. Notamment, les pistes et nias d'interconnexion risqueraient de se rompre, rendant la puce inutilisable.
Ainsi, à titre d'exemple, la zone de piégeage conta-minée 23 pourra donc avoir une épaisseur de l'ordre de 0,5 µm à 5 µm et être formée, sous la couche active 5, à une distance comprise entre 12 µm et 20 µm de la face supérieure du substrat 3. Toutefois, l'invention ne se restreint pas à ce cas particulier. On pourra par exemple prévoir une zone de piégeage s'étendant sur presque toute l'épaisseur du substrat 3, depuis sa face arrière jusqu'à une distance de quelques µm, par exemple de l'ordre de 5 µm à 20 µm, de la couche active 5. La figure 4 est une vue en coupe représentant de façon schématique une variante de réalisation d'une puce de circuit intégré 31 munie d'un système de protection contre des attaques laser. Dans cet exemple, par comparaison avec la puce 21 décrite en relation avec la figure 3, la zone mince de piégeage contaminée 23 a été remplacée par une zone de piégeage étendue 33. La zone de piégeage 33 s'étend depuis la face arrière du substrat jusqu'à une distance de l'ordre de 5 µm à 20 µm, de la couche active 5. On pourra par exemple fabriquer la puce 31 dans et sur une tranche de silicium formée selon la technologie "MDZ®", de l'anglais "Magic Denuded Zone". De telles tranches sont notam- B9794 - 09-RO-292
8 ment décrites dans l'article "Effective intrinsic gettering for 200 mm an 300 mm P/P-wafers in a low thermal budget 0,13 µm advanced CMOS logic process", de M.J. Binns, présenté en 2002 à la conférence "9th Int. Symp. Silicon Materials Science & Technology, Philadelphia, Mai 12-17, 2002", et disponible sur le site internet "http://www.memc.com/". Une telle tranche comprend en effet, dans le substrat, des sites de piégeage préalablement formés par précipitation d'oxygène. Ces sites sont répartis dans une grande partie de l'épaisseur du substrat, depuis la face arrière jusqu'à quelques dizaines de µm de la face avant. Ces sites sont adaptés à concentrer et à retenir d'éventuelles impuretés métalliques. On prévoit alors une étape de contamination intentionnelle du substrat, par exemple par implantation d'atomes de 15 fer, tel que décrit ci-dessus. La concentration d'impuretés métalliques dans la zone 23 (figure 3) ou 33 (figure 4) sera de préférence choisie élevée. Cette concentration dépend notamment du procédé de formation de la couche de piégeage ainsi que du procédé utilisé 20 pour introduire les impuretés métalliques dans cette couche. A titre d'exemple, dans le cas d'une zone de piégeage mince telle que la zone 23 de la figure 3, on pourra former des sites de piégeage par implantation d'hélium à 40 keV et 5x1016 atomes/cm2, suivie d'un recuit adapté. On pourra consécutivement 25 mettre en oeuvre une étape d'implantation d'atomes de fer par la face arrière du substrat, à 100 keV et 1012 atomes/cm2, jusqu'à obtenir une concentration finale d'atomes de fer dans la zone 23 de l'ordre de 1017 à 1018 atomes/cm3. Un avantage du système de protection proposé est qu'il 30 oblige l'attaquant à augmenter considérablement, par exemple d'un facteur de l'ordre de 10 à 100, la puissance du faisceau laser pour pouvoir injecter des fautes dans les circuits de la puce. Par conséquent, avant que l'attaquant ne puisse acquérir des informations sensibles, l'attaque sera facilement détectée B9794 - 09-RO-292
9 par des moyens classiques, par exemple des détecteurs de variation de température. De plus, la présence de la zone de piégeage contaminée rend difficile pour l'attaquant de contrôler la taille et la position du faisceau laser au niveau de la couche active de la puce. Un autre avantage du système de protection proposé est qu'il ne nécessite pas de modification des circuits de la puce que l'on souhaite protéger, ni de modification du procédé de fabrication. De plus, les étapes de fabrication nécessaires à la formation de la zone de piégeage contaminée sont compatibles avec les procédés de fabrication usuels d'une puce de circuit intégré. Le système proposé peut donc être employé pour protéger facilement et à moindre coût tout type de circuit. En outre, un tel système de protection n'augmente pas la surface de silicium nécessaire à la réalisation de la puce. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art.
En particulier, l'invention ne se restreint pas à l'utilisation des métaux mentionnés ci-dessus pour former les impuretés métalliques concentrées sous la partie active de la puce. L'homme de l'art saura utiliser tout autre métal adapté. De plus, on a mentionné ci-dessus une concentration d'atomes de métal dans la couche de piégeage de l'ordre de 1017 à 1018 atomes/cm3. L'homme de l'art saura adapter le système de protection en utilisant des concentrations différentes. En outre, les épaisseurs et les profondeurs mentionnées ci-dessus pour les différentes couches d'une puce de circuit intégré et notamment pour la couche de piégeage sont données uniquement à titre d'exemple. L'homme de l'art saura mettre en oeuvre le fonctionnement recherché en utilisant des épaisseurs et profondeurs différentes. Par ailleurs, on a mentionné ci-dessus diverses 35 techniques de formation de zones de piégeage adaptées à B9794 - 09-RO-292
10 concentrer et à retenir des impuretés métalliques introduites dans un substrat semiconducteur. L'invention ne se restreint pas à ces exemples particuliers. L'homme de l'art saura mettre en oeuvre le fonctionnement recherché quel que soit le procédé employé pour former la zone de piégeage. De même, on a proposé de contaminer intentionnellement le substrat, après formation de la zone de piégeage, par implantation d'atomes de métal. L'homme de l'art saura mettre en oeuvre le fonctionnement recherché quel que soit le procédé employé pour introduire des impuretés métalliques à la concentration souhaitée dans la zone de piégeage. On a décrit ci-dessus un système de protection d'une puce de circuit intégré contre des attaques laser, ce système comprenant une zone de piégeage dans laquelle on a introduit intentionnellement des impuretés métalliques. Toutefois, on pourra prévoir d'autres applications à la prévision d'une telle zone de piégeage contaminée. Ainsi, la présente invention vise une puce de circuit intégré comprenant une zone de piégeage, s'étendant sous la partie active de la puce, à faible distance de la partie active, et comprenant une forte concentration d'impuretés métalliques.
Claims (7)
- REVENDICATIONS1. Puce de circuit intégré (21 ; 31) formée dans et sur un substrat semiconducteur (3) et comprenant : dans la partie supérieure du substrat, une partie active (5) dans laquelle sont formés des composants ; et sous la partie active (5) et à une profondeur comprise entre 5 et 50 µm de la face supérieure du substrat, une zone comprenant des sites de piégeage d'impuretés métalliques et contenant des atomes de métal à une concentration comprise entre 1017 et 1018 atomes/cm3.
- 2. Puce selon la revendication 1, dans laquelle les sites de piégeage résultent d'une implantation d'un gaz rare suivie d'un recuit.
- 3. Puce selon la revendication 2, dans laquelle le gaz rare est de l'hélium.
- 4. Puce selon la revendication 2 ou 3, dans laquelle l'épaisseur de ladite zone (23) est comprise entre 0,5 et 5 µm.
- 5. Puce selon la revendication 1, dans laquelle les sites de piégeage résultent d'une précipitation d'oxygène.
- 6. Puce selon la revendication 5, dans laquelle ladite 20 zone (33) s'étend jusqu'à la face arrière du substrat (3).
- 7. Puce selon l'une quelconque des revendications 1 à 6, dans laquelle les impuretés métalliques comprennent des atomes de fer. 10 15
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0956923A FR2950997B1 (fr) | 2009-10-05 | 2009-10-05 | Puce de circuit integre protegee contre des attaques laser |
EP10186459.3A EP2306518B1 (fr) | 2009-10-05 | 2010-10-04 | Méthode de protection d'une puce de circuit intégré contre une analyse par attaques laser |
US12/897,231 US8779552B2 (en) | 2009-10-05 | 2010-10-04 | Integrated circuit chip protected against laser attacks |
CN201010504549.6A CN102034688B (zh) | 2009-10-05 | 2010-10-08 | 保护集成电路芯片免受激光攻击的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0956923A FR2950997B1 (fr) | 2009-10-05 | 2009-10-05 | Puce de circuit integre protegee contre des attaques laser |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2950997A1 true FR2950997A1 (fr) | 2011-04-08 |
FR2950997B1 FR2950997B1 (fr) | 2011-12-09 |
Family
ID=42136016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR0956923A Expired - Fee Related FR2950997B1 (fr) | 2009-10-05 | 2009-10-05 | Puce de circuit integre protegee contre des attaques laser |
Country Status (2)
Country | Link |
---|---|
US (1) | US8779552B2 (fr) |
FR (1) | FR2950997B1 (fr) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11250215A (ja) * | 1998-03-04 | 1999-09-17 | Nippon Telegr & Teleph Corp <Ntt> | Icチップおよびicカード |
US20030057522A1 (en) * | 2000-06-14 | 2003-03-27 | International Rectifier Corporation | Process to create buried heavy metal at selected depth |
DE10337256A1 (de) * | 2002-11-21 | 2004-06-09 | Giesecke & Devrient Gmbh | Integrierte Schaltkreisanordnung und Verfahren zur Herstellung derselben |
EP1508917A2 (fr) * | 2003-08-20 | 2005-02-23 | Sharp Kabushiki Kaisha | Circuit intégré semiconducteur |
US6919618B2 (en) * | 2001-02-08 | 2005-07-19 | Infineon Technologies Ag | Shielding device for integrated circuits |
EP1691413A1 (fr) * | 2005-02-11 | 2006-08-16 | Axalto SA | Composant électronique protégé contre les attaques. |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4203780A (en) * | 1978-08-23 | 1980-05-20 | Sony Corporation | Fe Ion implantation into semiconductor substrate for reduced lifetime sensitivity to temperature |
JP2001148480A (ja) * | 1999-11-18 | 2001-05-29 | Nec Corp | 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法 |
JP4710187B2 (ja) * | 2000-08-30 | 2011-06-29 | ソニー株式会社 | 多結晶シリコン層の成長方法および単結晶シリコン層のエピタキシャル成長方法 |
US6855584B2 (en) * | 2001-03-29 | 2005-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
JP2005051040A (ja) | 2003-07-29 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及び半導体基板 |
JP5334354B2 (ja) * | 2005-05-13 | 2013-11-06 | シャープ株式会社 | 半導体装置の製造方法 |
-
2009
- 2009-10-05 FR FR0956923A patent/FR2950997B1/fr not_active Expired - Fee Related
-
2010
- 2010-10-04 US US12/897,231 patent/US8779552B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11250215A (ja) * | 1998-03-04 | 1999-09-17 | Nippon Telegr & Teleph Corp <Ntt> | Icチップおよびicカード |
US20030057522A1 (en) * | 2000-06-14 | 2003-03-27 | International Rectifier Corporation | Process to create buried heavy metal at selected depth |
US6919618B2 (en) * | 2001-02-08 | 2005-07-19 | Infineon Technologies Ag | Shielding device for integrated circuits |
DE10337256A1 (de) * | 2002-11-21 | 2004-06-09 | Giesecke & Devrient Gmbh | Integrierte Schaltkreisanordnung und Verfahren zur Herstellung derselben |
EP1508917A2 (fr) * | 2003-08-20 | 2005-02-23 | Sharp Kabushiki Kaisha | Circuit intégré semiconducteur |
EP1691413A1 (fr) * | 2005-02-11 | 2006-08-16 | Axalto SA | Composant électronique protégé contre les attaques. |
Non-Patent Citations (1)
Title |
---|
BINNS M J: "EFFECTIVE INTRINSIC GETTERING FOR 200MM AND 300MM P/P-WAFERS IN A LOW THERMAL BUDGET 0.13µm ADVANCED CMOS LOGIC PROCESS", 9TH INT. SYMP. SILICON MATERIALS SCIENCE & TECHNOLOGY, PHILADELPHIA, MAY 12-17, 2002, 17 May 2002 (2002-05-17), XP002581984 * |
Also Published As
Publication number | Publication date |
---|---|
US20110079881A1 (en) | 2011-04-07 |
US8779552B2 (en) | 2014-07-15 |
FR2950997B1 (fr) | 2011-12-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2575545B2 (ja) | 半導体装置の製造方法 | |
EP2535932B1 (fr) | Puce de circuit intégré comprenant un dispositif de protection contre des attaques | |
TW202324665A (zh) | 用於接合結構的光學阻斷保護元件 | |
US8048774B2 (en) | Methods and systems for laser machining a substrate | |
US7755085B2 (en) | Semiconductor device and method for fabricating same | |
FR2946775A1 (fr) | Dispositif de detection d'amincissement du substrat d'une puce de circuit integre | |
WO2017180975A2 (fr) | Dispositif du type batterie à film mince et procédés de formation | |
FR2991083A1 (fr) | Procede et dispositif de protection d'un circuit integre contre des attaques par sa face arriere | |
EP2535933B1 (fr) | Puce de circuit intégré comprenant un dispositif de protection contre des attaques | |
TW201117406A (en) | Semiconductor optical detecting element and method of manufacturing semiconductor optical detecting element | |
EP2306518B1 (fr) | Méthode de protection d'une puce de circuit intégré contre une analyse par attaques laser | |
US7507640B2 (en) | Method for producing silicon wafer | |
US20110290413A1 (en) | Laser Ablation of Adhesive for Integrated Circuit Fabrication | |
FR2951016A1 (fr) | Procede de protection d'une puce de circuit integre contre des attaques laser | |
FR2950997A1 (fr) | Puce de circuit integre protegee contre des attaques laser | |
JP2005317805A (ja) | 薄型半導体装置の製造方法 | |
US8372763B2 (en) | Process for wet passivation of bond pads for protection against subsequent TMAH-based processing | |
JP2004031677A (ja) | 固体撮像装置 | |
KR20110077485A (ko) | 웨이퍼 가공 방법 | |
JP4288406B2 (ja) | 固体撮像装置の製造方法 | |
Nishizawa et al. | Comparative study of In/CdTe/Au Schottky-and p–n junction-diode detectors formed by backside laser irradiation doping | |
TW201101526A (en) | Photodiode manufacturing method and photodiode | |
WO2014136082A1 (fr) | Plaquette de silicium monolithique presentant une alternance de zones dopees n et de zones dopees p | |
JP2006032567A (ja) | 受光素子及び受光素子の製造方法 | |
CN111128879A (zh) | 晶圆及其切割方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PLFP | Fee payment |
Year of fee payment: 8 |
|
PLFP | Fee payment |
Year of fee payment: 9 |
|
PLFP | Fee payment |
Year of fee payment: 10 |
|
PLFP | Fee payment |
Year of fee payment: 11 |
|
ST | Notification of lapse |
Effective date: 20210605 |