FR2773020A1 - Circuit de distribution d'horloge dans un circuit integre - Google Patents
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Abstract
L'invention concerne un circuit intégré (1') comprenant au moins un circuit logique (L1), apte à fonctionner à une première fréquence de fonctionnement, et un circuit de distribution d'horloge (11), ledit circuit de distribution d'horloge recevant un premier signal d'horloge (Ck') et fournissant au dit circuit logique un deuxième signal d'horloge (Ck'1), produit à partir du premier signal d'horloge, la fréquence du deuxième signal d'horloge étant sensiblement égale à la première fréquence de fonctionnement. Le circuit de distribution d'horloge (11) comprend un circuit multiplicateur de fréquence (211) pour produire le deuxième signal d'horloge (Ck'1), de sorte que la fréquence du premier signal d'horloge (Ck') peut être inférieure à la première fréquence de fonctionnement pour minimiser la puissance consommée par le circuit de distribution d'horloge.
Description
CIRCUIT DE DISTRIBUTION D'HORLOGE DANS UN CIRCUIT INTÉGRÉ
L'invention concerne le domaine des circuits intégrés et, plus particulièrement, les circuits intégrés comprenant, d'une part, des circuits internes logiques et, d'autre part, un circuit de distribution d'un signal d'horloge destiné à piloter ces circuits logiques.
L'invention concerne le domaine des circuits intégrés et, plus particulièrement, les circuits intégrés comprenant, d'une part, des circuits internes logiques et, d'autre part, un circuit de distribution d'un signal d'horloge destiné à piloter ces circuits logiques.
Dans les circuits intégrés actuels, on cherche généralement à diminuer la puissance consommée. La consommation des circuits devient parfois l'un des critères prépondérants dans leur définition, par exemple dans les applications alimentées par une batterie dont la durée de vie est limitée.
Pour atteindre ce but, une tendance actuelle est de diminuer les potentiels d'alimentation des circuits intégrés.
Dans les circuits intégrés logiques (ou comprenant des circuits logiques) pilotés par un signal d'horloge, cette tendance à diminuer les potentiels d'alimentation est d'autant plus grande que l'on cherche, généralement, à augmenter la fréquence du signal d'horloge pilotant ces circuits. Or, la puissance consommée par ces circuits est également proportionnelle à la fréquence du signal d'horloge.
La diminution des potentiels d'alimentation pose généralement des problèmes dans la définition des circuits intégrés.
On est souvent amené, en effet, à devoir développer des nouveaux procédés qui minimisent les sources de pertes, telles par exemple que les tensions de seuil des transistors. Ces nouveaux procédés sont généralement plus complexes, et donc plus difficiles à mettre en oeuvre et coûteux en développement et/ou en production.
On peut, par ailleurs, chercher à améliorer les circuits, pour diminuer leur consommation. De même que pour la définition de nouveaux procédés, cette optimisation des circuits peut s'avérer difficile et induire des coûts de développement et/ou de production plus élevés.
Un but de l'invention est de proposer une solution pour minimiser la puissance consommée dans les circuits logiques, ou comprenant des circuits logiques, et qui soit simple à mettre en oeuvre et peu coûteuse.
Pour ce faire, on propose, pour un fonctionnement des circuits logiques à une fréquence donnée, ledit fonctionnement étant piloté par un signal d'horloge, de ne produire la fréquence désirée que localement, au niveau des circuits logiques devant fonctionner à ladite fréquence, et de diminuer la fréquence dans les circuits de distribution d'horloge. Ainsi, pour une tension d'alimentation donnée, on minimise la consommation induite par les circuits de distribution d'horloge, et on réduit donc également la consommation globale des circuits intégrés. Cette réduction de la consommation est d'autant moins négligeable que, généralement, les circuits de distribution d'horloge s'étendent physiquement sur l'ensemble des circuits intégrés logiques, à partir d'une ou deux connexions périphériques recevants un signal d'horloge externe ou reliées aux bornes d'un quartz externe. La distribution dudit signal d'horloge externe (ou d'un signal d'horloge interne produit localement à partir du quartz) se fait par le biais de lignes conductrices formant une structure en arbre s'étendant dans le circuit. Ces lignes conductrices présentent une capacité parasite équivalente d'autant plus importante que le circuit intégré a une surface importante. Or, la consommat ion induite par un tel circuit de distribution est proportionnelle à ladite capacité équivalente, c'est-à-dire non négligeable pour les circuits actuels, dans lesquels on cherche à intégrer de plus en plus de fonctionnalités, ce qui amène à augmenter la surface des circuits.
Ainsi, l'invention concerne un circuit intégré comprenant au moins un circuit logique, apte à fonctionner à une première fréquence de fonctionnement, et un circuit de distribution d'horloge, ledit circuit de distribution d'horloge recevant un premier signal d'horloge et fournissant au dit circuit logique un deuxième signal d'horloge, produit à partir du premier signal d'horloge, la fréquence du deuxième signal d'horloge étant sensiblement égale à la première fréquence de fonctionnement. Le circuit de distribution d'horloge comprend un circuit multiplicateur de fréquence pour produire le deuxième signal d'horloge, de sorte que la fréquence du premier signal d'horloge peut être inférieure à la première fréquence de fonctionnement pour minimiser la puissance consommée par le circuit de distribution d'horloge.
Selon un mode de réalisation, le circuit de distribution d'horloge comprend un circuit diviseur de fréquence pour produire, à partir du premier signal d'horloge, un signal d'horloge interne au circuit de distribution d'horloge, ledit signal d'horloge interne ayant une fréquence inférieure à la fréquence dudit premier signal d'horloge, de sorte à minimiser la puissance consommée par le circuit de distribution d'horloge.
Selon un mode de réalisation, le circuit multiplicateur de fréquence comprend des moyens de commande pour maintenir le deuxième signal d'horloge dans un état permanent, de sorte à minimiser la puissance consommée par le circuit logique.
Selon un mode de réalisation, le circuit multiplicateur de fréquence reçoit un signal d'horloge d'entrée. Il comprend, d'une part, des moyens de retard pour produire par déphasage temporel, à partir du signal d'horloge d'entrée, un signal d'horloge retardé et, d'autre part, des moyens logiques pour produire le deuxième signal d'horloge en opérant une combinaison logique de type OU~EXCLUSIF entre le signal d'horloge d'entrée et le signal d'horloge retardé.
Selon un mode de réalisation, le circuit multiplicateur de fréquence comprend des moyens pour modifier le déphasage temporel appliqué au signal d'horloge d'entrée.
Selon un mode de réalisation, le circuit multiplicateur de fréquence comprend, d'une part, plusieurs moyens de retard pour produire, par déphasage temporel, plusieurs signaux retardés et, d'autre part, des moyens de sélection pour combiner le signal d'horloge d'entrée avec l'un des signaux d'horloge retardés.
Selon un mode de réalisation, le circuit logique étant alimenté par un premier potentiel d'alimentation, le circuit de distribution d'horloge est alimenté en partie par un deuxième potentiel d'alimentation, de valeur inférieure à la valeur du premier potentiel d'alimentation, de sorte à minimiser la puissance consommée par le circuit de distribution d'horloge.
Selon un mode de réalisation, les moyens logiques du circuit de multiplication de fréquence sont alimentés par le premier potentiel d'alimentation et les autres éléments du circuit de distribution d'horloge sont alimentés par le deuxième potentiel d'alimentation.
D'autres avantages et particularités apparaîtront à la lecture de la description qui suit d'un exemple de réalisation de l'invention, à lire conjointement aux dessins annexés dans lesquels
- la figure 1 représente schématiquement un circuit intégré logique comprenant un système de distribution d'un signal d'horloge selon l'état de la technique,
- la figure 2 représente un exemple de circuit tampon selon l'état de la technique,
- la figure 3 représente schématiquement un circuit de distribution d'horloge selon l'invention,
- la figure 4 représente un exemple de circuit de multiplication de fréquence apte à être mis en oeuvre dans le circuit selon l'invention,
- les figures 5a à 5e représentent des chronogrammes de signaux illustrant le fonctionnement du circuit de la figure 4.
- la figure 1 représente schématiquement un circuit intégré logique comprenant un système de distribution d'un signal d'horloge selon l'état de la technique,
- la figure 2 représente un exemple de circuit tampon selon l'état de la technique,
- la figure 3 représente schématiquement un circuit de distribution d'horloge selon l'invention,
- la figure 4 représente un exemple de circuit de multiplication de fréquence apte à être mis en oeuvre dans le circuit selon l'invention,
- les figures 5a à 5e représentent des chronogrammes de signaux illustrant le fonctionnement du circuit de la figure 4.
La figure 1, représentative de l'état de la technique, illustre schématiquement un circuit intégré 1 comprenant un circuit de distribution 2 d'un signal d'horloge Ck. Le signal d'horloge Ck est, par exemple, reçu sur une entrée 3 du circuit intégré 1.
Par signal d'horloge, on comprendra un signal logique dont le potentiel oscille entre deux valeurs (typiquement, la valeur d'un potentiel de masse Gnd et la valeur d'un potentiel d'alimentation positif Vdd, la différence Vdd - Gnd représentant la tension d'alimentation du circuit 1). La première valeur correspondra à un premier état logique, noté "0", communément appelé état bas. La deuxième valeur correspondra à un second état logique, noté "1", communément appelé état haut.
Le circuit intégré 1 comprend plusieurs circuits logiques
L1, L2, L3 et L4, dont on veut piloter le fonctionnement en fonction du signal d'horloge Ck, ledit signal d'horloge leur étant fourni par le circuit de distribution 2. Tel qu'illustré, le signal Ck est fourni à deux circuits tampons 4 et 5. Ces circuits tampons sont, communément, formés d'un nombre pair d'inverseurs logiques. La figure 2 illustre un exemple de réalisation du circuit tampon 4. Celui-ci comprend deux inverseurs logiques 7 et 9 montés en série. La fonction des circuits tampons est de régénérer le signal d'horloge Ck. En effet, celui-ci est, typiquement, fourni au circuit tampon 4 par une ligne conductrice formée d'un métal. Cette ligne présente une certaine résistance électrique et une certaine capacité équivalente, non nulles. De ce fait, elle se comporte comme un filtre R - C dans lequel se propage le signal d'horloge. Les fronts marquant, dans le signal d'horloge Ck, les passages d'un état logique à l'autre vont subir un amortissement. L'inverseur 7, par exemple de type CMOS, permet d'amener rapidement l'amplitude du signal d'horloge Ck à sa valeur d'origine (en supposant qu'il est alimenté par les potentiels Gnd et Vdd) et de diminuer la durée temporelle des transitions entre états dans ledit signal Ck. L'inverseur 9, que l'on choisira en pratique de taille plus importante que celle de l'inverseur 7, permet de produire un signal d'horloge de même polarité que le signal Ck. On choisira la taille de l'inverseur 9 de sorte qu'il puisse fournir un courant suffisant pour éviter, en aval de cet inverseur, que l'amortissement du signal qu'il produit sur sa sortie soit si important que ce signal ne puisse pas être utilisé comme signal d'horloge.
L1, L2, L3 et L4, dont on veut piloter le fonctionnement en fonction du signal d'horloge Ck, ledit signal d'horloge leur étant fourni par le circuit de distribution 2. Tel qu'illustré, le signal Ck est fourni à deux circuits tampons 4 et 5. Ces circuits tampons sont, communément, formés d'un nombre pair d'inverseurs logiques. La figure 2 illustre un exemple de réalisation du circuit tampon 4. Celui-ci comprend deux inverseurs logiques 7 et 9 montés en série. La fonction des circuits tampons est de régénérer le signal d'horloge Ck. En effet, celui-ci est, typiquement, fourni au circuit tampon 4 par une ligne conductrice formée d'un métal. Cette ligne présente une certaine résistance électrique et une certaine capacité équivalente, non nulles. De ce fait, elle se comporte comme un filtre R - C dans lequel se propage le signal d'horloge. Les fronts marquant, dans le signal d'horloge Ck, les passages d'un état logique à l'autre vont subir un amortissement. L'inverseur 7, par exemple de type CMOS, permet d'amener rapidement l'amplitude du signal d'horloge Ck à sa valeur d'origine (en supposant qu'il est alimenté par les potentiels Gnd et Vdd) et de diminuer la durée temporelle des transitions entre états dans ledit signal Ck. L'inverseur 9, que l'on choisira en pratique de taille plus importante que celle de l'inverseur 7, permet de produire un signal d'horloge de même polarité que le signal Ck. On choisira la taille de l'inverseur 9 de sorte qu'il puisse fournir un courant suffisant pour éviter, en aval de cet inverseur, que l'amortissement du signal qu'il produit sur sa sortie soit si important que ce signal ne puisse pas être utilisé comme signal d'horloge.
Les circuits tampons 4 et 5 produisent un premier ensemble de signaux d'horloge Ckl et Ck2. Dans 1' exemple illustré, ces seconds signaux d'horloge Ckl et Ck2 sont eux-mêmes fournis à quatre circuits tampons, portant respectivement les références 41 et 42, pour les circuits recevant le signal Ckl, et 51 et 52, pour les circuits recevant le signal Ck2. Ces quatre circuits tampons seront, par exemple, identiques au circuit tampon 4 de la figure 2.
Les circuits tampons 41, 42, 51 et 52 produisent un deuxième ensemble de signaux d'horloge Ckll, Ck12, Ck21 et Ck22.
Ces signaux sont fournis, respectivement, aux circuits logiques
L1, L2, L3 et L4, pour piloter leur fonctionnement. En pratique, on dimensionnera les circuits tampons et lignes conductrices du circuit de distribution du signal d'horloge Ck de sorte que les branches reliant les circuits logiques à l'entrée 3 présentent des caractéristiques équivalentes. Cela permet de minimiser les déphasages entre les signaux d'horloge fournis aux circuits logiques, la présence de déphasages pouvant poser un problème si ces circuits sont destinés à fonctionner entre eux de manière synchrone.
L1, L2, L3 et L4, pour piloter leur fonctionnement. En pratique, on dimensionnera les circuits tampons et lignes conductrices du circuit de distribution du signal d'horloge Ck de sorte que les branches reliant les circuits logiques à l'entrée 3 présentent des caractéristiques équivalentes. Cela permet de minimiser les déphasages entre les signaux d'horloge fournis aux circuits logiques, la présence de déphasages pouvant poser un problème si ces circuits sont destinés à fonctionner entre eux de manière synchrone.
L'exemple de la figure 1 est donné à titre indicatif.
Dans un circuit intégré comprenant plusieurs circuits logiques, on adaptera le circuit de distribution à la surface du circuit et à la localisation des circuits logiques devant recevoir le signal distribué. Ainsi, le nombre de branches pourra être plus ou moins important. De même, on pourra choisir d'alimenter un nombre supérieur de sous-branches à partir d'un même circuit tampon.
La figure 3 illustre un circuit intégré 1' mettant en oeuvre l'invention.
De même que dans l'exemple illustré par la figure 1, on supposera que le circuit 1' comprend plusieurs circuits logiques
L1, L2, L3 et L4 dont on souhaite piloter le fonctionnement en utilisant un signal d'horloge Ck'. Le signal Ck' pourra être un signal reçu de l'extérieur ou bien un signal produit en interne par un oscillateur. Pour leur fournir le signal d'horloge, on utilise un circuit de distribution d'horloge 11. Le circuit de distribution d'horloge 11 reçoit le signal d'horloge Ck' et fournit aux circuits logiques des signaux d'horloge locaux, portant respectivement les références Ck'l, Oc'2, Ck'3 et Oc'4, produits à partir du signal d'horloge Ck'.
L1, L2, L3 et L4 dont on souhaite piloter le fonctionnement en utilisant un signal d'horloge Ck'. Le signal Ck' pourra être un signal reçu de l'extérieur ou bien un signal produit en interne par un oscillateur. Pour leur fournir le signal d'horloge, on utilise un circuit de distribution d'horloge 11. Le circuit de distribution d'horloge 11 reçoit le signal d'horloge Ck' et fournit aux circuits logiques des signaux d'horloge locaux, portant respectivement les références Ck'l, Oc'2, Ck'3 et Oc'4, produits à partir du signal d'horloge Ck'.
Comme on va le décrire ci-dessous, selon l'invention, les signaux d'horloge fournis aux circuits logiques sont produits par des circuits multiplicateur de fréquence. De la sorte, on réduit la fréquence de fonctionnement du circuit de distribution d'horloge, en amont des circuits multiplicateur de fréquence. On minimise ainsi la puissance consommée par le circuit intégré, en minimisant la puissance consommée par le circuit de distribution d'horloge.
Avantageusement, le circuit de distribution d'horloge 11 comprend un circuit diviseur de fréquence 15 pour produire, à partir du signal d'horloge Ck', un signal d'horloge Cki, interne au circuit de distribution d'horloge. Le signal d'horloge Cki a une fréquence inférieure à la fréquence du signal d'horloge Ck'.
Un avantage apporté par le circuit diviseur de fréquence est qu'il permet de réduire la puissance consommée par le circuit de distribution d'horloge, cette puissance étant proportionnelle à la fréquence de fonctionnement du circuit de distribution. Dans l'exemple, ce circuit diviseur de fréquence 15 est constitué par une bascule recevant le signal d'horloge Ck' sur son entrée de commande. Sa sortie non inverseuse Q fournit le signal d'horloge
Cki et sa sortie inverseuse nQ est reliée à l'entrée D. On montrera aisément que la valeur de la fréquence du signal d'horloge
Cki est la moitié de la valeur de la fréquence du signal d'horloge Ck'. Bien entendu, on pourra choisir d'utiliser un autre type de circuit diviseur de fréquence et/ou utiliser un facteur de division différent.
Cki et sa sortie inverseuse nQ est reliée à l'entrée D. On montrera aisément que la valeur de la fréquence du signal d'horloge
Cki est la moitié de la valeur de la fréquence du signal d'horloge Ck'. Bien entendu, on pourra choisir d'utiliser un autre type de circuit diviseur de fréquence et/ou utiliser un facteur de division différent.
L'utilisation d'un circuit diviseur de fréquence en entrée du circuit de distribution d'horloge présente un autre avantage si l'on souhaite mettre en oeuvre l'invention dans une application déjà développée et pilotée par un signal d'horloge de fréquence déterminée. En effet, on pourra modifier un circuit intégré recevant ce signal d'horloge de manière transparente pour les autres circuits qui lui sont reliés. Il suffira, pour cela, de ne modifier que le circuit de distribution d'horloge, les éléments fonctionnels du circuit restant par ailleurs inchangés.
Plus précisément, si l'on dimensionne les circuits de multiplication de sorte qu'il aient un facteur de multiplication inverse du facteur de division, la diminution de la fréquence dans le circuit de distribution d'horloge ne sera pas vue de l'extérieur.
Dans l'exemple illustré, le signal d'horloge interne
Cki est fourni à deux circuits tampons 17 et 19, qui pourront être par exemple réalisés conformément au circuit illustré sur la figure 2. Les circuits tampons 17 et 19 produisent un premier ensemble de signaux d'horloge Ckil et Cki2. Dans 1' exemple illustré, ces seconds signaux d'horloge Ckil et Cki2 sont fournis à quatre circuits tampons, portant respectivement les références 171 et 172, pour les circuits recevant le signal Ckil, et 191 et 192, pour les circuits recevant le signal Cki2. Ces circuits tampons seront, par exemple, identiques au circuit tampon 4 de la figure 2. Les circuits tampons 171, 172, 191 et 192 produisent un deuxième ensemble de signaux d'horloge Ckill, Ckil2, Cki21 et Cki22.
Cki est fourni à deux circuits tampons 17 et 19, qui pourront être par exemple réalisés conformément au circuit illustré sur la figure 2. Les circuits tampons 17 et 19 produisent un premier ensemble de signaux d'horloge Ckil et Cki2. Dans 1' exemple illustré, ces seconds signaux d'horloge Ckil et Cki2 sont fournis à quatre circuits tampons, portant respectivement les références 171 et 172, pour les circuits recevant le signal Ckil, et 191 et 192, pour les circuits recevant le signal Cki2. Ces circuits tampons seront, par exemple, identiques au circuit tampon 4 de la figure 2. Les circuits tampons 171, 172, 191 et 192 produisent un deuxième ensemble de signaux d'horloge Ckill, Ckil2, Cki21 et Cki22.
Les signaux Ckill, Ckil2, Cki21 et Cki22 sont fournis, respectivement, à des circuits multiplicateur de fréquence 211, 212, 213 et 214. Ces circuits 211, 212, 213 et 214 produisent les signaux d'horloge Cl'1, Ck'2, Ck'3 et Ck'4 qui sont fournis, respectivement, aux circuits logiques L1, L2, L3 et L4, pour piloter leur fonctionnement. Si ces circuits logiques sont destinés à fonctionner entre eux de manière synchrone, on dimensionnera de préférence les circuits tampons et lignes conductrices du circuit de distribution d'horloge 11 de sorte que les branches reliant les circuits logiques présentent des caractéristiques équivalentes. Cela permet de minimiser les déphasages entre les signaux d'horloge fournis aux circuits logiques, la présence de tels déphasages pouvant poser un problème.
En utilisant des circuits multiplicateurs de fréquence pour produire les signaux d'horloge fournis localement aux circuits logiques, les fréquences des signaux d'horloge Ck' et
Cki peuvent être inférieures aux fréquences de fonctionnement souhaitées des circuits logiques. De la sorte, on peut minimiser la puissance consommée par le circuit de distribution d'horloge 11, comparativement au circuit 2 de la figure 1.
Cki peuvent être inférieures aux fréquences de fonctionnement souhaitées des circuits logiques. De la sorte, on peut minimiser la puissance consommée par le circuit de distribution d'horloge 11, comparativement au circuit 2 de la figure 1.
La figure 4 illustre un exemple de réalisation du circuit multiplicateur de fréquence 211, qui reçoit en entrée le signal d'horloge Ckill et produit le signal d'horloge Ck'l qui pilote le circuit logique L1 (à titre d'exemple, le signal Ck'l pourra être utilisé pour commander des bascules 371 à 37n disposées entre des sous - circuits L11 et L12).
Bien entendu, on pourra réaliser de manière analogue les autres circuits de multiplication de fréquence du circuit de distribution d'horloge 11.
Dans le circuit décrit, à titre d'exemple, la fréquence du signal Ck'1 est double de celle du signal Ckill.
Avantageusement, le circuit multiplicateur de fréquence 211 comprend des moyens de commande pour maintenir le signal d'horloge Ck'1 dans un état permanent. Ces moyens comprennent une porte logique 27 de type ET. La porte logique 27 comprend deux entrées et une sortie. Sur une première entrée, elle reçoit le signal d'horloge Ckill. Sur sa deuxième entrée, elle reçoit un signal logique de commande Enl. On note Ckbl le signal produit par la porte logique 27. Si le signal Enl est dans un premier état, en l'occurrence l'état haut, le signal Ckbl reproduit le signal Ckill. Ce signal Ckbl est alors utilisé pour produire le signal d'horloge Ck'l. Si le signal Enl est dans un deuxième état, en l'occurrence l'état bas, le signal Ckbl est dans un état permanent, en l'occurrence l'état bas. On maintiendra alors le signal Ck'l dans un état permanent (en l'occurrence l'état bas, compte tenu de la structure du circuit 211, que l'on va détailler ci de - dessous) . De la sorte, on pourra minimiser la puissance consommée par le circuit 1' comprenant le circuit logique L1, ce dernier ne recevant plus, d'un point de vue fonctionnel, de signal d'horloge.
On pourra choisir de ne pas utiliser de moyens de maintien du signal produit dans un état permanent. On considérera alors que Ckbl = Ckill.
Le circuit multiplicateur de fréquence 211 comprend des moyens de retard pour produire par déphasage temporel, à partir du signal d'horloge interne Ckbl, un premier signal d'horloge retardé Cda. Les moyens de retard seront formés, par exemple, de deux circuits tampons 281 et 282 montés en série.
Le circuit 211 comprend, par ailleurs, des moyens logiques pour produire le signal d'horloge Ck'1 en opérant une combinaison logique de type OU~EXCLUSIF entre le signal d'horloge
Ckbl et le signal d'horloge retardé Cda. Dans l'exemple illustré, ces moyens logiques comprennent une porte logique 35 de type
OU~EXCLUSIF, comprenant deux entrées et une sortie. La sortie de la porte 35 produit le signal d'horloge Ck'l. Elle reçoit en entrée le signal Ckbl et un signal Cd.
Ckbl et le signal d'horloge retardé Cda. Dans l'exemple illustré, ces moyens logiques comprennent une porte logique 35 de type
OU~EXCLUSIF, comprenant deux entrées et une sortie. La sortie de la porte 35 produit le signal d'horloge Ck'l. Elle reçoit en entrée le signal Ckbl et un signal Cd.
Le signal Cd est un signal obtenu par sélection d'un signal retardé parmi plusieurs signaux retardés produits. Le circuit multiplicateur de fréquence 211 décrit comprend, en effet, des moyens pour modifier le déphasage temporel appliqué au signal d'horloge Ckbl. Pour ce faire, le circuit 211 comprend des moyens de retard supplémentaires pour produire par déphasage temporel, à partir du signal d'horloge interne Ckbl, un deuxième signal d'horloge retardé Cdb, produit par des circuits tampons 311, 312, 313 et 314 montés en série. Les signaux Cda et Cdb sont fournis à la porte logique 35 par le biais d' interrupteurs CMOS 292 et 332 commandés par des signaux logiques Da et Db. En ne rendant passant que l'un de ces interrupteurs, on sélectionnera
Cd = Cda ou Cd = Cdb (on pourra éventuellement avoir Da = Db et utiliser les interrupteurs 292 et 332 pour former un multiplexeur fournissant le signal Cd). On notera que, dans l'exemple illustré, le signal Ckbl est fourni aux chaînes de circuits tampon par le biais d'interrupteurs CMOS 291 et 331, qui sont commandés par les signaux Da et Db. Lorsque l'une des chaînes est sélectionnée pour produire le signal Cd, on évite alors de fournir le signal
Ckbl (qui oscille, lorsque Enl = 1) en entrée de l'autre chaîne.
Cd = Cda ou Cd = Cdb (on pourra éventuellement avoir Da = Db et utiliser les interrupteurs 292 et 332 pour former un multiplexeur fournissant le signal Cd). On notera que, dans l'exemple illustré, le signal Ckbl est fourni aux chaînes de circuits tampon par le biais d'interrupteurs CMOS 291 et 331, qui sont commandés par les signaux Da et Db. Lorsque l'une des chaînes est sélectionnée pour produire le signal Cd, on évite alors de fournir le signal
Ckbl (qui oscille, lorsque Enl = 1) en entrée de l'autre chaîne.
On peut ainsi minimiser la consommation induite par la chaîne de circuits tampons non utilisée. On pourrait également, pour atteindre le même but, utiliser des circuits tampons dont le fonctionnement est pilotable.
La mise en oeuvre de la multiplication de fréquence est illustrée par les figures 5a à 5e. Les figures 5a, 5b et 5d représentent respectivement des chronogrammes des signaux Ckbl,
Cda et Cdb. On suppose que le retard introduit par les circuits 311 à 314 est supérieur à celui introduit par les éléments 281 et 282 et correspond à un quart de la période du signal Ckbl, supposé carré, c'est-à-dire de rapport cyclique 1/2.
Cda et Cdb. On suppose que le retard introduit par les circuits 311 à 314 est supérieur à celui introduit par les éléments 281 et 282 et correspond à un quart de la période du signal Ckbl, supposé carré, c'est-à-dire de rapport cyclique 1/2.
Les figures 5c et 5e représentent des chronogrammes de signaux Ck'la et Ck'lb, ces signaux correspondant au signal Cl'1, selon que l'on ait Cd = Cda ou Cd = Cdb.
Le signal Ck'la passe à l'état haut lorsqu'un front montant ou descendant apparaît dans le signal Ckbl. Les signaux
Cda et Ck'la sont alors dans des états différents. Une fois le front propagé dans les circuits 281 et 282, on obtient Ckbl = Cd = Cda. Le signal Ck'la passe alors à l'état bas. La fréquence du signal Ck'la est double de celle du signal Ckbl.
Cda et Ck'la sont alors dans des états différents. Une fois le front propagé dans les circuits 281 et 282, on obtient Ckbl = Cd = Cda. Le signal Ck'la passe alors à l'état bas. La fréquence du signal Ck'la est double de celle du signal Ckbl.
De même, les passages à l'état haut du signal Ck'lb sont commandés par les fronts dans le signal Ckbl et les passages à l'état bas sont commandés par les fronts résultants qui apparaissent ultérieurement dans le signal Cdb. Si l'on suppose que le signal Ckbl est carré et que le retard affectant le signal Cdb correspond au quart de la période du signal Ckbl, alors on produit le signal Ck'lb est également un signal carré.
En produisant plusieurs signaux retardés pour produire le signal de sortie du circuit multiplicateur de fréquence, Cl'1, on pourra adapter ledit signal de sortie à plusieurs applications différentes.
Pour les bascules à verrouillage, dont le fonctionnement est sensible à des fronts dans un signal de commande, on pourra fournir un signal d'horloge de commande de rapport cyclique quelconque (de la forme, par exemple, du signal Ckwla de la figure 5c). On pourra donc minimiser le retard nécessaire pour produire ledit signal de commande, ce qui permet de minimiser le nombre de circuits utilisés pour produire le retard.
Pour les circuits sensibles à des états logiques de signaux de commande, tels que les registres maître - esclave, on pourra fournir des signaux de commande ayant un rapport cyclique de 1/2, en augmentant le retard utilisé.
Dans l'exemple illustré par les figures 5c et 5e, on notera que les fronts descendants des signaux Qu'la et Ck'lb sont décalés temporellement (on pourra de même produire des fronts montants décalés, par exemple en disposant un inverseur en sortie de la porte 35).
Supposons que l'on utilise les signaux produits par différents circuits multiplicateur de fréquence, analogues dans leur principe à celui qui est illustré, pour piloter différents dispositifs logiques sensibles à des fronts descendants. En réglant différemment les retards dans les circuits multiplicateur de fréquence, on pourra décaler temporellement les instants de modification d'états dans les dispositifs logiques pilotés. Cela permet de limiter, d'une part, la consommation instantanée globale de ces dispositifs et, d'autre part, le bruit pouvant être engendré, sur les alimentations alimentant les dispositifs, par les changements d'états dans ces dispositifs.
Dans l'exemple illustré, le circuit logique L1 est alimenté par un potentiel d'alimentation Vd2 et par le potentiel de masse. Avantageusement, le circuit de distribution d'horloge 11 sera alimenté en partie par un potentiel d'alimentation réduit
Vdl, de valeur inférieure au potentiel d'alimentation Vd2. Cela permet de minimiser la puissance consommée par ce circuit de distribution d'horloge. Ainsi, dans l'exemple décrit, la porte logique 35 du circuit de multiplication de fréquence 211 est alimentée par le potentiel d'alimentation Vd2, de sorte à produire un signal d'horloge Ck'1 dont le potentiel oscille entre le potentiel d'alimentation souhaité, Vd2, et le potentiel de masse. Par contre, les autres éléments du circuit de distribution d'horloge 11, tel qu'illustré pour les circuits tampon et la porte 27 de la figure 4, pourront être alimentés par le potentiel d'alimentation réduit Vdl. Cette alimentation par un potentiel réduit ne sera pas pénalisante en vitesse, la fréquence de fonctionnement étant elle-même réduite dans la partie du circuit de distribution alimentée par ce potentiel. Les portes logiques de cette partie du circuit de distribution peuvent donc, sans que cela soit gênant, avoir des vitesses de commutation plus faibles (il suffira que ces vitesses, qui sont proportionnelles au potentiel d'alimentation, soient compatibles avec la fréquence de fonctionnement voulue pour ces portes).
Vdl, de valeur inférieure au potentiel d'alimentation Vd2. Cela permet de minimiser la puissance consommée par ce circuit de distribution d'horloge. Ainsi, dans l'exemple décrit, la porte logique 35 du circuit de multiplication de fréquence 211 est alimentée par le potentiel d'alimentation Vd2, de sorte à produire un signal d'horloge Ck'1 dont le potentiel oscille entre le potentiel d'alimentation souhaité, Vd2, et le potentiel de masse. Par contre, les autres éléments du circuit de distribution d'horloge 11, tel qu'illustré pour les circuits tampon et la porte 27 de la figure 4, pourront être alimentés par le potentiel d'alimentation réduit Vdl. Cette alimentation par un potentiel réduit ne sera pas pénalisante en vitesse, la fréquence de fonctionnement étant elle-même réduite dans la partie du circuit de distribution alimentée par ce potentiel. Les portes logiques de cette partie du circuit de distribution peuvent donc, sans que cela soit gênant, avoir des vitesses de commutation plus faibles (il suffira que ces vitesses, qui sont proportionnelles au potentiel d'alimentation, soient compatibles avec la fréquence de fonctionnement voulue pour ces portes).
Bien entendu, on pourra mettre en oeuvre différemment l'invention sans pour autant sortir du cadre de l'invention.
Ainsi, on pourra produire un nombre plus ou moins important de signaux d' horloge. On pourra même ne produire qu'un seul signal d'horloge, pour piloter un circuit logique Si l'on doit utiliser un seul circuit logique, on préférera généralement le placer physiquement près de la source, oscillateur ou broche d'accès, qui lui fournit le signal d'horloge le pilotant. Néanmoins, il se peut que les contraintes de définition du circuit comprenant ce circuit logique soient telles que cela ne soit pas possible. On pourra alors être amené à utiliser une ligne conductrice et des moyens de régénération du signal d'horloge pour amener le signal d'horloge au circuit logique, formant ainsi un circuit de distribution d'horloge, dans lequel on pourra mettre en oeuvre l'invention.
Claims (8)
1. Circuit intégré (1') comprenant au moins un circuit logique (L1), apte à fonctionner à une première fréquence de fonctionnement, et un circuit de distribution d'horloge (11), ledit circuit de distribution d'horloge recevant un premier signal d'horloge (Ck') et fournissant audit circuit logique un deuxième signal d'horloge (Ck'l), produit à partir du premier signal d'horloge, la fréquence du deuxième signal d'horloge étant sensiblement égale à la première fréquence de fonctionnement,
caractérisé en ce que le circuit de distribution d'horloge (11) comprend un circuit multiplicateur de fréquence (211) pour produire le deuxième signal d'horloge (Ck'l), de sorte que la fréquence du premier signal d'horloge (Ck') peut être inférieure à la première fréquence de fonctionnement pour minimiser la puissance consommée par le circuit de distribution d'horloge.
2. Circuit selon la revendication 1, caractérisé en ce que le circuit de distribution d'horloge (11) comprend un circuit diviseur de fréquence (15) pour produire, à partir du premier signal d'horloge (Ck'), un signal d'horloge (Cki) interne au circuit de distribution d'horloge, ledit signal d'horloge interne (Cki) ayant une fréquence inférieure à la fréquence dudit premier signal d'horloge (Ck'), de sorte à minimiser la puissance consommée par le circuit de distribution d'horloge.
3. Circuit selon l'une des revendications 1 ou 2, caractérisé en ce que le circuit multiplicateur de fréquence (211) comprend des moyens de commande (27) pour maintenir le deuxième signal d'horloge (cl'1) dans un état permanent, de sorte à minimiser la puissance consommée par le circuit logique (L1).
4. Circuit selon l'une des revendications 1 à 3, le circuit multiplicateur de fréquence (211) recevant un signal d'horloge d'entrée (0kil), caractérisé en ce que le circuit multiplicateur de fréquence comprend, d'une part, des moyens de retard (281, 282) pour produire par déphasage temporel, à partir du signal d'horloge d'entrée (kil), un signal d'horloge retardé (Cda) et, d'autre part, des moyens logiques (35) pour produire le deuxième signal d'horloge (cl'1) en opérant une combinaison logique de type OU~EXCLUSIF entre le signal d'horloge d'entrée (Ckil) et le signal d'horloge retardé (Cda).
5. Circuit selon la revendication 4, caractérisé en ce que le circuit multiplicateur de fréquence (211) comprend des moyens pour modifier le déphasage temporel appliqué au signal d'horloge d'entrée (Ckil).
6. Circuit selon la revendication 5, caractérisé en ce que le circuit multiplicateur de fréquence (211) comprend, d'une part, plusieurs moyens de retard ((281, 282) ; (311, 312, 313, 314)) pour produire, par déphasage temporel, plusieurs signaux retardés (Cda, Cdb) et, d'autre part, des moyens de sélection (292, 332) pour combiner le signal d'horloge d'entrée (kil) avec l'un des signaux d'horloge retardés (Cda, Cdb).
7. Circuit selon l'une des revendications 1 à 6, le circuit logique (L1) étant alimenté par un premier potentiel d'alimentation (Vd2), caractérisé en ce que le circuit de distribution d'horloge (11) est alimenté en partie par un deuxième potentiel d'alimentation (Vdl), de valeur inférieure à la valeur du premier potentiel d'alimentation (Vd2), de sorte à minimiser la puissance consommée par le circuit de distribution d'horloge (11)
8. Circuit selon la revendication 7, caractérisé en ce que les moyens logiques (35) du circuit de multiplication de fréquence (211) sont alimentés par le premier potentiel d'alimentation (Vd2) et en ce que les autres éléments du circuit de distribution d'horloge (11) sont alimentés par le deuxième potentiel d'alimentation (Vdl).
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9716723A FR2773020B1 (fr) | 1997-12-24 | 1997-12-24 | Circuit de distribution d'horloge dans un circuit integre |
| US09/216,898 US6252449B1 (en) | 1997-12-24 | 1998-12-21 | Clock distribution circuit in an integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9716723A FR2773020B1 (fr) | 1997-12-24 | 1997-12-24 | Circuit de distribution d'horloge dans un circuit integre |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2773020A1 true FR2773020A1 (fr) | 1999-06-25 |
| FR2773020B1 FR2773020B1 (fr) | 2000-03-10 |
Family
ID=9515314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9716723A Expired - Fee Related FR2773020B1 (fr) | 1997-12-24 | 1997-12-24 | Circuit de distribution d'horloge dans un circuit integre |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6252449B1 (fr) |
| FR (1) | FR2773020B1 (fr) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6586971B1 (en) | 2001-12-18 | 2003-07-01 | Hewlett-Packard Development Company, L.P. | Adapting VLSI clocking to short term voltage transients |
| KR100440569B1 (ko) * | 2001-12-20 | 2004-07-21 | 한국전자통신연구원 | 다중 밴드 모뎀의 클럭 분배장치 |
| US6646472B1 (en) * | 2002-05-28 | 2003-11-11 | Sun Microsystems, Inc. | Clock power reduction technique using multi-level voltage input clock driver |
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1997
- 1997-12-24 FR FR9716723A patent/FR2773020B1/fr not_active Expired - Fee Related
-
1998
- 1998-12-21 US US09/216,898 patent/US6252449B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6252449B1 (en) | 2001-06-26 |
| FR2773020B1 (fr) | 2000-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| CD | Change of name or company name | ||
| ST | Notification of lapse |
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