FR2760152A1 - Demultiplicateur de frequence a double module - Google Patents
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Abstract
Démultiplicateur de fréquence à double module (100) présentant des performances améliorées pour un fonctionnement à grande vitesse. Un signal de calage dans le temps est développé à partir d'un circuit de bascule bistable (106) deux cycles d'horloge et demi avant la synchronisation du dernier étage du démultiplicateur de fréquence. Le signal de calage dans le temps est utilisé pour produire un signal de sélecteur afin de basculer un multiplexeur (112) . Par la génération avancée du signal de calage dans le temps, le processus de sélection de multiplexeur est enlevé du chemin critique. Le retard résiduel dans le multiplexeur est minimal afin de minimiser le chemin critique du démultiplicateur de fréquence.
Description
I
DEÉMULTIPLICATEUR DE FRÉQUENCE À DOUBLE MODULE
La présente invention concerne, de façon globale, un circuit de division ou de comptage. De façon plus spécifique, l'invention concerne un démultiplicateur de5 fréquence de faible puissance et de grande vitesse pouvant
être utilisé dans des applications comme des synthétiseurs en fréquence à boucle à blocage de phase.
Les circuits de démultiplicateur de fréquence pour une utilisation dans des diviseurs à grande vitesse, des synthétiseurs en fréquence et similaires sont bien connus dans le domaine de l'art. Un démultiplicateur de fréquence à double module est un compteur dont le rapport ou module de division peut être commuté d'une valeur sur une autre à l'aide d'un signal externe de commande. Des mises en oeuvre15 bien connues de démultiplicateurs utilisent un circuit de compteur comprenant des circuits de bascules bistables montés en série et utilisés pour obtenir un signal de sortie de fraction à partir d'un signal d'horloge. Ainsi, un démultiplicateur de fréquence peut diviser par un20 premier facteur lorsque le signal externe de commande prend un premier état ou selon un second facteur lorsque le
signal externe de commande prend un second état.
Les dispositifs courants et futurs de télécommunication nécessitent des circuits de démultiplicateur de fréquence à très grande vitesse. Par exemple, les radiotéléphones cellulaires fonctionnant dans la bande de 800 à 900 MHz sont associés sur le marché par les Systèmes Personnels de Communication (PCS) et les radiotéléphones par satellite fonctionnant entre 1.800 et30 2.000 MHz. Un démultiplicateur de fréquence pour une utilisation dans de tels radiotéléphones doit fonctionner à
ces hautes fréquences dans le pire des cas.
De plus, les dispositifs de télécommunications modernes ont posé des conditions supplémentaires de fonctionnement pour les performances de démultiplicateurs dans ces dispositifs. Les radiotéléphones portables5 nécessitent une très faible dissipation de puissance afin d'améliorer la portabilité et l'utilisation à long terme entre les recharges de la batterie. Alors, les démultiplicateurs utilisés dans des dispositifs portables doivent présenter une très faible dissipation de puissance.10 De plus, afin de réduire encore plus la dissipation de puissance, les niveaux de tension d'alimentation des circuits électroniques dans les dispositifs portables doivent être abaissés. Des valeurs usuelles pour les tensions futures de fonctionnement sont de 2.0 V, 1.7 V15 étant une valeur dans le pire des cas. Un démultiplicateur de fréquence adapté doit fonctionner à de très hautes
fréquences et à une très basse tension tout en dissipant peu de puissance.
Ainsi, il existe un besoin dans le domaine de l'art pour un circuit de démultiplicateur de fréquence assurant un fonctionnement à grande vitesse pour de faibles niveaux
de puissance et une basse tension de fonctionnement.
Les caractéristiques de la présente invention sont
établies en particulier dans les revendications annexées.
L'invention, en conjonction avec ces objets et avantages supplémentaires, peut être mieux comprise en référence à la
description suivante, prise en conjonction avec les dessins annexes dont les nombreuses Figures présentent des références numériques similaires pour désigner des éléments30 identiques, et sur lesquels:
la Figure 1 est un synoptique d'un démultiplicateur de fréquence selon la présente invention; la Figure 2 est un chronogramme pour le démultiplicateur de fréquence de la Figure 1; la Figure 3 est un schéma de transition d'état pour le démultiplicateur de fréquence de la Figure 1; et la Figure 4 est un schéma de circuit du multiplexeur de la Figure 1. En référence à présent à la Figure 1, un démultiplicateur de fréquence 100 comprend une pluralité de circuits de bascule bistable 102, couplés de façon10 séquentielle, comprenant un premier circuit de bascule bistable 104, un second circuit de bascule bistable 106, un troisième circuit de bascule bistable 108 et un quatrième circuit de bascule bistable 110. Le démultiplicateur de fréquence 100 comprend, de plus, un circuit de commutation15 comme un multiplexeur 112 et un circuit logique 114. Le démultiplicateur de fréquence 100 possède une entrée d'horloge 122 configurée pour recevoir un signal d'horloge et une sortie 124. De préférence, le démultiplicateur de fréquence 100 est fabriqué dans un circuit intégré20 monolithique utilisant une technologie à grande vitesse et à faible puissance comme la technologie logique à couplage d'émetteur. Pour un fonctionnement à grande vitesse, on
constatera que la plupart des interconnexions illustrées sur le dessin représentent en réalité des connexions25 différentielles de signal.
De préférence, chaque circuit de bascule bistable de la pluralité de circuits de bascule bistable 102 est sensiblement identique du point de vue de la structure et du fonctionnement. Chaque circuit de bascule bistable30 comprend une bascule maître 116 et une bascule esclave 118 couplées selon une configuration de maître/esclave. La bascule esclave 118 est activée par un signal de sortie de la bascule maitre 116. La bascule maître 116 est activée par le circuit précédent de bascule bistable. La pluralité de circuits de bascule bistable 102 possède une entrée 126 attaquée par un signal de rétroaction à partir du multiplexeur 112. Chaque circuit de bascule bistable5 possède une entrée d'horloge 120 pour la réception du signal d'horloge. La pluralité de circuits de bascule bistable 102 est couplée, de façon séquentielle, afin de synchroniser les données dans la pluralité de circuits de bascule bistable en réponse au signal d'horloge. Selon la10 présente invention, chaque circuit de bascule bistable possède une sortie 128 pour fournir un signal interne du
circuit de bascule bistable.
Le multiplexeur 112 possède une première entrée 130 et une seconde entrée 132, une sortie 134 et une entrée de sélecteur 136. Dans le mode de mise en oeuvre illustré, la première entrée 130 est couplée à la sortie 138 du dernier circuit de bascule bistable, le quatrième circuit de bascule bistable 110, et la seconde entrée 132 est couplée à la sortie 140 de l'avant-dernier circuit de bascule bistable, le troisième circuit de bascule bistable 108. La sortie 134 est couplée à l'entrée 126 de la pluralité de
circuits de bascule bistable 102. L'entrée de sélecteur 136 est couplée à la sortie 142 du circuit logique 114.
Le multiplexeur 112 sert à coupler soit la première entrée 130, soit la seconde entrée 132 avec la sortie en réponse à un signal de sélecteur appliqué à l'entrée de sélecteur 136. Alors, le multiplexeur reçoit le signal de sélecteur pour le couplage sélectif d'une sortie d'un dernier circuit de bascule bistable, le quatrième circuit30 de bascule bistable 110, de la pluralité de circuits de bascule bistable 102, et d'une sortie d'un avant-dernier circuit de bascule bistable, le troisième circuit de bascule bistable 108, avec la sortie 134 du multiplexeur 112. Le multiplexeur 112 reçoit un signal de sortie de la sortie 138 du dernier circuit de bascule bistable et fournit un signal de rétroaction sur l'entrée 126 en
réponse au signal de sélecteur. La structure du multiplexeur 112 sera décrite ci-dessous en conjonction avec la Figure 4.
Le circuit logique 114 possède une première entrée
144 et une seconde entrée 146. La première entrée 144 est configurée pour recevoir un signal de commande de module.
La seconde entrée 146 est couplée à la sortie 128 du second circuit de bascule bistable 106 pour détecter et recevoir10 un signal de calage dans le temps. Dans le mode de mise en oeuvre illustré, le signal de calage dans le temps est un signal interne du second circuit de bascule bistable 106 fourni sur la sortie 128 du second circuit de bascule bistable 106. De façon plus spécifique, dans le mode de15 mise en oeuvre illustré, le signal de calage dans le temps est produit par la bascule maître 116 du second circuit de bascule bistable 106. Le signal de calage dans le temps peut être détecté par le circuit logique 114 en tout point adapté du circuit. Alors, le circuit logique 114 est couplé20 au circuit de commutation ou multiplexeur 112 pour fournir le signal de sélecteur en réponse au signal de calage dans
le temps à partir d'un circuit de bascule bistable, comme le second circuit de bascule bistable 106.
Le circuit logique 114 est une porte NON-ET dans le mode de mise en oeuvre illustré. Cependant, d'autres configurations de circuit logique peuvent être utilisées
comme requis par les niveaux de signal, le calage dans le temps du signal et d'autres considérations.
Le mode de mise en oeuvre illustré est un démultiplicateur de fréquence de division par 7 et de division par 8. Le rapport ou module de division est commandé par un signal de commande de module reçu sur l'entrée de commande de module 144. Le démultiplicateur de fréquence divise la fréquence d'horloge prédéterminée d'un signal d'horloge reçu sur l'entrée d'horloge 122 par une module prédéterminé, comme 7 ou 8, en réponse à l'état du signal de commande de module, et produit le signal de rétroaction à la fréquence divisée. Le module du5 démultiplicateur de fréquence peut être modifié à une quelconque valeur adaptée en modifiant le nombre de
circuits de bascule bistable et le point sur lequel la seconde entrée 146 du circuit logique 114 est couplée à la pluralité de circuits de bascule bistable 102 ainsi qu'à10 d'autres connexions du circuit.
Selon la présente invention, le circuit logique 114 fournit le signal de sélecteur au multiplexeur 112 avant que le dernier circuit de bascule bistable, comme le quatrième circuit de bascule bistable 110, ne fournisse le15 signal de sortie au multiplexeur 112. Dans un mode de mise en oeuvre usuel, le signal de commande de module sur l'entrée de commande de module 144 est maintenu à un niveau fixe ou D.C. une fois le module choisi. Selon cette configuration, le circuit logique 114 fonctionne comme un20 tampon pour le signal de calage dans le temps. Par conséquent, le retard à partir de la transition sur le signal de calage dans le temps (désigné par Q2m sur la Figure 1) sur la transition du signal de sélecteur (désigné par Sel sur la Figure 1) est seulement d'un seul retard de25 porte. A l'inverse, le retard à partir du signal de calage dans le temps sur la première entrée 130 du multiplexeur 112 est le retard synchronisé dans la bascule esclave 118 du second circuit de bascule bistable 106 et dans le troisième circuit de bascule bistable 108 et le quatrième30 circuit de bascule bistable 110. Selon la présente invention, le circuit logique 114 reçoit le signal de calage dans le temps à partir du circuit de bascule bistable pendant un nombre suffisant de cycles d'horloge avant que le multiplexeur 112 ne reçoive soit un signal de35 sortie du quatrième circuit de bascule bistable 110, soit un signal de sortie du troisième circuit de bascule
bistable 108, de telle façon que le circuit logique 114 fournisse le signal de sélecteur afin de configurer le circuit de commutation ou multiplexeur 112 pour fournir le5 signal de rétroaction immédiatement en réponse au circuit de commutation recevant le signal de sortie.
Alors, le circuit logique 114 fournit le signal de sélecteur à l'entrée de sélecteur 136 en réponse au signal de calage dans le temps afin d'enlever le signal de10 sélecteur d'un chemin critique du démultiplicateur de fréquence 100. Le chemin critique est le circuit dans le démultiplicateur de fréquence 100 limitant le fonctionnement, y compris la fréquence maximum de fonctionnement du démultiplicateur de fréquence 100, dans15 les pires conditions de température et de tension d'alimentation. Dans le mode de mise en oeuvre illustré, le
chemin critique va de la sortie 138 du dernier ou quatrième circuit de bascule bistable 110, via le multiplexeur 112, à l'entrée 126. Le reste des retards dans la boucle formée20 par le démultiplicateur de fréquence 100 sont synchronisés et ne font pas partie, par conséquent, du chemin critique.
La Figure 2 illustre un chronogramme pour le démultiplicateur de fréquence 100 de la Figure 1 fonctionnant en mode de division par 7. Les identificateurs25 du signal correspondent aux identificateurs de la Figure 1. Un signal d'horloge Clk présentant une fréquence d'horloge
prédéterminée est appliqué à l'entrée d'horloge 122. Un signal de sortie Q4 est produit sur la sortie 124 à une fréquence de 1/7 de la fréquence d'horloge prédéterminée.
La Figure 2 illustre certaines des caractéristiques de fonctionnement du démultiplicateur de fréquence 100 de la Figure 1. La première transition négative 202 du signal d'horloge Clk synchronise les données, via la bascule maître 116 du second circuit de bascule bistable 106, g désignée par Q2m sur la Figure 2, produisant une transition positive 204 sur Q2m. Cette transition positive sur le signal de calage dans le temps Q2m produit, à son tour, une transition 206 sur le signal de sélecteur Sel. Alors, le5 signal de sélecteur Sel est enlevé du chemin critique du démultiplicateur de fréquence 100, tandis que deux cycles d'horloge et demi plus tard, une transition négative 208 sur le signal d'horloge Clk synchronise les données à la sortie du dernier circuit de bascule bistable, le quatrième10 circuit de bascule bistable 110, comme transition positive 210 sur le signal de sortie désigné par Q4. Comme le signal de sélecteur est déjà établi dans le multiplexeur 112, le retard le long du chemin critique à partir du signal de sortie Q4 vers la transition positive 212 sur le signal de15 rétroaction A est seulement le retard dû au multiplexeur 112. De même, la transition négative 214 sur le signal d'horloge Clk produit une transition positive 216 sur Q2m car les données sont synchronisées via la bascule maître20 116 du second circuit de bascule bistable 106. A son tour, une transition négative 218 est produite sur le signal de sélecteur Sel afin de configurer le multiplexeur 112. Un cycle d'horloge et demi plus tard, une transition positive 220 sur le signal d'horloge Clk réduit une transition
négative 222 sur le signal de sortie du troisième circuit de bascule bistable 108, désigné par Q3 sur la Figure 2.
Cette transition négative 222 est réinjectée sur l'entrée 126 comme transition négative 224 sur le signal de rétroaction A. Parallèlement, la phase du signal de sortie
Q4 est achevée comme transition négative 226 sur Q4.
La Figure 3 illustre un schéma d'état pour le démultiplicateur de fréquence 100 de la Figure 1 fonctionnant en mode de division par 7. Chaque état présente l'état logique des signaux de sortie Q1, Q2, Q3 et35 Q4 des quatre circuits de bascule bistable et du signal de - 9; rétroaction A. Le schéma d'état comprend huit états "ne pas tenir compte" 302 en bas du schéma. Ces états ne sont pas possibles car le signal de calage dans le temps Q2M est pris à partir de la bascule maître 116 du second circuit de5 bascule bistable. Le signal de calage dans le temps peut être la valeur soit du premier étage, soit du second étage selon la phase du signal d'horloge Clk. Le schéma d'état
comprend sept états valides ou répétitifs 304. Le schéma d'état comprend, de même, dix sept états non valides 306.10 Tous ces états non valides passent directement ou indirectement en états valides du mode de division par 7.
Cela est important car, lors de la mise en marche ou après une réinitialisation, les états des circuits de bascule bistable sont inconnus. Lors de juste quelques cycles15 d'horloge, le démultiplicateur de fréquence 100 sortira d'un état non valide et entrera dans un état valide répétitif. La Figure 4 est un schéma de circuit d'un multiplexeur 400 pour une utilisation dans le démultiplicateur de fréquence 100 de la Figure 1. Le multiplexeur 400 est formé à l'aide d'une logique à couplage d'émetteur (ECL) pour des performances à grande vitesse et est adapté à des applications sous faible tension d'alimentation. Par exemple, le multiplexeur 40025 peut fonctionner à des tensions d'alimentation aussi faibles que 1.8 V. Le multiplexeur 400 comprend un premier commutateur de courant 402, un second commutateur de courant 404, un troisième commutateur de courant 406, une source de courant30 408, une première résistance de charge 410 et une seconde résistance de charge 412. Le premier commutateur de courant 402 comprend un premier transistor 414 et un second transistor 416 à émetteurs couplés. La base du premier transistor 414 est configuré pour recevoir le signal de35 sélecteur Sel. La base du second transistor 416 est /0 configuré pour recevoir le complémentaire logique du signal de sélecteur Sel. Le second commutateur de courant 404 comprend un premier transistor 418 et un second transistor 420. Les émetteurs du premier transistor 418 et du second transistor 420 sont couplés entre eux et avec le collecteur du premier transistor 414. La base du premier transistor 418 est configurée pour recevoir un premier signal d'entrée comme le signal de sortie Q4 du quatrième circuit de bascule bistable 110 (voir la Figure 1) et la base du10 second transistor 420 est configurée pour recevoir le complémentaire du premier signal d'entrée. Le troisième commutateur de courant 406 comprend un premier transistor 422 et un second transistor 424. Les émetteurs du premier transistor 422 et du second transistor 424 sont couplés entre eux et avec le collecteur du second transistor 416. La base du premier transistor 422 est configurée pour recevoir un second signal d'entrée, comme le signal de sortie Q3 du troisième circuit de bascule bistable 108 (voir la Figure 1), et la base du second transistor 424 est configurée pour recevoir le complémentaire du second signal d'entrée. Les collecteurs du premier transistor 418 et du premier transistor 422 sont couplés entre eux et via une première résistance de charge 410 à une tension positive d'alimentation 426. Les collecteurs du second transistor25 420 et du second transistor 424 sont couplés entre eux et via une seconde résistance de charge 412 à la tension
positive d'alimentation 426. Le signal de sortie du multiplexeur 400, comme le signal de rétroaction A de la Figure 1, est fourni sur une sortie 434 et le signal de30 sortie complémentaire est fourni sur une sortie 436.
La source de courant 408 comprend un transistor 428 et une résistance 430. La base du transistor 428 est configurée pour recevoir un potentiel de référence. Le collecteur du transistor 428 est couplé aux émetteurs du35 premier transistor 414 et du second transistor 416. La i/ résistance 430 est montée entre l'émetteur du transistor 420 et une tension négative d'alimentation 432. En réponse à la tension de référence, la source de courant fournit sur le collecteur du transistor 428 un courant de référence bien régulé et compensé pour les variations de la température et de la tension d'alimentation. Lors d'un fonctionnement en conjonction avec le démultiplicateur de fréquence 100 (voir la Figure 1), le multiplexeur 400 présente un retard minimum dans le chemin10 critique du démultiplicateur de fréquence 100. Le signal de sélecteur Sel et son complémentaire Sel sont appliqués au premier commutateur de courant 402. Le multiplexeur 400 est alors configuré pour fournir le signal de rétroaction A comme signal de sortie immédiatement à la réception de Q315 ou Q4. Le seul inséré dans le chemin critique du démultiplicateur de fréquence 100 par le multiplexeur 400
est le temps de commutation des commutateurs de courant à couplage d'émetteur, le second commutateur de courant 404 et le troisième commutateur de courant 406.
Comme on peut le voir dans ce qui précède, la présente invention concerne un démultiplicateur de fréquence à double module présentant des performances améliorées pour un fonctionnement à grande vitesse. Un signal de calage dans le temps est développé à partir d'un25 circuit de bascule bistable deux cycles et demi d'horloge avant la synchronisation du dernier étage du
démultiplicateur de fréquence. Le signal de calage dans le temps est utilisé pour produire un signal de sélecteur afin de basculer un multiplexeur.
Par la génération avancée du signal de calage dans le temps, le processus de sélection est enlevé du chemin
critique. Le retard résiduel dans le multiplexeur est minimal afin de minimiser le chemin critique du démultiplicateur de fréquence.
/4 Tandis que l'on a illustré et décrit un mode de mise en oeuvre particulier de l'invention, on peut apporter des modifications. Par exemple, tandis que les étages du démultiplicateurs sont illustrés, formés de bascules5 bistables maitre/esclave, on peut utiliser un quelconque élément logique adapté. De même, le nombre des étages formant le démultiplicateur de fréquence peut être modifié
pour faire varier le module du démultiplicateur de fréquence. Il est, par conséquent, prévu que les10 revendications annexées couvrent toutes les variantes et modifications entrant dans l'esprit et le cadre de
l'invention. /3
Claims (5)
1. Démultiplicateur de fréquence (100) pour la division d'un signal d'horloge par un module prédéterminé et produisant un signal de sortie, caractérisé par: - une pluralité (102) de circuits de bascule bistable, chaque circuit de bascule bistable possédant une entrée d'horloge (120) pour la réception du signal d'horloge, la pluralité de circuits de bascule bistable étant couplés, de façon séquentielle, pour une synchronisation des données dans la pluralité de circuits de bascule bistable en réponse au signal d'horloge; - un multiplexeur (112) recevant un signal de sélecteur pour le couplage sélectif d'un signal parmi un premier signal de sortie d'une sortie (138) d'un dernier15 circuit de bascule bistable (110) de la pluralité de circuits de bascule bistable et un second signal de sortie d'une sortie (140) d'un avant dernier circuit de bascule bistable (108) avec une sortie de multiplexeur, la sortie de multiplexeur étant couplée à une entrée (126) d'un20 premier circuit de bascule bistable (104); et - un circuit logique (114) couplé à un circuit de bascule bistable (106) de la pluralité de circuits de bascule bistable pour la réception d'un signal de calage dans le temps et pour fournir le signal de sélecteur en25 réponse au signal de calage dans le temps afin d'enlever le signal de sélecteur d'un chemin critique du
démultiplicateur de fréquence.
2. Démultiplicateur de fréquence selon la revendication 1, caractérisé, de plus, en ce que le circuit de la bascule bistable comprend une bascule maitre (116) et une bascule esclave (118), la bascule esclave étant activée par un signal de sortie de la bascule maître, le signal de calage dans le temps comprenant le signal de sortie de la
bascule maître.
3. Démultiplicateur de fréquence selon la revendication 1, caractérisé, de plus, en ce que le circuit de bascule bistable est couplé, de façon séquentielle, entre le premier circuit de bascule bistable et l'avant
dernier circuit de bascule bistable.
4. Démultiplicateur de fréquence selon la revendication 1, caractérisé, de plus, en ce que le circuit logique comprend, de plus, une entrée de commande de module (144) pour la réception d'un signal de commande module, le circuit logique fournissant le signal de sélecteur en
réponse au signal de commande de module, le signal de commande de module établissant le module prédéterminé.
5. Démultiplicateur de fréquence selon la revendication 1, caractérisé, de plus, en ce que le circuit logique reçoit le signal de calage dans le temps un nombre suffisant de cycles d'horloge avant que le multiplexeur ne reçoive le signal parmi le premier signal de sortie et le20 second signal de sortie de telle façon que le circuit logique fournisse le signal de sélecteur afin de configurer
le multiplexeur pour fournir le signal de rétroaction immédiatement en réponse à la réception, par le circuit de commutateur, du signal parmi le premier signal de sortie et25 le second signal de sortie.
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