FR2752482A1 - METHOD FOR MANUFACTURING A SEMICONDUCTOR MEMORY DEVICE INCLUDING A SHAFT TYPE CAPACITOR - Google Patents

Abstract

Un procédé pour fabriquer un dispositif de mémoire à semi-conducteurs comprenant un substrat (10), un transistor de transfert formé dans le substrat et un condensateur de type en arbre connecté à des régions de source/drain (16a, 16b) du transistor, comprend la formation successive de couches conductrices et isolantes permettant de définir une électrode de stockage de charge pour le condensateur. Cette électrode comprend une couche en forme de tronc (26a), une couche en forme de branche supérieure (34a) et des couches en forme de branche suspendues (30a) partant de la surface inférieure de la couche en forme de branche supérieure. Une couche diélectrique (36a) recouvrant les surfaces à nu de l'électrode de stockage et une couche conductrice de recouvrement (38), formant une électrode opposée, complètent le condensateur.A method for manufacturing a semiconductor memory device comprising a substrate (10), a transfer transistor formed in the substrate and a tree type capacitor connected to source / drain regions (16a, 16b) of the transistor, includes the successive formation of conductive and insulating layers for defining a charge storage electrode for the capacitor. The electrode includes a trunk-shaped layer (26a), an upper branch-shaped layer (34a) and hanging branch-shaped layers (30a) extending from the bottom surface of the upper branch-shaped layer. A dielectric layer (36a) covering the exposed surfaces of the storage electrode and a conductive covering layer (38), forming an opposite electrode, complete the capacitor.

Description

PROCEDE DE FABRICATION D'UN DISPOSITIF DE MEMOIRE AMETHOD FOR MANUFACTURING A MEMORY DEVICE WITH

SEMICONDUCTEURS COMPRENANT UN CONDENSATEUR  SEMICONDUCTORS INCLUDING A CAPACITOR

DE TYPE EN ARBRETREE TYPE

Cette invention concerne de façon générale les dispositifs de mémoire à semiconducteurs, et elle concerne plus particulièrement une structure d'une cellule de mémoire vive dynamique (ou DRAM) qui est  This invention relates generally to semiconductor memory devices, and more particularly relates to a structure of a dynamic random access memory (or DRAM) cell which is

constituée essentiellement par un transistor de transfert et un conden-  essentially consisting of a transfer transistor and a conden-

sateur de stockage de charge.load storage tank.

La figure 1 est un schéma de circuit d'une cellule de mémoire pour un dispositif DRAM. Comme représenté sur le dessin, une cellule de DRAM est essentiellement constituée par un transistor de transfert T et un condensateur de stockage de charge C. Une source du transistor de transfert T est connectée à une ligne de bit BL correspondante, et un drain de ce transistor est connecté à une électrode de stockage 6 du condensateur de stockage de charge C. Une grille du transistor de transfert T est connectée à une ligne de mot WL correspondante. Une électrode opposée 8 du condensateur C est connectée à une source de  Figure 1 is a circuit diagram of a memory cell for a DRAM device. As shown in the drawing, a DRAM cell is essentially constituted by a transfer transistor T and a charge storage capacitor C. A source of the transfer transistor T is connected to a corresponding bit line BL, and a drain of this transistor is connected to a storage electrode 6 of the charge storage capacitor C. A gate of the transfer transistor T is connected to a corresponding word line WL. An opposite electrode 8 of the capacitor C is connected to a source of

tension constante. Une pellicule diélectrique 7 est formée entre l'élec-  constant tension. A dielectric film 7 is formed between the elect

trode de stockage 6 et l'électrode opposée 8.  storage trode 6 and the opposite electrode 8.

Dans le processus de fabrication de dispositif DRAM, on utilise essentiellement un condensateur bidimensionnel, que l'on appelle un condensateur de type plan, pour un dispositif DRAM classique ayant une capacité de mémoire inférieure à I M bits (M = méga = million). Dans le cas d'un dispositif DRAM ayant une cellule de mémoire qui utilise un condensateur de type plan, des charges électriques sont stockées sur la  In the DRAM device manufacturing process, a two-dimensional capacitor, called a planar type capacitor, is essentially used for a conventional DRAM device having a memory capacity of less than I M bits (M = mega = million). In the case of a DRAM device having a memory cell which uses a planar type capacitor, electrical charges are stored on the

surface principale d'un substrat semiconducteur, ce qui fait que la sur-  main surface of a semiconductor substrate, so that the over-

face principale doit avoir une aire élevée. Ce type de cellule de mémoire  main face must have a high area. This type of memory cell

ne convient donc pas pour un dispositif DRAM ayant un niveau d'intégra-  therefore not suitable for a DRAM device with an integrated level of

tion élevé. Pour un dispositif DRAM ayant un niveau d'intégration élevé,  high tion. For a DRAM device with a high level of integration,

comme un dispositif DRAM avec plus de 4 M bits de mémoire, on a intro-  like a DRAM device with more than 4 M bits of memory, we have intro-

duit un condensateur tridimensionnel, que l'on appelle un condensateur  duit a three-dimensional capacitor, which is called a capacitor

de type empilé ou de type tranchée.  stacked or trench type.

Avec des condensateurs de type empilé ou de type tranchée, il a été possible d'obtenir une plus grande capacité de mémoire dans un  With stacked or trench type capacitors, it was possible to obtain a larger memory capacity in a

volume similaire. Cependant, pour réaliser un dispositif à semiconduc-  similar volume. However, to make a semiconductor device

teurs ayant un niveau d'intégration encore plus élevé, comme un circuit à très haut niveau d'intégration (ou VLSI) ayant une capacité de 64 M bits, un condensateur avec une telle structure tridimensionnelle simple,  tors with an even higher level of integration, such as a circuit with a very high level of integration (or VLSI) having a capacity of 64 M bits, a capacitor with such a simple three-dimensional structure,

comme le type empilé ou le type tranchée classique, s'avère être insuffi-  like the stacked type or the classic trench type, turns out to be insufficient

sant.health.

Une solution pour améliorer la capacité d'un condensateur con-  A solution to improve the capacity of a capacitor

siste à utiliser ce que l'on appelle le condensateur empilé de type à ai-  is to use what is called the stacked capacitor type ai-

lettes, qui est proposé par Ema et al. dans "3-Dimensional Stacked Ca-  lettes, which is proposed by Ema et al. in "3-Dimensional Stacked Ca-

pacitor Cell for 16M and 64M DRAMs", International Electron Devices Meeting, pages 592-595, décembre 1988. Le condensateur empilé de type à ailettes comprend des électrodes et des pellicules diélectriques qui s'étendent avec une forme en ailette dans un ensemble de couches empilées. Des dispositifs DRAM comportant le condensateur empilé de type à ailettes sont également décrits dans les brevets des E.U.A. n 071 783 (Taguchi et ai); 5 126 810 (Gotou); 5 196 365 (Gotou); et 206 787 (Fujioka). Une autre solution pour améliorer la capacité d'un condensateur  pacitor Cell for 16M and 64M DRAMs ", International Electron Devices Meeting, pages 592-595, December 1988. The stacked fin type capacitor includes electrodes and dielectric films which extend in fin form in a set of layers DRAM devices including the stacked fin type capacitor are also described in US Pat. Nos. 071,783 (Taguchi et ai); 5,126,810 (Gotou); 5,196,365 (Gotou); and 206,787 (Fujioka) Another solution to improve the capacitance of a capacitor

consiste à utiliser ce que l'on appelle le condensateur empilé de type cy-  is to use what is called the stacked capacitor of cy- type

lindrique, qui est proposé par Wakamiya et al. dans "Novel Stacked Ca-  lindrique, which is proposed by Wakamiya et al. in "Novel Stacked Ca-

pacitor Cell for 64-Mb DRAM", 1989, Symposium on VLSI Technology, Digest of Technical Papers, pages 69-70. Le condensateur empilé de type cylindrique comprend des électrodes et des pellicules diélectriques qui s'étendent avec une forme cylindrique de façon à augmenter les aires  pacitor Cell for 64-Mb DRAM ", 1989, Symposium on VLSI Technology, Digest of Technical Papers, pages 69-70. The stacked cylindrical type capacitor includes electrodes and dielectric films which extend in a cylindrical shape so that increase areas

de surface des électrodes. Un dispositif DRAM comportant le condensa-  surface area of the electrodes. A DRAM device comprising the condensa-

teur empilé de type cylindrique est également décrit dans le brevet des  Stacked cylindrical type is also described in the patent for

E.U.A. n 5 077 688 (Kumanoya et al.).  USA. No. 5,077,688 (Kumanoya et al.).

Avec la tendance à l'augmentation de la densité d'intégration, il est nécessaire de réduire encore davantage la taille de la cellule de DRAM dans un plan (c'est-à-dire l'aire qu'elle occupe dans un plan). De  With the trend of increasing integration density, it is necessary to further reduce the size of the DRAM cell in a plane (i.e. the area it occupies in a plane) . Of

façon générale, une réduction de la taille de la cellule conduit à une ré-  generally speaking, a reduction in cell size leads to a reduction in

duction de la capacité de stockage de charge (capacité électrique). De plus, lorsque la capacité électrique est réduite, la probabilité d'apparition d'erreurs transitoires résultant de l'incidence de rayons a est augmentée.  duction of charge storage capacity (electrical capacity). In addition, when the electrical capacity is reduced, the probability of occurrence of transient errors resulting from the incidence of a rays is increased.

Il existe donc toujours dans ce domaine un besoin portant sur la concep-  There is therefore always a need in this field relating to the concept

tion d'une nouvelle structure de condensateur de stockage qui puisse permettre d'obtenir la même capacité électrique, tout en occupant une  tion of a new storage capacitor structure which can make it possible to obtain the same electrical capacity, while occupying a

aire plus faible dans un plan, et sur sur un procédé approprié pour fabri-  lower area in a plane, and on a suitable process for manufacturing

quer la structure.the structure.

Un but de l'invention est donc de procurer un dispositif de mé-  An object of the invention is therefore to provide a metering device.

moire à semiconducteurs comportant un condensateur de type en arbre  semiconductor memory having a tree type capacitor

qui permet d'obtenir une aire accrue pour le stockage de charge.  which provides an increased area for charge storage.

Conformément aux buts précédents de l'invention, ainsi qu'à d'autres, l'invention procure un dispositif de mémoire à semiconducteurs  In accordance with the foregoing objects of the invention, as well as others, the invention provides a semiconductor memory device

nouveau et perfectionné, ainsi qu'un procédé pour fabriquer ce dispositif.  new and improved, as well as a process for manufacturing the device.

Un procédé pour fabriquer un dispositif de mémoire à semicon-  A method for manufacturing a semicon memory device

ducteurs conforme à l'invention permet d'obtenir un dispositif qui com-  ductors according to the invention makes it possible to obtain a device which

prend un substrat, un transistor de transfert ayant des régions de  takes a substrate, a transfer transistor having regions of

source/drain dans le substrat, et un condensateur de type en arbre con-  source / drain in the substrate, and a tree-type capacitor con-

necté électriquement à l'une des régions de source/drain. On forme sur le substrat une couche isolante qui recouvre le transistor de transfert. On forme une couche conductrice en forme de tronc de façon qu'elle pénètre à travers la couche isolante pour être connectée électriquement à l'une des régions de source/drain. On forme une couche conductrice sur la  electrically connected to one of the source / drain regions. An insulating layer is formed on the substrate which covers the transfer transistor. A conductive trunk-shaped layer is formed so that it penetrates through the insulating layer to be electrically connected to one of the source / drain regions. We form a conductive layer on the

couche conductrice en forme de tronc. On forme ensuite une autre cou-  conductive layer in the form of a trunk. Then we form another cou-

che conductrice qui est connectée électriquement à la couche conduc-  conductive che which is electrically connected to the conductive layer

trice en forme de tronc et à la première couche conductrice. On enlève par attaque des parties sélectionnées des première et seconde couches conductrices, de façon à former des couches conductrices en forme de branche, de manière que la couche conductrice en forme de tronc et les couches conductrices en forme de branche définissent en combinaison une électrode de stockage pour le condensateur de type en arbre. On  trice-shaped trunk and the first conductive layer. Selected portions of the first and second conductive layers are removed by attack so as to form branched conductive layers, so that the trunk-shaped conductive layer and the branched conductive layers together define an electrode for storage for the tree type capacitor. We

forme une couche diélectrique sur des surfaces à nu des couches con-  forms a dielectric layer on bare surfaces of the layers

ductrices en forme de branche, et on forme une couche conductrice sup-  branching ducts, and an upper conductive layer is formed

plémentaire sur la couche diélectrique, pour remplir la fonction d'une  on the dielectric layer, to fulfill the function of a

électrode opposée du condensateur de stockage de charge.  opposite electrode of the charge storage capacitor.

Un procédé pour fabriquer un mode de réalisation d'un tel dis-  A method of making an embodiment of such a device

positif de mémoire à semiconducteurs, conforme à l'invention, comprend la formation d'une première couche isolante sur le substrat, cette couche recouvrant le transistor de transfert. Ensuite, conformément au mode de réalisation, on forme au moins une couche conductrice en forme de tronc sur la première couche isolante, de façon que la couche conductrice en forme de tronc pénètre à travers la première couche isolante pour être connectée électriquement à l'une des régions de source/drain. Ensuite, on forme une première couche conductrice sur la couche conductrice en forme de tronc et sur la première couche isolante. On enlève ensuite des parties sélectionnées de la première couche conductrice qui s'étendent  semiconductor memory positive, according to the invention, comprises the formation of a first insulating layer on the substrate, this layer covering the transfer transistor. Then, according to the embodiment, at least one conductive trunk-shaped layer is formed on the first insulating layer, so that the trunk-shaped conductive layer penetrates through the first insulating layer to be electrically connected to one source / drain regions. Next, a first conductive layer is formed on the trunk-shaped conductive layer and on the first insulating layer. Then select selected parts of the first conductive layer which extend

sur la couche conductrice en forme de tronc. On forme ensuite une se-  on the conductive layer in the shape of a trunk. We then form a se-

conde couche conductrice qui est connectée électriquement à la couche conductrice en forme de tronc et à la première couche conductrice. On enlève par attaque des parties sélectionnées des première et seconde couches conductrices, de façon à former à partir d'elles des couches conductrices en forme de branche, de manière que la couche conductrice  This conductive layer which is electrically connected to the trunk-shaped conductive layer and to the first conductive layer. Selected parts of the first and second conductive layers are removed by attack so as to form branch-shaped conductive layers therefrom so that the conductive layer

en forme de tronc et les couches conductrices en forme de branche défi-  in the form of a trunk and the conductive layers in the form of a defi- ned branch

nissent en combinaison une électrode de stockage pour le condensateur de type en arbre. On forme une couche diélectrique sur des surfaces à  In combination, a storage electrode for the tree type capacitor is created. A dielectric layer is formed on surfaces with

nu des couches conductrices en forme de branche et on forme une troi-  bare conductive layers in the form of a branch and a third is formed

sième couche conductrice sur la couche diélectrique, pour remplir la fonction d'une électrode opposée du condensateur de stockage de charge. D'autres caractéristiques et avantages de l'invention seront  fifth conductive layer on the dielectric layer, to perform the function of an opposite electrode of the charge storage capacitor. Other characteristics and advantages of the invention will be

mieux compris à la lecture de la description qui va suivre de modes de  better understood on reading the following description of modes of

réalisation, donnés à titre d'exemples non limitatifs. La suite de la des-  embodiment, given by way of nonlimiting examples. The rest of the

cription se réfère aux dessins annexés, dans lesquels: La figure 1 est un schéma de circuit d'une cellule de mémoire d'un dispositif DRAM; Les figures 2A à 2G sont des coupes représentant les étapes de processus pour fabriquer un premier mode de réalisation d'une cellule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 3A à 3D sont des coupes représentant les étapes de processus pour fabriquer un second mode de réalisation d'une cellule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 4A à 4C sont des coupes représentant les étapes  Description refers to the accompanying drawings, in which: Figure 1 is a circuit diagram of a memory cell of a DRAM device; FIGS. 2A to 2G are sections showing the process steps for manufacturing a first embodiment of a semiconductor memory cell having a tree type capacitor according to the invention; FIGS. 3A to 3D are sections showing the process steps for manufacturing a second embodiment of a semiconductor memory cell having a tree type capacitor according to the invention; Figures 4A to 4C are sections showing the steps

de processus pour fabriquer un troisième mode de réalisation d'une cel-  process to fabricate a third embodiment of a

lule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 5A à 5C sont des coupes représentant les étapes  semiconductor memory cell having a tree type capacitor according to the invention; FIGS. 5A to 5C are sections representing the steps

de processus pour fabriquer un quatrième mode de réalisation d'une cel-  process to fabricate a fourth embodiment of a

lule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 6A à 6D sont des coupes représentant les étapes de processus pour fabriquer un cinquième mode de réalisation d'une cellule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 7A à 7E sont des coupes représentant les étapes de processus pour fabriquer un sixième mode de réalisation d'une cellule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 8A à 8E sont des coupes représentant les étapes de processus pour fabriquer un septième mode de réalisation d'une cellule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 9A et 9B sont des coupes représentant les étapes  semiconductor memory cell having a tree type capacitor according to the invention; FIGS. 6A to 6D are sections showing the process steps for manufacturing a fifth embodiment of a semiconductor memory cell having a tree type capacitor according to the invention; FIGS. 7A to 7E are sections showing the process steps for manufacturing a sixth embodiment of a semiconductor memory cell having a tree type capacitor according to the invention; FIGS. 8A to 8E are sections showing the process steps for manufacturing a seventh embodiment of a semiconductor memory cell having a tree type capacitor according to the invention; Figures 9A and 9B are sections showing the steps

de processus pour fabriquer un huitième mode de réalisation d'une cel-  process to fabricate an eighth embodiment of a

lule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 10A à 10E sont des coupes représentant les étapes  semiconductor memory cell having a tree type capacitor according to the invention; Figures 10A to 10E are sections showing the steps

de processus pour fabriquer un neuvième mode de réalisation d'une cel-  process to fabricate a ninth embodiment of a

lule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 11A et 11B sont des coupes représentant les étapes de processus pour fabriquer un dixième mode de réalisation d'une cellule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 12A à 12C sont des coupes représentant les étapes  semiconductor memory cell having a tree type capacitor according to the invention; FIGS. 11A and 11B are sections showing the process steps for manufacturing a tenth embodiment of a semiconductor memory cell having a tree type capacitor according to the invention; Figures 12A to 12C are sections showing the steps

de processus pour fabriquer un onzième mode de réalisation d'une cel-  process to fabricate an eleventh embodiment of a

lule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; et Les figures 13A et 13B sont des coupes représentant les étapes  semiconductor memory cell having a tree type capacitor according to the invention; and Figures 13A and 13B are sections showing the steps

de processus pour fabriquer un douzième mode de réalisation d'une cel-  process to fabricate a twelfth embodiment of a

lule de mémoire à semiconducteurs ayant un condensateur de type en  semiconductor memory module having a type capacitor

arbre conforme à l'invention.tree according to the invention.

Premier mode de réalisation préféré  First preferred embodiment

On va maintenant donner une description d'un premier mode de  We will now give a description of a first mode of

réalisation d'un dispositif de mémoire à semiconducteurs ayant un con-  realization of a semiconductor memory device having a con-

densateur de stockage de charge de type en arbre conforme à l'inven-  tree type charge storage densifier according to the invention

tion, en se référant aux figures 2A à 2G. Ce mode de réalisation du dis-  tion, with reference to Figures 2A to 2G. This embodiment of the dis-

positif de mémoire à semiconducteurs est fabriqué par un premier procé-  semiconductor memory positive is manufactured by a first process

dé préféré pour fabriquer un dispositif de mémoire à semiconducteurs  preferred die for making a semiconductor memory device

conforme à l'invention.according to the invention.

En se référant à la figure 2A, on note que l'on applique une  Referring to Figure 2A, we note that we apply a

oxydation thermique par la technique LOCOS (oxydation locale de sili-  thermal oxidation by the LOCOS technique (local oxidation of sili-

cium) à une surface d'un substrat en silicium 10, et on forme ainsi une pellicule d'oxyde de champ 12 ayant une épaisseur qui est par exemple d'environ 300 nm. On forme ensuite une pellicule d'oxyde de grille 14, ayant une épaisseur qui est par exemple d'environ 15 nm, en appliquant  cium) on a surface of a silicon substrate 10, and a field oxide film 12 having a thickness which is for example about 300 nm is thus formed. Then forming a grid oxide film 14, having a thickness which is for example about 15 nm, by applying

le traitement d'oxydation thermique au substrat en silicium 10. Après ce-  the thermal oxidation treatment to the silicon substrate 10. After this-

ci, on dépose une pellicule de silicium polycristallin ayant une épaisseur qui est par exemple d'environ 200 nm, sur la totalité de la surface du  Ci, a polycrystalline silicon film having a thickness which is for example about 200 nm is deposited over the entire surface of the

substrat en silicium 10, par le procédé de dépôt chimique en phase va-  silicon substrate 10, by the chemical phase deposition process

peur (ou CVD), ou le procédé de dépôt chimique en phase vapeur à  fear (or CVD), or the chemical vapor deposition process at

basse pression (ou LPCVD). Pour obtenir une pellicule de silicium poly-  low pressure (or LPCVD). To obtain a poly- silicon film

cristallin ayant une conductivité élevée, on fait diffuser dans la pellicule de silicium polycristallin des impuretés appropriées telles que des ions de  crystalline having a high conductivity, appropriate impurities such as ion ions are diffused into the polycrystalline silicon film.

phosphore. Pour augmenter encore davantage la conductivité de la pelli-  phosphorus. To further increase the conductivity of the film

cule, on peut déposer par exemple une couche de métal réfractaire sur la pellicule de silicium polycristallin, et effectuer ensuite un traitement de recuit pour former du silicium polycristallin/siliciure. La couche de métal réfractaire peut être par exemple une couche de tungstène (W) déposée avec une épaisseur qui est par exemple d'environ 200 nm. Après ceci, on  For example, a layer of refractory metal can be deposited, for example, on the polycrystalline silicon film, and then carry out an annealing treatment to form polycrystalline silicon / silicide. The refractory metal layer may for example be a tungsten layer (W) deposited with a thickness which is for example around 200 nm. After this, we

utilise un traitement classique de photolithographie et d'attaque pour dé-  uses conventional photolithography and attack processing to

finir et former sur la tranche une couche de métallisation en silicium polycristallin qui remplit la fonction des lignes de mot WL1 à WL4, comme représenté sur la figure 2A. En utilisant à titre de masques les lignes de mot WL1 à WL4, on effectue ensuite un processus d'implantation ionique  finish and form on the wafer a metallization layer of polycrystalline silicon which fulfills the function of the word lines WL1 to WL4, as shown in FIG. 2A. Using the word lines WL1 to WL4 as masks, an ion implantation process is then carried out.

sur la tranche, pour faire diffuser une impureté (telle que des ions d'ar-  on the edge, to diffuse an impurity (such as ar-

senic) dans le substrat en silicium 10, avec une énergie d'environ 70 keV et une concentration d'environ 1 x 1015 atomes/cm2, par exemple. Sous l'effet de cette implantation ionique, des régions de drain 16a et 16b et  senic) in the silicon substrate 10, with an energy of about 70 keV and a concentration of about 1 x 1015 atoms / cm2, for example. Under the effect of this ion implantation, drain regions 16a and 16b and

des régions de source 18a et 18b sont formées dans le substrat en sili-  source regions 18a and 18b are formed in the silicon substrate

cium 10.cium 10.

En se référant ensuite à la figure 2B, on note qu'à l'étape sui-  Referring next to FIG. 2B, it is noted that in the next step

vante on utilise un procédé CVD pour déposer une couche isolante d'aplanissement 20, telle qu'une couche de verre borophosphosilicaté (ou BPSG), jusqu'à une épaisseur qui est par exemple d'environ 700 nm. On utilise ensuite le même procédé pour déposer une couche de protection  In particular, a CVD process is used to deposit an insulating leveling layer 20, such as a layer of borophosphosilicate glass (or BPSG), to a thickness which is for example around 700 nm. We then use the same process to deposit a protective layer

contre l'attaque 22, telle qu'une couche de nitrure de silicium, sur la cou-  against attack 22, such as a layer of silicon nitride, on the layer

che isolante d'aplanissement 20, jusqu'à une épaisseur qui est par exem-  insulating flattening che 20, up to a thickness which is for example

pie d'environ 100 nm. Après ceci, on utilise un traitement classique de photolithographie et d'attaque pour définir et enlever par attaque des parties sélectionnées de la couche de protection contre l'attaque 22 et de la couche isolante d'aplanissement 20, de façon à former des trous de contact d'électrode de stockage 24a, 24b, qui s'étendent à partir de la surface supérieure de la couche de protection contre l'attaque 22 jusqu'à  magpie of about 100 nm. After this, a conventional photolithography and etching treatment is used to define and remove by attack selected parts of the attack protection layer 22 and the insulating leveling layer 20, so as to form storage electrode contact 24a, 24b, which extend from the upper surface of the attack protection layer 22 to

la surface des régions de drain 16a, 16b. Ensuite, on dépose sur la tran-  the surface of the drain regions 16a, 16b. Then, we deposit on the tran-

che une couche de silicium polycristallin épaisse, ayant une épaisseur qui est par exemple de 700 nm. On peut en outre faire diffuser dans la couche de silicium polycristallin épaisse une impureté telle que des ions d'arsenic, pour augmenter sa conductivité. Après ceci, on accomplit un traitement classique de photolithographie et d'attaque sur la couche de silicium polycristallin épaisse, de façon à définir et à former des piliers en silicium polycristallin 26a, 26b qui s'étendent à partir de la surface des régions de drain 16a, 16b et s'élèvent verticalement à travers les trous de contact d'électrode de stockage 24a, 24b. Il résulte de ceci qu'une cavité 25 est définie entre les deux piliers en silicium polycristallin 26a, 26b. Les piliers en silicium polycristallin 26a, 26b sont destinés à être utilisés à titre de couche conductrice en forme de tronc dans les électrodes de stockage pour le condensateur de type en arbre conforme  che a thick polycrystalline silicon layer, having a thickness which is for example 700 nm. In addition, an impurity such as arsenic ions can be diffused into the thick polycrystalline silicon layer to increase its conductivity. After this, a conventional photolithography and etching treatment is carried out on the thick polycrystalline silicon layer, so as to define and form polycrystalline silicon pillars 26a, 26b which extend from the surface of the drain regions. 16a, 16b and rise vertically through the storage electrode contact holes 24a, 24b. It follows from this that a cavity 25 is defined between the two polycrystalline silicon pillars 26a, 26b. The polycrystalline silicon pillars 26a, 26b are intended to be used as a conductive layer in the form of a trunk in the storage electrodes for the capacitor of the conforming tree type.

à l'invention.to the invention.

En se référant ensuite à la figure 2C, on note qu'à l'étape sui-  Referring next to FIG. 2C, it is noted that in the next step

vante on utilise de façon répétée le procédé CVD pour former successi-  We use the CVD process repeatedly to form successively

vement une première couche isolante 28, une couche de silicium poly-  Firstly an insulating layer 28, a layer of poly-

cristallin 30 et une seconde couche isolante 32 sur la tranche. Les pre-  crystalline 30 and a second insulating layer 32 on the edge. The pre-

mière et seconde couches isolantes 28, 32 sont de préférence des cou-  first and second insulating layers 28, 32 are preferably layers

ches d'oxyde de silicium. On dépose la première couche isolante 28 et la couche de silicium polycristallin 30 avec pour chacune une épaisseur qui est par exemple d'environ 100 nm. On doit déposer la seconde couche isolante 32 de façon qu'elle ait au minimum une épaisseur qui remplit complètement la cavité 25 entre les deux piliers en silicium polycristallin 26a et 26b, cette épaisseur étant au moins d'environ 700 nm dans ce mode de réalisation. En outre, on peut faire diffuser dans la couche de silicium polycristallin 30 des impuretés telles que des ions d'arsenic (As),  silicon oxide. The first insulating layer 28 and the polycrystalline silicon layer 30 are deposited with each a thickness which is for example around 100 nm. The second insulating layer 32 must be deposited so that it has at least a thickness which completely fills the cavity 25 between the two polycrystalline silicon pillars 26a and 26b, this thickness being at least approximately 700 nm in this embodiment. . In addition, impurities such as arsenic (As) ions can be diffused into the polycrystalline silicon layer 30,

pour augmenter sa conductivité.to increase its conductivity.

En se référant ensuite à la figure 2D, on note qu'à l'étape sui-  Referring next to Figure 2D, we note that in the next step

vante on accomplit un traitement de polissage chimio-mécanique (ou CMP) sur la surface de la tranche de la figure 2C, de façon à enlever par polissage une partie supérieure des piliers en silicium polycristallin 26a  In particular, a chemo-mechanical polishing (or CMP) treatment is carried out on the surface of the wafer of FIG. 2C, so as to remove by polishing an upper part of the polycrystalline silicon pillars 26a.

et 26b.and 26b.

En se référant ensuite à la figure 2E, on note qu'à l'étape sui-  Referring next to FIG. 2E, it is noted that in the next step

vante on dépose une couche de silicium polycristallin 34 sur la tranche, avec une épaisseur qui est par exemple d'environ 700 nm. En outre, peut faire diffuser dans la couche de silicium polycristallin 34 des impuretés  In particular, a layer of polycrystalline silicon 34 is deposited on the wafer, with a thickness which is for example around 700 nm. In addition, can cause impurities to diffuse into the polycrystalline silicon layer 34

telles que des ions d'arsenic (As), afin d'augmenter sa conductivité.  such as arsenic (As) ions, to increase its conductivity.

Après ceci, on accomplit sur la tranche un traitement classique de photo-  After this, a conventional photo-

lithographie et d'attaque, de façon à définir et à enlever par attaque des  lithography and attack, so as to define and remove by attack

parties sélectionnées de la couche de silicium polycristallin 34, de la se-  selected parts of the polycrystalline silicon layer 34, of the

conde couche isolante 32 et de la couche de silicium polycristallin 30. Ce processus a pour effet de découper la couche de silicium polycristallin 34 en parties séparées 34a et 34b, et de découper la couche de silicium polycristallin 30 en parties séparées 30a et 30b. Ces parties 34a, 34b et a, 30b sont destinées à être utilisées à titre de couches conductrices en forme de branche dans les électrodes de stockage pour le condensa- teur de type en arbre conforme à l'invention. Pour faire la distinction, les  This insulating layer 32 and the polycrystalline silicon layer 30. This process has the effect of cutting the polycrystalline silicon layer 34 into separate parts 34a and 34b, and cutting the polycrystalline silicon layer 30 into separate parts 30a and 30b. These parts 34a, 34b and a, 30b are intended to be used as conductive layers in the form of a branch in the storage electrodes for the tree type capacitor according to the invention. To distinguish,

parties en silicium polycristallin 34a, 34b sont appelées dans cette des-  polycrystalline silicon parts 34a, 34b are called in this description

cription "couches conductrices en forme de branche supérieures", et les  "upper branch conductive layers", and the

parties en silicium polycristallin 30a, 30b sont appelées "couches con-  polycrystalline silicon parts 30a, 30b are called "con layers"

ductrices en forme de branche suspendues".  branching ducts suspended ".

En se référant ensuite à la figure 2F, on note qu'à l'étape sui-  Referring next to FIG. 2F, it is noted that in the next step

vante, on applique à la tranche une opération d'attaque par voie humide en utilisant la couche de protection contre l'attaque 22 à titre de point  vale, a wet attack operation is applied to the wafer using the attack protective layer 22 as a point

final de l'attaque, de façon à enlever les couches isolantes à nu 32, 28.  end of the attack, so as to remove the insulating layers 32, 28.

Ceci achève la formation des électrodes de stockage pour le condensa-  This completes the formation of the storage electrodes for the condensate.

teur de type en arbre de cellules de DRAM dans la tranche.  type of DRAM cell tree type in the slice.

Comme représenté sur la figure 2F, les électrodes de stockage  As shown in Figure 2F, the storage electrodes

qui sont ainsi formées sont constituées par les couches de silicium poly-  which are thus formed are formed by the layers of poly-

cristallin en forme de tronc 26a, 26b, les couches de silicium polycristal-  crystal-like trunk 26a, 26b, polycrystalline silicon layers

lin en forme de branche supérieures 34a, 34b et les couches de silicium  upper branched flax 34a, 34b and silicon layers

polycristallin en forme de branche suspendues, 30a, 30b, ayant prati-  polycrystalline in the form of hanging branches, 30a, 30b, having practically

quement une forme en L. Les couches de silicium polycristallin en forme de tronc 26a, 26b sont respectivement connectées électriquement aux régions de drain 16a et 16b des transistors de transfert dans le dispositif  only an L shape. The trunk-shaped polycrystalline silicon layers 26a, 26b are respectively electrically connected to the drain regions 16a and 16b of the transfer transistors in the device.

DRAM. La partie du milieu de chacune des couches de silicium polycris-  DRAM. The middle part of each of the polycrystalline silicon layers

tallin en forme de branche supérieures 34a, 34b est connectée au som-  tallin tall branch 34a, 34b is connected to the top

met des couches de silicium polycristallin en forme de tronc 26a, 26b, et  puts layers of polycrystalline silicon in the form of a trunk 26a, 26b, and

les couches en forme de branche supérieures sont pratiquement dispo-  the upper branch-shaped layers are practically available

sées de façon perpendiculaire aux couches en forme de tronc. Chacune des couches de silicium polycristallin en forme de branche suspendues a, 30b, ayant pratiquement une forme en L, s'étend vers le bas, sur une distance prédéterminée, à partir du dessous des couches de silicium  seated perpendicular to the trunk-shaped layers. Each of the hanging branch-shaped polycrystalline silicon layers a, 30b, having substantially an L-shape, extends downward, for a predetermined distance, from below the silicon layers

polycristallin en forme de branche supérieures 34a, 34b, et elle est en-  polycrystalline upper branch-shaped 34a, 34b, and it is

suite coudée de façon à s'étendre horizontalement.  later angled so as to extend horizontally.

En se référant ensuite à la figure 2G, on note qu'à l'étape sui-  Referring next to FIG. 2G, it is noted that in the next step

vante, on forme respectivement des pellicules diélectriques 36a, 36b sur les électrode de stockage en forme d'arbre (26a, 30a, 34a) et (26b, 30b, 34b). Ces pellicules diélectriques 36a, 36b peuvent être constituées par  In particular, dielectric films 36a, 36b are respectively formed on the tree-shaped storage electrodes (26a, 30a, 34a) and (26b, 30b, 34b). These dielectric films 36a, 36b can be formed by

des matériaux diélectriques tels que le dioxyde de silicium (SiO2), le ni-  dielectric materials such as silicon dioxide (SiO2), ni-

trure de silicium, le NO (nitrure de silicium/dioxyde de silicium), et l'ONO  silicon tride, NO (silicon nitride / silicon dioxide), and ONO

(dioxyde de silicium/nitrure de silicium/dioxyde de silicium), ou autres.  (silicon dioxide / silicon nitride / silicon dioxide), or others.

Ensuite, on forme sur les pellicules diélectriques 36a, 36b une électrode opposée 38, consistant en silicium polycristallin, qui est disposée face  Next, an opposite electrode 38, consisting of polycrystalline silicon, which is placed opposite, is formed on the dielectric films 36a, 36b.

aux électrodes de stockage (26a, 30a, 34a) et (26b, 30b, 34b). Le pro-  to the storage electrodes (26a, 30a, 34a) and (26b, 30b, 34b). The pro-

cessus pour former l'électrode opposée 38 comprend une première étape  stopped to form the opposite electrode 38 includes a first step

qui consiste à déposer une couche de silicium polycristallin, par le pro-  which consists in depositing a layer of polycrystalline silicon, by the pro-

cédé CVD, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, une seconde étape qui consiste à diffuser des impuretés de type N dans la couche de silicium polycristallin, de façon à augmenter sa conductivité, et une étape finale qui consiste à utiliser un traitement classique de photolithographie et d'attaque, pour définir et enlever par attaque des  ceded CVD, up to a thickness which is for example around 100 nm, a second step which consists in diffusing N-type impurities in the polycrystalline silicon layer, so as to increase its conductivity, and a final step which consists to use a conventional photolithography and attack treatment, to define and remove by attack

parties sélectionnées de la couche de silicium polycristallin. La fabrica-  selected parts of the polycrystalline silicon layer. The fabrica-

tion des condensateurs de type en arbre dans le dispositif DRAM est  tion of the tree type capacitors in the DRAM device is

maintenant terminée.now over.

Pour achever la fabrication de la puce de DRAM, les étapes  To complete the manufacturing of the DRAM chip, the steps

suivantes comprennent la fabrication de lignes de bit, de plages de con-  following include the manufacturing of bit lines, measurement ranges

nexion, d'interconnexions et de passivations, ainsi que le montage en boitier. Ces étapes ne font intervenir que des techniques classiques et elles ne sont pas liées au principe de l'invention, ce qui fait que l'on n'en  connection, interconnections and passivations, as well as box mounting. These steps only involve conventional techniques and they are not linked to the principle of the invention, which means that no

présentera pas ici une description détaillée.  will not present a detailed description here.

Second mode de réalisation préféré Dans le premier mode de réalisation précédent, le condensateur de type en arbre qui est décrit comporte une seule paire de branches suspendues (c'est-à-dire les couches de silicium polycristallin en forme de branche 30a, 30b) au-dessous des couches conductrices en forme de branche supérieures (c'est-à-dire les couches de silicium polycristallin 34a, 34b). Le nombre de paires de branches suspendues n'est cependant  Second preferred embodiment In the first preceding embodiment, the tree type capacitor which is described comprises a single pair of suspended branches (that is to say the polycrystalline layers of branch-shaped silicon 30a, 30b) below the upper branch-shaped conductive layers (i.e., the polycrystalline silicon layers 34a, 34b). However, the number of hanging branch pairs is not

pas limité à un, et il peut être de deux ou plus. Le second mode de réali-  not limited to one, and it can be two or more. The second mode of realization

sation de l'invention consiste en un condensateur de type en arbre ayant  sation of the invention consists of a tree type capacitor having

deux paires de branches suspendues consistant en couches conductri-  two pairs of hanging branches consisting of conductive layers

ces, et on décrira ci-dessous ce mode de réalisation en se référant aux  these, and this embodiment will be described below with reference to

figures 3A à 3D.Figures 3A to 3D.

Le condensateur de type en arbre du second mode de réalisa-  The tree type capacitor of the second embodiment

tion est basé sur la structure de tranche de la figure 2B. Les éléments des figures 3A à 3D qui sont identiques à ceux de la figure 2B sont dési-  tion is based on the wafer structure of Figure 2B. The elements of FIGS. 3A to 3D which are identical to those of FIG. 2B are desi-

gnés par les mêmes références numériques.  identified by the same reference numbers.

En se référant à la figure 3A, conjointement à la figure 2B, on note que l'on utilise ici le procédé CVD pour former successivement sur la tranche de la figure 2B des couches alternées de matériau isolant et de silicium polycristallin, comprenant une première couche isolante 40, une première couche de silicium polycristallin 42, une seconde couche  Referring to FIG. 3A, in conjunction with FIG. 2B, it is noted that the CVD method is used here to form successively on the edge of FIG. 2B alternating layers of insulating material and polycrystalline silicon, comprising a first layer insulator 40, a first layer of polycrystalline silicon 42, a second layer

isolante 44, une seconde couche de silicium polycristallin 46 et une troi-  insulator 44, a second layer of polycrystalline silicon 46 and a third

sième couche isolante 48. Les couches isolantes 40, 44, 48 sont consti-  5th insulating layer 48. The insulating layers 40, 44, 48 are formed

tuées par des matériaux isolants tels que de l'oxyde de silicium. Chacune des couches isolantes 40, 44 et des couches de silicium polycristallin 42, 46 est déposée jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et la couche isolante 48 est déposée jusqu'à une épaisseur qui est par exemple d'environ 700 nm. En outre, on peut faire diffuser dans les couches de silicium polycristallin 42, 46 des impuretés telles que des  killed by insulating materials such as silicon oxide. Each of the insulating layers 40, 44 and of the polycrystalline silicon layers 42, 46 is deposited up to a thickness which is for example approximately 100 nm, and the insulating layer 48 is deposited up to a thickness which is for example d '' about 700 nm. In addition, it is possible to diffuse into the polycrystalline silicon layers 42, 46 impurities such as

ions d'arsenic (As), de façon à augmenter leur conductivité.  arsenic (As) ions, so as to increase their conductivity.

En se référant ensuite à la figure 3B, on note qu'à l'étape sui-  Referring next to FIG. 3B, it is noted that in the next step

vante on accomplit le traitement de polissage chimio-mécanique sur la surface de la tranche de la figure 3A, de façon à enlever par polissage une partie supérieure de la tranche, jusqu'à ce que le sommet des piliers  In particular, the chemo-mechanical polishing treatment is carried out on the surface of the slice of FIG. 3A, so as to remove by polishing an upper part of the slice, until the top of the pillars

en silicium polycristallin 26a, 26b soit mis à nu.  made of polycrystalline silicon 26a, 26b is exposed.

En se référant ensuite à la figure 3C, on note qu'à l'étape sui-  Referring next to FIG. 3C, it is noted that in the next step

vante on dépose sur la tranche une couche de silicium polycristallin 50, jusqu'à une épaisseur qui est par exemple d'environ 100 nm. En outre, on  Vante is deposited on the wafer a layer of polycrystalline silicon 50, to a thickness which is for example about 100 nm. In addition, we

peut faire diffuser dans la couche de silicium polycristallin 50 des impu-  can diffuse impurities in the polycrystalline silicon layer 50

retés telles que des ions d'arsenic (As), de façon à augmenter sa con-  such as arsenic (As) ions, so as to increase its con-

ductivité. Après ceci, on accomplit sur la tranche un traitement classique  ductivity. After this, a conventional treatment is carried out on the wafer

de photolithographie et d'attaque, de façon à définir et à enlever par at-  photolithography and attack, so as to define and remove by at-

taque des parties sélectionnées de la couche de silicium polycristallin 50,  tackles selected parts of the polycrystalline silicon layer 50,

de la troisième couche isolante 48, de la seconde couche de silicium po-  of the third insulating layer 48, of the second layer of silicon po-

lycristallin 46, de la seconde couche isolante 44 et de la première couche de silicium polycristallin 42. Il résulte de ce processus que la couche de silicium polycristallin 50 est découpée en parties séparées 50a et 50b, la couche de silicium polycristallin 46 est découpée en parties séparées 46a et 46b, et la couche de silicium polycristallin 42 est découpée en parties séparées 42a et 42b. Ces parties 50a, 50b, 46a, 46b, 42a, 42b sont des-  lycrystalline 46, the second insulating layer 44 and the first layer of polycrystalline silicon 42. It results from this process that the polycrystalline silicon layer 50 is cut into separate parts 50a and 50b, the polycrystalline silicon layer 46 is cut into parts separated 46a and 46b, and the polycrystalline silicon layer 42 is cut into separate parts 42a and 42b. These parts 50a, 50b, 46a, 46b, 42a, 42b are des-

tinées à être utilisées à titre de couches conductrices en forme de bran-  intended to be used as conductive layers in the form of branches

che dans les électrodes de stockage pour le condensateur de type en ar-  che in the storage electrodes for the ar type capacitor

bre conforme à l'invention. Pour faire la distinction, les parties en silicium  bre according to the invention. To make the distinction, the silicon parts

polycristallin 50a, 50b sont appelées dans cette description "couches  polycrystalline 50a, 50b are called in this description "layers

conductrices en forme de branche supérieures", et les parties en silicium polycristallin 46a, 46b, 42a, 42b sont appelées "couches conductrices en  conductive in the form of upper branches ", and the polycrystalline silicon parts 46a, 46b, 42a, 42b are called" conductive layers in

forme de branche suspendues".hanging branch shape ".

Ensuite, on effectue sur la tranche une opération d'attaque par voie humide, avec la couche de protection contre l'attaque 22 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu 40,  Then, a wet attack operation is carried out on the wafer, with the attack protection layer 22 as the end point of the attack, so as to remove the insulating layers 40,

44, 48. Ceci achève la formation des électrodes de stockage pour le con-  44, 48. This completes the formation of the storage electrodes for the con-

densateur de type en arbre de cellules de DRAM dans la tranche.  DRAM cell tree type densifier in the wafer.

Comme représenté sur la figure 3C, les électrodes de stockage  As shown in Figure 3C, the storage electrodes

qui sont ainsi formées sont constituées par les couches de silicium poly-  which are thus formed are formed by the layers of poly-

cristallin en forme de tronc 26a, 26b, les couches de silicium polycristal-  crystal-like trunk 26a, 26b, polycrystalline silicon layers

lin en forme de branche supérieures 50a, 50b et les couches en siliciumpolycristallin en forme de branche suspendues 42a, 46a et 42b, 46b, ayant pratiquement une forme en L. Les couches de silicium polycristallin  flax in the form of upper branches 50a, 50b and the suspended polycrystalline silicon layers in the form of hanging branches 42a, 46a and 42b, 46b, having practically an L shape. The polycrystalline silicon layers

en forme de tronc 26a, 26b sont respectivement connectées électrique-  in the form of a trunk 26a, 26b are respectively connected electric-

ment aux régions de drain 16a et 16b des transistors de transfert dans le  ment to the drain regions 16a and 16b of the transfer transistors in the

dispositif DRAM. Les couches de silicium polycristallin en forme de bran-  DRAM device. The polycrystalline silicon layers in the form of bran-

che supérieures 50a, 50b sont connectées au sommet des couches de silicium polycristallin en forme de tronc 26a, 26b, et elles sont disposées pratiquement perpendiculairement aux couches de silicium polycristallin  che upper 50a, 50b are connected to the top of the trunk-shaped polycrystalline silicon layers 26a, 26b, and they are arranged practically perpendicular to the polycrystalline silicon layers

en forme de tronc. Chacune des deux paires de couches de silicium poly-  in the shape of a trunk. Each of the two pairs of layers of poly-

cristallin en forme de branche suspendues 46a, 42a et 46b, 42b, ayant  hanging branch-shaped lens 46a, 42a and 46b, 42b, having

pratiquement une forme en L, s'étend vers le bas sur une distance pré-  practically an L-shape, extends downward for a pre-

déterminée à partir du dessous des couches de silicium polycristallin en forme de branche supérieures 50a, 50b, et elle est ensuite coudée pour  determined from the underside of the upper branch-shaped polycrystalline silicon layers 50a, 50b, and is then bent to

s'étendre horizontalement.extend horizontally.

En se référant ensuite à la figure 3D, on note qu'à l'étape sui-  Referring next to FIG. 3D, it is noted that in the next step

vante on forme respectivement des pellicules diélectriques 52a, 52b sur les électrodes de stockage en forme d'arbre 50a, 46a, 42a et 50b, 46b,  In particular, dielectric films 52a, 52b are formed respectively on the tree-shaped storage electrodes 50a, 46a, 42a and 50b, 46b,

42b. Ensuite, on forme sur les pellicules diélectriques 52a, 52b une élec-  42b. Then, on the dielectric films 52a, 52b is formed an electro

trode en silicium polycristallin opposée, 54. Le processus pour former  opposite polycrystalline silicon trode, 54. The process for forming

l'électrode opposée 54 comprend une première étape qui consiste à dé-  the opposite electrode 54 comprises a first step which consists in determining

poser une couche de silicium polycristallin, par le procédé CVD, une se-  apply a layer of polycrystalline silicon, using the CVD process, a

conde étape qui consiste à diffuser des impuretés de type N dans la cou-  second step which consists in diffusing N-type impurities in the

che de silicium polycristallin, de façon à augmenter sa conductivité, et une étape finale qui consiste à utiliser des traitements classiques de  polycrystalline silicon, so as to increase its conductivity, and a final step which consists in using conventional treatments of

photolithographie et d'attaque pour enlever par attaque des parties sé-  photolithography and attack to remove by attack parts

lectionnées de la couche de silicium polycristallin. Après ceci, la fabrica-  polycrystalline silicon layer. After this, the fabrica-

tion des condensateurs de type en arbre dans le dispositif DRAM est ter-  tion of the tree type capacitors in the DRAM device is ter-

minée. Troisième mode de réalisation préféré Dans les premier et second modes de réalisation précédents, la  undermined. Third preferred embodiment In the first and second previous embodiments, the

paire de branches suspendues qui est la plus proche de la couche con-  pair of hanging branches which is closest to the layer con-

ductrice en forme de tronc, est séparée de la couche de protection contre l'attaque se trouvant au-dessous (c'est-à-dire la couche de protection contre l'attaque 22). L'invention n'est cependant pas limitée à une telle structure. Le troisième mode de réalisation de l'invention comprend un  conductive in the form of a trunk, is separated from the protective layer against attack located below (that is to say the protective layer against attack 22). The invention is however not limited to such a structure. The third embodiment of the invention comprises a

condensateur de type en arbre dans lequel la paire de branches suspen-  tree type capacitor in which the pair of branches suspends

dues qui est la plus proche de la couche conductrice en forme de tronc est en contact avec la couche de protection contre l'attaque, comme on  due which is closest to the trunk-shaped conductive layer is in contact with the attack protection layer, as

le décrira ci-dessous en se référant aux figures 4A à 4C.  will describe it below with reference to Figures 4A to 4C.

Les condensateurs de type en arbre du troisième mode de réa-  The tree type capacitors of the third embodiment

lisation sont également basés sur la structure de la figure 2B. Les élé-  They are also based on the structure of Figure 2B. The ele-

ments des figures 4A a 4C qui sont identiques à ceux de la figure 2B sont  ment of FIGS. 4A to 4C which are identical to those of FIG. 2B are

désignés par les mêmes références numériques.  designated by the same reference numerals.

En se référant à la figure 4A, conjointement à la figure 2B, on  Referring to Figure 4A, in conjunction with Figure 2B, we

note qu'en partant de la tranche de la figure 2B, on utilise successive-  note that starting from the section of Figure 2B, we successively use-

ment le procédé CVD pour former des couches alternées de matériau isolant et de silicium polycristallin, comprenant une première couche de silicium polycristallin 56, une première couche isolante 58, une seconde  the CVD process for forming alternating layers of insulating material and polycrystalline silicon, comprising a first layer of polycrystalline silicon 56, a first insulating layer 58, a second

couche de silicium polycristallin 60 et une seconde couche isolante 62.  polycrystalline silicon layer 60 and a second insulating layer 62.

En se référant ensuite à la figure 4B, on note que l'on accomplit ensuite le traitement de polissage chimio-mécanique sur la surface de la  Referring next to FIG. 4B, it is noted that the chemo-mechanical polishing treatment is then carried out on the surface of the

tranche de la figure 4A, de façon à enlever par polissage une partie su-  slice of FIG. 4A, so as to remove by polishing a portion

périeure de la tranche, jusqu'à ce que la surface de la partie supérieure de la première couche de silicium polycristallin 56 qui se trouve audessus des piliers en silicium polycristallin 36a, 26b soit mise à nu, ou jusqu'à ce que le sommet des piliers en silicium polycristallin 26a, 26b  edge of the wafer, until the surface of the upper part of the first layer of polycrystalline silicon 56 which is located above the polycrystalline silicon pillars 36a, 26b is exposed, or until the top of the polycrystalline silicon pillars 26a, 26b

*soit mis à nu.* be laid bare.

En se référant ensuite à la figure 4C, on note qu'à une étape suivante on dépose sur la tranche une couche de silicium polycristallin 64. Après ceci, on effectue sur la tranche un traitement classique de photolithographie et d'attaque, de façon à définir et à enlever par attaque des parties sélectionnées des couches de silicium polycristallin 56, 60 et 64. Il résulte de ce processus que la couche de silicium polycristallin 56  Referring then to FIG. 4C, it is noted that in a next step, a layer of polycrystalline silicon 64 is deposited on the wafer. After this, a conventional photolithography and etching treatment is carried out on the wafer, so as to define and remove by attack selected parts of the polycrystalline silicon layers 56, 60 and 64. It results from this process that the polycrystalline silicon layer 56

est découpée en parties séparées 56a et 56b, la couche de silicium poly-  is cut into separate parts 56a and 56b, the poly-

cristallin 60 est découpée en parties séparées 60a et 60b, et la couche  lens 60 is cut into separate parts 60a and 60b, and the layer

de silicium polycristallin 64 est découpée en parties séparées 64a et 64b.  of polycrystalline silicon 64 is cut into separate parts 64a and 64b.

Ces parties 56a, 56b, 60a, 60b, 64a, 64b sont destinées à être utilisées à titre de couches conductrices en forme de branche dans les électrodes  These parts 56a, 56b, 60a, 60b, 64a, 64b are intended to be used as conductive layers in the form of a branch in the electrodes

de stockage pour le condensateur de type en arbre conforme à l'inven-  storage for the tree type capacitor according to the invention

tion. Ensuite, on effectue sur la tranche une opération d'attaque par voie humide, avec la couche de protection contre l'attaque 22 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu 58,  tion. Then, a wet attack operation is carried out on the wafer, with the attack protection layer 22 as the end point of the attack, so as to remove the bare insulating layers 58,

62. Ceci achève la formation des électrodes de stockage pour le conden-  62. This completes the formation of the storage electrodes for the conden-

sateur de type en arbre de cellules de DRAM dans la tranche.  DRAM cell tree type sator in the slice.

Comme représenté sur la figure 4C, les électrodes de stockage  As shown in Figure 4C, the storage electrodes

qui sont ainsi formées sont constituées par les couches de silicium poly-  which are thus formed are formed by the layers of poly-

cristallin en forme de tronc 26a, 26b, les couches de silicium polycristal-  crystal-like trunk 26a, 26b, polycrystalline silicon layers

lin en forme de branche supérieures 64a, 64b et deux paires de couches de silicium polycristallin en forme de branche suspendues 56a, 60a et 56b, 60b, ayant pratiquement une forme en L. Les couches de silicium polycristallin en forme de tronc 26a, 26b sont respectivement connectées  upper branch-shaped flax 64a, 64b and two pairs of hanging branch-shaped polycrystalline silicon layers 56a, 60a and 56b, 60b, having substantially an L-shape. The trunk-shaped polycrystalline silicon layers 26a, 26b are respectively connected

électriquement aux régions de drain 16a et 16b des transistors de trans-  electrically to the drain regions 16a and 16b of the transistors

fert dans le dispositif DRAM. Les couches de silicium polycristallin en forme de branche supérieures 64a, 64b sont connectées au sommet des couches en silicium polycristallin en forme de tronc 26a, 26b et elles sont pratiquement disposées perpendiculairement aux couches en forme de tronc. Chacune des deux paires de couches de silicium polycristallin en forme de branche suspendues 56a, 60a et 56b, 60b, ayant pratiquement une forme en L, s'étend vers le bas sur une distance prédéterminée à partir du dessous des couches de silicium polycristallin en forme de  fert in the DRAM device. The upper branch-shaped polycrystalline silicon layers 64a, 64b are connected to the top of the trunk-shaped polycrystalline silicon layers 26a, 26b and are substantially arranged perpendicular to the trunk-shaped layers. Each of the two pairs of hanging branch-shaped polycrystalline silicon layers 56a, 60a and 56b, 60b, having substantially an L-shape, extends downward a predetermined distance from the bottom of the shaped polycrystalline silicon layers of

branche 64a, 64b, et elle est ensuite coudée pour s'étendre horizontale-  branch 64a, 64b, and it is then bent to extend horizontally-

ment. Un élément distinctif de ce mode de réalisation, par rapport aux précédents, consiste en ce que chacun des segments horizontaux des  is lying. A distinctive element of this embodiment, compared to the previous ones, is that each of the horizontal segments of the

paires de couches de silicium polycristallin en forme de branche suspen-  pairs of polycrystalline silicon layers in the form of a hanging branch

dues 56a, 56b, ayant pratiquement une forme en L, vient en contact avec  due 56a, 56b, having practically an L shape, comes into contact with

la couche de protection contre l'attaque 22.  the attack protection layer 22.

Quatrième mode de réalisation préféré  Fourth preferred embodiment

Le quatrième mode de réalisation préféré a une structure prati-  The fourth preferred embodiment has a practical structure.

quement similaire à celle du troisième mode de réalisation, mais il diffère par les étapes de processus qui sont utilisées pour former la même structure. On décrira ci-dessous ces étapes de processus différentes, en  cually similar to that of the third embodiment, but it differs in the process steps which are used to form the same structure. These different process steps will be described below, in

se référant aux figures 5A à 5C.referring to Figures 5A to 5C.

Le condensateur de type en arbre du quatrième mode de réali-  The tree type capacitor of the fourth embodiment

sation est basé sur la structure de la figure 2B. Les éléments des figures A à 5C qui sont identiques à ceux de la figure 2B sont désignés par les  sation is based on the structure of Figure 2B. The elements of FIGS. A to 5C which are identical to those of FIG. 2B are designated by the

mêmes références numériques.same reference numbers.

En se référant tout d'abord à la figure 5A conjointement à la figure 2B, on note qu'après la formation de la structure de tranche de la  Referring first to FIG. 5A in conjunction with FIG. 2B, it is noted that after the formation of the edge structure of the

figure 2B, on forme des éléments d'espacement isolants 66a, 66b, con-  FIG. 2B, insulating spacers 66a, 66b are formed,

sistant en matériaux isolants tels que du dioxyde de silicium (SiO2), sur  resistant to insulating materials such as silicon dioxide (SiO2), on

les parois latérales des piliers en silicium polycristallin 26a, 26b. Le pro-  the side walls of the polycrystalline silicon pillars 26a, 26b. The pro-

cessus pour former les éléments d'espacement isolants 66a, 66b com-  stopped to form the insulating spacers 66a, 66b com-

prend une première étape qui consiste à utiliser le procédé CVD pour dé-  takes a first step which consists in using the CVD process to

poser une couche de dioxyde de silicium (SiO2) jusqu'à une épaisseur qui est par exemple de 100 nm, et une seconde étape consistant à réduire par attaque l'épaisseur de la couche de dioxyde de silicium (SiO2). Après  applying a layer of silicon dioxide (SiO2) to a thickness which is for example 100 nm, and a second step consisting in reducing by attack the thickness of the layer of silicon dioxide (SiO2). After

ceci, on utilise de façon répétée le procédé CVD pour déposer successi-  this, CVD is used repeatedly to deposit successively

vement une première couche de silicium polycristallin 68, une première couche isolante 70, une seconde couche de silicium polycristallin 72 et  a first layer of polycrystalline silicon 68, a first insulating layer 70, a second layer of polycrystalline silicon 72 and

une seconde couche isolante 74.a second insulating layer 74.

En se référant ensuite à la figure 5B, on note qu'à l'étape sui-  Referring next to FIG. 5B, it is noted that in the next step

vante on accomplit le traitement de polissage chimio-mécanique sur la surface de la tranche de la figure 5A, de façon à enlever par polissage  In order to carry out the chemo-mechanical polishing treatment on the surface of the wafer of FIG. 5A, so as to remove by polishing

une partie supérieure de la tranche, jusqu'à ce que la surface du seg-  an upper part of the slice, until the surface of the segment

ment supérieur de la première couche de silicium polycristallin 68 ou le  ment of the first layer of polycrystalline silicon 68 or the

sommet des piliers en silicium polycristallin 26a, 26b, soit mis à nu.  top of the polycrystalline silicon pillars 26a, 26b, or exposed.

En se référant ensuite à la figure 5C, on note qu'à l'étape sui-  Referring next to FIG. 5C, it is noted that in the next step

vante on dépose sur la tranche une couche de silicium polycristallin 76.  A layer of polycrystalline silicon 76 is deposited on the edge.

Après ceci, on effectue sur la tranche un traitement classique de photo-  After this, a conventional photo-

lithographie et d'attaque de façon à définir et à enlever par attaque des  lithography and attack so as to define and remove by attack

parties sélectionnées des couches de silicium polycristallin 68, 72 et 76.  selected parts of the polycrystalline silicon layers 68, 72 and 76.

Il résulte de ce traitement que la couche de silicium polycristallin 68 est  It follows from this treatment that the polycrystalline silicon layer 68 is

découpée en parties séparées 68a et 68b, la couche de silicium poly-  cut into separate parts 68a and 68b, the poly-

cristallin 72 est découpée en parties séparées 72a et 72, et la couche de  lens 72 is cut into separate parts 72a and 72, and the layer of

silicium polycristallin 76 est découpée en parties séparées 76a et 76b.  polycrystalline silicon 76 is cut into separate parts 76a and 76b.

Ces parties 68a, 68b, 72a, 72b, 76a, 76b sont destinées à être utilisées à titre de couches conductrices en forme de branche dans les électrodes  These parts 68a, 68b, 72a, 72b, 76a, 76b are intended to be used as conductive layers in the form of a branch in the electrodes

de stockage pour le condensateur de type en arbre conforme à l'inven-  storage for the tree type capacitor according to the invention

tion. Ensuite, on effectue sur la tranche une opération d'attaque par voie humide, avec la couche de protection contre l'attaque 22 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu 70,  tion. Then, a wet attack operation is carried out on the wafer, with the attack protection layer 22 as the end point of the attack, so as to remove the bare insulating layers 70,

74. Ceci achève la formation des électrodes de stockage pour le conden-  74. This completes the formation of the storage electrodes for the conden-

sateur de type en arbre de cellules de DRAM dans la tranche.  DRAM cell tree type sator in the slice.

Comme représenté sur la figure 5C, les électrodes de stockage  As shown in Figure 5C, the storage electrodes

qui sont formées sont constituées par les couches de silicium polycristal-  which are formed are formed by the layers of polycrystalline silicon-

lin en forme de tronc 26a, 26b, les couches de silicium polycristallin en forme de branche supérieures 76a, 76b, une paire de couches de silicium  trunk-shaped flax 26a, 26b, upper branch-shaped polycrystalline silicon layers 76a, 76b, a pair of silicon layers

polycristallin en forme de branche suspendues 72a, 72b, ayant pratique-  polycrystalline hanging branch 72a, 72b, having practical-

ment une forme en L, et une autre paire de couches conductrices en forme de branche suspendues 68a, 68b, ayant pratiquement une forme en L. Les couches de silicium polycristallin en forme de tronc 26a, 26b sont respectivement connectées électriquement aux régions de drain 16a et 16b des transistors de transfert dans le dispositif DRAM. Les couches de silicium polycristallin en forme de branche 76a, 76b sont connectées au sommet des couches de silicium polycristallin en forme de tronc 26a,  an L-shaped, and another pair of conductive hanging branch-shaped layers 68a, 68b, having practically an L-shaped shape. The trunk-shaped polycrystalline silicon layers 26a, 26b are respectively electrically connected to the drain regions 16a and 16b transfer transistors in the DRAM device. The branch-shaped polycrystalline silicon layers 76a, 76b are connected to the top of the trunk-shaped polycrystalline silicon layers 26a,

26b, et elles sont pratiquement disposées perpendiculairement aux cou-  26b, and they are practically arranged perpendicular to the necks

ches en forme de tronc. Chacune des couches de silicium polycristallin en forme de branche suspendues 72a, 72b, ayant pratiquement une forme en L, s'étend vers le bas sur une distance prédéterminée à partir du dessous des couches de silicium polycristallin en forme de branche  ches in the shape of a trunk. Each of the suspended branch-shaped polycrystalline silicon layers 72a, 72b, having substantially an L-shape, extends downward a predetermined distance from the bottom of the branch-shaped polycrystalline silicon layers

supérieures 76a, 76b, et elle est ensuite coudée pour s'étendre horizon-  76a, 76b, and then bent to extend horizontally-

talement. Chacune des couches de silicium polycristallin en forme de branche suspendues 68a, 68b, ayant pratiquement une forme en L, a son  really. Each of the hanging branch-shaped polycrystalline silicon layers 68a, 68b, having substantially an L shape, has its

segment supérieur en contact avec le sommet des piliers en silicium po-  upper segment in contact with the top of the silicon pillars

lycristallin 26a, 26b, ses deux segments verticaux séparés par les élé-  lycristalline 26a, 26b, its two vertical segments separated by the elements

ments d'espacement isolants 66a, 66b, par rapport aux parois latérales  insulating spacers 66a, 66b, with respect to the side walls

des piliers en silicium polycristallin 26a, 26b, et ses deux segments hori-  polycrystalline silicon pillars 26a, 26b, and its two horizontal segments

zontaux inférieurs en contact avec la couche de protection contre l'atta-  lower zontals in contact with the protective layer against attack

que 22.that 22.

Cinquième mode de réalisation préféré  Fifth preferred embodiment

Le cinquième mode de réalisation préféré de l'invention com-  The fifth preferred embodiment of the invention comprises

prend un condensateur de type en arbre ayant deux paires de branches suspendues, ayant pratiquement une forme en L, parmi lesquelles une  takes a tree type capacitor having two pairs of hanging branches, having practically an L shape, among which a

paire de branches suspendues qui est la plus proche de la couche con-  pair of hanging branches which is closest to the layer con-

ductrice en forme de tronc a des segments verticaux en contact avec les  trunk-shaped ducting has vertical segments in contact with the

parois latérales de la couche conductrice en forme de tronc, et des seg-  side walls of the trunk-shaped conductive layer, and segments

ments horizontaux qui sont séparés de la couche de protection contre  horizontal elements which are separated from the protective layer against

l'attaque se trouvant au-dessous. On décrira ci-dessous ce mode de réa-  the attack below. This mode of reaction will be described below.

lisation en se référant aux figures 6A à 6D.  reading with reference to Figures 6A to 6D.

Le condensateur de type en arbre du cinquième mode de réali-  The tree type capacitor of the fifth embodiment

sation est basé sur la structure de la figure 2A. Les éléments des figures 6A à 6D qui sont identiques à ceux de la figure 2A sont désignés par les  sation is based on the structure of Figure 2A. The elements of FIGS. 6A to 6D which are identical to those of FIG. 2A are designated by the

mêmes références numériques.same reference numbers.

En se référant tout d'abord à la figure 6A, conjointement à la figure 2A, on note qu'en partant de la tranche de la figure 2A, on utilise le procédé CVD pour déposer une couche isolante d'aplanissement 80,  By first referring to FIG. 6A, together with FIG. 2A, it is noted that starting from the edge of FIG. 2A, the CVD method is used to deposit an insulating leveling layer 80,

telle qu'une couche de verre borophosphosilicaté (BPSG). On utilise en-  such as a layer of borophosphosilicate glass (BPSG). We use in-

suite le même procédé pour former successivement une couche de pro-  following the same process to successively form a layer of pro-

tection contre l'attaque 82, qui est de préférence une couche de nitrure  tection against attack 82, which is preferably a layer of nitride

de silicium, et une couche isolante telle qu'une couche de dioxyde de si-  silicon, and an insulating layer such as a layer of silicon dioxide

licium (SiO2) 84, jusqu'à une épaisseur qui est par exemple d'environ 100 nm. Après ceci, on utilise un traitement classique de photolithographie et d'attaque pour définir et enlever par attaque des parties sélectionnées de la couche isolante (SiO2) 84, de la couche de protection contre l'attaque  silicon (SiO2) 84, up to a thickness which is for example around 100 nm. After this, a conventional photolithography and etching treatment is used to define and remove by attack selected parts of the insulating layer (SiO2) 84, of the protective layer against attack.

82 et de la couche isolante d'aplanissement 80. Ce traitement a pour ef-  82 and the insulating leveling layer 80. This treatment has the ef-

fet de former des trous de contact d'électrode de stockage 85a, 85b qui s'étendent à partir de la surface supérieure de la couche isolante (SiO2) 84, jusqu'à la surface des régions de drain 16a, 16b. On dépose ensuite sur la tranche une couche de silicium polycristallin épaisse, ayant par exemple une épaisseur de 700 nm. On peut en outre faire diffuser dans la couche de silicium polycristallin épaisse des impuretés telles que des ions d'arsenic (As), de façon à augmenter sa conductivité. Après ceci, on accomplit sur la tranche de silicium polycristallin épaisse un traitement classique de photolithographie et d'attaque, de façon à définir et à former des piliers en silicium polycristallin 86a, 86b qui s'étendent verticalement à partir de la surface des régions de drain 16a, 16b, à travers les trous  fet to form storage electrode contact holes 85a, 85b which extend from the upper surface of the insulating layer (SiO2) 84, to the surface of the drain regions 16a, 16b. Then deposited on the wafer a layer of thick polycrystalline silicon, having for example a thickness of 700 nm. In addition, impurities such as arsenic (As) ions can be diffused into the thick polycrystalline silicon layer, so as to increase its conductivity. After this, a conventional photolithography and etching treatment is carried out on the thick polycrystalline silicon wafer, so as to define and form polycrystalline silicon pillars 86a, 86b which extend vertically from the surface of the regions of drain 16a, 16b, through the holes

de contact d'électrode de stockage 85a, 85b.  storage electrode contact 85a, 85b.

En se référant ensuite à la figure 6B, on note qu'à l'étape sui-  Referring next to FIG. 6B, it is noted that in the next step

vante, on utilise successivement le procédé CVD pour former des cou-  However, the CVD process is successively used to form layers.

ches alternées de matériau isolant et de silicium polycristallin, compre-  alternating layers of insulating material and polycrystalline silicon,

nant une première couche de silicium polycristallin 88, une première cou-  nant a first layer of polycrystalline silicon 88, a first layer

che isolante 90, une seconde couche de silicium polycristallin 92 et une  insulating che 90, a second layer of polycrystalline silicon 92 and a

seconde couche isolante 94.second insulating layer 94.

En se référant ensuite à la figure 6C, on note qu'à l'étape sui-  Referring next to FIG. 6C, it is noted that in the next step

vante on accomplit le traitement de polissage chimio-mécanique sur la surface de la tranche de la figure 6B, de façon à enlever par polissage  In order to carry out the chemo-mechanical polishing treatment on the surface of the wafer of FIG. 6B, so as to remove by polishing

une partie supérieure de la tranche, jusqu'à ce que la surface du seg-  an upper part of the slice, until the surface of the segment

ment supérieur de la première couche de silicium polycristallin 88 soit  ment of the first layer of polycrystalline silicon 88

mise à nu, ou de façon à poursuivre le polissage jusqu'à un niveau infé-  exposed, or in order to continue polishing to a lower level

rieur, jusqu'à ce que le sommet des piliers en silicium polycristallin 86a,  laughing, until the top of the polycrystalline silicon pillars 86a,

86b soit mis à nu.86b be laid bare.

En se référant ensuite à la figure 6D, on note qu'à l'étape sui-  Referring next to FIG. 6D, it is noted that in the next step

vante on dépose sur la tranche une couche de silicium polycristallin 96.  A layer of polycrystalline silicon 96 is deposited on the edge.

Après ceci, on accomplit sur la tranche un traitement classique de photo-  After this, a conventional photo-

lithographie et d'attaque pour enlever successivement par attaque des  lithography and attack to successively remove by attack from

parties sélectionnées des couches de silicium polycristallin 88, 92 et 96.  selected parts of the polycrystalline silicon layers 88, 92 and 96.

Il résulte de ce traitement que la couche de silicium polycristallin 88 est  It follows from this treatment that the polycrystalline silicon layer 88 is

découpée en parties séparées 88a et 88b, la couche de silicium poly-  cut into separate parts 88a and 88b, the layer of poly-

cristallin 92 est découpée en parties séparées 92a et 92b, et la couche  lens 92 is cut into separate parts 92a and 92b, and the layer

de silicium polycristallin 96 est découpée en parties séparées 96a et 96b.  of polycrystalline silicon 96 is cut into separate parts 96a and 96b.

Ces parties 88a, 88b, 92a, 92b, 96a, 96b sont destinées à être utilisées à titre de couches conductrices en forme de branche dans les électrodes  These parts 88a, 88b, 92a, 92b, 96a, 96b are intended to be used as conductive layers in the form of a branch in the electrodes

de stockage pour le condensateur de type en arbre conforme à l'inven-  storage for the tree type capacitor according to the invention

tion. Ensuite, on effectue sur la tranche une opération d'attaque par voie humide, avec la couche de protection contre l'attaque 82 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu 94, et 84. Ceci achève la formation des électrodes de stockage pour le  tion. Then, a wet attack operation is carried out on the wafer, with the attack protective layer 82 as the end point of the attack, so as to remove the bare insulating layers 94, and 84. This completes the formation of the storage electrodes for the

condensateur de type en arbre de cellules de DRAM dans la tranche.  DRAM cell tree type capacitor in the wafer.

Comme représenté sur la figure 6D, les électrodes de stockage qui sont ainsi formées comprennent les couches de silicium polycristallin en forme de tronc 86a, 86b, les couches de silicium polycristallin en  As shown in FIG. 6D, the storage electrodes which are thus formed comprise the layers of polycrystalline silicon in the form of a trunk 86a, 86b, the layers of polycrystalline silicon in

forme de branche supérieures 96a, 96b et deux paires de couches de si-  upper branch shape 96a, 96b and two pairs of layers of si-

licium polycristallin en forme de branche suspendues 88a, 92a et 88b,  polycrystalline silicon in the form of hanging branches 88a, 92a and 88b,

92b, ayant pratiquement une forme en L. Les couches de silicium poly-  92b, having practically an L shape. The layers of poly-

cristallin en forme de tronc 86a, 86b sont respectivement connectées  trunk-shaped lens 86a, 86b are respectively connected

électriquement aux régions de drain 16a et 16b des transistors de trans-  electrically to the drain regions 16a and 16b of the transistors

fert dans le dispositif DRAM. Les couches de silicium polycristallin en forme de branche supérieures 96a, 96b sont connectées au sommet des couches de silicium polycristallin en forme de tronc 86a, 86b, et elles sont disposées de façon pratiquement perpendiculaire aux couches en  fert in the DRAM device. The upper branch-shaped polycrystalline silicon layers 96a, 96b are connected to the top of the trunk-shaped polycrystalline silicon layers 86a, 86b, and are arranged substantially perpendicular to the layered layers.

forme de tronc. Chacune des deux paires de couches de silicium poly-  trunk shape. Each of the two pairs of layers of poly-

cristallin en forme de branche suspendues 88a, 92a et 88b, 92b, ayant  hanging branch-shaped lens 88a, 92a and 88b, 92b, having

pratiquement une forme en L, s'étend vers le bas sur une distance pré-  practically an L-shape, extends downward for a pre-

déterminée à partir du dessous des couches de silicium polycristallin en  determined from below the polycrystalline silicon layers in

forme de branche 96a, 96b, et elle est ensuite coudée de façon à s'éten-  branch form 96a, 96b, and then it is bent so as to extend

dre horizontalement. En outre, chacune des couches de silicium poly-  dre horizontally. In addition, each of the poly-

cristallin en forme de branche suspendues 88a, 88b, ayant une forme  hanging branch-shaped lens 88a, 88b, having a shape

pratiquement en L, a son segment vertical en contact avec les parois la-  practically in L, has its vertical segment in contact with the walls la-

térales des couches de silicium polycristallin en forme de tronc 86a, 86b, et elle a son segment horizontal séparé de la couche de protection contre I'attaque 82. Sixième mode de réalisation préféré  teral of the trunk-shaped polycrystalline silicon layers 86a, 86b, and it has its horizontal segment separated from the attack protection layer 82. Sixth preferred embodiment

Dans les modes de réalisation précédents, chacune des bran-  In the previous embodiments, each of the branches

ches suspendues a pratiquement une forme en L et elle est constituée  ches suspended has practically an L shape and it is made up

par deux segments rectilignes connectés perpendiculairement l'un à l'au-  by two rectilinear segments connected perpendicular to each other

tre. L'invention n'est cependant pas limitée à une telle structure, et les branches suspendues peuvent être constituées par trois segments ou  be. The invention is however not limited to such a structure, and the hanging branches can be constituted by three segments or

plus. Le sixième mode de réalisation de l'invention comprend un conden-  more. The sixth embodiment of the invention comprises a conden-

sateur de type en arbre ayant une couche conductrice en forme de bran-  tree type sator having a conductive layer in the form of a branch

che suspendue qui est constituée par quatre segments, et on décrira ci-  suspended che which is constituted by four segments, and we will describe below

dessous ce mode de réalisation en se référant aux figures 7A à 7E.  below this embodiment with reference to FIGS. 7A to 7E.

Le condensateur de type en arbre du sixième mode de réalisa-  The tree type capacitor of the sixth embodiment

tion est basé sur la structure de la figure 2A. Les éléments des figures 7A à 7E qui sont identiques à ceux de la figure 2A sont désignés par les  tion is based on the structure of Figure 2A. The elements of FIGS. 7A to 7E which are identical to those of FIG. 2A are designated by the

mêmes références numériques.same reference numbers.

En se référant à la figure 7A conjointement à la figure 2A, on note que l'on applique le procédé CVD à la tranche de la figure 2A pour déposer une couche isolante d'aplanissement 98, telle qu'une couche de verre borophosphosilicaté (ou BPSG). On utilise ensuite le même procédé pour former une couche de protection contre l'attaque 100, telle qu'une  Referring to FIG. 7A in conjunction with FIG. 2A, it is noted that the CVD method is applied to the edge of FIG. 2A to deposit an insulating leveling layer 98, such as a layer of borophosphosilicate glass (or BPSG). The same process is then used to form a layer of protection against attack 100, such as a

couche de nitrure de silicium. Après ceci, on utilise un traitement classi-  layer of silicon nitride. After this, a conventional treatment is used.

que de photolithographie et d'attaque pour définir et enlever par attaque des parties sélectionnées de la couche de protection contre l'attaque 100 et de la couche isolante d'aplanissement 98, de façon à former des trous de contact d'électrode de stockage 102a, 102b qui s'étendent à partir de la surface supérieure de la couche de protection contre l'attaque 100 jusqu'à la surface des régions de drain 16a, 16b. On dépose ensuite sur la tranche une couche de silicium polycristallin épaisse 104, jusqu'à une épaisse qui est par exemple de 700 nm. On peut en outre faire diffuser dans la couche de silicium polycristallin épaisse des impuretés telles que des ions d'arsenic, de façon à augmenter sa conductivité. Après ceci, on /  than photolithography and etching to define and remove by etching selected parts of the protective layer against attack 100 and the insulating leveling layer 98, so as to form contact holes for storage electrode 102a , 102b which extend from the upper surface of the attack protection layer 100 to the surface of the drain regions 16a, 16b. A thick layer of polycrystalline silicon 104 is then deposited on the wafer, up to a thickness which is for example 700 nm. In addition, impurities such as arsenic ions can be diffused into the thick polycrystalline silicon layer, so as to increase its conductivity. After this, we /

utilise un traitement classique de photolithographie pour former une cou-  uses conventional photolithography processing to form a

che de résine photosensible 106 qui est utilisée à titre de masque pour  che of photosensitive resin 106 which is used as a mask for

attaquer la partie à nu de la couche de silicium polycristallin épaisse. Ce-  etching the exposed part of the thick polycrystalline silicon layer. This-

ci a pour effet de former des couches de silicium polycristallin en saillie 104a, 104b qui s'étendent verticalement à partir de la surface des ré- gions de drain 16a, 16b, à travers les trous de contact d'électrode de  this has the effect of forming protruding polycrystalline silicon layers 104a, 104b which extend vertically from the surface of the drain regions 16a, 16b, through the electrode contact holes of

stockage 102a, 102b.storage 102a, 102b.

En se référant ensuite à la figure 7B, on note qu'au cours de  Referring next to FIG. 7B, it is noted that during

l'étape suivante on utilise une technique d'érosion de résine photosensi-  the next step we use a photosensitive resin erosion technique

ble pour enlever une partie de surface de la couche de résine photosen-  ble to remove part of the surface of the photoresist layer

sible 106, en laissant une couche de résine photosensible amincie, 106a.  sible 106, leaving a layer of thinned photosensitive resin, 106a.

Ceci permet également de mettre à nu une partie de bord des couches de  This also makes it possible to expose part of the edge of the layers of

silicium polycristallin en saillie 104a, 104b.  protruding polycrystalline silicon 104a, 104b.

En se référant ensuite à la figure 7C, on note qu'à l'étape sui-  Referring next to FIG. 7C, it is noted that in the next step

vante on accomplit sur la tranche un traitement d'attaque anisotrope, jus-  It is said that an anisotropic attack treatment is carried out on the wafer,

qu'à ce que la couche de protection contre l'attaque 100 soit mise à nu.  that the attack protection layer 100 is exposed.

Après ceci, on enlève la couche de résine photosensible 160a. Sous l'effet de ce traitement, les couches de silicium polycristallin en saillie 104a, 104b sont respectivement transformées en couches 104c, 104d, ayant une forme avec des parois latérales en escalier, 104e. Dans ce  After this, the photosensitive resin layer 160a is removed. Under the effect of this treatment, the protruding polycrystalline silicon layers 104a, 104b are respectively transformed into layers 104c, 104d, having a shape with stepped side walls, 104e. In this

mode de réalisation, chacune des parois latérales en escalier 104e com-  embodiment, each of the side walls in steps 104th comprises

porte au moins une partie d'épaulement 104f.  carries at least one shoulder portion 104f.

En se référant ensuite à la figure 7D, on note que les étapes suivantes sont pratiquement les mêmes que celles qui sont utilisées pour  Referring next to FIG. 7D, it is noted that the following steps are practically the same as those used for

former la tranche des figures 2C et 2D. Premièrement, on utilise succes-  form the edge of Figures 2C and 2D. First, we use succes-

sivement le procédé CVD pour former une première couche isolante 108, une couche de silicium polycristallin 110 et une seconde couche isolante 112. Après ceci, on accomplit sur la tranche le traitement de polissage  The CVD process for forming a first insulating layer 108, a polycrystalline silicon layer 110 and a second insulating layer 112. After this, the polishing treatment is carried out on the wafer.

chimio-mécanique, de façon à enlever par polissage une partie supé-  chemo-mechanical, so as to remove by polishing an upper part

rieure de la tranche, jusqu'à ce que le sommet des couches de silicium  edge of the wafer, until the top of the silicon layers

polycristallin en saillie 104c, 104d soit mis à nu.  polycrystalline protruding 104c, 104d is exposed.

En se référant ensuite à la figure 7E, on note qu'à l'étape sui-  Referring next to FIG. 7E, it is noted that in the next step

vante on dépose sur la tranche une couche de silicium polycristallin 114, jusqu'à une épaisseur qui est par exemple d'environ 100 nm. On peut faire diffuser dans la couche de silicium polycristallin 114 des impuretés  Vante is deposited on the wafer a layer of polycrystalline silicon 114, to a thickness which is for example about 100 nm. Impurities can be diffused into the polycrystalline silicon layer 114

telles que des ions d'arsenic (As), de façon à augmenter sa conductivité.  such as arsenic (As) ions, so as to increase its conductivity.

Après ceci, on accomplit sur la tranche un traitement classique de photo-  After this, a conventional photo-

lithographie et d'attaque, de façon à définir et à enlever par attaque des parties sélectionnées de la couche de silicium polycristallin 114, de la seconde couche isolante 112 et de la couche de silicium polycristallin 110. Sous l'effet de ce traitement, la couche de silicium polycristallin 114 est découpée en parties séparées 114a et 114b, et la couche de silicium polycristallin 110 est découpée en parties séparées 110a et 110Ob. Ces parties 114a, 114b et 110a, 110b sont destinées à être utilisées à titre de  lithography and etching, so as to define and remove by etching selected parts of the polycrystalline silicon layer 114, the second insulating layer 112 and the polycrystalline silicon layer 110. Under the effect of this treatment, the polycrystalline silicon layer 114 is cut into separate parts 114a and 114b, and the polycrystalline silicon layer 110 is cut into separate parts 110a and 110Ob. These parts 114a, 114b and 110a, 110b are intended to be used as

couches conductrices en forme de branche dans les électrodes de stock-  branch-shaped conductive layers in stock electrodes

age pour le condensateur de type en arbre conforme à l'invention.  age for the tree type capacitor according to the invention.

Ensuite, on effectue sur la tranche une opération d'attaque par voie humide, avec la couche de protection contre l'attaque 100 pour le point final de l'attaque, de façon à enlever les couches isolantes à nu 112, 108. Ceci achève la formation des électrodes de stockage pour le  Then, a wet attack operation is carried out on the wafer, with the attack protective layer 100 for the end point of the attack, so as to remove the insulating layers exposed 112, 108. This completes the formation of storage electrodes for the

condensateur de type en arbre de cellules de DRAM dans la tranche.  DRAM cell tree type capacitor in the wafer.

Comme représenté sur la figure 7E, les électrodes de stockage  As shown in Figure 7E, the storage electrodes

qui sont ainsi formées sont constituées par les couches de silicium poly-  which are thus formed are formed by the layers of poly-

cristallin en saillie en forme de tronc 104c, 104d, les couches de silicium polycristallin en forme de branche supérieures 114a, 114b, et deux paires de couches de silicium polycristallin en forme de branche suspendues, a, 110Ob, ayant quatre segments. Les couches de silicium polycristallin en saillie en forme de tronc 104c, 104d sont respectivement connectées  crystal-like protruding trunk 104c, 104d, the upper branch-shaped polycrystalline silicon layers 114a, 114b, and two pairs of hanging branch-shaped polycrystalline silicon layers, a, 110Ob, having four segments. The trunk-shaped protruding polycrystalline silicon layers 104c, 104d are respectively connected

électriquement aux régions de drain 16a et 16b des transistors de trans-  electrically to the drain regions 16a and 16b of the transistors

fert dans le dispositif DRAM. Les couches de silicium polycristallin en forme de branche supérieures 114a, 114b sont connectées au sommet des couches de silicium polycristallin en saillie en forme de tronc 104c,  fert in the DRAM device. The upper branch-shaped polycrystalline silicon layers 114a, 114b are connected to the top of the trunk-shaped protruding polycrystalline silicon layers 104c,

104d, et elles sont pratiquement disposées perpendiculairement aux cou-  104d, and they are practically arranged perpendicular to the

ches en forme de tronc. Chacune des couches de silicium polycristallin en forme de branche suspendues 110a, 110b, ayant quatre segments,  ches in the shape of a trunk. Each of the hanging branch-shaped polycrystalline silicon layers 110a, 110b, having four segments,

s'étend vers le bas à partir du dessous des couches de silicium polycris-  extends down from the bottom of the polycrystallized silicon layers

tallin en forme de branche 114a, 114b, avec quatre segments pratique-  tallin branch-shaped 114a, 114b, with four practical segments -

ment rectilignes.straight.

Conformément à l'invention, les couches de silicium polycristal-  According to the invention, the layers of polycrystalline silicon

lin en forme de branche suspendues à segments multiples ne sont pas limités aux branches à quatre segments qui sont décrites dans ce qui précède. Si on désire cinq segments, ou plus, on peut effectuer de façon répétée sur la tranche des figures 7B et 7C des opérations d'érosion de résine photosensible et d'attaque anisotrope, de façon à mettre en forme les parois latérales des couches de silicium polycristallin en saillie pour  Hanging branch-shaped flax with multiple segments is not limited to the four-segment branches which are described in the foregoing. If five or more segments are desired, it is possible repeatedly to perform on the edge of FIGS. 7B and 7C operations of erosion of photosensitive resin and anisotropic attack, so as to shape the side walls of the silicon layers polycrystalline protruding for

qu'elles comportent davantage de parties d'épaulement.  that they have more shoulder parts.

Septième mode de réalisation préféré  Seventh preferred embodiment

Dans les six modes de réalisation précédents, on utilise le trai-  In the six preceding embodiments, the treatment is used.

tement de polissage chimio-mécanique pour découper des couches de silicium polycristallin en parties séparées. L'invention n'est cependant  Chemo-mechanical polishing structure for cutting polycrystalline silicon layers into separate parts. The invention is however

pas limitée à l'utilisation du traitement de polissage chimio-mécanique.  not limited to the use of chemo-mechanical polishing treatment.

Selon une variante, on peut utiliser des traitements classiques de photo-  According to a variant, it is possible to use conventional photo-

lithographie et d'attaque pour découper ces couches de silicium poly-  lithography and etching to cut these layers of poly- silicon

cristallin en parties séparées. L'utilisation de tels traitements est décrite  crystalline in separate parts. The use of such treatments is described

ci-dessous en relation avec les figures 8A à 8E.  below in relation to FIGS. 8A to 8E.

Les condensateurs de type en arbre du septième mode de réa-  The tree type capacitors of the seventh mode of reaction

lisation sont basés sur la structure de la figure 2B. Les éléments des fi-  These are based on the structure of Figure 2B. The elements of the fi-

gures 8A à 8E qui sont identiques à ceux de la figure 2B sont désignés  gures 8A to 8E which are identical to those of FIG. 2B are designated

par les mêmes références numériques.  by the same reference numbers.

En se référant tout d'abord à la figure 8A, conjointement à la figure 2B, on note qu'en partant de la tranche de la figure 2B, on utilise  Referring first to FIG. 8A, together with FIG. 2B, it is noted that starting from the section of FIG. 2B, we use

le procédé CVD pour former successivement une première couche iso-  the CVD process to successively form a first iso- layer

lante 116, une première couche de silicium polycristallin 118, une se- conde couche isolante 120, une seconde couche de silicium polycristallin  lante 116, a first layer of polycrystalline silicon 118, a second insulating layer 120, a second layer of polycrystalline silicon

122 et une troisième couche isolante 124, chacune d'elles étant déposée avec une épaisseur qui est par exemple d'environ 100 nm. Chacune des couches isolantes 116, 120, 124 est de préférence une couche de  122 and a third insulating layer 124, each of them being deposited with a thickness which is for example around 100 nm. Each of the insulating layers 116, 120, 124 is preferably a layer of

dioxyde de silicium (SiO2). En outre, on peut faire diffuser dans les cou-  silicon dioxide (SiO2). In addition, the

ches de silicium polycristallin 118, 122 des impuretés telles que des ions  polycrystalline silicon ches 118, 122 impurities such as ions

d'arsenic (As), de façon à augmenter leur conductivité.  arsenic (As), so as to increase their conductivity.

En se référant ensuite à la figure 8B, on note qu'à l'étape sui-  Referring next to FIG. 8B, it is noted that in the next step

vante on utilise un traitement photolithographique classique pour former une couche de résine photosensible 126 sur la tranche. Après ceci, on  In particular, a conventional photolithographic treatment is used to form a layer of photosensitive resin 126 on the wafer. After this, we

effectue une attaque anisotrope sur la tranche de façon à enlever suc-  performs an anisotropic attack on the wafer so as to remove suc-

cessivement par attaque des parties à nu de la troisième couche isolante  cessation by attacking the exposed parts of the third insulating layer

(SiO2) 124, de la seconde couche de silicium polycristallin 122, de la se-  (SiO2) 124, of the second polycrystalline silicon layer 122, of the se-

conde couche isolante (SiO2) 120, de la première couche de silicium po-  this insulating layer (SiO2) 120, of the first layer of silicon

lycristallin 118, et de la première couche isolante (SiO2) 116, jusqu'à ce  lycrystalline 118, and the first insulating layer (SiO2) 116, until

que le sommet des piliers en silicium polycristallin 26a, 26b soit mis à nu.  that the top of the polycrystalline silicon pillars 26a, 26b be exposed.

Ce traitement a pour effet de former des trous de contact d'électrode de stockage 128a, 128b, qui s'étendent à partir de la surface supérieure de la couche de résine photosensible 126 jusqu'au sommet des piliers en silicium polycristallin 26a, 26b, ce qui a pour effet de découper en parties séparées les couches isolantes (SiO2) 116, 120, 124 et les couches de silicium polycristallin 118, 122. Après ceci, on enlève le couche de résine  This treatment has the effect of forming storage electrode contact holes 128a, 128b, which extend from the upper surface of the layer of photosensitive resin 126 to the top of the polycrystalline silicon pillars 26a, 26b, which has the effect of cutting into separate parts the insulating layers (SiO2) 116, 120, 124 and the polycrystalline silicon layers 118, 122. After this, the resin layer is removed

photosensible 126.photosensitive 126.

En se référant ensuite à la figure 8C, on note qu'à l'étape sui-  Referring next to FIG. 8C, it is noted that in the next step

vante on dépose sur la tranche une couche de silicium polycristallin 130, de façon à remplir les trous de contact d'électrode de stockage 128a, 128b. Après ceci, on utilise un traitement classique de photolithographie et d'attaque pour définir et former deux couches de silicium polycristallin a, 130b, ayant pratiquement une forme en T, qui sont connectées au sommet des piliers en silicium polycristallin 26a, 26b. Dans ce mode de réalisation, les couches de silicium polycristallin 130a, 130b, ayant une forme en T, et les piliers en silicium polycristallin 26a, 26b constituent en  A layer of polycrystalline silicon 130 is deposited on the wafer, so as to fill the contact holes of storage electrode 128a, 128b. After this, a conventional photolithography and etching treatment is used to define and form two layers of polycrystalline silicon a, 130b, having practically a T shape, which are connected to the top of the polycrystalline silicon pillars 26a, 26b. In this embodiment, the polycrystalline silicon layers 130a, 130b, having a T shape, and the polycrystalline silicon pillars 26a, 26b constitute

combinaison la couche conductrice en forme de tronc dans le condensa-  combination of the trunk-shaped conductive layer in the condensa

teur de type en arbre conforme à la présente invention.  tree type tree according to the present invention.

Selon une variante, on peut remplir avec le silicium polycristal-  Alternatively, one can fill with polycrystalline silicon-

lin les trous de contact d'électrode de stockage 28a, 28b, pour former  lin the storage electrode contact holes 28a, 28b, to form

des couches conductrices en forme de pilier. Le processus de remplis-  conductive pillar-shaped layers. The filling process

sage comprend de préférence une première étape consistant à déposer une couche de silicium polycristallin par le procédé CVD, et une seconde  sage preferably comprises a first step consisting in depositing a layer of polycrystalline silicon by the CVD process, and a second

étape consistant à diminuer par attaque l'épaisseur de la couche de sili-  step consisting in decreasing by attack the thickness of the silicon layer

cium polycristallin, ou bien le processus de remplissage comprend une première étape consistant à déposer une couche de silicium polycristallin seulement jusqu'à une épaisseur prédéterminée sur la paroi intérieure des trous de contact d'électrode de stockage 128a, 128b (qui ne sont pas  polycrystalline cium, or the filling process comprises a first step consisting in depositing a layer of polycrystalline silicon only up to a predetermined thickness on the inner wall of the contact holes of storage electrode 128a, 128b (which are not

complètement remplis par la couche de silicium polycristallin), et une se-  completely filled with the polycrystalline silicon layer), and a se-

conde étape consistant à accomplir un traitement classique de photoli-  second step of performing a conventional photoli-

thographie et d'attaque sur la tranche, pour former des couches conduc-  thography and attack on the edge, to form conduc-

trices en forme de U au sommet des piliers en silicium polycristallin 26a, 26b.  U-shaped trices at the top of the polycrystalline silicon pillars 26a, 26b.

En se référant ensuite à la figure 8D, on note qu'à l'étape sui-  Referring next to FIG. 8D, it is noted that in the next step

vante on utilise un traitement classique de photolithographie et d'attaque pour définir et enlever par attaque des parties sélectionnées de la troi-  We use a classical photolithography and attack treatment to define and remove by attack selected parts of the third.

sième couche isolante (SiO2) 124, de la seconde couche de silicium poly-  fifth insulating layer (SiO2) 124, of the second layer of poly-

cristallin 122, de la seconde couche isolante (SiO2) 120 et de la première couche de silicium polycristallin 118. Sous l'effet de ce traitement, la couche de silicium polycristallin 118 est découpée en parties séparées 118a et 118b, et la couche de silicium polycristallin 122 est découpée en parties séparées 122a et 122b. Ces parties 118a, 118b et 122a, 122b sont destinées à être utilisées à titre de couches conductrices en forme de branche dans les électrodes de stockage pour le condensateur de  crystalline 122, the second insulating layer (SiO2) 120 and the first polycrystalline silicon layer 118. Under the effect of this treatment, the polycrystalline silicon layer 118 is cut into separate parts 118a and 118b, and the silicon layer polycrystalline 122 is cut into separate parts 122a and 122b. These parts 118a, 118b and 122a, 122b are intended to be used as conductive layers in the form of branches in the storage electrodes for the capacitor.

type en arbre conforme à l'invention.  tree type according to the invention.

En se référant ensuite à la figure 8E, on note qu'à l'étape sui-  Referring next to FIG. 8E, it is noted that in the next step

vante on effectue sur la tranche une attaque par voie humide, avec la  Vale is carried out on the edge a wet attack, with the

couche de protection contre l'attaque 22 à titre de point final de l'atta-  protective layer against attack 22 as the end point of the attack

que, de façon à enlever les couches isolantes à nu (SiO2) 124, 120, 116.  that in order to remove the bare insulating layers (SiO2) 124, 120, 116.

* Ceci achève la formation des électrodes de stockage pour le condensa-* This completes the formation of the storage electrodes for the condensate

teur de type en arbre de cellules de DRAM dans la tranche.  type of DRAM cell tree type in the slice.

Comme représenté sur la figure 8E, les électrodes de stockage  As shown in Figure 8E, the storage electrodes

qui sont ainsi formées sont constituées par les couches de silicium poly-  which are thus formed are formed by the layers of poly-

cristallin en forme de tronc en pilier, 26a, 26b, les couches de silicium polycristallin en forme de tronc, pratiquement en T, 130a, 130b, et deux  pillar-shaped crystalline lens, 26a, 26b, trunk-shaped polycrystalline silicon layers, substantially T-shaped, 130a, 130b, and two

paires de couches de silicium polycristallin en forme de branche suspen-  pairs of polycrystalline silicon layers in the form of a hanging branch

dues à trois segments, 118a, 122a et 118b, 122b. Les couches de sili-  due to three segments, 118a, 122a and 118b, 122b. The layers of sili-

cium polycristallin en forme de tronc en pilier 26a, 26b sont respective-  polycrystalline cium in the form of a pillar trunk 26a, 26b are respective-

ment connectées électriquement aux régions de drain 16a et 16b des transistors de transfert dans le dispositif DRAM. Les couches de silicium  ment electrically connected to the drain regions 16a and 16b of the transfer transistors in the DRAM device. The layers of silicon

polycristallin en forme de tronc pratiquement en T, 130a, 130b, sont con-  polycrystalline practically T-shaped trunk, 130a, 130b, are con-

nectées au sommet des couches de silicium polycristallin en forme de  nected at the top of the polycrystalline silicon layers in the form of

tronc en pilier, 26a, 26b. Les deux paires des couches de silicium poly-  pillar trunk, 26a, 26b. The two pairs of poly- silicon layers

cristallin en forme de branche suspendues a trois segments, 118a, 122a et 118b, 122b, sont respectivement connectées au segment vertical des couches de silicium polycristallin en forme de tronc pratiquement en T,  crystal in the form of a branch suspended from three segments, 118a, 122a and 118b, 122b, are respectively connected to the vertical segment of the layers of polycrystalline silicon in the form of a practically T-shaped trunk,

a, 130b.a, 130b.

Huitième mode de réalisation préféré Le huitième mode de réalisation préféré de l'invention a une  Eighth preferred embodiment The eighth preferred embodiment of the invention has a

structure similaire au septième mode de réalisation précédent, à l'excep-  structure similar to the previous seventh embodiment, except

tion du fait que la couche conductrice en forme de tronc pratiquement en  tion of the fact that the conductive layer in the form of a trunk practically in

T est modifiée ici pour donner un tronc en forme de pilier ayant un inté-  T is modified here to give a pillar-shaped trunk with an inte-

rieur évidé. Ce mode de réalisation est décrit ci-dessous en relation avec  laughed out. This embodiment is described below in relation to

les figures 9A et 9B.Figures 9A and 9B.

Le condensateur de type en arbre du huitième mode de réalisa-  The tree type capacitor of the eighth embodiment

tion est basé sur la structure de la figure 8B. Les éléments des figures 9A et 9B qui sont identiques à ceux de la figure 8B sont désignés par les  tion is based on the structure of Figure 8B. The elements of FIGS. 9A and 9B which are identical to those of FIG. 8B are designated by the

mêmes références numériques.same reference numbers.

En se référant tout d'abord à la figure 9A, conjointement à la figure 8B, on note que l'on utilise le procédé CVD pour déposer sur la  Referring first to FIG. 9A, together with FIG. 8B, it is noted that the CVD method is used to deposit on the

tranche de la figure 8B une couche de silicium polycristallin dont on ré-  wafer of FIG. 8B a layer of polycrystalline silicon which is

duit ensuite l'épaisseur par attaque, pour former des éléments d'espace-  then reduces the thickness by attack, to form elements of space-

ment de paroi latérale 132a, 132b sur la paroi intérieure des trous de contact d'électrode de stockage 128a, 128b. Chacun de ces éléments  side wall ment 132a, 132b on the inner wall of the storage electrode contact holes 128a, 128b. Each of these elements

d'espacement de paroi latérale 132a, 132b constitue une couche con-  lateral wall spacing 132a, 132b constitutes a layer

ductrice en forme de tronc en pilier qui est connectée au sommet des pi-  ducting in the form of a pillar trunk which is connected to the top of the pi-

liers en silicium polycristallin 26a, 26b.  polycrystalline silicon links 26a, 26b.

En se référant ensuite à la figure 9B, on note qu'à l'étape sui-  Referring next to FIG. 9B, it is noted that in the next step

vante on utilise un traitement classique de photolithographie et d'attaque  boasts a classic photolithography and attack treatment

pour définir et enlever par attaque des parties sélectionnées de la troi-  to define and attack-select selected parts of the third

sième couche isolante 124, de la seconde couche de silicium polycristal-  fifth insulating layer 124, of the second layer of polycrystalline silicon

lin 122, de la seconde couche isolante 120 et de la première couche de silicium polycristallin 118. Il résulte de ce traitement que la couche de silicium polycristallin 118 est découpée en parties séparées 118a et 118b, et la couche de silicium polycristallin 122 est découpée en parties  flax 122, the second insulating layer 120 and the first polycrystalline silicon layer 118. It results from this treatment that the polycrystalline silicon layer 118 is cut into separate parts 118a and 118b, and the polycrystalline silicon layer 122 is cut into parts

séparées 122a et 122b. Ces parties 118a, 118b et 122a, 122b sont desti-  separated 122a and 122b. These parts 118a, 118b and 122a, 122b are intended

nées à être utilisées à titre de couches conductrices en forme de branche dans les électrodes de stockage pour le condensateur de type en arbre  born to be used as conductive branch-shaped layers in storage electrodes for the tree type capacitor

conforme à l'invention.according to the invention.

On effectue ensuite sur la tranche une attaque par voie humide avec la couche de protection contre l'attaque 122 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu (SiO2) 124, 120  A wet attack is then carried out on the wafer with the attack protective layer 122 as the end point of the attack, so as to remove the bare insulating layers (SiO2) 124, 120

et 116. Ceci achève la formation des électrodes de stockage pour le con-  and 116. This completes the formation of the storage electrodes for the con-

densateur de type en arbre de cellules de DRAM dans la tranche.  DRAM cell tree type densifier in the wafer.

Comme représenté sur la figure 9B, les électrodes de stockage qui sont ainsi formées sont constituées par les couches de silicium polycristallin en forme de tronc en pilier 26a, 26b, les couches de silicium polycristallin en forme de tronc, également en pilier, 132a, 132b, ayant  As shown in FIG. 9B, the storage electrodes which are thus formed are constituted by the layers of polycrystalline silicon in the form of a pillar trunk 26a, 26b, the layers of the polycrystalline silicon in the form of a trunk, also in the pillar, 132a, 132b , having

chacune un intérieur évidé, et deux paires de couches de silicium poly-  each with a hollow interior, and two pairs of layers of poly-

cristallin en forme de branche à trois segments 118a, 122a et 118b, 122b. Ce mode de réalisation diffère du mode de réalisation précédent  three-segmented, branch-shaped lens 118a, 122a and 118b, 122b. This embodiment differs from the previous embodiment

représenté sur la figure 8E seulement par le fait que les couches de sili-  represented in FIG. 8E only by the fact that the layers of silicon

cium polycristallin en forme de tronc en T, 130a, 130b, sont remplacées par les couches de silicium polycristallin en forme de tronc en pilier,  polycrystalline cium in the form of a T-shaped trunk, 130a, 130b, are replaced by the layers of polycrystalline silicon in the form of a pillar-shaped trunk,

132a, 132b, ayant chacune un intérieur évité.  132a, 132b, each having an avoided interior.

Neuvième mode de réalisation préféré Le neuvième mode de réalisation consiste en un condensateur de type en arbre ayant une couche conductrice en forme de tronc en T,  Ninth preferred embodiment The ninth embodiment consists of a tree-type capacitor having a conductive layer in the form of a T-shaped trunk,

que l'on décrira ci-dessous en se référant aux figures 10A à 10E.  which will be described below with reference to FIGS. 10A to 10E.

Le condensateur de type en arbre du neuvième mode de réali-  The tree type capacitor of the ninth embodiment

sation est basé sur la structure de tranche de la figure 2A. Les éléments  sation is based on the wafer structure of Figure 2A. The elements

des figures 10A à 10E qui sont identiques à ceux de la figure 2A sont dé-  FIGS. 10A to 10E which are identical to those of FIG. 2A are depicted

signés par les mêmes références numériques.  signed by the same reference numbers.

En se référant tout d'abord à la figure 10A conjointement à la figure 2A, on note que l'on utilise le procédé CVD pour déposer sur la tranche de la figure 2A une couche isolante d'aplanissement 150, telle  Referring first to FIG. 10A in conjunction with FIG. 2A, it is noted that the CVD method is used to deposit on the edge of FIG. 2A an insulating leveling layer 150, such as

qu'une couche de verre borophosphosilicaté (ou BPSG). On utilise en-  than a layer of borophosphosilicate glass (or BPSG). We use in-

suite le même procédé pour former une couche de protection contre l'at-  following the same process to form a protective layer against

taque 152, telle qu'une couche de nitrure de silicium. On dépose ensuite sur la tranche une couche isolante épaisse, telle qu'une couche de dioxyde de silicium (SiO2), jusqu'à une épaisseur qui est par exemple  plate 152, such as a layer of silicon nitride. A thick insulating layer, such as a layer of silicon dioxide (SiO2), is then deposited on the wafer, to a thickness which is for example

d'environ 700 nm. Après ceci, on utilise un traitement classique de pho-  about 700 nm. After this, a conventional pho- to treatment is used.

tolithographie et d'attaque pour définir et former des piliers isolants 154a, 154b qui se trouvent pratiquement au-dessus des régions de drain  tolithography and attack to define and form insulating pillars 154a, 154b which lie practically above the drain regions

16a, 16b.16a, 16b.

En se référant ensuite à la figure 10B, on note qu'à l'étape sui-  Referring next to FIG. 10B, it is noted that in the next step

vante on utilise le procédé CVD pour former successivement une pre-  We use the CVD process to successively form a pre-

mière couche isolante 156, une première couche de silicium polycristallin 158 et une seconde couche isolante 160, chacune d'elles. étant déposée jusqu'à une épaisseur qui est par exemple d'environ 100 nm. Chacune des couches isolantes 156, 160 est de préférence une couche de dioxyde  first insulating layer 156, a first polycrystalline silicon layer 158 and a second insulating layer 160, each of them. being deposited up to a thickness which is for example around 100 nm. Each of the insulating layers 156, 160 is preferably a layer of dioxide

de silicium (SiO2). En outre, on peut faire diffuser dans la couche de sili-  silicon (SiO2). In addition, it is possible to diffuse in the layer of silicon.

cium polycristallin 158 des impuretés telles que des ions d'arsenic (As),  polycrystalline cium 158 impurities such as arsenic ions (As),

de façon à augmenter sa conductivité.  so as to increase its conductivity.

En se référant ensuite à la figure 10C, on note qu'à l'étape sui-  Referring next to FIG. 10C, it is noted that in the next step

vante on utilise un traitement classique de photolithographie pour former une couche de résine photosensible 162 sur la tranche. Après ceci, on effectue sur la tranche une attaque anisotrope de façon à enlever par attaque des parties à nu de la seconde couche isolante (SiO2) 160, de la première couche de silicium polycristallin 158, de la première couche isolante (SiO2) 156, des piliers isolants 154a, 154b, de la couche de protection contre l'attaque 152, de la couche isolante d'aplanissement  In particular, a conventional photolithography treatment is used to form a layer of photosensitive resin 162 on the wafer. After this, an anisotropic attack is carried out on the wafer so as to remove, by attack, bare parts of the second insulating layer (SiO2) 160, of the first polycrystalline silicon layer 158, of the first insulating layer (SiO2) 156, insulating pillars 154a, 154b, the attack protection layer 152, the insulating leveling layer

et de la pellicule d'oxyde de grille 14, jusqu'à ce que la surface su-  and gate oxide film 14, until the surface

périeure des régions de drain 16a, 16b soit mise à nu. Ce traitement a pour effet de former des trous de contact d'électrode de stockage 164a, 164b qui s'étendent à partir de la surface supérieure des régions de drain 16a, 16b jusqu'à la surface supérieure de la seconde couche isolante 160.  the drain regions 16a, 16b are exposed. This treatment has the effect of forming storage electrode contact holes 164a, 164b which extend from the upper surface of the drain regions 16a, 16b to the upper surface of the second insulating layer 160.

En se référant ensuite à la figure 10D, on note qu'à l'étape sui-  Referring next to FIG. 10D, it is noted that in the next step

vante on dépose sur la tranche une couche de silicium polycristallin 166 qui remplit complètement les trous de contact d'électrode de stockage  A layer of polycrystalline silicon 166 is deposited on the wafer, which completely fills the contact holes of the storage electrode.

164a, 164b. Après ceci, on utilise un traitement classique de photolitho-  164a, 164b. After this, a conventional photolitho- treatment is used.

graphie et d'attaque pour définir et transformer la couche de silicium po-  spelling and attack to define and transform the silicon layer po-

lycristallin 166 en deux couches conductrices en forme de tronc prati-  lycristalline 166 in two conductive layers in the form of a practical trunk

quement en T, 166a, 166b, qui sont connectées électriquement à des ré-  only in T, 166a, 166b, which are electrically connected to

gions de drain 16a, 16b.drain regions 16a, 16b.

En se référant ensuite à la figure 10E, on note qu'à l'étape sui-  Referring next to FIG. 10E, it is noted that in the next step

vante on effectue sur la tranche un traitement classique de photolitho-  Vale is carried out on the wafer a conventional treatment of photolitho-

graphie et d'attaque de façon à définir et à enlever par attaque des par-  spelling and attack so as to define and remove by attack parts

ties sélectionnées de la seconde couche isolante 160 et de la première  selected ties of the second insulating layer 160 and the first

couche de silicium polycristallin 158. Ce traitement a pour effet de dé-  polycrystalline silicon layer 158. This treatment has the effect of

couper la couche de silicium polycristallin 158 en parties séparées 158a et 158b. Ces parties 158a, 158b sont destinées à être utilisées à titre de  cutting the polycrystalline silicon layer 158 into separate parts 158a and 158b. These parts 158a, 158b are intended to be used as

couches conductrices en forme de branche dans les électrodes de stock-  branch-shaped conductive layers in stock electrodes

age pour le condensateur de type en arbre conforme à l'invention.  age for the tree type capacitor according to the invention.

Ensuite, on effectue sur la tranche une attaque par voie hu- mide, avec la couche de protection contre l'attaque 152 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu (SiO2) , 156 et la partie restante des piliers isolants 154a, 154b. Ceci achève la formation des électrodes de stockage pour le condensateur de  Then, a wet attack is carried out on the wafer, with the attack protection layer 152 as the end point of the attack, so as to remove the insulating layers exposed (SiO2), 156 and the remaining part of the insulating pillars 154a, 154b. This completes the formation of the storage electrodes for the capacitor.

type en arbre de cellules de DRAM dans la tranche.  DRAM cell type in the slice.

Comme représenté sur la figure 10E, les électrodes de stock-  As shown in FIG. 10E, the stock electrodes

age qui sont ainsi formées sont constituées par les couches de silicium polycristallin en forme de tronc pratiquement en T, 166a, 166b, et par les couches de silicium polycristallin en forme de branche suspendues à trois  which are thus formed are constituted by the layers of polycrystalline silicon in the form of a practically T-shaped trunk, 166a, 166b, and by the layers of polycrystalline silicon in the form of a branch suspended in three

segments, 158a, 158b.segments, 158a, 158b.

Dixième mode de réalisation préféré Le dixième mode de réalisation a une structure pratiquement  Tenth preferred embodiment The tenth embodiment has a structure substantially

similaire à celle du neuvième mode de réalisation décrit ci-dessus, à l'ex-  similar to that of the ninth embodiment described above, ex-

ception du fait que les couches conductrices en forme de tronc pratique-  except that the conductive layers in the form of a practical trunk

ment en T sont évidées de façon à augmenter l'aire de stockage de charge. Ce mode de réalisation est décrit ci-dessous en relation avec les figures 11A et 11B  T-shaped are hollowed out to increase the load storage area. This embodiment is described below in relation to FIGS. 11A and 11B

Le condensateur de type en arbre du neuvième mode de réali-  The tree type capacitor of the ninth embodiment

sation est basé sur la structure qui est représentée sur la figure 10C. Les éléments des figures 11A et 11B qui sont identiques à ceux de la figure  sation is based on the structure which is shown in Figure 10C. The elements of FIGS. 11A and 11B which are identical to those of FIG.

C sont désignés par les mêmes références numériques.  C are designated by the same reference numerals.

En se référant tout d'abord à la figure 11a conjointement à la figure 10C, on note que l'on utilise le procédé CVD pour déposer une couche de silicium polycristallin 168 sur la tranche de la figure 10C, d'une manière telle que, sur les parois intérieures des trous de contact d'électrode de stockage 164a, 164b, la couche de silicium polycristallin 168 soit déposée seulement jusqu'à une épaisseur spécifique qui procure toujours un intérieur évidé dans les trous de contact d'électrode de stockage 164a, 164b. Après ceci, on utilise un traitement classique de photolithographie et d'attaque pour définir et enlever par attaque des parties sélectionnées de la couche de silicium polycristallin 168. Il résulte  Referring first to FIG. 11a in conjunction with FIG. 10C, it is noted that the CVD process is used to deposit a layer of polycrystalline silicon 168 on the wafer of FIG. 10C, in such a way that, on the interior walls of the storage electrode contact holes 164a, 164b, the polycrystalline silicon layer 168 is deposited only to a specific thickness which always provides a hollowed-out interior in the storage electrode contact holes 164a, 164b. After this, a conventional photolithography and etching treatment is used to define and remove by attack selected parts of the polycrystalline silicon layer 168. It follows

de ce traitement que chacune des couches de silicium polycristallin res-  of this treatment that each of the polycrystalline silicon layers res-

tantes 168a et 168b remplit la fonction d'une couche conductrice en  aunts 168a and 168b performs the function of a conductive layer in

forme de tronc pratiquement en T, ayant un intérieur évidé, pour l'élec-  practically T-shaped trunk shape, with a hollow interior, for the elect

trode de stockage.storage trode.

En se référant ensuite à la figure 11B, on note qu'à l'étape sui-  Referring next to FIG. 11B, it is noted that in the next step

vante on effectue sur la tranche un traitement classique de photolitho-  Vale is carried out on the wafer a conventional treatment of photolitho-

graphie et d'attaque pour définir et enlever par attaque des parties sé-  spelling and attack to define and remove by attack parts

lectionnées de la seconde couche isolante 160 et de la première couche de silicium polycristallin 158. Sous l'effet de ce traitement, la couche de silicium polycristallin 158 est découpée en parties séparées 158a et 158b. Ces parties 158a, 158b sont destinées à être utilisées à titre de  lectionnées the second insulating layer 160 and the first polycrystalline silicon layer 158. Under the effect of this treatment, the polycrystalline silicon layer 158 is cut into separate parts 158a and 158b. These parts 158a, 158b are intended to be used as

couches conductrices en forme de branche dans les électrodes de stock-  branch-shaped conductive layers in stock electrodes

age pour le condensateur de type en arbre conforme à l'invention.  age for the tree type capacitor according to the invention.

Ensuite, on effectue sur la tranche une attaque par voie hu-  Then, an attack is carried out on the wafer

mide, avec la couche de protection contre l'attaque 152 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu (S0iO2) , 156, et la partie restante des piliers isolants 154a, 154b. Ceci achève la formation des électrodes de stockage pour le condensateur de  mide, with the attack protection layer 152 as the end point of the attack, so as to remove the bare insulating layers (S0iO2), 156, and the remaining part of the insulating pillars 154a, 154b. This completes the formation of the storage electrodes for the capacitor.

type en arbre de cellules de DRAM dans la tranche.  DRAM cell type in the slice.

Comme représenté sur la figure 11B, les électrodes de stock-  As shown in Figure 11B, the stock electrodes

age qui sont ainsi formées sont constituées par les couches de silicium polycristallin en forme de tronc pratiquement en T, 168a, 168b, ayant chacune un intérieur évidé, et par les couches de silicium polycristallin en forme de branche suspendues à trois segments, 158a, 158b. Le mode  which are thus formed are constituted by the layers of polycrystalline silicon in the shape of a practically T-shaped trunk, 168a, 168b, each having a hollowed out interior, and by the layers of polycrystalline silicon in the form of a branch suspended in three segments, 158a, 158b . The mode

de réalisation qui est représenté sur la figure 11B est pratiquement simi-  shown in FIG. 11B is practically similar

laire au mode de réalisation précédent représenté sur la figure 10E, à l'exception du fait que les couches de silicium polycristallin en forme de  laire in the previous embodiment shown in Figure 10E, except that the polycrystalline silicon layers in the form of

tronc pratiquement en T, 166a, 166b, dans le mode de réalisation précé-  practically T-shaped trunk, 166a, 166b, in the previous embodiment

dent, sont remplacées par les couches de silicium polycristallin en forme  tooth, are replaced by shaped polycrystalline silicon layers

de tronc pratiquement en T, 168a, 168b, ayant chacune un intérieur évi-  of practically T-shaped trunk, 168a, 168b, each having a visible interior

dé. Dans ce dixième mode de réalisation et dans le neuvième mode de réalisation décrit ci-dessus, on peut former les couches isolantes en pilier avec d'autres formes, par d'autres moyens. On peut par exemple  of. In this tenth embodiment and in the ninth embodiment described above, the insulating pillar layers can be formed with other shapes, by other means. We can for example

utiliser l'érosion de résine photosensible pour former des couches iso-  use photosensitive resin erosion to form iso-

lantes ayant des parois latérales en escalier. De plus, à la place de la structure qui est représentée sur la figure 10A, si on utilise une attaque  lantes with stepped side walls. Additionally, in place of the structure shown in Figure 10A, if an attack is used

isotrope, telle que l'attaque par voie humide, au lieu d'une attaque ani-  isotropic, such as a wet attack, instead of an ani-

sotrope, on peut changer la forme de la couche isolante épaisse pour lui  sotropic, we can change the shape of the thick insulating layer for it

donner une forme pratiquement triangulaire, et si des éléments d'espa-  give a practically triangular shape, and if elements of space

cement de paroi latérale sont formés sur la paroi intérieure des piliers isolants 154a, 154b, on peut obtenir des couches isolantes en forme de pilier ayant d'autres formes. On peut donc réaliser la couche conductrice  Side wall cement are formed on the inner wall of the insulating pillars 154a, 154b, it is possible to obtain insulating pillar-shaped layers having other shapes. So we can make the conductive layer

en forme de branche avec diverses formes, en fonction du choix de con-  branch-shaped with various shapes, depending on the choice of con-

ception.ception.

De façon similaire, on peut réaliser les couches de silicium po-  Similarly, the silicon layers can be produced

lycristallin en forme de pilier avec d'autres formes, par divers moyens, de façon à augmenter leur aire de surface. Par exemple, dans le cas de la  lycrystalline in pillar form with other forms, by various means, so as to increase their surface area. For example, in the case of the

figure 2B, si on utilise une attaque isotrope au lieu de l'attaque aniso-  Figure 2B, if an isotropic attack is used instead of the aniso-

trope, on peut changer la forme des couches de silicium polycristallin  trope, we can change the shape of the polycrystalline silicon layers

épaisses, pour leur donner une forme pratiquement triangulaire.  thick, to give them a practically triangular shape.

Onzième mode de réalisation préféré Dans les premier à dixième modes de réalisation précédents, le condensateur de type en arbre comprend un seul niveau d'électrodes de stockage. Le nombre de niveaux de l'arbre n'est cependant pas limité à  Eleventh preferred embodiment In the first to tenth previous embodiments, the tree-type capacitor comprises a single level of storage electrodes. The number of tree levels, however, is not limited to

un, et il peut être de deux ou plus. Le onzième mode de réalisation com-  one, and it can be two or more. The eleventh embodiment comprises

prend un condensateur de type en arbre ayant deux niveaux d'électrodes de stockage, comprenant un niveau supérieur d'électrodes de stockage superposé sur un niveau inférieur d'électrodes de stockage, et on décrira  takes a tree type capacitor having two levels of storage electrodes, comprising an upper level of storage electrodes superimposed on a lower level of storage electrodes, and we will describe

ce mode de réalisation ci-dessous en se référant aux figures 12A à 12C.  this embodiment below with reference to Figures 12A to 12C.

Le condensateur de type en arbre du onzième mode de réalisa-  The tree type capacitor of the eleventh embodiment

tion est basé sur la structure de tranche de la figure 3B. Les éléments sur les figures 12A à 12C qui sont identiques à ceux de la figure 3B sont désignés par les mêmes références numériques. Les électrodes de stockage de la tranche qui est représentée sur la figure 3B sont utilisées  tion is based on the wafer structure of Figure 3B. The elements in FIGS. 12A to 12C which are identical to those in FIG. 3B are designated by the same reference numbers. The storage electrodes of the wafer which is represented in FIG. 3B are used

pour le niveau inférieur d'électrodes de stockage. La description qui suit  for the lower level of storage electrodes. The following description

porte seulement sur la formation du niveau supérieur d'électrodes de  relates only to the formation of the upper level of electrodes of

stockage, qui est directement superposé sur le niveau inférieur d'électro-  storage, which is directly superimposed on the lower level of electro-

des de stockage.of storage.

En se référant a la figure 12A conjointement à la figure 3B, on note que l'on forme successivement sur la tranche de la figure 3B une couche de silicium polycristallin 170 et une couche isolante 171, avec une épaisseur qui est par exemple d'environ 100 nm. La couche isolante 171 est de préférence une couche de dioxyde de silicium. Après ceci, on  Referring to FIG. 12A in conjunction with FIG. 3B, it is noted that there is successively formed on the edge of FIG. 3B a layer of polycrystalline silicon 170 and an insulating layer 171, with a thickness which is for example approximately 100 nm. The insulating layer 171 is preferably a layer of silicon dioxide. After this, we

utilise un traitement classique de photolithographie et d'attaque pour dé-  uses conventional photolithography and attack processing to

finir et enlever par attaque des parties sélectionnées de la couche iso-  finish and remove by attack selected parts of the iso- layer

lante 171, de façon à former des trous de contact 174a, 174b qui s'éten-  lante 171, so as to form contact holes 174a, 174b which extend

dent à partir de la surface supérieure de la couche isolante 171 jusqu'à  tooth from the top surface of the insulating layer 171 to

la surface supérieure de la couche de silicium polycristallin 170. On dé-  the upper surface of the polycrystalline silicon layer 170. We de-

pose ensuite sur la tranche une couche de silicium polycristallin épaisse, jusqu'à une épaisseur qui est par exemple d'environ 700 nm. On peut  then places a thick polycrystalline silicon layer on the wafer, up to a thickness which is for example around 700 nm. We can

faire diffuser dans la couche de silicium polycristallin épaisse des impu-  diffusing impurities into the thick polycrystalline silicon layer

retés telles que des ions d'arsenic (As), de façon à augmenter sa con-  such as arsenic (As) ions, so as to increase its con-

ductivité. Après ceci, on effectue sur la tranche un traitement classique de photolithographie et d'attaque de façon à transformer la couche de silicium polycristallin épaisse en deux couches de silicium polycristallin en pilier 172a, 172b. Ces piliers de silicium polycristallin 172a, 172b  ductivity. After this, a conventional photolithography and etching treatment is carried out on the wafer so as to transform the thick polycrystalline silicon layer into two layers of polycrystalline silicon into a pillar 172a, 172b. These polycrystalline silicon pillars 172a, 172b

s'étendent à partir de la surface supérieure de la couche de silicium po-  extend from the top surface of the silicon layer for

lycristallin 170, de façon pratiquement verticale, à travers les trous de contact 174a, 174b, vers le sommet de la tranche. Ceci permet aux piliers de silicium polycristallin 172a, 172b d'être connectés électriquement au  lycristalline 170, practically vertically, through the contact holes 174a, 174b, towards the top of the wafer. This allows the polycrystalline silicon pillars 172a, 172b to be electrically connected to the

niveau inférieur d'électrodes de stockage.  lower level of storage electrodes.

En se référant à la figure 12B, on note que l'on utilise ici à nouveau des étapes de processus identiques à celles décrites en relation avec les figures 3A et 3B, pour former la structure de semiconducteurs qui est représentée sur la figure 12B, c'est-à-dire que l'on utilise tout d'abord le procédé CVD pour déposer des couches alternées comprenant  Referring to FIG. 12B, we note that here again we use process steps identical to those described in relation to FIGS. 3A and 3B, to form the semiconductor structure which is represented in FIG. 12B, c that is to say that the CVD process is first used to deposit alternating layers comprising

des couches isolantes 176, 180, 184 et des couches de silicium poly-  insulating layers 176, 180, 184 and layers of poly-

cristallin 178, 182, et on effectue ensuite sur la tranche le traitement de  178, 182, and then the treatment of the

polissage chimio-mécanique, jusqu'à ce que le sommet des piliers en sili-  chemo-mechanical polishing, until the top of the silicon pillars

cium polycristallin 172a, 172b soit mis à nu.  polycrystalline cium 172a, 172b is exposed.

En se référant aux figures 12B et 12C, on note que l'on utilise des étapes de processus identiques à celles décrites en relation avec la  Referring to FIGS. 12B and 12C, it is noted that use is made of process steps identical to those described in relation to the

figure 3C, pour former la structure de semiconducteurs qui est représen-  FIG. 3C, to form the semiconductor structure which is shown

tée sur la figure 12C. Premièrement, on dépose une couche de silicium polycristallin 188 jusqu'à une épaisseur qui est par exemple d'environ  shown in Figure 12C. First, a layer of polycrystalline silicon 188 is deposited up to a thickness which is for example approximately

nm. Après ceci, on utilise un traitement classique de photolithogra-  nm. After this, a conventional photolithographic treatment is used.

phie et d'attaque pour définir et enlever par attaque des parties sélec-  phy and attack to define and remove by attack selected parts

tionnées de la couche de silicium polycristallin 188, de la couche isolante 184, de la couche de silicium polycristallin 182, de la couche isolante , de la couche de silicium polycristallin 178, des couches isolantes  with the polycrystalline silicon layer 188, the insulating layer 184, the polycrystalline silicon layer 182, the insulating layer, the polycrystalline silicon layer 178, the insulating layers

176 et 171, de la couche de silicium polycristallin 170, de la couche iso-  176 and 171, of the polycrystalline silicon layer 170, of the iso- layer

lante 48, de la couche de silicium polycristallin 46, de la couche isolante 44 et de la couche de silicium polycristallin 42. Il résulte de ce processus  lante 48, polycrystalline silicon layer 46, insulating layer 44 and polycrystalline silicon layer 42. It results from this process

que la couche de silicium polycristallin 188 est découpée en parties sé-  that the layer of polycrystalline silicon 188 is cut into separate parts;

parées 188a et 188b, la couche de silicium polycristallin 182 est décou-  adorned 188a and 188b, the polycrystalline silicon layer 182 is uncovered

pée en parties séparées 182a et 182b, la couche de silicium polycristallin  pie in separate parts 182a and 182b, the polycrystalline silicon layer

178 est découpée en parties séparées 178a et 178b, la couche de sili-  178 is cut into separate parts 178a and 178b, the silicon layer

cium polycristallin 170 est découpée en parties séparées 170a et 170b, la couche de silicium polycristallin 46 est découpée en parties séparées 46a et 46b, et la couche de silicium polycristallin 42 est découpée en parties  polycrystalline cium 170 is cut into separate parts 170a and 170b, the polycrystalline silicon layer 46 is cut into separate parts 46a and 46b, and the polycrystalline silicon layer 42 is cut into parts

séparées 42a et 42b.separated 42a and 42b.

Ces parties 188a, 188b, 182a, 182b, 178a, 178b, 170a, 170b, 46a, 46b, 42a et 42b remplissent la fonction de couches conductrices en forme de branche pour les condensateurs de type en arbre des cellules  These parts 188a, 188b, 182a, 182b, 178a, 178b, 170a, 170b, 46a, 46b, 42a and 42b perform the function of conductive branch-shaped layers for cell tree type capacitors.

de DRAM dans la tranche.of DRAM in the range.

Ensuite, on effectue sur la tranche une attaque par voie hu-  Then, an attack is carried out on the wafer

mide, avec la couche de protection contre l'attaque 22 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu 184, , 176, 171, 48, 44 et 40. Ceci achève la formation des électrodes de stockage pour le condensateur de type en arbre de cellules de DRAM  mide, with the protective layer against attack 22 as the end point of the attack, so as to remove the insulating layers exposed 184,, 176, 171, 48, 44 and 40. This completes the formation of the electrodes storage for DRAM cell tree type capacitor

dans la tranche.in the slice.

Comme représenté sur la figure 12C, ies électrodes de stock-  As shown in Figure 12C, the stock electrodes

age qui sont ainsi formées sont constituées par deux niveaux d'électro-  which are thus formed are constituted by two levels of electro-

des de stockage, le niveau inférieur comprenant les couches conductri-  storage, the lower level comprising the conductive layers

ces en forme de tronc 26a, 26b, les couches conductrices en forme de branche supérieures 170a, 170b, les couches conductrices en forme de  these trunk-shaped 26a, 26b, the upper branch-shaped conductive layers 170a, 170b, the upper-shaped conductive layers

branche suspendues, pratiquement en L, 42a, 46a et 42b, 46b, et le ni-  hanging branch, practically in L, 42a, 46a and 42b, 46b, and the ni-

veau supérieur comprenant les couches conductrices en forme de tronc 172a, 172b, les couches conductrices en forme de branche supérieures  upper calf comprising the trunk-shaped conductive layers 172a, 172b, the upper branch-shaped conductive layers

188a, 188b et les couches conductrices en forme de branche suspen-  188a, 188b and the conductive layers in the form of a hanging branch

dues, pratiquement en L, 178a, 182a, et 178b, 182b. Ce mode de réali-  due, practically in L, 178a, 182a, and 178b, 182b. This mode of realization

sation a l'avantage d'augmenter notablement l'aire de stockage de charge du condensateur de type en arbre. Douzième mode de réalisation préféré Dans les modes de réalisation précédents, la partie inférieure  This has the advantage of significantly increasing the charge storage area of the tree type capacitor. Twelfth preferred embodiment In the previous embodiments, the lower part

des piliers en silicium polycristallin est directement connectée électri-  polycrystalline silicon pillars is directly electrically connected

quement aux régions de drain des transistors de transfert dans les cellu-  only to the drain regions of the transfer transistors in the cells.

les de DRAM. L'invention n'est cependant pas limitée à une telle struc-  those of DRAM. The invention is not however limited to such a structure.

ture. Le douzième mode de réalisation consiste en un condensateur de type en arbre dont les piliers en silicium polycristallin sont connectés électriquement aux régions de drain des transistors par l'intermédiaire d'une couche conductrice, comme décrit ci-dessous en relation avec les  ture. The twelfth embodiment consists of a tree type capacitor whose polycrystalline silicon pillars are electrically connected to the drain regions of the transistors by means of a conductive layer, as described below in relation to the

figures 13A et 13B.Figures 13A and 13B.

Le condensateur de type en arbre du douzième mode de réali-  The tree type capacitor of the twelfth embodiment

sation est basé sur la structure de tranche de la figure 2A. Les éléments des figures 13A et 13B qui sont identiques à ceux de la figure 2A sont  sation is based on the wafer structure of Figure 2A. The elements of FIGS. 13A and 13B which are identical to those of FIG. 2A are

désignés par les mêmes références numériques.  designated by the same reference numerals.

En se référant à la figure 13A conjointement à la figure 2A, on note que l'on applique le procédé CVD pour déposer une couche isolante d'aplanissement 190, telle qu'une couche de verre borophosphosilicaté  Referring to FIG. 13A in conjunction with FIG. 2A, it is noted that the CVD process is applied to deposit an insulating leveling layer 190, such as a layer of borophosphosilicate glass.

(BPSG) sur la tranche de la figure 2A. On utilise ensuite le même procé-  (BPSG) on the edge of Figure 2A. Then we use the same process

dé pour former une couche de protection contre l'attaque 192, telle qu'une couche de nitrure de silicium. Après ceci, on utilise un traitement  die to form a layer of protection against attack 192, such as a layer of silicon nitride. After this, we use a treatment

classique de photolithographie et d'attaque pour enlever des parties sé-  classic photolithography and etching to remove dry parts

lectionnées de la couche de protection contre l'attaque 192 et de la cou-  the protection layer against attack 192 and the layer

che isolante d'aplanissement 190, de façon à former des trous de contact d'électrode de stockage 194a, 194b qui s'étendent à partir de la surface supérieure de la couche de protection contre l'attaque 192 jusqu'à lasurface des régions de drain 16a, 16b. On dépose ensuite sur la tranche  insulating flattening che 190, so as to form storage electrode contact holes 194a, 194b which extend from the upper surface of the attack protection layer 192 to the surface of the regions of drain 16a, 16b. We then place on the edge

une couche de silicium polycristallin épaisse. On peut en outre faire dif-  a thick polycrystalline silicon layer. We can also make different

fuser dans la couche de silicium polycristallin épaisse des impuretés tel-  melt in the thick polycrystalline silicon layer of impurities such as

les que des ions d'arsenic, de façon à augmenter sa conductivité. Après ceci, on utilise un traitement classique de photolithographie et d'attaque  arsenic ions, so as to increase its conductivity. After this, we use a classic photolithography and etching treatment

pour enlever par attaque des parties sélectionnées de la couche de sili-  to remove by attack selected parts of the silicon layer

cium polycristallin épaisse, de façon à transformer les couches de sili-  thick polycrystalline cium, so as to transform the silicon layers

cium polycristallin épaisses en couches de silicium polycristallin 196a, 196b, ayant pratiquement une forme en T, qui s'élèvent verticalement à partir de la surface des régions de drain 16a, 16b, à travers les trous de contact d'électrode de stockage 194a, 194b. Selon une variante, on peut  thick polycrystalline cium in polycrystalline silicon layers 196a, 196b, having a practically T-shape, which rise vertically from the surface of the drain regions 16a, 16b, through the contact holes of storage electrode 194a, 194b. According to a variant, one can

accomplir la formation des couches de silicium polycristallin conjointe-  accomplish the formation of polycrystalline silicon layers together-

ment à la formation des électrodes de stockage pour le condensateur de  ment to the formation of the storage electrodes for the capacitor of

stockage de charge de chaque cellule de DRAM.  charge storage for each DRAM cell.

En se référant ensuite à la figure 13B, on note qu'à l'étape sui-  Referring next to FIG. 13B, it is noted that in the next step

vante on dépose sur la tranche une couche isolante 198, telle qu'une  boasts an insulating layer 198, such as a

couche de dioxyde de silicium. Après ceci, on utilise un traitement classi-  layer of silicon dioxide. After this, a conventional treatment is used.

que de photolithographie et d'attaque pour définir et enlever par attaque des parties sélectionnées de la couche isolante 198, de façon à former des fenêtres 200a, 200b, à travers la couche isolante 198, et à mettre à nu la surface supérieure des couches de silicium polycristallin 196a,  than photolithography and etching to define and remove by attack selected parts of the insulating layer 198, so as to form windows 200a, 200b, through the insulating layer 198, and to expose the upper surface of the layers of polycrystalline silicon 196a,

196b, ayant pratiquement une forme en T. On dépose ensuite sur la tran-  196b, having practically a T shape. Then deposit on the tran-

che une couche de silicium polycristallin épaisse, ayant par exemple une  che a thick polycrystalline silicon layer, for example having a

épaisseur d'environ 700 nm. On peut en outre faire diffuser dans la cou-  thickness of about 700 nm. In addition, the

che de silicium polycristallin épaisse des impuretés telles que des ions  thick polycrystalline silicon che impurities such as ions

d'arsenic (As), de façon à augmenter sa conductivité. Après ceci, on uti-  arsenic (As), so as to increase its conductivity. After this, we use

lise un traitement classique de photolithographie et d'attaque pour définir et enlever par attaque des parties sélectionnées de la couche de silicium  reads a classic photolithography and etching treatment to define and remove by attack selected parts of the silicon layer

polycristallin épaisse, de façon à former des piliers de silicium polycris-  thick polycrystalline, so as to form pillars of polycrystalline silicon

tallin 202a, 202b qui s'élèvent verticalement à partir de la surface supé-  tallin 202a, 202b which rise vertically from the upper surface

rieure des couches de silicium polycristallin 196a, 196b, ayant pratique-  higher layers of polycrystalline silicon 196a, 196b, having practical-

ment une forme en T, et qui traversent les fenêtres 200a, 200b jusqu'au dessus du sommet de la tranche. Ces piliers de silicium polycristallin 202a, 202b remplissent la fonction d'une partie supérieure de la couche conductrice en forme de tronc pour le condensateur de stockage de  ment a T shape, and which cross the windows 200a, 200b to the top of the top of the edge. These polycrystalline silicon pillars 202a, 202b perform the function of an upper part of the conductive layer in the form of a trunk for the storage capacitor of

charge de la cellule de DRAM.charge of the DRAM cell.

Pour achever la fabrication de la puce de DRAM, on peut en outre traiter la tranche de la figure 13B avec des étapes telles que celles décrites ci-dessus en relation avec les premier à huitième et onzième  To complete the manufacture of the DRAM chip, it is also possible to process the slice of FIG. 13B with steps such as those described above in relation to the first to eighth and eleventh

modes de réalisation.embodiments.

Il apparaîtra aux spécialistes du domaine de la fabrication de semiconducteurs que les modes de réalisation décrits ci-dessus peuvent  It will appear to specialists in the field of semiconductor manufacturing that the embodiments described above can

être appliqués seuls ou en combinaison de façon à réaliser des électro-  be applied alone or in combination so as to produce electro-

des de stockage de diverses tailles et formes sur une seule puce de DRAM. Toutes ces variantes entrent dans le cadre de l'invention. Bien que dans les dessins annexés, les modes de réalisation des drains des transistors de transfert soient basés sur des zones de diffusion dans un substrat en silicium, d'autres variantes, comme par  storage of various sizes and shapes on a single DRAM chip. All these variants fall within the scope of the invention. Although in the accompanying drawings, the embodiments of the drains of the transfer transistors are based on diffusion zones in a silicon substrate, other variants, such as by

exemple des régions de drain de type tranchée, sont possibles.  example of trench type drain regions are possible.

Les éléments dans les dessins annexés sont des représenta-  The elements in the accompanying drawings are representations

tions schématiques ayant un but illustratif et ne montrent pas l'échelle réelle. Les dimensions des éléments de l'invention qui sont représentés ne doivent en aucune manière être considérées comme des limitations du  schematic statements for illustrative purposes and do not show the actual scale. The dimensions of the elements of the invention which are represented should in no way be considered as limitations of the

cadre de l'invention.part of the invention.

Il va de soi que de nombreuses autres modifications peuvent être apportées au procédé décrit et représenté, sans sortir du cadre de l'invention.  It goes without saying that many other modifications can be made to the process described and shown, without going beyond the ambit of the invention.

Claims (34)

REVENDICATIONS 1. Procédé de fabrication d'un dispositif de mémoire à semicon-  1. Method for manufacturing a semicon memory device ducteurs comprenant un substrat (10), un transistor de transfert ayant des régions de source/drain dans le substrat et un condensateur de type en arbre connecté électriquement à l'une des régions de source/drain (16a, 16b), caractérisé en ce qu'il comprend les étapes suivantes: (1) on  conductors comprising a substrate (10), a transfer transistor having source / drain regions in the substrate and a shaft type capacitor electrically connected to one of the source / drain regions (16a, 16b), characterized in that that it comprises the following stages: (1) on forme une première couche isolante (20) sur le substrat, la première cou-  forms a first insulating layer (20) on the substrate, the first layer che isolante recouvrant le transistor de transfert; (2) on forme au moins une couche conductrice en forme de tronc (26a, 26b) sur la première  insulating che covering the transfer transistor; (2) forming at least one conductive layer in the form of a trunk (26a, 26b) on the first couche isolante, la couche conductrice en forme de tronc pénétrant à tra-  insulating layer, the conductive trunk-like layer penetrating through vers la première couche isolante pour établir un contact électrique avec la région précitée parmi les régions de source/drain (16a, 16b); (3) on forme une première couche conductrice (30) sur la couche conductrice en  to the first insulating layer to establish electrical contact with the aforementioned region among the source / drain regions (16a, 16b); (3) a first conductive layer (30) is formed on the conductive layer by forme de tronc et sur la première couche isolante; (4) on enlève une par-  trunk shape and on the first insulating layer; (4) we remove a part tie sélectionnée de la première couche conductrice (30) qui s'étend au-  selected tie of the first conductive layer (30) which extends dessus de la couche conductrice en forme de tronc; (5) on forme une se-  above the conductive layer in the form of a trunk; (5) we form a se- conde couche conductrice (34) en contact électrique avec la couche con-  conductive layer (34) in electrical contact with the protective layer ductrice en forme de tronc et la première couche conductrice; (6) on en-  trunk-shaped duct and the first conductive layer; (6) we enter lève par attaque des parties sélectionnées des première et seconde cou-  lifts by attack selected parts of the first and second layers ches conductrices de façon à former à partir d'elles des couches conduc-  conductive ches so as to form from them conductive layers trices en forme de branche (30a, 30b; 34a, 34b), et on met à nu des sur-  branches in the shape of a branch (30a, 30b; 34a, 34b), and we lay bare faces des couches conductrices en forme de branche, de façon que la couche conductrice en forme de tronc et les couches conductrices en forme de branche définissent en combinaison une électrode de stockage pour le condensateur de type en arbre; (7) on forme une couche diélectrique (36a,  faces of the branch-shaped conductive layers, so that the trunk-shaped conductive layer and the branch-shaped conductive layers define in combination a storage electrode for the tree-type capacitor; (7) a dielectric layer is formed (36a, 36b) sur des surfaces à nu des couches conductrices en forme de bran-  36b) on exposed surfaces of conductive strands in the form of a branch che et de la couche conductrice en forme de tronc; et (8) on forme une troisième couche conductrice (38) sur la couche diélectrique (36a, 36b), à  che and the conductive layer in the form of a trunk; and (8) forming a third conductive layer (38) on the dielectric layer (36a, 36b), at titre d'électrode opposée du condensateur de stockage de charge.  opposite electrode title of the charge storage capacitor. 2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre, entre l'étape (1) et l'étape (2), I'étape de formation d'une couche de protection contre l'attaque (22) sur la première couche  2. Method according to claim 1, characterized in that it further comprises, between step (1) and step (2), the step of forming a layer of protection against attack (22 ) on the first layer isolante (20).insulating (20). 3. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre, entre l'étape (3) et l'étape (4), I'étape consistant à  3. Method according to claim 1, characterized in that it further comprises, between step (3) and step (4), the step consisting in former une seconde couche isolante (32) sur la première couche conduc-  forming a second insulating layer (32) on the first conductive layer trice; en ce que l'étape (4) comprend en outre l'étape qui consiste à ef-  trice; in that step (4) further comprises the step of ef- fectuer un polissage chimio-mécanique sur la seconde couche isolante  perform chemo-mechanical polishing on the second insulating layer (32) et la première couche conductrice (30), de façon à enlever une par-  (32) and the first conductive layer (30), so as to remove a part tie non désirée de la première couche conductrice qui s'étend au-dessus de la couche conductrice en forme de tronc (26a, 26); et en ce que l'étape (6) comprend en outre l'étape d'enlèvement de la seconde couche  unwanted tie of the first conductive layer which extends above the trunk-shaped conductive layer (26a, 26); and in that step (6) further comprises the step of removing the second layer isolante (32).insulating (32). 4. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre, entre l'étape (3) et l'étape (4), I'étape consistant à  4. Method according to claim 1, characterized in that it further comprises, between step (3) and step (4), the step consisting in former une seconde couche isolante (32) sur la première couche conduc-  forming a second insulating layer (32) on the first conductive layer trice (30); en ce que l'étape (4) comprend en outre l'étape qui consiste à enlever par attaque une partie non désirée de la seconde couche isolante (32) et de la première couche conductrice (30) qui s'étend au- dessus de la couche conductrice en forme de tronc (26a, 26b); et en ce que l'étape  trice (30); in that step (4) further comprises the step of etching away an unwanted part of the second insulating layer (32) and the first conductive layer (30) which extends above the trunk-shaped conductive layer (26a, 26b); and in that the step (6) comprend en outre l'étape d'enlèvement de la seconde couche iso-  (6) further comprises the step of removing the second iso- layer lante (32).Lante (32). 5. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre, entre l'étape (3) et l'étape (4), les étapes suivantes: on forme des pellicules alternées de matériaux isolants et conducteurs, comprenant au moins une première pellicule (44) de matériau isolant et  5. Method according to claim 1, characterized in that it further comprises, between step (3) and step (4), the following steps: alternating films of insulating and conducting materials are formed, comprising at least at least a first film (44) of insulating material and une seconde pellicule (46) de matériau conducteur; on forme une se-  a second film (46) of conductive material; we form a se- conde couche isolante (48) sur la seconde pellicule; et on enlève des parties sélectionnées de la seconde couche isolante (48) et des première  insulating layer (48) on the second film; and removing selected portions of the second insulating layer (48) and the first et seconde pellicules (44, 46) dans la région située au-dessus de la cou-  and second films (44, 46) in the region above the layer che conductrice en forme de tronc; en ce que l'étape (5) comprend en outre l'étape qui consiste à former la seconde couche conductrice (50a, b) en contact électrique avec la seconde pellicule; en ce que l'étape (6) comprend en outre les étapes suivantes: on enlève par attaque des parties sélectionnées de la seconde pellicule (46) de façon que la partie restante de la seconde pellicule constitue une partie d'une électrode pour  conductive trunk-shaped che; in that step (5) further comprises the step of forming the second conductive layer (50a, b) in electrical contact with the second film; in that step (6) further comprises the following steps: by removing selected parts of the second film (46) so that the remaining part of the second film constitutes part of an electrode for le condensateur de type en arbre; et on enlève la seconde couche iso-  the tree type capacitor; and we remove the second iso- layer lante (48) et la première pellicule (44); et en ce que l'étape (7) comprend en outre l'étape de formation de la couche diélectrique (52a, 52b) sur  lante (48) and the first film (44); and in that step (7) further comprises the step of forming the dielectric layer (52a, 52b) on une surface à nu de la seconde pellicule (46a, 46b).  a bare surface of the second film (46a, 46b). 6. Procédé de fabrication d'un dispositif de mémoire à semicon-  6. Method of manufacturing a semicon memory device ducteurs comprenant un substrat (10), un transistor de transfert ayant des régions de source/drain dans le substrat et un condensateur de type en arbre connecté électriquement à l'une des régions de source/drain (16a, 16b), caractérisé en ce qu'il comprend les étapes suivantes: (1) on  conductors comprising a substrate (10), a transfer transistor having source / drain regions in the substrate and a shaft type capacitor electrically connected to one of the source / drain regions (16a, 16b), characterized in that that it comprises the following stages: (1) on forme une première couche isolante (20) sur le substrat, la première cou-  forms a first insulating layer (20) on the substrate, the first layer che isolante recouvrant le transistor de transfert; (2) on forme au moins une couche conductrice en forme de tronc (26a, 26b) sur la première  insulating che covering the transfer transistor; (2) forming at least one conductive layer in the form of a trunk (26a, 26b) on the first couche isolante, la couche conductrice en forme de tronc pénétrant à tra-  insulating layer, the conductive trunk-like layer penetrating through vers la première couche isolante pour établir un contact électrique avec la région précitée parmi les régions de source/drain (16a, 16b); (3) on forme une première couche conductrice (68) sur la couche conductrice en forme de tronc (26a, 26b) et sur la première couche isolante (20); (4) on  to the first insulating layer to establish electrical contact with the aforementioned region among the source / drain regions (16a, 16b); (3) a first conductive layer (68) is formed on the trunk-shaped conductive layer (26a, 26b) and on the first insulating layer (20); (4) on forme une seconde couche conductrice (76) qui est connectée électri-  forms a second conductive layer (76) which is electrically connected quement à la première couche conductrice; (5) on enlève par attaque des parties sélectionnées des première et seconde couches conductrices (68, 76) de façon à former à partir d'elles des couches conductrices en forme de branche (68a, 68b; 76a, 76b), qui, en association avec la couche conductrice en forme de tronc (26a, 26b), forment une électrode de  only to the first conductive layer; (5) selected portions of the first and second conductive layers (68, 76) are removed by attack so as to form therefrom branch-shaped conductive layers (68a, 68b; 76a, 76b), which, in association with the trunk-shaped conductive layer (26a, 26b), form an electrode stockage pour le condensateur de type en arbre, et on met à nu des sur-  storage for the tree type capacitor, and we lay bare faces des couches conductrices en forme de branche; (6) on forme une couche diélectrique sur des surfaces à nu des couches conductrices en forme de branche et de la couche conductrice en forme de tronc; et (7) on forme sur la couche diélectrique une troisième couche conductrice qui  faces of the branch-shaped conductive layers; (6) a dielectric layer is formed on exposed surfaces of the branch-shaped conductive layers and the trunk-shaped conductive layer; and (7) a third conductive layer is formed on the dielectric layer which est destinée à remplir la fonction d'une électrode opposée du condensa-  is intended to fulfill the function of an opposite electrode of the condensa teur de stockage de charge.charge storage. 7. Procédé selon la revendication 6, caractérisé en ce qu'il comprend en outre, entre l'étape (1) et l'étape (2), l'étape de formation d'une couche de protection contre l'attaque (22) sur la première couche  7. Method according to claim 6, characterized in that it further comprises, between step (1) and step (2), the step of forming a layer of protection against attack (22 ) on the first layer isolante (20).insulating (20). 8. Procédé selon la revendication 2 ou 7, caractérisé en ce qu'il comprend en outre, entre l'étape (2) et l'étape (3), l'étape consistant à former au moins un élément d'espacement isolant (66a, 66b) sur une paroi latérale de la couche conductrice en forme de tronc (26a, 26b); et  8. Method according to claim 2 or 7, characterized in that it further comprises, between step (2) and step (3), the step of forming at least one insulating spacer ( 66a, 66b) on a side wall of the trunk-shaped conductive layer (26a, 26b); and en ce que l'étape (3) comprend en outre l'étape de formation de la pre-  in that step (3) further comprises the step of forming the first mière couche conductrice (68) sur l'élément d'espacement isolant (66a, 66b), la couche conductrice en forme de tronc (26a, 26b) et la couche de  first conductive layer (68) on the insulating spacer (66a, 66b), the trunk-shaped conductive layer (26a, 26b) and the layer of protection contre l'attaque (22).protection against attack (22). 9. Procédé selon la revendication 1 ou 6, caractérisé en ce qu'il comprend en outre, entre l'étape (1) et l'étape (2), les étapes suivantes: on forme une couche de protection contre l'attaque (22) sur la première couche isolante (20), et on forme une seconde couche isolante (28) sur la couche de protection contre l'attaque (22); et en ce que l'étape (2) comprend les étapes suivantes: on forme un trou de contact d'électrode de stockage (24a, 24b) qui pénètre successivement à travers la seconde couche isolante (28), la couche de protection contre l'attaque (22) et la  9. Method according to claim 1 or 6, characterized in that it further comprises, between step (1) and step (2), the following steps: forming a layer of protection against attack ( 22) on the first insulating layer (20), and a second insulating layer (28) is formed on the attack protection layer (22); and in that step (2) comprises the following steps: a storage electrode contact hole (24a, 24b) is formed which successively penetrates through the second insulating layer (28), the protective layer against the attack (22) and the première couche isolante (20), jusqu'à la région précitée parmi les ré-  first insulating layer (20), up to the aforementioned region among the gions de source/drain (16a, 16b) du transistor de transfert; on forme une couche de silicium polycristallin épaisse; et on enlève par attaque des parties sélectionnées de la couche de silicium polycristallin épaisse, de  source / drain gions (16a, 16b) of the transfer transistor; forming a thick polycrystalline silicon layer; and etching off selected parts of the thick polycrystalline silicon layer, façon à former la couche conductrice en forme de tronc.  so as to form the conductive layer in the form of a trunk. 10. Procédé selon la revendication 6, caractérisé en ce qu'il comprend en outre, entre l'étape (3) et l'étape (4), les étapes suivantes:  10. Method according to claim 6, characterized in that it further comprises, between step (3) and step (4), the following steps: on forme une seconde couche isolante sur la première couche conduc-  a second insulating layer is formed on the first conductive layer trice; et on effectue un polissage chimio-mécanique sur la seconde cou-  trice; and chemo-mechanical polishing is performed on the second layer che isolante et la première couche conductrice, de façon à enlever une  insulating che and the first conductive layer, so as to remove a partie non désirée de la première couche conductrice qui s'étend au-  unwanted part of the first conductive layer which extends over dessus de la couche conductrice en forme de tronc; et en ce que l'étape  above the conductive layer in the form of a trunk; and in that the step (6) comprend en outre l'étape d'enlèvement de la seconde couche iso-  (6) further comprises the step of removing the second iso- layer lante.lante. 11. Procédé selon la revendication 6, caractérisé en ce qu'il  11. Method according to claim 6, characterized in that it comprend entre outre, entre l'étape (3) et l'étape (4), les étapes suivan-  further includes, between step (3) and step (4), the following steps: tes: on forme une seconde couche isolante sur la première couche con-  tes: a second insulating layer is formed on the first con- ductrice; et on enlève par attaque une partie sélectionnée de la seconde  conductive; and we remove by attack a selected part of the second couche isolante, de façon à mettre à nu une surface de la première cou-  insulating layer, so as to expose a surface of the first layer che conductrice qui s'étend au-dessus de la couche conductrice en forme de tronc; et en ce que l'étape (5) comprend en outre l'étape d'enlèvement  conductive che which extends above the conductive layer in the form of a trunk; and in that step (5) further comprises the removal step de la seconde couche isolante.of the second insulating layer. 12. Procédé selon la revendication 6, caractérisé en ce qu'il comprend en outre, entre l'étape (3) et l'étape (4), les étapes suivantes: on forme des pellicules alternées de matériaux isolants et conducteurs, comprenant au moins une première pellicule (58) de matériau isolant et  12. The method of claim 6, characterized in that it further comprises, between step (3) and step (4), the following steps: alternating films of insulating and conductive materials are formed, comprising at least at least a first film (58) of insulating material and une seconde pellicule (60) de matériau conducteur; on forme une se-  a second film (60) of conductive material; we form a se- conde couche isolante (62) sur la seconde pellicule; et on enlève des parties sélectionnées de la seconde couche isolante (62) et des première et seconde pellicules (58, 60), de façon à mettre à nu une surface de la première couche conductrice (56) qui s'étend au-dessus de la couche conductrice en forme de tronc (26a, 26b); en ce que l'étape (4) comprend en outre l'étape qui consiste à former la seconde couche conductrice (64) de façon qu'elle soit en contact électrique avec la seconde pellicule (60); en ce que l'étape (5) comprend en outre les étapes suivantes: on enlève par attaque une partie sélectionnée de la seconde pellicule, de façon que la partie restante de la seconde pellicule (60a, 60b) constitue une partie d'une électrode pour le condensateur de type en arbre; et on enlève la seconde couche isolante (62) et la première pellicule (58); et en ce que  insulating layer (62) on the second film; and removing selected portions of the second insulating layer (62) and the first and second films (58, 60), so as to expose a surface of the first conductive layer (56) which extends above the trunk-shaped conductive layer (26a, 26b); in that step (4) further comprises the step of forming the second conductive layer (64) so that it is in electrical contact with the second film (60); in that step (5) further comprises the following steps: a selected part of the second film is removed by etching, so that the remaining part of the second film (60a, 60b) constitutes part of an electrode for the tree type capacitor; and removing the second insulating layer (62) and the first film (58); and in that l'étape (6) comprend en outre l'étape qui consiste à former la couche di-  step (6) further comprises the step of forming the di- électrique sur une surface à nu de la seconde pellicule.  electric on a bare surface of the second film. 13. Procédé de fabrication d'un dispositif de mémoire à semi-  13. Method of manufacturing a semi-memory device conducteurs comprenant un substrat (10), un transistor de transfert ayant des régions de source/drain dans le substrat et un condensateur de type en arbre connecté électriquement à l'une des régions de source/drain (16a, 16b), caractérisé en ce qu'il comprend les étapes suivantes: (1) on  conductors comprising a substrate (10), a transfer transistor having source / drain regions in the substrate and a shaft type capacitor electrically connected to one of the source / drain regions (16a, 16b), characterized in that that it comprises the following stages: (1) on forme une première couche isolante (20) sur le substrat, la première cou-  forms a first insulating layer (20) on the substrate, the first layer che isolante recouvrant le transistor de transfert; (2) on forme au moins  insulating che covering the transfer transistor; (2) we train at least une couche conductrice en forme de tronc (26a, 26b) qui pénètre à tra-  a conductive trunk-like layer (26a, 26b) which penetrates through vers la première couche isolante (20), pour venir en contact électrique avec la région précitée parmi les régions de source/drain (16a, 16b); (3) on forme des pellicules alternées de matériaux isolants et conducteurs sur la couche conductrice en forme de tronc (26a, 26b) et la première couche isolante (20), comprenant au moins une première pellicule (40) de matériau isolant et une seconde pellicule (42) de matériau conducteur;  towards the first insulating layer (20), to come into electrical contact with the aforementioned region among the source / drain regions (16a, 16b); (3) alternating films of insulating and conducting materials are formed on the trunk-shaped conductive layer (26a, 26b) and the first insulating layer (20), comprising at least a first film (40) of insulating material and a second film (42) of conductive material; (4) on enlève des parties sélectionnées des première et seconde pellicu-  (4) removing selected parts of the first and second film- les (40, 42) qui se trouvent au-dessus de la couche conductrice en forme de tronc (26a, 26b); (5) on forme une première couche conductrice (50) qui est connectée électriquement à la couche conductrice en forme de tronc (26a, 26b) et à la seconde pellicule (42); (6) on enlève par attaque des parties sélectionnées de la seconde pellicule (42) et de la première couche conductrice (50), de façon que la seconde pellicule, la première couche conductrice et la couche conductrice en forme de tronc forment en combinaison une électrode pour le condensateur de type en arbre; (7) on enlève la première pellicule (40); (8) on forme une couche diélectrique (52a, 52b) sur des surfaces à nu de la première couche conductrice, de la seconde pellicule et de la couche conductrice en forme de tronc; et (8)  the (40, 42) which are located above the conductive layer in the form of a trunk (26a, 26b); (5) forming a first conductive layer (50) which is electrically connected to the trunk-shaped conductive layer (26a, 26b) and to the second film (42); (6) selected portions of the second film (42) and the first conductive layer (50) are removed by attack, so that the second film, the first conductive layer and the trunk-shaped conductive layer form in combination a electrode for the shaft type capacitor; (7) removing the first film (40); (8) forming a dielectric layer (52a, 52b) on exposed surfaces of the first conductive layer, the second film and the trunk-shaped conductive layer; and (8) on forme sur la couche diélectrique (52a, 52b) une seconde couche con-  a second layer is formed on the dielectric layer (52a, 52b) ductrice (54), à titre d'électrode opposée du condensateur de stockage  conductive (54), as the opposite electrode of the storage capacitor de charge.dump. 14. Procédé selon la revendication 13, caractérisé en ce qu'il comprend en outre, entre l'étape (1) et l'étape (2), I'étape de formation d'une couche de protection contre l'attaque (22) sur la première couche  14. The method of claim 13, characterized in that it further comprises, between step (1) and step (2), the step of forming a layer of protection against attack (22 ) on the first layer isolante (20).insulating (20). 15. Procédé selon l'une des revendications 2, 7 ou 14, caracté-  15. Method according to one of claims 2, 7 or 14, character- risé en ce que l'étape (2) comprend les étapes suivantes: on forme un trou de contact d'électrode de stockage (24a, 24b) à travers la couche de  rised in that step (2) comprises the following steps: a storage electrode contact hole (24a, 24b) is formed through the layer of protection contre l'attaque (22) et la première couche isolante (20), jus-  protection against attack (22) and the first insulating layer (20), up to qu'à la région précitée parmi les régions de source/drain du transistor de transfert; on forme une couche de silicium polycristallin épaisse sur la  that at the aforementioned region among the source / drain regions of the transfer transistor; a thick polycrystalline silicon layer is formed on the couche de protection contre l'attaque (22); et on enlève des parties sé-  attack protection layer (22); and we remove some parts lectionnées de la couche de silicium polycristallin épaisse, de façon à  thick layer of polycrystalline silicon, so that former la couche conductrice en forme de tronc.  form the conductive layer in the form of a trunk. 16. Procédé selon l'une des revendications 2, 7 ou 14, caracté-  16. Method according to one of claims 2, 7 or 14, character- risé en ce que l'étape (2) comprend les étapes suivantes: on forme un trou de contact d'électrode de stockage (102a, 102b) à travers la couche de protection contre l'attaque (100) et la première couche isolante (98), jusqu'à la région précitée parmi les régions de source/drain (16a, 16b)  rised in that step (2) comprises the following steps: a storage electrode contact hole (102a, 102b) is formed through the attack protection layer (100) and the first insulating layer ( 98), to the aforementioned region among the source / drain regions (16a, 16b) dans le transistor de transfert; on forme une couche de silicium polycris-  in the transfer transistor; a layer of polycrystalline silicon is formed tallin épaisse (104); on forme une couche de résine photosensible (106)  thick tallow (104); forming a layer of photosensitive resin (106) sur la couche de silicium polycristallin épaisse (104), de façon que la ré-  on the thick polycrystalline silicon layer (104), so that the reflection gion précitée parmi les régions de source/drain soit masquée; on enlève par attaque une partie à nu de la couche de silicium polycristallin épaisse (104), de façon à former une couche de silicium polycristallin en saillie (104a, 104b); on enlève une partie de surface de la couche de résine photosensible (106), de façon à mettre à nu une partie de bord de la couche de silicium polycristallin en saillie (104a, 104b); on effectue une attaque anisotrope de façon à former, par enlèvement de matière, une paroi latérale pratiquement en escalier dans la couche de silicium poly-  above-mentioned gion among the source / drain regions is masked; a bare part of the thick polycrystalline silicon layer (104) is removed by attack, so as to form a protruding polycrystalline silicon layer (104a, 104b); removing a surface portion of the photosensitive resin layer (106), so as to expose an edge portion of the protruding polycrystalline silicon layer (104a, 104b); an anisotropic attack is carried out so as to form, by removal of material, a practically stepped side wall in the layer of poly- cristallin en saillie (104a, 104b); et on enlève la couche de résine photo-  protruding lens (104a, 104b); and we remove the photo-resin layer sensible restante.sensitive remaining. 17. Procédé selon l'une des revendications 2, 7 ou 14, caracté-  17. Method according to one of claims 2, 7 or 14, character- risé en ce que l'étape (2) comprend les étapes suivantes: on forme un trou de contact d'électrode de stockage (194a, 194b) à travers la couche de protection contre l'attaque (192) et la première couche isolante (190), jusqu'à la région précitée parmi les régions de source/drain (16a, 16b) dans le transistor de transfert; on forme une première couche de silicium  rised in that step (2) comprises the following steps: a storage electrode contact hole (194a, 194b) is formed through the attack protection layer (192) and the first insulating layer ( 190), to the aforementioned region among the source / drain regions (16a, 16b) in the transfer transistor; we form a first layer of silicon polycristallin épaisse (196a, 196) dont la section transversale a prati-  thick polycrystalline (196a, 196) whose cross section has practi- quement une forme en T, de façon qu'une extrémité inférieure de cette  only a T-shape, so that a lower end of this couche soit connectée électriquement à la région précitée parmi les ré-  layer is electrically connected to the aforementioned region among the re- gions de source/drain dans le transistor de transfert; on forme une se-  source / drain regions in the transfer transistor; we form a se- conde couche isolante (198) traversée par une fenêtre (200a, 200b), la fenêtre mettant à nu une surface supérieure de la première couche de silicium polycristallin (196a, 196b) ayant pratiquement une forme en T; et on forme une couche de silicium polycristallin en forme de pilier (202a,  second insulating layer (198) through which a window (200a, 200b) passes, the window exposing an upper surface of the first layer of polycrystalline silicon (196a, 196b) having practically a T-shape; and forming a pillar-shaped polycrystalline silicon layer (202a, 202b) ayant une extrémité inférieure connectée électriquement à la sur-  202b) having a lower end electrically connected to the sur- face supérieure de la première couche de silicium polycristallin (196a,  upper face of the first layer of polycrystalline silicon (196a, 196b) ayant pratiquement une forme en T, de façon que la couche de si-  196b) having practically a T shape, so that the layer of si- licium polycristallin en forme de pilier (202a, 202b) et la première couche de silicium polycristallin (196a, 196b) ayant pratiquement une forme en T  pillar-shaped polycrystalline silicon (202a, 202b) and the first layer of polycrystalline silicon (196a, 196b) having a substantially T-shape forment en combinaison la couche conductrice en forme de tronc.  form in combination the conductive layer in the form of a trunk. 18. Procédé selon la revendication 13, caractérisé en ce qu'il comprend en outre, entre l'étape (3) et l'étape (4), I'étape qui consiste à former une seconde couche isolante (44) sur la seconde pellicule; en ce  18. The method of claim 13, characterized in that it further comprises, between step (3) and step (4), the step which consists in forming a second insulating layer (44) on the second film; in this que l'étape (4) comprend en outre l'étape qui consiste à accomplir un po-  that step (4) further comprises the step of performing a po- lissage chimio-mécanique sur la seconde couche isolante (44), la se-  Chemo-mechanical smoothing on the second insulating layer (44), the conde pellicule (42) et la première pellicule (40), de façon à mettre à nu une surface supérieure de la couche conductrice en forme de tronc (26a, 26b); et en ce que l'étape (7) comprend en outre l'étape d'enlèvement de  film cover (42) and the first film (40), so as to expose an upper surface of the conductive layer in the form of a trunk (26a, 26b); and in that step (7) further comprises the step of removing la seconde couche isolante (44).the second insulating layer (44). 19. Procédé selon l'une des revendications 3, 10 ou 18, carac-  19. Method according to one of claims 3, 10 or 18, charac- térisé en ce que la seconde couche conductrice (34, 50) remplit la fonc-  terized in that the second conductive layer (34, 50) fulfills the function tion d'une couche conductrice en forme de branche, elle comporte une partie médiane connectée au sommet de la couche conductrice en forme de tronc (26a, 26b), et elle est disposée pratiquement à angle droit par  tion of a branch-shaped conductive layer, it has a middle part connected to the top of the trunk-shaped conductive layer (26a, 26b), and it is arranged practically at right angles by rapport à la couche conductrice en forme de tronc.  compared to the conductive layer in the form of a trunk. 20. Procédé selon la revendication 13, caractérisé en ce qu'il comprend en outre, entre l'étape (3) et l'étape (4), I'étape qui consiste à former une seconde couche isolante (44) sur la seconde pellicule; en ce  20. The method of claim 13, characterized in that it further comprises, between step (3) and step (4), the step which consists in forming a second insulating layer (44) on the second film; in this que l'étape (4) comprend en outre l'étape qui consiste à enlever par atta-  that step (4) further comprises the step of removing by attack que des parties sélectionnées de la seconde couche isolante (44), de la seconde pellicule (42) et la première pellicule (40), de façon à mettre à nu une surface supérieure de la couche conductrice en forme de tronc  as selected parts of the second insulating layer (44), the second film (42) and the first film (40), so as to expose an upper surface of the trunk-shaped conductive layer (26a, 26b); et en ce que l'étape (7) comprend en outre l'étape d'enlève-  (26a, 26b); and in that step (7) further comprises the step of removing ment de la seconde couche isolante (44).  ment of the second insulating layer (44). 21. Procédé selon l'une des revendications 4, 11 ou 20, carac-  21. Method according to one of claims 4, 11 or 20, charac- térisé en ce que la seconde couche conductrice (132a, 132b) a un inté-  terized in that the second conductive layer (132a, 132b) has an interior rieur évidé.laughed out. 22. Procédé de fabrication d'un dispositif de mémoire à semi-  22. Method of manufacturing a semi-memory device conducteurs comprenant un substrat (10), un transistor de transfert ayant des régions de source/drain dans le substrat et un condensateur de type en arbre connecté électriquement à l'une des régions de source/drain (16a, 16b), caractérisé en ce qu'il comprend les étapes suivantes: (1) on  conductors comprising a substrate (10), a transfer transistor having source / drain regions in the substrate and a shaft type capacitor electrically connected to one of the source / drain regions (16a, 16b), characterized in that that it comprises the following stages: (1) on forme une première couche isolante (150) sur le substrat (10), la pre-  forms a first insulating layer (150) on the substrate (10), the pre- mière couche isolante recouvrant le transistor de transfert; (2) on forme  first insulating layer covering the transfer transistor; (2) we train une couche isolante en forme de pilier (154a, 154b) sur la première cou-  a pillar-shaped insulating layer (154a, 154b) on the first layer che isolante (150), la couche isolante en forme de pilier étant alignée avec la région précitée parmi les régions de source/drain; (3) on forme une première couche conductrice (158) sur la couche isolante en forme  insulating che (150), the pillar-shaped insulating layer being aligned with the aforementioned region among the source / drain regions; (3) forming a first conductive layer (158) on the shaped insulating layer de pilier et sur la première couche isolante (150); (4) on forme une se-  pillar and on the first insulating layer (150); (4) forming a se- conde couche conductrice (166a, 166b) qui pénètre à travers la première couche conductrice (158), la couche isolante en forme de pilier (154a, 154b) et la première couche isolante (150), de façon à être connectée électriquement à la région précitée parmi les régions de source/drain (16a, 16b), les première et seconde couches conductrices définissant en combinaison une électrode pour le condensateur de type en arbre; (5) on enlève la couche isolante en forme de pilier (154a, 154b); (6) on forme une couche diélectrique sur des surfaces à nu des première et seconde couches conductrices; et (7) on forme une troisième couche conductrice  this conductive layer (166a, 166b) which penetrates through the first conductive layer (158), the pillar-shaped insulating layer (154a, 154b) and the first insulating layer (150), so as to be electrically connected to the region aforementioned among the source / drain regions (16a, 16b), the first and second conductive layers defining in combination an electrode for the tree type capacitor; (5) removing the pillar-shaped insulating layer (154a, 154b); (6) forming a dielectric layer on bare surfaces of the first and second conductive layers; and (7) forming a third conductive layer sur la couche diélectrique, pour remplir la fonction d'une électrode oppo-  on the dielectric layer, to fulfill the function of an oppo- sée du condensateur de stockage de charge.  charge storage capacitor. 23. Procédé selon la revendication 22, caractérisé en ce qu'il comprend en outre, entre l'étape (1) et l'étape (2), l'étape qui consiste à former une couche de protection contre l'attaque (152) sur la première  23. The method of claim 22, characterized in that it further comprises, between step (1) and step (2), the step which consists in forming a layer of protection against attack (152 ) on the first couche isolante (150).insulating layer (150). 24. Procédé selon la revendication 23, caractérisé en ce que  24. Method according to claim 23, characterized in that l'étape (4) comprend en outre les étapes suivantes: on forme une se-  step (4) further comprises the following steps: forming a se- conde couche isolante (160) sur la première couche conductrice (158); on  insulating layer (160) on the first conductive layer (158); we forme un trou de contact d'électrode de stockage (164a, 164b) qui pénè-  forms a storage electrode contact hole (164a, 164b) which penetrates tre successivement à travers la seconde couche isolante (160), la pre-  be successively through the second insulating layer (160), the first mière couche conductrice (158), la couche isolante en forme de pilier  first conductive layer (158), the pillar-shaped insulating layer (154a, 154b), la couche de protection contre l'attaque (152) et la pre-  (154a, 154b), the protective layer against attack (152) and the pre- mière couche isolante (150), pour atteindre la région précitée parmi les  first insulating layer (150), to reach the aforementioned region among the régions de source/drain (16a, 16b); et on forme la seconde couche con-  source / drain regions (16a, 16b); and we form the second layer ductrice (166a, 166b) dans le trou de contact d'électrode de stockage  duct (166a, 166b) in the storage electrode contact hole (164a, 164b); et en ce que l'étape (5) comprend en outre l'étape d'enlè-  (164a, 164b); and in that step (5) further comprises the step of removing vement de la seconde couche isolante (160).  the second insulating layer (160). 25. Procédé de fabrication d'un dispositif de mémoire à semi-  25. Method of manufacturing a semi-memory device conducteurs comprenant un substrat (10), un transistor de transfert ayant des régions de source/drain dans le substrat et un condensateur de type en arbre connecté électriquement à l'une des régions de source/drain (16a, 16b), caractérisé en ce qu'il comprend les étapes suivantes: (1) on  conductors comprising a substrate (10), a transfer transistor having source / drain regions in the substrate and a shaft type capacitor electrically connected to one of the source / drain regions (16a, 16b), characterized in that that it comprises the following stages: (1) on forme une première couche isolante (150) sur le substrat (10), la pre-  forms a first insulating layer (150) on the substrate (10), the pre- mière couche isolante recouvrant le transistor de transfert; (2) on forme  first insulating layer covering the transfer transistor; (2) we train une couche isolante en forme de pilier (154a, 154b) sur la première cou-  a pillar-shaped insulating layer (154a, 154b) on the first layer che isolante (150), la couche isolante en forme de pilier étant alignée avec la région précitée parmi les régions de source/drain; (3) on forme  insulating che (150), the pillar-shaped insulating layer being aligned with the aforementioned region among the source / drain regions; (3) we train des pellicules alternées de matériaux isolants et conducteurs sur la cou-  alternating films of insulating and conducting materials on the roof che isolante en forme de pilier (154a, 154b) et sur la première couche isolante (150), ces pellicules comprenant au moins une première pellicule (156) de matériau isolant et une seconde pellicule (158) de matériau conducteur; (4) on forme une première couche conductrice (166a, 166b) qui pénètre successivement à travers la seconde pellicule, la première pellicule, la couche isolante en forme de pilier et la première couche isolante, pour être connectée électriquement à la région précitée parmi  insulating pillar-shaped che (154a, 154b) and on the first insulating layer (150), these films comprising at least a first film (156) of insulating material and a second film (158) of conductive material; (4) forming a first conductive layer (166a, 166b) which successively penetrates through the second film, the first film, the pillar-shaped insulating layer and the first insulating layer, to be electrically connected to the aforementioned region among les régions de source/drain (16a, 16b), la seconde pellicule et la pre-  the source / drain regions (16a, 16b), the second film and the first mière couche conductrice constituant en combinaison une électrode pour le condensateur de type en arbre; (5) on enlève la couche isolante en forme de pilier (154a, 154b) et la première pellicule (156); (6) on forme une couche diélectrique sur des surfaces à nu de la seconde pellicule (158) et de la première couche conductrice (166a, 166b); et (7) on forme une seconde couche conductrice sur la couche diélectrique, pour remplir la fonction d'une électrode opposée du condensateur de stockage de  first conductive layer constituting in combination an electrode for the tree type capacitor; (5) removing the pillar-shaped insulating layer (154a, 154b) and the first film (156); (6) forming a dielectric layer on exposed surfaces of the second film (158) and the first conductive layer (166a, 166b); and (7) a second conductive layer is formed on the dielectric layer, to perform the function of an opposite electrode of the storage capacitor. charge.charge. 26. Procédé selon la revendication 25, caractérisé en ce qu'il comprend en outre, entre l'étape (1) et l'étape (2), l'étape qui consiste à former une couche de protection contre l'attaque (152) sur la prem!ière  26. The method of claim 25, characterized in that it further comprises, between step (1) and step (2), the step which consists in forming a layer of protection against attack (152 ) on the first couche isolante (150).insulating layer (150). 27. Procédé selon la revendication 23 ou 26, caractérisé en ce que l'étape (2) comprend les étapes suivantes: on forme une couche isolante épaisse sur la couche de protection contre l'attaque; on forme une couche de résine photosensible sur la couche isolante épaisse, de façon que la région précitée parmi les régions de source/drain (16a, 16b)  27. The method of claim 23 or 26, characterized in that step (2) comprises the following steps: a thick insulating layer is formed on the layer protecting against attack; a layer of photosensitive resin is formed on the thick insulating layer, so that the aforementioned region among the source / drain regions (16a, 16b) soit masquée; on enlève par attaque une partie à nu de la couche iso-  is hidden; we remove by attack a bare part of the iso- layer lante épaisse, pour former une couche isolante en saillie; on enlève une partie de surface de la couche de résine photosensible de façon à mettre à nu une partie de bord de la couche isolante en saillie; on effectue un traitement d'attaque anisotrope de façon à former une paroi latérale  thick coat, to form a projecting insulating layer; removing a surface portion of the photosensitive resin layer so as to expose an edge portion of the projecting insulating layer; an anisotropic attack treatment is carried out so as to form a side wall ayant pratiquement une forme en escalier dans la couche de silicium po-  practically having a staircase shape in the silicon layer lycristallin en saillie; et on enlève la couche de résine photosensible restante.  projecting lycristalline; and removing the remaining photosensitive resin layer. 28. Procédé selon la revendication 26, caractérisé en ce que28. Method according to claim 26, characterized in that l'étape (4) comprend en outre les étapes suivantes: on forme une se-  step (4) further comprises the following steps: forming a se- conde couche isolante (160) sur la seconde pellicule (158); on forme un  insulating layer (160) on the second film (158); we form a trou de contact d'électrode de stockage (164a, 164b) qui pénètre succes-  storage electrode contact hole (164a, 164b) which penetrates successively sivement à travers la seconde couche isolante (160), la seconde pellicule (158), la première pellicule (156), la couche isolante en forme de pilier  through the second insulating layer (160), the second film (158), the first film (156), the pillar-shaped insulating layer (154a, 154b), la couche de protection contre l'attaque (152) et la pre-  (154a, 154b), the protective layer against attack (152) and the pre- mière couche isolante (150), pour atteindre la région précitée parmi les  first insulating layer (150), to reach the aforementioned region among the régions de source/drain (16a, 16b); et on forme la seconde couche con-  source / drain regions (16a, 16b); and we form the second layer ductrice (166a, 166b) dans le trou de contact d'électrode de stockage  duct (166a, 166b) in the storage electrode contact hole (164a, 164b); et en ce que l'étape (5) comprend en outre l'étape qui con-  (164a, 164b); and in that step (5) further comprises the step which involves siste à enlever la seconde couche isolante (160).  is to remove the second insulating layer (160). 29. Procédé selon l'une des revendications 4, 11, 20, 24 ou 28,  29. Method according to one of claims 4, 11, 20, 24 or 28, caractérisé en ce que la seconde couche conductrice (166a, 166b) a pra-  characterized in that the second conductive layer (166a, 166b) has tiquement une section transversale en T.  a cross section in T. 30. Procédé selon la revendication 24 ou 28, caractérisé en ce que la seconde couche conductrice (168a, 168b) a pratiquement une section transversale en U.30. The method of claim 24 or 28, characterized in that the second conductive layer (168a, 168b) has substantially a U-shaped cross section. 31. Procédé de fabrication d'un dispositif de mémoire à semi-  31. Method of manufacturing a semi-memory device conducteurs comprenant un substrat (10), un transistor de transfert ayant des régions de source/drain dans le substrat et un condensateur de type en arbre connecté électriquement à l'une des régions de source/drain (16a, 16b), caractérisé en ce qu'il comprend les étapes suivantes: (1) on  conductors comprising a substrate (10), a transfer transistor having source / drain regions in the substrate and a shaft type capacitor electrically connected to one of the source / drain regions (16a, 16b), characterized in that that it comprises the following stages: (1) on forme une première couche isolante (20) sur le substrat, la première cou-  forms a first insulating layer (20) on the substrate, the first layer che isolante recouvrant le transistor de transfert; (2) on forme au moins une couche conductrice en forme de tronc (26a, 26b) ayant un sommet et  insulating che covering the transfer transistor; (2) forming at least one conductive layer in the form of a trunk (26a, 26b) having an apex and ayant une extrémité inférieure connectée électriquement à la région pré-  having a lower end electrically connected to the pre-region citée parmi les régions de source/drain (16a, 16b), la couche conductrice  cited among the source / drain regions (16a, 16b), the conductive layer en forme de tronc s'étendant pratiquement verticalement à partir de l'ex-  in the form of a trunk extending practically vertically from the former trémité inférieure; (3) on forme au moins une couche conductrice en forme de branche supérieure (34a, 34b) connectée électriquement au sommet de la couche conductrice en forme de tronc (26a, 26b); (4) on forme au moins une couche conductrice en forme de branche suspendue (30a, 30b), qui a une section transversale pratiquement en L, la ou les  lower extremity; (3) forming at least one conductive layer in the form of an upper branch (34a, 34b) electrically connected to the top of the conductive layer in the form of a trunk (26a, 26b); (4) at least one conductive layer in the form of a suspended branch (30a, 30b) is formed, which has a practically L-shaped cross section, the couches conductrices en forme de branche suspendues ayant une extré-  suspended branch-shaped conductive layers having an mité connectée à une surface inférieure de la couche conductrice en forme de branche supérieure, la ou les couches conductrices en forme de  mite connected to a lower surface of the conductive layer in the form of an upper branch, the conductive layer or layers of tronc (26a, 26b), la ou les couches conductrices en forme de branche su-  trunk (26a, 26b), the conductive layer or layers in the form of a branch périeures (34a, 34b) et la ou les couches conductrices en forme de bran-  upper layers (34a, 34b) and the branch-like conductive layer (s) che suspendues (30a, 30b) définissant en combinaison une électrode de stockage pour le condensateur de type en arbre; (5) on forme une couche  suspended che (30a, 30b) defining in combination a storage electrode for the tree type capacitor; (5) forming a layer diélectrique (36a, 36b) sur des surfaces à nu de la couche ou des cou- ches conductrices en forme de tronc, de la couche ou des couches con-  dielectric (36a, 36b) on exposed surfaces of the trunk-like layer or conductive layers, the layer or layers ductrices en forme de branche supérieures et de la couche ou des cou-  upper branch-shaped ductrices and layer or layers ches conductrices en forme de branche suspendues; et (6) on forme sur la couche diélectrique (36a, 36b) une couche conductrice (38) qui est  conductive hanging branches; and (6) forming on the dielectric layer (36a, 36b) a conductive layer (38) which is destinée à constituer une électrode opposée du condensateur de stock-  intended to constitute an opposite electrode of the stock capacitor age de charge.charge age. 32. Procédé de fabrication d'un dispositif de mémoire à semi-  32. Method of manufacturing a semi-memory device conducteurs comprenant un substrat (10), un transistor de transfert ayant des régions de source/drain dans le substrat et un condensateur de type en arbre connecté électriquement à l'une des régions de source/drain (16a, 16b), caractérisé en ce qu'il comprend les étapes suivantes: (1) on  conductors comprising a substrate (10), a transfer transistor having source / drain regions in the substrate and a shaft type capacitor electrically connected to one of the source / drain regions (16a, 16b), characterized in that that it comprises the following stages: (1) on forme une première couche isolante (20) sur le substrat, la première cou-  forms a first insulating layer (20) on the substrate, the first layer che isolante recouvrant le transistor de transfert; (2) on forme au moins une couche conductrice en forme de tronc (26a, 26b) ayant un sommet et  insulating che covering the transfer transistor; (2) forming at least one conductive layer in the form of a trunk (26a, 26b) having an apex and ayant une extrémité inférieure connectée électriquement à la région pré-  having a lower end electrically connected to the pre-region citée parmi les régions de source/drain (16a, 16b), la couche conductrice  cited among the source / drain regions (16a, 16b), the conductive layer en forme de tronc s'étendant pratiquement verticalement à partir de l'ex-  in the form of a trunk extending practically vertically from the former trémité inférieure; (3) on forme au moins une couche conductrice en forme de branche supérieure (34a, 34b) connectée électriquement au sommet de la couche conductrice en forme de tronc (26a, 26b); (4) on forme au moins une couche conductrice en forme de branche suspendue (30a, 30b), ayant au moins un premier segment et un second segment, avec le second segment connecté au premier segment et faisant un angle par rapport à celui-ci, le premier segment ayant une extrémité connectée  lower extremity; (3) forming at least one conductive layer in the form of an upper branch (34a, 34b) electrically connected to the top of the conductive layer in the form of a trunk (26a, 26b); (4) forming at least one conductive layer in the form of a hanging branch (30a, 30b), having at least a first segment and a second segment, with the second segment connected to the first segment and at an angle with respect thereto , the first segment having a connected end à la surface inférieure de la couche conductrice en forme de branche su-  on the lower surface of the conductive layer in the form of a branch périeure (34a, 34b), la ou les couches conductrices en forme de tronc  upper layer (34a, 34b), the trunk-shaped conductive layer (s) (26a, 26b), la ou les couches conductrices en forme de branche supérieu-  (26a, 26b), the conductive layer or layers in the form of an upper branch res (34a, 34b) et la ou les couches conductrices en forme de branche suspendues (30a, 30b) définissant en combinaison une électrode de stockage pour le condensateur de type en arbre; (5) on forme une couche  res (34a, 34b) and the one or more suspended branch-shaped conductive layers (30a, 30b) defining in combination a storage electrode for the tree type capacitor; (5) forming a layer diélectrique (36a, 36b) sur des surfaces à nu de la couche ou des cou-  dielectric (36a, 36b) on bare surfaces of the layer or layers ches conductrices en forme de tronc, de la couche ou des couches con-  conductive trunk-shaped, layer or layers ductrices en forme de branche supérieures et de la couche ou des cou-  upper branch-shaped ductrices and layer or layers ches conductrices en forme de branche suspendues; et (6) on forme sur la couche diélectrique (36a, 36b) une couche conductrice (38) qui est destinée à constituer une électrode opposée du condensateur de stock-  conductive hanging branches; and (6) a conductive layer (38) is formed on the dielectric layer (36a, 36b) which is intended to constitute an opposite electrode of the stock capacitor. age de charge.charge age. 33. Procédé de fabrication d'un dispositif de mémoire à semi-  33. Method of manufacturing a semi-memory device conducteurs comprenant un substrat (10), un transistor de transfert ayant des régions de source/drain dans le substrat et un condensateur de type en arbre connecté électriquement à l'une des régions de source/drain (16a, 16b), caractérisé en ce qu'il comprend les étapes suivantes: (1) on  conductors comprising a substrate (10), a transfer transistor having source / drain regions in the substrate and a shaft type capacitor electrically connected to one of the source / drain regions (16a, 16b), characterized in that that it comprises the following stages: (1) on forme une première couche isolante (20) sur le substrat, la première cou-  forms a first insulating layer (20) on the substrate, the first layer che isolante recouvrant le transistor de transfert; (2) on forme au moins une couche conductrice en forme de tronc (26a, 26b) ayant un sommet et  insulating che covering the transfer transistor; (2) forming at least one conductive layer in the form of a trunk (26a, 26b) having an apex and ayant une extrémité inférieure connectée électriquement à la région pré-  having a lower end electrically connected to the pre-region citée parmi les régions de source/drain (16a, 16b), la couche conductrice  cited among the source / drain regions (16a, 16b), the conductive layer en forme de tronc s'étendant pratiquement verticalement à partir de l'ex-  in the form of a trunk extending practically vertically from the former trémité inférieure; (3) on forme au moins une couche conductrice en forme de branche supérieure (34a, 34b) connectée électriquement au sommet de la couche conductrice en forme de tronc (26a, 26b); (4) on forme au moins une couche conductrice en forme de branche suspendue (30a, 30b), comprenant un ensemble de segments connectés en série, ayant une extrémité connectée à une surface inférieure de la couche  lower extremity; (3) forming at least one conductive layer in the form of an upper branch (34a, 34b) electrically connected to the top of the conductive layer in the form of a trunk (26a, 26b); (4) forming at least one conductive layer in the form of a hanging branch (30a, 30b), comprising a set of segments connected in series, having one end connected to a lower surface of the layer conductrice en forme de branche supérieure (34a, 34b), la ou les cou-  conductive in the form of an upper branch (34a, 34b), the ches conductrices en forme de tronc (26a, 26b), la ou les couches con-  conductive trunk-shaped ches (26a, 26b), the layer or layers ductrices en forme de branche supérieures (34a, 34b) et la ou les cou-  upper branch-shaped ductrices (34a, 34b) and the one or more ches conductrices en forme de branche suspendues (30a, 30b) définis-  conductive ch-shaped hanging branches (30a, 30b) defined- sant en combinaison une électrode de stockage pour le condensateur de type en arbre; (5) on forme une couche diélectrique (36a, 36b) sur des surfaces à nu de la couche ou des couches conductrices en forme de tronc, de la couche ou des couches conductrices en forme de branche supérieures et de la couche ou des couches conductrices en forme de branche suspendues; et (6) on forme sur la couche diélectrique (36a,  sant in combination a storage electrode for the tree type capacitor; (5) a dielectric layer (36a, 36b) is formed on bare surfaces of the trunk-shaped conductive layer or layers, of the upper branch-shaped conductive layer or layers and of the conductive layer or layers in the form of hanging branches; and (6) forming on the dielectric layer (36a, 36b) une couche conductrice (38) qui est destinée à constituer une élec-  36b) a conductive layer (38) which is intended to constitute an electro trode opposée du condensateur de stockage de charge.  opposite trode of the charge storage capacitor. * 34. Procédé de fabrication d'un dispositif de mémoire à semi-* 34. Method of manufacturing a semi-memory device conducteurs comprenant un substrat (10), un transistor de transfert ayant des régions de source/drain dans le substrat et un condensateur de type en arbre connecté électriquement à l'une des régions de source/drain (16a, 16b), caractérisé en ce qu'il comprend les étapes suivantes: (1) on  conductors comprising a substrate (10), a transfer transistor having source / drain regions in the substrate and a shaft type capacitor electrically connected to one of the source / drain regions (16a, 16b), characterized in that that it comprises the following stages: (1) on forme une couche isolante (98) sur le substrat, la couche isolante recou-  forms an insulating layer (98) on the substrate, the insulating layer vrant le transistor de transfert; (2) on forme au moins une couche con-  on the transfer transistor; (2) at least one layer is formed ductrice en forme de tronc (104c, 104d) ayant un sommet et ayant une extrémité inférieure connectée électriquement à la région précitée parmi les régions de source/drain (16a, 16b), la couche conductrice en forme de tronc (104c, 104d) s'étendant pratiquement verticalement à partir de l'extrémité inférieure; (3) on forme au moins une couche conductrice en forme de branche supérieure (114a, 144b) connectée électriquement au sommet de la couche conductrice en forme de tronc (104c, 104d); et (4)  trunk-shaped conductor (104c, 104d) having an apex and having a lower end electrically connected to the aforementioned region among the source / drain regions (16a, 16b), the trunk-shaped conductive layer (104c, 104d) s 'extending substantially vertically from the lower end; (3) forming at least one conductive layer in the form of an upper branch (114a, 144b) electrically connected to the top of the conductive layer in the form of a trunk (104c, 104d); and (4) on forme au moins une couche conductrice en forme de branche suspen-  at least one conductive layer in the form of a hanging branch is formed due (110a, 110b), ayant au moins un premier segment, un second seg-  due (110a, 110b), having at least a first segment, a second seg- ment et un troisième segment, avec le second segment connecté au pre-  ment and a third segment, with the second segment connected to the first mier segment et faisant un angle par rapport à celui-ci, avec le troisième segment connecté au second segment et faisant un angle par rapport à  mier segment and making an angle to it, with the third segment connected to the second segment and making an angle to celui-ci, et avec une extrémité du premier segment connectée à une sur-  this one, and with one end of the first segment connected to a sur- face inférieure de la couche conductrice en forme de branche supérieure (114a, 114b), la ou les couches conductrices en forme de tronc (104c, 104d), la ou les couches conductrices en forme de branche supérieures (114a, 114b) et la ou les couches conductrices en forme de branche suspendues (110a, 110Ob) définissant en combinaison une électrode de stockage pour le condensateur de type en arbre; (5) on forme une couche  underside of the upper branch-shaped conductive layer (114a, 114b), the trunk-shaped conductive layer (s) (104c, 104d), the upper branch-shaped conductive layer (s) (114a, 114b) and the or the suspended branch-shaped conductive layers (110a, 110Ob) defining in combination a storage electrode for the tree type capacitor; (5) forming a layer diélectrique (36a, 36b) sur des surfaces à nu de la couche ou des cou-  dielectric (36a, 36b) on bare surfaces of the layer or layers ches conductrices en forme de tronc, de la couche ou des couches con-  conductive trunk-shaped, layer or layers ductrices en forme de branche supérieures et de la couche ou des cou-  upper branch-shaped ductrices and layer or layers ches conductrices en forme de branche suspendues; et (6) on forme sur la couche diélectrique (36a, 36b) une couche conductrice (38) qui est  conductive hanging branches; and (6) forming on the dielectric layer (36a, 36b) a conductive layer (38) which is destinée à constituer une électrode opposée du condensateur de stock-  intended to constitute an opposite electrode of the stock capacitor age de charge.charge age.