DE19720194A1 - Manufacturing semiconductor memory device with capacitor, for DRAM - Google Patents

Abstract

The method involves (1) forming on a substrate a first insulator, overlaying a transfer transistor; (2) forming a pillar conductive layer, passing at least the first insulator, electrically coupled with one of the drain and source region of the transfer transistor; (3) on the pillar conductive layer surface and the first insulator, forming a first conductive layer; (4) removing the first conductive layer part located above the pillar conductive layer; (5) forming a second conductive layer, electrically coupled to the pillar conductive layer, and the first conductive layer; (6) patterning the first and second conductive layer to form a storage electrode of the storage capacitor, in which the storage electrode includes the first and second conductive layer, and pillar conductive layer; (7) on exposed surface of the first and second conductive layer, forming a dielectric layer; (8) on surface of the dielectric, forming a third conductive layer to constitute one opposed electrode of the storage capacitor.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung, nach dem Oberbegriff des Anspruches 1 bzw. 14 bzw. 27 bzw. 37 bzw. 43 bzw. 49 bzw. 50 bzw. 51 bzw. 52. Insbesondere betrifft die vorlie­ gende Erfindung den Aufbau eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM = dynamic random access memory) bzw. einer Zelle hiervon, welche im wesentlichen aus einem Übertragungstransistor und einem Ladungsspeicherkondensator aufgebaut ist.The invention relates to a method for manufacturing a semiconductor memory device, according to the preamble of claim 1 or 14 or 27 or 37 or 43 or 49 or 50 or 51 or 52. In particular, the present ing invention with the construction of a dynamic memory Random access (DRAM = dynamic random access memory) or a cell thereof, which essentially consists of a Transfer transistor and a charge storage capacitor is constructed.

Fig. 13 ist ein Schaltkreisdiagramm einer Speicherzelle für eine DRAM-Vorrichtung. Wie in der Zeichnung darge­ stellt, besteht die DRAM-Zelle im wesentlichen aus einem Übertragungstransistor T und einem Ladungsspeicherkondensa­ tor C. Eine Source des Übertragungstransistor T ist mit ei­ ner entsprechenden Bitleitung BL verbunden und ein Drain hiervon ist mit einer Speicherelektrode 6 des Ladungsspei­ cherkondensators C verbunden. Ein Gate des Übertragungs­ transistors T ist mit einer entsprechenden Wortleitung WL verbunden. Eine gegenüberliegende Elektrode oder Gegenelek­ trode 8 des Kondensators C ist mit einer Konstant-Energie­ versorgung verbunden. Zwischen der Speicherelektrode 6 und der Gegenelektrode 8 ist ein dielektrischer Film 7 angeord­ net. Fig. 13 is a circuit diagram of a memory cell for a DRAM device. As shown in the drawing, the DRAM cell consists essentially of a transfer transistor T and a charge storage capacitor C. A source of the transfer transistor T is connected to a corresponding bit line BL and a drain thereof is connected to a storage electrode 6 of the charge storage capacitor C. connected. A gate of the transmission transistor T is connected to a corresponding word line WL. An opposite electrode or counter electrode 8 of the capacitor C is connected to a constant energy supply. A dielectric film 7 is arranged between the storage electrode 6 and the counter electrode 8 .

Bei einem DRAM-Herstellungsprozeß wird für ein übliches DRAM hauptsächlich ein zweidimensionaler Kondensator (Planartyp-Kondensator genannt) mit einer Speicherkapazität von unter 1 Mb (Megabit) verwendet. Im Falle eines DRAM mit einer Speicherzelle, die einen Planartyp-Kondensator ver­ wendet, werden elektrische Ladungen auf der Hauptoberfläche eines Halbleitersubstrates gespeichert, so daß die Haupt­ oberfläche einen großen Flächenbereich haben muß. Diese Art von Speicherzelle ist somit nicht für ein DRAM geeignet, das einen hohen Integrationsgrad hat. Für ein höher inte­ griertes DRAM, beispielsweise ein DRAM mit mehr als 4M Bits Speicherkapazität, wurde daher ein dreidimensionaler Kon­ densator, Stapeltyp oder Grabentyp genannt, eingeführt.In a DRAM manufacturing process, for a common one DRAM mainly a two-dimensional capacitor (Called planar type capacitor) with a storage capacity of less than 1 Mb (megabits) is used. In the case of a DRAM with a memory cell that ver a planar type capacitor turns, electric charges are on the main surface of a semiconductor substrate, so that the main surface must have a large area. This kind memory cell is therefore not suitable for a DRAM,  that has a high degree of integration. For a higher inte free DRAM, for example a DRAM with more than 4M bits Storage capacity, was therefore a three-dimensional Kon capacitor, called stack type or trench type.

Bei den Kondensatoren des Stapel- oder Grabentyps ist es möglich geworden, in einem gleichen oder ähnlichen Volu­ men höhere Speicherkapazität zu erhalten. Um jedoch eine Halbleitervorrichtung mit einer noch höheren Integrations­ rate zu erzielen, beispielsweise einen VLSI-Schaltkreis (very-large-scale integration) mit einer Kapazität von 64 Megabit, ist ein Kondensator mit einer einfachen dreidimen­ sionalen Struktur, also beispielsweise vom Stapeltyp oder Grabentyp unzureichend.For stack or trench type capacitors it has become possible in the same or similar volu to get higher storage capacity. However, around one Semiconductor device with an even higher integration rate, for example a VLSI circuit (very-large-scale integration) with a capacity of 64 Megabit, is a capacitor with a simple three dimensions sional structure, for example of the stack type or Inadequate trench type.

Eine Lösung zur Verbesserung der Kapazität eines Kon­ densators ist die Verwendung eines sogenannten Stapelkon­ densators des Flossentyps, wie er von Ema et al. in "3-Di­ mensional Stacked Capacitor Cell for 16M and 64M DRAMs", International Electron Devices Meeting, Seiten 592 bis 595, Dezember 1988 vorgeschlagen wird. Dieser Stapelkondensator des Flossentyps umfaßt Elektroden und dielektrische Filme, welche sich in einer Flossenform in einer Mehrzahl von übereinandergestapelten Schichten erstrecken. DRAMs mit Stapelkondensatoren des Flossentyps sind auch in den US-PS 5,071,783; 5,126,810; 5,196,365; und 5,206,787 offen­ bart.A solution to improve the capacity of a con is the use of a so-called stacking con fin-type capacitors as described by Ema et al. in "3-Di Dimensional Stacked Capacitor Cell for 16M and 64M DRAMs ", International Electron Devices Meeting, pages 592 to 595, December 1988 is proposed. This stack capacitor the fin type includes electrodes and dielectric films, which is in a fin shape in a plurality of extend stacked layers. DRAMs with Stack capacitors of the fin type are also in the US PS 5,071,783; 5,126,810; 5,196,365; and 5,206,787 beard.

Ein anderer Lösungsansatz zur Verbesserung der Kapazi­ tät eines Kondensators ist die Verwendung eines sogenannten Stapelkondensators des Zylindertyps, wie er von Wakamiya et al. in "Novel Stacked Capacitor Cell for 64-Mb DRAM" 1989 Symposium on VLSI Technology Digest of Technical Papers, Seiten 69 bis 70 vorgeschlagen wurde. Dieser Stapelkonden­ sator des Zylindertyps umfaßt Elektroden und dielektrische Filme, welche sich in zylindrischer Form erstrecken, um die Oberflächenbereiche der Elektroden zu erhöhen. Ein DRAM mit einem Stapelkondensator des Zylindertyps ist in der US-PS 5,077,688 offenbart.Another approach to improve capacity A capacitor is the use of a so-called Cylinder type stacked capacitor as described by Wakamiya et al. in "Novel Stacked Capacitor Cell for 64-Mb DRAM" 1989 Symposium on VLSI Technology Digest of Technical Papers, Pages 69 to 70 has been proposed. This stacked condensate Cylinder-type sensors include electrodes and dielectric Films that extend in a cylindrical shape around the To increase surface areas of the electrodes. A DRAM with  a stacked capacitor of the cylinder type is in US-PS 5,077,688.

Mit dem Trend in Richtung erhöhter Integrationsdichte muß die Größe einer DRAM-Zelle in einer Ebene (die Fläche, welche eine Ebene einnimmt) weiter verringert werden. All­ gemein gesagt, eine Verringerung der Größe der Zelle führt zu einer Verringerung in der Ladungsspeicherkapazität (Kapazität). Wenn weiterhin die Kapazität verringert wird, steigt die Wahrscheinlichkeit von Fehlern aufgrund einfal­ lender α-Strahlen an. Von daher besteht nach wie vor eine Notwendigkeit, eine neue Struktur des Speicherkondensators auszulegen, mit welcher gleiche Kapazität, jedoch ein ge­ ringerer Flächenbedarf in einer Ebene möglich ist, sowie ein Bedarf nach einem geeigneten Verfahren zur Herstellung einer derartigen Struktur.With the trend towards increased integration density the size of a DRAM cell in one plane (the area, which occupies a level) can be further reduced. All Generally speaking, a reduction in the size of the cell results to a decrease in charge storage capacity (Capacity). If capacity continues to decrease, the likelihood of errors increases due to lender α rays. Therefore, there is still one Need a new structure of the storage capacitor to interpret with the same capacity, but a ge less space is possible on one level, as well a need for a suitable manufacturing process such a structure.

Es ist von daher Aufgabe der Erfindung, ein Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung zu schaffen, wobei die Halbleiter-Speichervorrichtung einen Kondensator des Baumtyps aufweist und wobei das Verfahren so ausgewählt ist, daß dieser Kondensator eine vergrößerte Oberfläche für die Ladungsspeicherung hat.It is therefore an object of the invention to provide a method to manufacture a semiconductor memory device create, wherein the semiconductor memory device Has tree type capacitor and wherein the method is selected so that this capacitor is enlarged Has surface for charge storage.

Die Lösung dieser Aufgabe erfolgt erfindungsgemäß durch die im Anspruch 1 bzw. 14 bzw. 27 bzw. 37 bzw. 43 bzw. 49 bzw. 50 bzw. 51 bzw. 52 angegebenen Merkmale.This object is achieved according to the invention by those in claim 1 or 14 or 27 or 37 or 43 or 49 or 50 or 51 or 52 specified characteristics.

Eine mit dem erfindungsgemäßen Verfahren hergestellte Halbleiter-Speichervorrichtung weist allgemein gesagt einen Kondensator des Baumtyps mit vergrößerter Oberfläche zur zuverlässigen Speicherung von elektrischen Ladungen ent­ sprechend von Daten auf. Der Kondensator des Baumtyps um­ faßt eine Speicherelektrode bestehend aus einer stammarti­ gen leitfähigen Schicht und einer oder mehreren zweigarti­ gen leitfähigen Schichten. Die stammartige leitfähige Schicht ist elektrisch mit einer der Source-/Drainregionen des Übertragungstransistors in der Halbleiter-Speichervor­ richtung verbunden und steht im wesentlichen aufrecht. Die zweigartige leitfähige Schicht ist mit einem Ende mit der stammartigen leitfähigen Schicht verbunden und kann durch das erfindungsgemäße Verfahren in unterschiedlichsten Form­ gebungen ausgelegt werden, welche es ermöglichen, daß die zweigartige leitfähige Schicht eine vergrößerte Oberfläche hat. Über freiliegende Oberflächen der stammartigen leitfä­ higen Schicht und der zweigartigen leitfähigen Schicht wird eine dielektrische Schicht ausgebildet, und eine abdecken­ de leitfähige Schicht wird über der dielektrischen Schicht ausgebildet, welche dann als Gegenelektrode den Kondensator des Baumtyps dient.A manufactured with the inventive method Semiconductor memory device generally has one Tree-type capacitor with enlarged surface for reliable storage of electrical charges ent speaking of data. The condenser of the tree type around holds a storage electrode consisting of a stem art gene conductive layer and one or more two-part against conductive layers. The stem-like conductive Layer is electrical with one of the source / drain regions  of the transfer transistor in the semiconductor memory direction connected and is essentially upright. The branch-like conductive layer is at one end with the stem-like conductive layer connected and can by the method according to the invention in various forms conditions that allow the branch-like conductive layer an enlarged surface Has. Over exposed surfaces of the stem-like leitfä layer and the branch-like conductive layer formed a dielectric layer, and cover one de conductive layer is over the dielectric Layer formed, which then as the counter electrode Tree-type capacitor is used.

Beim Verfahren gemäß der vorliegenden Erfindung zur Herstellung einer Halbleiter-Speichervorrichtung wird ein Substrat bereitgestellt, wobei ein Übertragungstransistor mit Source-/Drainregionen in dem Substrat vorhanden ist und wobei ein Kondensator des Baumtyps elektrisch mit einer der Source-/Drainregionen verbunden ist. Eine isolierende Schicht, welche den Übertragungstransistor abdeckt, wird über dem Substrat ausgebildet. Eine stammartige leitfähige Schicht wird so ausgebildet, daß sie die isolierende Schicht durchtritt und elektrisch mit einer der Source-/Drain­ regionen verbunden werden kann. Über der stammartigen leitfähigen Schicht wird eine leitfähige Schicht ausgebil­ det. Eine weitere leitfähige Schicht, die elektrisch mit der stammartigen leitfähigen Schicht und der ersten leitfä­ higen Schicht verbunden ist wird danach ausgebildet. Ausge­ wählte Teile der ersten und zweiten leitfähigen Schichten werden weggeätzt, um zweigartige leitfähige Schichten zu bilden, so daß die stammartige leitfähige Schicht und die zweigartigen leitfähigen Schichten in Kombination eine Speicherelektrode für den Kondensator des Baumtyps bilden. Über freiliegende Oberflächen der zweigartigen leitfähigen Schichten wird eine dielektrische Schicht ausgebildet und eine nochmalige leitfähige Schicht wird über der dielektri­ schen Schicht ausgebildet, um als Gegenelektrode für den Ladungsspeicherkondensator zu dienen.In the method according to the present invention for Manufacturing a semiconductor memory device is one Substrate provided, wherein a transfer transistor with source / drain regions in the substrate and wherein a tree type capacitor is electrically connected to one of the Source / drain regions is connected. An isolating one Layer that covers the transmission transistor formed over the substrate. A stem-like conductive Layer is formed so that it is the insulating Layer penetrates and electrically with one of the source / drain regions can be connected. Over the stem-like conductive layer, a conductive layer is formed det. Another conductive layer that is electrical with the stem-like conductive layer and the first conductive layer is then formed. Except chose parts of the first and second conductive layers are etched away to form branch-like conductive layers form so that the stem-like conductive layer and the branch-like conductive layers in combination one Form the storage electrode for the capacitor of the tree type. Over exposed surfaces of the branch-like conductive A dielectric layer is formed and layers another conductive layer is placed over the dielectri  rule layer formed to act as a counter electrode for the Charge storage capacitor to serve.

Beim Verfahren zur Herstellung einer Ausführungsform einer Halbleiter-Speichervorrichtung wird eine erste iso­ lierende Schicht über dem Substrat ausgebildet, die den Übertragungstransistor abdeckt. Danach wird wenigstens eine stammartige leitfähige Schicht über der ersten isolierenden Schicht ausgebildet, so daß die stammartige leitfähige Schicht die erste isolierende Schicht durchtritt und in elektrischen Kontakt mit einer der Source-/Drainregionen gelangt. Nachfolgend wird eine erste leitfähige Schicht über der stammartigen leitfähigen Schicht und der ersten isolierenden Schicht ausgebildet. Ausgewählte Teile der er­ sten leitfähigen Schicht, die oberhalb der stammartigen leitfähigen Schicht liegen, werden dann entfernt. Eine zweite leitfähige Schicht, die elektrisch mit der stammar­ tigen leitfähigen Schicht und der ersten leitfähigen Schicht in Verbindung steht wird danach ausgebildet. Ausge­ wählte Teile der ersten und zweiten leitfähigen Schichten werden weggeätzt, um hieraus die zweigartigen leitfähigen Schichten zu bilden, so daß die stammartige leitfähige Schicht und die zweigartigen leitfähigen Schichten in Kom­ bination eine Speicherelektrode für den Kondensator des Baumtyps bilden. Freiliegende Oberflächen der zweigartigen leitfähigen Schichten werden mit einer dielektrischen Schicht abgedeckt und eine dritte leitfähige Schicht wird über dieser dielektrischen Schicht ausgebildet, um als Ge­ genelektrode für den Ladungsspeicherkondensator zu dienen.In the method of manufacturing an embodiment a semiconductor memory device, a first iso layer formed over the substrate, which the Transmission transistor covers. Then at least one stem-like conductive layer over the first insulating Layer formed so that the stem-like conductive Layer passes through the first insulating layer and in electrical contact with one of the source / drain regions reached. Below is a first conductive layer over the stem-like conductive layer and the first insulating layer formed. Selected parts of the most conductive layer above the stem-like conductive layer are then removed. A second conductive layer that is electrical with the stem term conductive layer and the first conductive Layer connected is then trained. Except chose parts of the first and second conductive layers are etched away to make the branch-like conductive Form layers so that the stem-like conductive Layer and the branch-like conductive layers in com bination a storage electrode for the capacitor of the Form tree types. Exposed surfaces of the branch-like conductive layers are covered with a dielectric Layer covered and a third conductive layer is formed over this dielectric layer to be called Ge Serve gene electrode for the charge storage capacitor.

Weitere Einzelheiten, Aspekte und Vorteile der vorlie­ genden Erfindung ergeben sich aus der nachfolgenden Be­ schreibung von Ausführungsformen anhand der Zeichnung.Further details, aspects and advantages of this ing invention emerge from the following Be Description of embodiments based on the drawing.

Es zeigt: It shows:  

Fig. 1A bis 1G Querschnittsdarstellungen zur Veran­ schaulichung der Herstellungsschritte bei einem Verfahren gemäß einer ersten Ausführungsform der vorliegenden Erfin­ dung zur Herstellung eines Kondensators des Baumtyps; Figs. 1A to 1G are sectional views for Veran schaulichung of the manufacturing steps in a method according to a first embodiment of the present OF INVENTION thereof for producing a capacitor of the tree type;

Fig. 2A bis 2D Querschnittsdarstellungen zur Veran­ schaulichung der Herstellungsschritte bei einem Verfahren gemäß einer zweiten Ausführungsform der vorliegenden Erfin­ dung zur Herstellung eines Kondensators des Baumtyps; Figs. 2A to 2D are cross-sectional views for Veran schaulichung of the manufacturing steps in a method according to a second embodiment of the present OF INVENTION thereof for producing a capacitor of the tree type;

Fig. 3A bis 3C Querschnittsdarstellungen zur Veran­ schaulichung der Herstellungsschritte bei einem Verfahren gemäß einer dritten Ausführungsform der vorliegenden Erfin­ dung zur Herstellung eines Kondensators des Baumtyps; Figs. 3A to 3C are cross-sectional views for Veran schaulichung of the manufacturing steps in a method according to a third embodiment of the present OF INVENTION thereof for producing a capacitor of the tree type;

Fig. 4A bis 4C Querschnittsdarstellungen zur Veran­ schaulichung der Herstellungsschritte bei einem Verfahren gemäß einer vierten Ausführungsform der vorliegenden Erfin­ dung zur Herstellung eines Kondensators des Baumtyps; FIGS. 4A to 4C are cross-sectional views for Veran schaulichung of the manufacturing steps in a method according to a fourth embodiment of the present OF INVENTION thereof for producing a capacitor of the tree type;

Fig. 5A bis 5D Querschnittsdarstellungen zur Veran­ schaulichung der Herstellungsschritte bei einem Verfahren gemäß einer fünften Ausführungsform der vorliegenden Erfin­ dung zur Herstellung eines Kondensators des Baumtyps; FIGS. 5A to 5D are sectional views for Veran schaulichung of the manufacturing steps in a method according to a fifth embodiment of the present OF INVENTION thereof for producing a capacitor of the tree type;

Fig. 6A bis 6E Querschnittsdarstellungen zur Veran­ schaulichung der Herstellungsschritte bei einem Verfahren gemäß einer sechsten Ausführungsform der vorliegenden Er­ findung mit einem Kondensator des Baumtyps; FIGS. 6A to 6E are cross-sectional views for Veran schaulichung of the manufacturing steps in a method according to a sixth embodiment of the present invention to a capacitor of the tree type;

Fig. 7A bis 7E Querschnittsdarstellungen zur Veran­ schaulichung der Herstellungsschritte bei einem Verfahren gemäß einer siebten Ausführungsform der vorliegenden Erfin­ dung zur Herstellung eines Kondensators des Baumtyps; FIGS. 7A to 7E are sectional views for Veran schaulichung of the manufacturing steps in a method according to a seventh embodiment of the present OF INVENTION thereof for producing a capacitor of the tree type;

Fig. 8A und 8B Querschnittsdarstellungen zur Veran­ schaulichung der Herstellungsschritte bei einem Verfahren gemäß einer achten Ausführungsform der vorliegenden Erfin­ dung zur Herstellung eines Kondensators des Baumtyps; Figs. 8A and 8B are cross-sectional views for Veran schaulichung of the manufacturing steps in a method according to an eighth embodiment of the present OF INVENTION thereof for producing a capacitor of the tree type;

Fig. 9A bis 9E Querschnittsdarstellungen zur Veran­ schaulichung der Herstellungsschritte bei einem Verfahren gemäß einer neunten Ausführungsform der vorliegenden Erfin­ dung zur Herstellung eines Kondensators des Baumtyps; FIG. 9A to 9E are sectional views for Veran of the manufacturing steps in a method according schaulichung thereof for producing a capacitor of the tree type of a ninth embodiment of the present OF INVENTION;

Fig. 10A bis 10B Querschnittsdarstellungen zur Veran­ schaulichung der Herstellungsschritte bei einem Verfahren gemäß einer zehnten Ausführungsform der vorliegenden Erfin­ dung zur Herstellung eines Kondensators des Baumtyps; Figs. 10A to 10B are cross-sectional views for Veran schaulichung of the manufacturing steps in a method according to a tenth embodiment of the present OF INVENTION thereof for producing a capacitor of the tree type;

Fig. 11A bis 11C Querschnittsdarstellungen zur Veran­ schaulichung der Herstellungsschritte bei einem Verfahren gemäß einer elften Ausführungsform der vorliegenden Erfin­ dung zur Herstellung eines Kondensators des Baumtyps; Figs. 11A to 11C are cross-sectional views for Veran schaulichung of the manufacturing steps in a method according to an eleventh embodiment of the present OF INVENTION thereof for producing a capacitor of the tree type;

Fig. 12A und 12B Querschnittsdarstellungen zur Veran­ schaulichung der Herstellungsschritte bei einem Verfahren gemäß einer zwölften Ausführungsform der vorliegenden Er­ findung zur Herstellung eines Kondensators des Baumtyps; und FIG. 12A and 12B are sectional views for Veran schaulichung of the manufacturing steps in a method according to a twelfth embodiment of the present invention for manufacturing a capacitor of the tree type; and

Fig. 13 schematisch den Schaltkreisaufbau einer Spei­ cherzelle für eine DRAM-Vorrichtung. Fig. 13 shows schematically the circuit configuration of a SpeI cherzelle for a DRAM device.

Unter Bezugnahme auf die Fig. 1A bis 1G erfolgt nachfolgend eine Beschreibung einer ersten Ausführungsform eines erfindungsgemäßen Verfahrens zur Herstellung einer Halbleiter-Speichervorrichtung mit einem Ladungsspeicher­ kondensator des Baumtyps.Referring to FIGS. 1A to 1G, description will be given below of a first embodiment of an inventive method for manufacturing a semiconductor memory device having a charge storage capacitor of the tree type.

Gemäß Fig. 1A wird eine Oberfläche eines Silizium­ substrates 10 durch ein LOCOS-Verfahren (local oxidation of silicon) thermisch oxidiert und hierdurch wird ein Feldoxi­ dationsfilm 12 mit einer Dicke von beispielsweise ungefähr 3000 Å ausgebildet. Nachfolgend wird ein Gateoxidationsfilm 14 mit einer Dicke von beispielsweise ungefähr 150 Å da­ durch ausgebildet, daß das Siliziumsubstrat 10 wieder dem thermischen Oxidationsprozeß unterworfen wird. Nachfolgend wird ein Polysiliziumfilm mit einer Dicke von beispielswei­ se ungefähr 2000 Å auf der gesamten Oberfläche des Silizi­ umsubstrates 10 durch chemische Dampfabscheidung (CVD) oder chemische Niederdruck-Dampfabscheidung (LPCVD) abgeschie­ den. Um einen Polysiliziumfilm mit geringem Widerstand zu erhalten, werden geeignete Verunreinigungen, beispielsweise Phosphorionen in den Polysiliziumfilm eindiffundiert. Be­ vorzugt wird eine Schicht aus einem hochschmelzenden Metall über dem Polysiliziumfilm abgeschieden, wonach ein Temper­ prozeß durchgeführt wird, um Polycid (engl. polycide) zu bilden, so daß der Filmwiderstand weiter abgesenkt wird. Das hochschmelzende oder schwerschmelzende Metall kann Wolfram sein und seine Dicke beträgt beispielsweise unge­ fähr 2000 Å. Nachfolgend wird das Polycid einem Musterer­ zeugungs- oder Musterungsprozeß unterworfen, um Gateelek­ troden (oder Wortleitungen) WL1 bis WL4 zu bilden, wie in Fig. 1A gezeigt. Nachfolgend werden beispielsweise Arsen- Ionen in das Siliziumsubstrat 10 mit einer Energie von unge­ fähr 70 KeV eindiffundiert, um eine Verunreinigungskonzen­ tration von ungefähr 1 × 10¹⁵ Atome/cm² zu erhalten. Hierbei werden die Wortleitungen WL1 bis WL4 als Maskenfilme ver­ wendet. Als Ergebnis werden Drainregionen 16a und 16b und Sourceregionen 18a und 18b in dem Siliziumsubstrat 10 aus­ gebildet.Referring to FIG. 1A, a surface of a silicon substrate 10 is thermally oxidized by a LOCOS method (local oxidation of silicon), and thereby a Feldoxi 12 is formed with a thickness of, for example, about 3000 Å dationsfilm. Subsequently, a gate oxidation film 14 having a thickness of, for example, about 150 Å is formed by subjecting the silicon substrate 10 to the thermal oxidation process again. Subsequently, a polysilicon film having a thickness of about 2000 Å, for example, is deposited on the entire surface of the silicon substrate 10 by chemical vapor deposition (CVD) or low pressure chemical vapor deposition (LPCVD). In order to obtain a polysilicon film with low resistance, suitable impurities, for example phosphorus ions, are diffused into the polysilicon film. A layer of a high-melting metal is preferably deposited over the polysilicon film, after which an annealing process is carried out to form polycide, so that the film resistance is further reduced. The refractory or refractory metal can be tungsten and its thickness is about 2000 Å, for example. Subsequently, the polycide is subjected to a patterning or patterning process to form gate electrodes (or word lines) WL1 to WL4, as shown in Fig. 1A. Subsequently, for example, arsenic ions are diffused into the silicon substrate 10 with an energy of approximately 70 KeV in order to obtain an impurity concentration of approximately 1 × 10¹⁵ atoms / cm². Here, the word lines WL1 to WL4 are used as mask films. As a result, drain regions 16 a and 16 b and source regions 18 a and 18 b are formed in the silicon substrate 10 .

Gemäß Fig. 1B wird nachfolgend ein CVD-Verfahren verwen­ det, um eine einebnende oder egalisierende isolierende Schicht 20 aus beispielsweise Borphosphorsilikatglas (BPSG) mit einer Dicke von beispielsweise ungefähr 7000 Å abzu­ scheiden. Dann wird das gleiche Verfahren verwendet, um ei­ ne Ätzschutzschicht 22 auszubilden, welche beispielsweise eine Siliziumnitridschicht sein kann mit einer Dicke von beispielsweise ungefähr 1000 Å. Danach werden herkömmliche Photolithographie und Ätzvorgänge verwendet, um ausge­ wählte Teile der Ätzschutzschicht 22 und der isolierenden Schicht 20 zu definieren und wegzuätzen, um Speicherelek­ troden-Kontaktlöcher 24a und 24b zu bilden, welche sich von der oberen Oberfläche der Ätzschutzschicht 22 zur Oberflä­ che der Drainregionen 16a und 16b erstrecken. Nachfolgend wird eine dicke Polysiliziumschicht über dem Wafer mit ei­ ner Dicke von beispielsweise 7000 Å abgeschieden. Die dicke Polysiliziumschicht kann weiterhin mit Verunreinigungen versehen werden, beispielsweise Arsenionen, um ihre Leitfä­ higkeit zu erhöhen. Danach werden herkömmliche Photolitho­ graphie- und Ätzprozesse an der dicken Polysiliziumschicht durchgeführt, um Polysiliziumsäulen 26a und 26b zu definie­ ren und auszubilden, welche sich von der Oberfläche der Drainregionen 16a und 16b durch die Speicherelektroden-Kon­ taktlöcher 24a und 24b nach oben erstrecken. Ebenfalls als Ergebnis hiervon wird eine Ausnehmung 25 zwischen den bei­ den Polysiliziumsäulen 26a und 26b definiert. Die Polysili­ ziumsäulen 26a und 26b werden als stammartige leitfähige Schichten in den Speicherelektroden für den Kondensator des Baumtyps gemäß der Erfindung verwendet.According to FIG. 1B, a CVD method is hereinafter det USAGE be eliminated by a leveling or leveling insulating layer 20 of, for example, borophosphosilicate glass (BPSG) with a thickness of, for example, ERS about 7000 Å. The same method is then used to form an anti-etch layer 22 , which may be, for example, a silicon nitride layer with a thickness of, for example, approximately 1000 Å. Thereafter, conventional photolithography and etching processes are used to define selected parts of the protective layer 22 and the insulating layer 20 and etch away to form electrode contact holes 24 a and 24 b, which surface from the upper surface of the protective layer 22 to the surface the drain regions 16 a and 16 b extend. Subsequently, a thick polysilicon layer is deposited over the wafer with a thickness of, for example, 7000 Å. The thick polysilicon layer can also be provided with impurities, for example arsenic ions, in order to increase its conductivity. Thereafter, conventional photolithography and etching processes are carried out on the thick polysilicon layer in order to define and form polysilicon columns 26 a and 26 b, which are contact holes 24 a and 24 b from the surface of the drain regions 16 a and 16 b extend upwards. Also as a result of this, a recess 25 is defined between the polysilicon columns 26 a and 26 b. The Polysili ziumsäulen 26 a and 26 b are used as stem-like conductive layers in the storage electrodes for the capacitor of the tree type according to the invention.

Gemäß Fig. 1C wird in einem nachfolgenden Schritt ein CVD-Verfahren wiederholt angewendet, um aufeinanderfolgend eine erste isolierende Schicht 26, eine Polysiliziumschicht 30 sowie eine zweite isolierende Schicht 32 über dem Wafer auszubilden. Die ersten und zweiten isolierenden Schichten 28 und 32 sind bevorzugt Siliziumoxidschichten. Die erste isolierende Schicht 28 und die Polysiliziumschicht 30 wer­ den jeweils mit einer Dicke von ungefähr beispielsweise 1000 Å abgeschieden. Die zweite Isolierschicht 32 sollte im Minimum so dick sein, daß die Ausnehmung 25 zwischen den beiden Polysiliziumsäulen 26a und 26b aufgefüllt wird, was in dieser Ausführungsform ungefähr 7000 Å beträgt. Weiter­ hin kann die Polysiliziumschicht 30 mit Verunreinigungen, beispielsweise Arsenionen versehen werden, um ihre Leitfä­ higkeit zu erhöhen. Referring to FIG. 1C to successively a first insulating layer 26, a polysilicon layer 30 and a second insulating layer 32 to form above the wafer is applied in a subsequent step, a CVD process repeated. The first and second insulating layers 28 and 32 are preferably silicon oxide layers. The first insulating layer 28 and the polysilicon layer 30 are each deposited with a thickness of approximately 1000 Å, for example. The second insulating layer 32 should at least be so thick that the recess 25 between the two polysilicon columns 26 a and 26 b is filled, which in this embodiment is approximately 7000 Å. Furthermore, the polysilicon layer 30 can be provided with impurities, for example arsenic ions, in order to increase its conductivity.

Gemäß Fig. 1D wird in einem nachfolgenden Schritt ein chemisch/mechanischer Poliervorgang (CMP) an der Oberfläche des Wafers von Fig. 1C durchgeführt, um einen oberen Teil der Polysiliziumsäulen 26a und 26b wegzupolieren.According to FIG. 1D, a chemical / mechanical polishing process (CMP) is carried out on the surface of the wafer from FIG. 1C in a subsequent step in order to polish away an upper part of the polysilicon columns 26 a and 26 b.

Gemäß Fig. 1E wird in einem nachfolgenden Schritt eine Polysiliziumschicht 34 über dem Wafer mit einer Dicke von beispielsweise ungefähr 7000 Å abgeschieden. Weiterhin kann die Polysiliziumschicht 34 mit Verunreinigungen, beispiels­ weise Arsenionen versehen werden, um ihre Leitfähigkeit zu erhöhen. Danach werden konventionelle Photolithographie und Ätzprozesse an dem Wafer durchgeführt, um ausgewählte Teile der Polysiliziumschicht 34, der zweiten isolierenden Schicht 32 und der Polysiliziumschicht 30 zu definieren und wegzuätzen. Als Ergebnis dieses Vorganges wird die Polysi­ liziumschicht 34 in separate Abschnitte 34a und 34b und die Polysiliziumschicht 30 in separate Abschnitte 30a und 30b unterteilt. Diese Abschnitte 34a und 34b bzw. 30a und 30b werden als zweigartige leitfähige Schichten in den Spei­ cherelektroden für den Kondensator des Baumtyps gemäß der Erfindung verwendet. Zur Unterscheidung werden die Polysi­ liziumabschnitte 34a und 34b nachfolgend als "obere zweig­ artige leitfähige Schichten" und die Polysiliziumabschnitte 30a und 30b als "aufgehängte zweigartige leitfähige Schich­ ten" bezeichnet.Referring to FIG. 1E, a polysilicon layer 34 is deposited over the wafer with a thickness of, for example, about 7000 Å in a subsequent step. Furthermore, the polysilicon layer 34 can be provided with impurities, for example arsenic ions, in order to increase their conductivity. Thereafter, conventional photolithography and etch processes are performed on the wafer to define and etch selected portions of the polysilicon layer 34 , the second insulating layer 32, and the polysilicon layer 30 . As a result of this process, the polysilicon layer 34 is divided into separate sections 34 a and 34 b and the polysilicon layer 30 into separate sections 30 a and 30 b. These sections 34 a and 34 b and 30 a and 30 b are used as branch-like conductive layers in the storage electrodes for the capacitor of the tree type according to the invention. To distinguish, the polysilicon sections 34 a and 34 b are referred to below as "upper branch-like conductive layers" and the polysilicon sections 30 a and 30 b as "suspended branch-like conductive layers".

Gemäß Fig. 1F wird in einem nachfolgenden Schritt ein Naßätzen an dem Wafer durchgeführt, wobei die Ätzschutz­ schicht 22 als Ätzendpunkt dient, um die freiliegenden iso­ lierenden Schichten 32 und 28 zu entfernen. Dies vervoll­ ständigt die Ausbildung der Speicherelektroden für den Kon­ densator des Baumtyps in den DRAM-Zellen auf dem Wafer.According to Fig. 1F, a wet etching is performed on the wafer in a subsequent step in which the etch protection layer 22 as the etching end point is to the exposed iso lierenden layers 32 and 28 to be removed. This completes the formation of the storage electrodes for the tree-type capacitor in the DRAM cells on the wafer.

Gemäß Fig. 1F bestehen die so gebildeten Speicherelek­ troden aus den stammartigen Polysiliziumschichten 26a und 26b, den oberen zweigartigen Polysiliziumschichten 34a und 34b und den im wesentlichen L-förmigen, aufgehängten zweig­ artigen Polysiliziumschichten 30a und 30b. Die stammartigen Polysiliziumschichten 26a und 26b sind jeweils elektrisch mit den Drainregionen 16a und 16b der Übertragungstransi­ storen im DRAM verbunden. Die oberen zweigartigen Polysili­ ziumschichten 34a und 34b sind jeweils mit einem mittleren Abschnitt der Oberseite der stammartigen Polysilizium­ schichten 26a und 26b verbunden und verlaufen im wesentli­ chen im rechten Winkel hierzu. Die im wesentlichen L-förmi­ gen aufgehängten zweigartigen Polysiliziumschichten 30a und 30b erstrecken sich jeweils von der Unterseite der oberen zweigartigen Polysiliziumschichten 34a und 34b in einem be­ stimmten Abstand zu den stammartigen Polysiliziumschichten nach unten und sind dann horizontal nach außen abgewinkelt.According to Fig. 1F pass the Speicherelek thus formed trodes from the trunk-like polysilicon layers 26 a and 26 b, the upper branch-like polysilicon layers 34 a and 34 b and the substantially L-shaped suspended branch-like polysilicon layers 30 a and 30 b. The stem-like polysilicon layers 26 a and 26 b are each electrically connected to the drain regions 16 a and 16 b of the transfer transistors in the DRAM. The upper branch-like polysilicon layers 34 a and 34 b are each connected to a central portion of the top of the stem-like polysilicon layers 26 a and 26 b and extend substantially at right angles thereto. The substantially L-shaped gene suspended branch-like polysilicon layers 30 a and 30 b each extend from the underside of the upper branch-like polysilicon layers 34 a and 34 b at a certain distance from the stem-like polysilicon layers and are then angled horizontally outwards.

Gemäß Fig. 1G werden nachfolgend dielektrische Filme 36a und 36b jeweils an den baumartigen Speicherelektroden 26a, 30a, 34a bzw. 26b, 30b, 34b ausgebildet. Diese dielek­ trischen Filme 36a und 36b können aus einem dielektrischen Material, wie beispielsweise Siliziumdioxid (SiO₂), Silizi­ umnitrid, NO (Siliziumnitrid/Siliziumdioxid), ONO (Siliziumdioxid/Siliziumnitrid, Siliziumdioxid) oder der­ gleichen sein. Nachfolgend wird eine Gegenelektrode 38 aus Polysilizium, welche den Speicherelektroden 26a, 30a, 34a bzw. 26b, 30b, 34b gegenüberliegt, über den dielektrischen Filmen 36a und 36b ausgebildet. Der Prozeß zur Ausbildung der Gegenelektrode 38 umfaßt einen ersten Schritt des Ab­ scheidens einer Polysiliziumschicht durch ein CVD-Verfahren mit einer Dicke von beispielsweise annähernd 1000 Å, einen zweiten Schritt des Eindiffundierens von N-Typ-Verunreini­ gungen in die Polysiliziumschicht, um deren Leitfähigkeit zu erhöhen und einen abschließenden Schritt mit herkömmli­ chen Photolithographie- und Ätzvorgängen, um ausgewählte Teile der Polysiliziumschicht zu definieren und wegzuätzen. Hiermit ist die Herstellung der baumartigen Kondensatoren in dem DRAM abgeschlossen. According to FIG. 1G, dielectric films 36 a and 36 b are subsequently formed on the tree-like storage electrodes 26 a, 30 a, 34 a and 26 b, 30 b, 34 b, respectively. These dielectric films 36 a and 36 b can be made of a dielectric material such as silicon dioxide (SiO₂), silicon nitride, NO (silicon nitride / silicon dioxide), ONO (silicon dioxide / silicon nitride, silicon dioxide) or the same. Subsequently, a counter electrode 38 made of polysilicon, which is opposite the storage electrodes 26 a, 30 a, 34 a and 26 b, 30 b, 34 b, is formed over the dielectric films 36 a and 36 b. The process for forming the counter electrode 38 comprises a first step of depositing a polysilicon layer by a CVD method with a thickness of approximately 1000 Å, for example, a second step of diffusing N-type impurities into the polysilicon layer in order to increase its conductivity and a final step with conventional photolithography and etching to define and etch away selected portions of the polysilicon layer. This completes the production of the tree-like capacitors in the DRAM.

Um die Herstellung des gesamten DRAM-Chips zu vervoll­ ständigen, werden nachfolgend noch Schritte durchgeführt, welche die Aufbringung von Bitleitungen, Kontaktkissen, Zwischenverbindungen, Passivierungen und Abdeckungen umfas­ sen. Diese Schritte verwenden lediglich herkömmliche Tech­ niken und gehören nicht unmittelbar zum Gegenstand der vor­ liegenden Erfindung, so daß eine detaillierte Beschreibung hiervon entfällt.To complete the manufacture of the entire DRAM chip constant, steps are carried out below, which the application of bit lines, contact pads, Interconnections, passivations and covers included sen. These steps only use conventional tech techniques and are not directly part of the subject of lying invention, so that a detailed description this does not apply.

In der voranstehenden ersten Ausführungsform ist der beschriebene Kondensator des Baumtyps mit einem Paar von aufgehängten Zweigen (das heißt, den zweigartigen Polysili­ ziumschichten 30a und 30b) unterhalb der oberen zweigarti­ gen leitfähigen Schichten (das heißt, den Polysilizium­ schichten 34a und 34b) versehen. Die Anzahl der aufgehäng­ ten Zweige ist jedoch nicht auf einen beschränkt und kann zwei oder mehr betragen. Die zweite Ausführungsform der vorliegenden Erfindung befaßt sich mit einem Kondensator des Baumtyps mit zwei Paaren von aufgehängten Armen aus leitfähigen Schichten, wie sich nachfolgend aus der Be­ schreibung unter Bezug auf die Fig. 2A bis 2D näher er­ geben wird.In the foregoing first embodiment, the tree-type capacitor described is having a pair of hanging branches (that is, the branch-like polysilicon layers 30 a and 30 b) below the upper branch-like conductive layers (that is, the polysilicon layers 34 a and 34 b ) Mistake. However, the number of branches hung is not limited to one and may be two or more. The second embodiment of the present invention is concerned with a tree-type capacitor with two pairs of suspended arms made of conductive layers, as will become apparent from the description below with reference to FIGS . 2A to 2D.

Der Kondensator des Baumtyps gemäß der zweiten Ausfüh­ rungsform basiert auf der Waferstruktur von Fig. 1B. Ele­ mente in den Fig. 2A bis 2D, welche identisch zu denje­ nigen in Fig. 1B sind, sind mit den gleichen Bezugszeichen versehen.The tree type capacitor according to the second embodiment is based on the wafer structure of FIG. 1B. Elements in Figs. 2A to 2D which are identical to those in Fig. 1B are given the same reference numerals.

Gemäß Fig. 2A in Zusammenschau mit Fig. 1B wird das CVD-Verfahren verwendet, um aufeinanderfolgend auf den Wa­ fer von Fig. 1B abwechselnd Isolationsschichten und Polysi­ liziumschichten auszubilden, nämlich eine erste isolierende Schicht 40, eine erste Polysiliziumschicht 42, eine zweite isolierende Schicht 44, eine zweite Polysiliziumschicht 46 und eine dritte isolierende Schicht 48. Die isolierenden Schichten 40, 44 und 48 sind aus isolierendem Material, beispielsweise Siliziumoxid gefertigt. Die isolierenden Schichten 40, 44 und die Polysiliziumschichten 42 und 46 werden jeweils mit einer Dicke von beispielsweise annähernd 1000 Å abgeschieden und die isolierende Schicht 48 wird mit einer Dicke von beispielsweise annähernd 7000 Å abge­ schieden. Weiterhin können die Polysiliziumschichten 42 und 46 mit Verunreinigungen, beispielsweise Arsenionen versehen werden, um die Leitfähigkeit zu erhöhen.According to Fig. 2A in conjunction with Fig. 1B, the CVD method is used on the Wa fer of Fig. 1B alternating insulating layers and PolySi to form successively liziumschichten, namely a first insulating layer 40, a first polysilicon layer 42, a second insulating layer 44 , a second polysilicon layer 46 and a third insulating layer 48 . The insulating layers 40 , 44 and 48 are made of insulating material, for example silicon oxide. The insulating layers 40 , 44 and the polysilicon layers 42 and 46 are each deposited with a thickness of approximately 1000 Å, for example, and the insulating layer 48 is deposited with a thickness of approximately 7000 Å, for example. Furthermore, the polysilicon layers 42 and 46 can be provided with impurities, for example arsenic ions, in order to increase the conductivity.

Gemäß Fig. 2B wird in einem nachfolgenden Schritt ein CMP-Verfahren verwendet, um an der Oberfläche des Wafers von Fig. 2A einen oberen Teil dieses Wafers wegzupolieren, bis die Oberseite der Polysiliziumsäulen 26a und 26b frei­ liegt.According to FIG. 2B, a CMP method is used in a subsequent step in order to polish away an upper part of this wafer on the surface of the wafer of FIG. 2A until the top of the polysilicon columns 26 a and 26 b is exposed.

Gemäß Fig. 2C wird in einem nachfolgenden Schritt eine Polysiliziumschicht 50 auf dem Wafer mit einer Dicke von beispielsweise annähernd 1000 Å abgeschieden. Weiterhin kann diese Polysiliziumschicht 50 mit Verunreinigungen, beispielsweise Arsenionen versehen werden, um ihre Leitfä­ higkeit zu erhöhen. Danach werden herkömmliche Photolitho­ graphie- und Ätzvorgänge an dem Wafer durchgeführt, um aus­ gewählte Teile der Polysiliziumschicht 50, der dritten iso­ lierenden Schicht 48, der zweiten Polysiliziumschicht 46, der zweiten isolierenden Schicht 45 und der ersten Polysi­ liziumschicht 42 zu definieren und wegzuätzen. Als Ergebnis dieses Vorganges wird die Polysiliziumschicht 50 in separa­ te Abschnitte 50a und 50b, die Polysiliziumschicht 46 in separate Abschnitte 46a und 46b und die Polysiliziumschicht 42 in separate Abschnitte 42a und 42b unterteilt. Diese Ab­ schnitte 50a, 50b, 46a, 46b, 42a und 42b werden als zweig­ artige leitfähige Schichten in den Speicherelektroden für den Kondensator des Baumtyps gemäß der Erfindung verwendet. Für Unterscheidungszwecke werden die Polysiliziumabschnitte 50a und 50b als "obere zweigartige leitfähige Schichten" bezeichnet und die Polysiliziumabschnitte 46a, 46b, 42a und 42b als "aufgehängte zweigartige leitfähige Schichten be­ zeichnet.According to Fig. 2C, a polysilicon layer is deposited on the wafer having a thickness of approximately 1000 Å, for example 50 in a subsequent step. Furthermore, this polysilicon layer 50 can be provided with impurities, for example arsenic ions, in order to increase its conductivity. Thereafter, conventional photolithography and etching operations are performed on the wafer to define and etch away from selected portions of polysilicon layer 50 , third insulating layer 48 , second polysilicon layer 46 , second insulating layer 45, and first polysilicon layer 42 . As a result of this process, the polysilicon layer 50 is divided into separate sections 50 a and 50 b, the polysilicon layer 46 into separate sections 46 a and 46 b and the polysilicon layer 42 into separate sections 42 a and 42 b. From sections 50 a, 50 b, 46 a, 46 b, 42 a and 42 b are used as branch-like conductive layers in the storage electrodes for the capacitor of the tree type according to the invention. For purposes of differentiation, the polysilicon sections 50 a and 50 b are referred to as "upper branch-like conductive layers" and the polysilicon sections 46 a, 46 b, 42 a and 42 b are referred to as "suspended branch-like conductive layers.

Nachfolgend wird an dem Wafer ein Naßätzen durchge­ führt, wobei die Ätzschutzschicht 22 der Ätzendpunkt ist, um die freiliegenden isolierenden Schichten 40, 44 und 48 zu entfernen. Dies vervollständigt die Ausbildung der Spei­ cherelektroden für den Kondensator des Baumtyps in den DRAM-Zellen des Wafers.Subsequently, wet etching is performed on the wafer, with the etch protection layer 22 being the etch end point, in order to remove the exposed insulating layers 40 , 44 and 48 . This completes the formation of the storage electrodes for the tree-type capacitor in the DRAM cells of the wafer.

Gemäß Fig. 2C bestehen die so ausgebildeten Speicher­ elektroden aus den stammartigen Polysiliziumschichten 26a und 26b, den oberen zweigartigen Polysiliziumschichten 50a und 50b und den im wesentlichen L-förmigen aufgehängten zweigartigen Polysiliziumschichten 42a und 64a bzw. 42b und 46b. Die stammartigen Polysiliziumschichten 26a und 26b sind jeweils elektrisch mit den Drainbereichen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden. Die oberen zweigartigen Polysiliziumschichten 50a und 50b sind mit der Oberseite der stammartigen Polysiliziumschichten 26a und 26b verbunden und verlaufen im wesentlichen in rechten Winkeln hierzu. Die beiden Paare von im wesentli­ chen L-förmigen aufgehängten zweigartigen Polysilizium­ schichten 46a und 42a bzw. 46b und 42b erstrecken sich je­ weils von den oberen zweigartigen Polysiliziumschichten 50a und 50b in einem bestimmten Abstand zu den stammartigen Po­ lysiliziumschichten nach unten und sind dann nach außen ho­ rizontal abgewinkelt.According to Fig. 2C pass the thus formed storage electrode from the trunk-like polysilicon layers 26 a and 26 b, the upper branch-like polysilicon layers 50 a and 50 b and the substantially L-shaped suspended branch-like polysilicon layers 42 a and 64 a and 42 b and 46 b. The stem-like polysilicon layers 26 a and 26 b are each electrically connected to the drain regions 16 a and 16 b of the transfer transistors in the DRAM. The upper branch-like polysilicon layers 50 a and 50 b are connected to the top of the stem-like polysilicon layers 26 a and 26 b and run essentially at right angles thereto. The two pairs of essentially L-shaped suspended branch-like polysilicon layers 46 a and 42 a or 46 b and 42 b each extend from the upper branch-like polysilicon layers 50 a and 50 b at a certain distance from the stem-like polysilicon layers below and are then angled outwards horizontally.

Gemäß Fig. 2D wird in einem nachfolgenden Schritt ein dielektrischer Film 52a und 52b auf den baumartigen Spei­ cherelektroden 50a, 46a, 42a bzw. 50b, 46b, 42b ausgebil­ det. Nachfolgend wird eine Polysilizium-Gegenelektrode 54 über den dielektrischen Filmen 52a und 52b ausgebildet. Der Prozeß zur Ausbildung der Gegenelektrode 54 umfaßt einen ersten Schritt des Abscheidens einer Polysiliziumschicht durch ein CVD-Verfahren, einen zweiten Schritt des Eindif­ fundierens von Verunreinigungen des N-Typs in die Polysili­ ziumschicht, um ihre Leitfähigkeit zu erhöhen und einen ab­ schließenden Schritt des Anwendens herkömmlicher Photoli­ thographie- und Ätzvorgänge, um ausgewählte Teile der Poly­ siliziumschicht wegzuätzen. Danach ist die Herstellung der Kondensatoren des Baumtyps in dem DRAM abgeschlossen.Referring to FIG. 2D, a dielectric film 52 is in a subsequent step a and 52 b on the tree-like SpeI cherelektroden 50 a, 46 a, 42 a or 50 b, 46 b, 42 b det ausgebil. Subsequently, a polysilicon counter electrode 54 is formed over the dielectric films 52 a and 52 b. The process of forming the counter electrode 54 includes a first step of depositing a polysilicon layer by a CVD method, a second step of diffusing N-type impurities into the polysilicon layer to increase its conductivity, and a final step of applying conventional photolithography and etching processes to etch away selected parts of the polysilicon layer. Thereafter, the manufacture of the tree type capacitors in the DRAM is completed.

In den voranstehenden ersten und zweiten Ausführungs­ formen ist das eine Paar von aufgehängten Zweigen, das am nächsten zu der stammartigen leitfähigen Schicht ist, von der darunter liegenden Ätzschutzschicht 22 beabstandet. Die vorliegende Erfindung ist jedoch nicht auf einen derartigen Aufbau beschränkt. Die nachfolgende dritte Ausführungsform der vorliegenden Erfindung befaßt sich mit einem Kondensa­ tor des Baumtyps, bei dem das eine Paar von aufgehängten Zweigen, das der stammartigen leitfähigen Schicht am näch­ sten ist, in Kontakt mit der Ätzschutzschicht ist, wie nachfolgend unter Bezug auf die Fig. 3A bis 3C erläutert wird.In the first and second embodiments above, the one pair of suspended branches closest to the stem-like conductive layer is spaced from the underlying protective layer 22 . However, the present invention is not limited to such a structure. The following third embodiment of the present invention is concerned with a tree-type capacitor in which the one pair of hanging branches closest to the stem-like conductive layer is in contact with the anti-etching layer, as described below with reference to FIG. 3A to 3C.

Die Kondensatoren des Baumtyps gemäß der dritten Aus­ führungsform basieren ebenfalls auf der Struktur von Fig. 1B. Elemente in den Fig. 3A bis 3C, die identisch zu denjenigen in Fig. 1B sind, sind mit gleichen Bezugszeichen versehen.The tree-type capacitors according to the third embodiment are also based on the structure of FIG. 1B. Elements in FIGS. 3A to 3C which are identical to those in FIG. 1B are provided with the same reference symbols.

Gemäß einer Zusammenschau der Fig. 3A und 1B wird ausgehend von dem Wafer gemäß Fig. 1B das CVD-Verfahren aufeinanderfolgend angewendet, um abwechselnde isolierende Schichten und Polysiliziumschichten auszubilden, nämlich eine erste Polysiliziumschicht 56, eine erste isolierende Schicht 58, eine zweite Polysiliziumschicht 60 und eine zweite isolierende Schicht 62.According to a combination of FIGS. 3A and 1B is applied starting from the wafer shown in FIG. 1B, the CVD method in succession to alternating insulating layers and polysilicon layers form, namely a first polysilicon layer 56, a first insulating layer 58, a second polysilicon layer 60 and a second insulating layer 62 .

Gemäß Fig. 3B wird danach der CMP-Prozeß an der Ober­ fläche des Wafers von Fig. 3A durchgeführt, um einen oberen Teil des Wafers abzupolieren, bis die Oberfläche des oberen Teiles der ersten Polysiliziumschicht 46, die oberhalb der Polysiliziumsäulen 26a und 26b liegt, freigelegt ist, oder bis die Oberseite der Polysiliziumsäulen 26a und 26b frei­ liegt.According to FIG. 3B, the CMP process is then carried out on the upper surface of the wafer from FIG. 3A in order to polish an upper part of the wafer until the surface of the upper part of the first polysilicon layer 46 , which is above the polysilicon columns 26 a and 26 b is exposed, or until the top of the polysilicon columns 26 a and 26 b is exposed.

Gemäß Fig. 3C wird in einem nachfolgenden Schritt eine Polysiliziumschicht 64 auf den Wafer abgeschieden. Danach werden herkömmliche Photolithographie- und Ätzprozesse an dem Wafer durchgeführt, um ausgewählte Teile der Polysili­ ziumschichten 56 und 60 und 64 zu definieren und wegzuät­ zen. Im Ergebnis wird die Polysiliziumschicht 56 in separa­ te Abschnitte 56a und 56b, die Polysiliziumschicht 60 in separate Abschnitte 60a und 60b und die Polysiliziumschicht 64 in separate Abschnitte 64a und 64b unterteilt. Diese Ab­ schnitte 56a, 56b, 60a, 60b, 64a, 64b werden als zweigar­ tige leitfähige Schichten in den Speicherelektroden für den erfindungsgemäßen Kondensator des Baumtyps verwendet. Nach­ folgend wird an dem Wafer ein Naßätzen durchgeführt, wobei die Ätzschutzschicht 22 als Ätzendpunkt dient, um die frei­ liegenden isolierenden Schichten 58 und 62 zu entfernen. Hierdurch ist die Ausbildung der Speicherelektroden für den Kondensator des Baumtyps in den DRAM-Zellen des Wafers ab­ geschlossen.According to Fig. 3C, a polysilicon layer is deposited on the wafer 64 in a subsequent step. Thereafter, conventional photolithography and etching processes are performed on the wafer to define and remove selected portions of the polysilicon layers 56 and 60 and 64 . As a result, the polysilicon layer 56 is divided into separate sections 56 a and 56 b, the polysilicon layer 60 into separate sections 60 a and 60 b and the polysilicon layer 64 into separate sections 64 a and 64 b. From these sections 56 a, 56 b, 60 a, 60 b, 64 a, 64 b are used as Zweigar term conductive layers in the storage electrodes for the capacitor of the tree type according to the invention. Subsequently, wet etching is performed on the wafer, with the etch protection layer 22 serving as the etch end point to remove the exposed insulating layers 58 and 62 . This completes the formation of the storage electrodes for the capacitor of the tree type in the DRAM cells of the wafer.

Gemäß Fig. 3C bestehen die so ausgebildeten Speicher­ elektroden aus den stammartigen Polysiliziumschichten 26a und 26b, den oberen zweigartigen Polysiliziumschichten 64a und 64b und den zwei Paaren von im wesentlichen L-förmigen aufgehängten zweigartigen Polysiliziumschichten 56a, 60a und 56b, 60b. Die stammartigen Polysiliziumschichten 26a und 26b sind jeweils elektrisch mit den Drainbereichen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden. Die oberen zweigartigen Polysiliziumschichten 64a und 64b sind mit der Oberseite der stammartigen Polysiliziumschich­ ten 26a und 26b verbunden und verlaufen im wesentlichen rechtwinklig hierzu. Die zwei Paare von im wesentlichen L-för­ migen aufgehängten zweigartigen Polysiliziumschichten 56a und 60a bzw. 56b und 60b verlaufen jeweils von der Un­ terseite der zweigartigen Polysiliziumschichten 64a und 64b in einem bestimmten Abstand aus nach unten und sind dann horizontal abgewinkelt. Diese Ausführungsform unterscheidet sich von den voranstehenden dadurch, daß die horizontalen Segmente der Paare von im wesentlichen L-förmigen aufge­ hängten zweigartigen Polysiliziumschichten 56a und 56b je­ weils in Anlage mit der Ätzschutzschicht 22 sind.According to Fig. 3C pass the thus formed storage electrode from the trunk-like polysilicon layers 26 a and 26 b, the upper branch-like polysilicon layers 64 a and 64 b and the two pairs of substantially L-shaped suspended branch-like polysilicon layers 56 a, 60 a and 56 b , 60 b. The stem-like polysilicon layers 26 a and 26 b are each electrically connected to the drain regions 16 a and 16 b of the transfer transistors in the DRAM. The upper branch-like polysilicon layers 64 a and 64 b are connected to the top of the stem-like polysilicon layers 26 a and 26 b and are essentially at right angles to this. The two pairs of substantially L-shaped suspended branch-like polysilicon layers 56 a and 60 a or 56 b and 60 b each run from the underside of the branch-like polysilicon layers 64 a and 64 b downwards at a certain distance and are then horizontal angled. This embodiment differs from the foregoing in that the horizontal segments of the pairs of substantially L-shaped suspended branch-like polysilicon layers 56 a and 56 b are each in contact with the protective layer 22 .

Die nachfolgend beschriebene vierte Ausführungsform ist im wesentlichen ähnlich zu der Struktur der voranstehenden dritten Ausführungsform, unterscheidet sich hiervon jedoch in den Herstellungsschritten zur Ausbildung dieser Struk­ tur. Diese unterschiedlichen Herstellungsschritte werden nachfolgend unter Bezug auf die Fig. 5A bis 5C erläu­ tert.The fourth embodiment described below is substantially similar to the structure of the third embodiment above, but differs therefrom in the manufacturing steps for forming this structure. These different manufacturing steps are explained below with reference to FIGS . 5A to 5C.

Der Kondensator des Baumtyps gemäß der vierten Ausfüh­ rungsform basiert auf der Struktur von Fig. 1B. Elemente in den Fig. 4A bis 4C, welche identisch zu denjenigen in Fig. 1B sind, sind mit den gleichen Bezugszeichen versehen.The tree type capacitor according to the fourth embodiment is based on the structure of FIG. 1B. Elements in Figs. 4A to 4C which are identical to those in Fig. 1B are given the same reference numerals.

Gemäß einer Zusammenschau der Fig. 4A und 1B werden nach Ausbildung der Waferstruktur von Fig. 1B isolierende Abstandshalter 66a und 66b aus isolierendem Material wie beispielsweise Siliziumdioxid an den Seitenwänden der Poly­ siliziumsäulen 26a und 26b ausgebildet. Der Prozeß zur Aus­ bildung der isolierenden Abstandshalter 66a und 66b umfaßt einen ersten Schritt des Anwendens eines CVD-Verfahrens zur Abscheidung einer Schicht aus Siliziumdioxid mit einer Dicke von beispielsweise 1000 Å und einen zweiten Schritt des Rückätzens der Siliziumdioxidschicht. Danach wird das CVD-Verfahren wiederholt angewendet, um aufeinanderfolgend eine erste Polysiliziumschicht 68, eine erste isolierende Schicht 70, eine zweite Polysiliziumschicht 72 und eine zweite isolierende Schicht 74 abzuscheiden. According to a combination of FIGS. 4A and 1B after formation of the wafer structure of Fig. 1B insulating spacer 66 a and 66 b made of insulating material such as silicon dioxide on the side walls of the poly silicon columns 26 a and formed b 26. For the process for forming the insulating spacer 66 a and 66 b comprises a first step of applying a CVD process for depositing a layer of silicon dioxide having a thickness of for example, 1000 Å and a second step of etching back the silicon dioxide layer. Thereafter, the CVD method is used repeatedly to successively deposit a first polysilicon layer 68 , a first insulating layer 70 , a second polysilicon layer 72 and a second insulating layer 74 .

Gemäß Fig. 4B wird in einem nachfolgenden Schritt der CMP-Prozeß durchgeführt, um an der Oberfläche des Wafers von Fig. 4A einen oberen Teil des Wafers wegzupolieren, bis die Oberfläche des obersten Segmentes der ersten Polysili­ ziumschicht 68 oder die Oberseite der Polysiliziumsäulen 26a und 26b freiliegt.Referring to FIG 4B. Carried out in a subsequent step, the CMP process to the surface of the wafer of FIG. 4A, an upper portion of the wafer polished away until the surface of the uppermost segment of the first Polysili ziumschicht 68 or the top of the polysilicon column 26 a and 26 b is exposed.

Gemäß Fig. 4C wird in einem nachfolgenden Schritt eine Polysiliziumschicht 76 über dem Wafer abgeschieden. Danach werden herkömmliche Photolithographie- und Ätzvorgänge an dem Wafer durchgeführt, um ausgewählte Teile der Polysili­ ziumschichten 68, 72 und 76 zu definieren und wegzuätzen. Im Ergebnis wird die Polysiliziumschicht 68 in separate Ab­ schnitte 68a und 68b, die Polysiliziumschicht 72 in separa­ te Abschnitte 72a und 72b und die Polysiliziumschicht 76 in separate Abschnitte 76a und 76b unterteilt. Diese Ab­ schnitte 68a, 68b, 72a, 72b, 76a und 76b werden als zweig­ artige leitfähige Schichten in den Speicherelektroden für die Kondensatoren des Baumtyps gemäß der vorliegenden Er­ findung verwendet. Nachfolgend wird ein Naßätzvorgang an dem Wafer durchgeführt, wobei die Ätzschutzschicht 22 als Ätzendpunkt dient, um die freiliegenden isolierenden Schichten 74 und 74 zu entfernen. Die Ausbildung der Spei­ cherelektroden für den Kondensator des Baumtyps in den DRAM-Zellen des Wafers ist hiermit abgeschlossen.Referring to FIG 4C is deposited in a subsequent step, a polysilicon layer 76 over the wafer.. Thereafter, conventional photolithography and etching operations are performed on the wafer to define and etch away selected portions of the polysilicon layers 68 , 72 and 76 . As a result, the polysilicon layer 68 is divided into separate sections 68 a and 68 b, the polysilicon layer 72 into separate sections 72 a and 72 b and the polysilicon layer 76 into separate sections 76 a and 76 b. From sections 68 a, 68 b, 72 a, 72 b, 76 a and 76 b are used as branch-like conductive layers in the storage electrodes for the tree-type capacitors according to the present invention. A wet etch is then performed on the wafer using the etch protection layer 22 as the etch end point to remove the exposed insulating layers 74 and 74 . This completes the formation of the storage electrodes for the tree-type capacitor in the DRAM cells of the wafer.

Gemäß Fig. 4C bestehen die so ausgebildeten Speicher­ elektroden aus den stammartigen Polysiliziumschichten 26a und 26b, den oberen zweigartigen Polysiliziumschichten 76a und 76b, einem Paar von im wesentlichen L-förmigen aufge­ hängten zweigartigen Polysiliziumschichten 72a und 72b und einem weiteren Paar von im wesentlichen L-förmigen aufge­ hängten zweigartigen leitfähigen Schichten 68a und 68b. Die stammartigen Polysiliziumschichten 26a und 26b sind jeweils elektrisch mit den Drainbereichen 16a und 16b der Übertra­ gungstransistoren in dem DRAM verbunden. Die zweigartigen Polysiliziumschichten 76a und 76b sind mit der Oberseite der stammartigen Polysiliziumschichten 26a und 26b verbun­ den und verlaufen im wesentlichen rechtwinklig hierzu. Die im wesentlichen L-förmigen aufgehängten zweigartigen Poly­ siliziumschichten 72a und 72b verlaufen jeweils von der Un­ terseite der oberen zweigartigen Polysiliziumschichten 76a und 76b in einem bestimmten Abstand nach unten und sind dann horizontal abgewinkelt. Jede der im wesentlichen L-för­ migen aufgehängten zweigartigen Polysiliziumschichten 68a und 68b ist mit ihrem obersten Segment in Kontakt mit der Oberseite der Polysiliziumsäulen 26a und 26b, die bei­ den vertikalen Segmente sind bezüglich der Seitenwände der Polysiliziumsäulen 26a und 26b durch die isolierenden Ab­ standshalter 66a und 66b beabstandet und die beiden unter­ sten horizontalen Segmente sind in Kontakt mit der Ätz­ schutzschicht 22.According to Fig. 4C pass the thus formed storage electrode from the trunk-like polysilicon layers 26 a and 26 b, the upper branch-like polysilicon layers 76 a and 76 b, a pair of substantially L-shaped suspended branch-like polysilicon layers 72 a and 72 b and a further Pair of substantially L-shaped suspended branch-like conductive layers 68 a and 68 b. The stem-like polysilicon layers 26 a and 26 b are each electrically connected to the drain regions 16 a and 16 b of the transmission transistors in the DRAM. The branch-like polysilicon layers 76 a and 76 b are connected to the top of the stem-like polysilicon layers 26 a and 26 b and are substantially at right angles thereto. The substantially L-shaped suspended branch-like poly silicon layers 72 a and 72 b each run from the underside of the upper branch-like polysilicon layers 76 a and 76 b at a certain distance downwards and are then angled horizontally. Each of the substantially L-shaped suspended branch-like polysilicon layers 68 a and 68 b is with its uppermost segment in contact with the top of the polysilicon columns 26 a and 26 b, which are in the vertical segments with respect to the side walls of the polysilicon columns 26 a and 26 b spaced by the insulating spacers 66 a and 66 b and the two bottom horizontal segments are in contact with the etching protective layer 22 .

Die nachfolgende fünfte bevorzugte Ausführungsform der vorliegenden Erfindung beinhaltet einen Kondensator des Baumtyps mit zwei Paaren von im wesentlichen L-förmigen aufgehängten Zweigen, wobei ein Paar der aufgehängten Zwei­ ge, das der stammartigen leitfähigen Schicht am nächsten ist, vertikale Segmente aufweist, die in Kontakt mit den Seitenwänden der stammartigen leitfähigen Schicht sind und horizontale Segmente aufweist, die von der darunter liegen­ den Ätzschutzschicht beabstandet sind. Diese Ausführungs­ form wird nachstehend unter Bezug auf die Fig. 5A bis 5D beschrieben.The following fifth preferred embodiment of the present invention includes a tree-type capacitor with two pairs of substantially L-shaped hanging branches, a pair of the hanging two closest to the stem-like conductive layer having vertical segments in contact with are the side walls of the stem-like conductive layer and have horizontal segments that are spaced from the underlying etch protection layer. This embodiment is described below with reference to FIGS. 5A to 5D.

Der Kondensator des Baumtyps gemäß der fünften Ausfüh­ rungsform basiert auf der Struktur von Fig. 1A. Elemente in den Fig. 5A bis 5D, welche identisch zu denjenigen von Fig. 1A sind, sind mit den gleichen Bezugszeichen versehen.The tree type capacitor according to the fifth embodiment is based on the structure of FIG. 1A. Elements in FIGS. 5A to 5D which are identical to those in FIG. 1A are provided with the same reference numerals.

Gemäß einer Zusammenschau der Fig. 5A und 1A wird ausgehend von dem Wafer von Fig. 1A das CVD-Verfahren ver­ wendet, um eine einebnende oder egalisierende isolierende Schicht 80, beispielsweise eine Schicht aus Borphosphorsi­ likatglas (BPSG) abzuscheiden. Das gleiche Verfahren wird dann verwendet, um aufeinanderfolgend eine Ätzschutzschicht 82, bevorzugt aus Siliziumnitrid und eine isolierende Schicht 84 aus beispielsweise Siliziumdioxid mit einer Dicke von beispielsweise 1000 Å auszubilden. Danach werden herkömmliche Photolithographie- und Ätzprozesse verwendet, um ausgewählte Teile der isolierenden Schicht 84 aus SiO₂, der Ätzschutzschicht 82 und der isolierenden Schicht 80 zu definieren und wegzuätzen. Als Ergebnis dieses Vorganges werden Speicherelektroden-Kontaktlöcher 85a und 85b gebil­ det, welche sich von der oberen Oberfläche der isolierenden Schicht 84 zur Oberfläche der Drainregionen 16a und 16b er­ strecken. Nachfolgend wird eine dicke Polysiliziumschicht über dem Wafer mit einer Dicke von beispielsweise etwa 7000 Å abgeschieden. Die dicke Polysiliziumschicht kann weiter­ hin mit Verunreinigungen, beispielsweise Arsenionen verse­ hen werden, um ihre Leitfähigkeit zu erhöhen. Dann werden herkömmliche Photolithographie- und Ätzprozesse durchge­ führt, um aus der dicken Polysiliziumschicht Polysilizium­ säulen 86a und 86b zu bilden, welche sich von der Oberflä­ che der Drainregionen 16a und 16b nach oben durch die Spei­ cherelektroden-Kontaktlöcher 85a und 85b erstrecken.According to a summary of FIGS. 5A and 1A, starting from the wafer of FIG. 1A, the CVD method is used to deposit a leveling or leveling insulating layer 80 , for example a layer of borophosphosilicate glass (BPSG). The same method is then used to successively form an etch protection layer 82 , preferably made of silicon nitride, and an insulating layer 84 made of, for example, silicon dioxide with a thickness of, for example, 1000 Å. Thereafter, conventional photolithography and etching processes are used to define and etch away selected portions of the SiO 2 insulating layer 84 , the protective etching layer 82 and the insulating layer 80 . As a result of this process, storage electrode contact holes 85 a and 85 b are formed, which extend from the upper surface of the insulating layer 84 to the surface of the drain regions 16 a and 16 b. Subsequently, a thick polysilicon layer is deposited over the wafer with a thickness of approximately 7000 Å, for example. The thick polysilicon layer can further be provided with impurities, for example arsenic ions, in order to increase their conductivity. Then conventional photolithography and etching processes are carried out in order to form polysilicon columns 86 a and 86 b from the thick polysilicon layer, which extend from the surface of the drain regions 16 a and 16 b upwards through the storage electrode contact holes 85 a and 85 b extend.

Gemäß Fig. 5B wird in einem nachfolgenden Schritt ein CVD-Verfahren verwendet, um aufeinanderfolgend isolierende Schichten und Polysiliziumschichten auszubilden, nämlich eine erste Polysiliziumschicht 88, eine erste isolierende Schicht 90, eine zweite Polysiliziumschicht 92 und eine zweite isolierende Schicht 94.According to Fig. 5B is a CVD process used in a subsequent step, in order to form successive insulating layers and polysilicon layers, namely a first polysilicon layer 88, a first insulating layer 90, a second polysilicon layer 92 and a second insulating layer 94.

Gemäß Fig. 5C wird nachfolgend ein CMP-Prozeß an der Oberfläche des Wafers von Fig. 5B durchgeführt, um einen oberen Teil des Wafers wegzupolieren, bis die Oberfläche des obersten Segmentes der ersten Polysiliziumschicht 88 freiliegt, oder um weiter abzupolieren, bis die Oberseite der Polysiliziumsäulen 86a und 86b freiliegt. Referring to FIG. 5C, a CMP process on the surface of the wafer of FIG. 5B is subsequently carried out, polish away around an upper part of the wafer is exposed to the surface of the uppermost segment of the first polysilicon layer 88, or to further abzupolieren until the top of the Polysilicon columns 86 a and 86 b are exposed.

Gemäß Fig. 5D wird in einem nachfolgenden Schritt eine Polysiliziumschicht 96 an dem Wafer abgeschieden. Danach werden wieder herkömmliche Photolithographie- und Ätzpro­ zesse an dem Wafer durchgeführt, um ausgewählte Teile der Polysiliziumschichten 88, 92 und 96 wegzuätzen. Im Ergebnis wird die Polysiliziumschicht 88 in separate Abschnitte 88a und 88b, die Polysiliziumschicht 92 in separate Abschnitte 92a und 92b und die Polysiliziumschicht 96 in separate Ab­ schnitte 96a und 96b unterteilt. Diese Abschnitte 88a, 88b, 92a und 92b, 96a und 96b werden als zweigartige leitfähige Schichten in den Speicherelektroden für den Kondensator des Baumtyps gemäß der vorliegenden Erfindung verwendet.Referring to FIG. 5D, a polysilicon layer 96 is deposited on the wafer in a subsequent step. Thereafter, conventional photolithography and etching processes are again carried out on the wafer in order to etch away selected parts of the polysilicon layers 88 , 92 and 96 . As a result, the polysilicon layer 88 is divided into separate sections 88 a and 88 b, the polysilicon layer 92 into separate sections 92 a and 92 b and the polysilicon layer 96 into separate sections 96 a and 96 b. These sections 88 a, 88 b, 92 a and 92 b, 96 a and 96 b are used as branch-like conductive layers in the storage electrodes for the tree-type capacitor according to the present invention.

Nachfolgend wird an dem Wafer ein Naßätzen durchge­ führt, wobei die Ätzschutzschicht 82 als Endpunkt dient, um die freiliegenden isolierenden Schichten 94, 90 und 84 zu entfernen. Die Ausbildung der Speicherelektroden für den Kondensator des Baumtyps der DRAM-Zellen in dem Wafer ist danach abgeschlossen.Subsequently, wet etching is performed on the wafer, with the etch protection layer 82 serving as an end point to remove the exposed insulating layers 94 , 90 and 84 . The formation of the storage electrodes for the tree-type capacitor of the DRAM cells in the wafer is then completed.

Gemäß Fig. 5D umfassen die so ausgebildeten Speicher­ elektroden die stammartigen Polysiliziumschichten 86a und 86b, die oberen zweigartigen Polysiliziumschichten 96a und 96b und zwei Paare von im wesentlichen L-förmigen aufge­ hängten zweigartigen Polysiliziumschichten 88a und 92a bzw. 88b und 92b. Die stammartigen Polysiliziumschichten 86a und 86b sind jeweils elektrisch mit den Drainregionen 16a und 16b der Übertragungstransistoren in dem DRAM verbunden. Die oberen zweigartigen Polysiliziumschichten 96a und 96b sind mit der Oberseite der stammartigen Polysiliziumschichten 86a und 86b verbunden und verlaufen im wesentlichen recht­ winklig hierzu. Die zwei Paare von im wesentlichen L-förmi­ gen aufgehängten zweigartigen Polysiliziumschichten 88a und 92a bzw. 88b und 92b erstrecken sich jeweils von der Unter­ seite der zweigartigen Polysiliziumschichten 96a und 96b in einem bestimmten Abstand nach unten und sind horizontal nach außen abgewinkelt. Weiterhin haben die im wesentlichen L-förmigen aufgehängten zweigartigen Polysiliziumschichten 88a und 88b jeweils ein vertikales Segment in Kontakt mit den Seitenwänden der stammartigen Polysiliziumschichten 86a und 86b und ein horizontales Segment, das von der Ätz­ schutzschicht 82 beabstandet ist.Referring to FIG. 5D, the thus formed storage electrodes comprise the trunk-like polysilicon layers 86 a and 86 b, the upper branch-like polysilicon layers 96 a and 96 b and two pairs of substantially L-shaped suspended branch-like polysilicon layers 88 a and 92 a and 88 b and 92 b. The stem-like polysilicon layers 86 a and 86 b are each electrically connected to the drain regions 16 a and 16 b of the transfer transistors in the DRAM. The upper branch-like polysilicon layers 96 a and 96 b are connected to the top of the stem-like polysilicon layers 86 a and 86 b and are essentially at right angles to it. The two pairs of substantially L-shaped suspended branch-like polysilicon layers 88 a and 92 a or 88 b and 92 b each extend from the underside of the branch-like polysilicon layers 96 a and 96 b at a certain distance downwards and are horizontally behind angled outside. Furthermore, the substantially L-shaped suspended branch-like polysilicon layers 88 a and 88 b each have a vertical segment in contact with the side walls of the stem-like polysilicon layers 86 a and 86 b and a horizontal segment which is spaced from the etching protective layer 82 .

In den voranstehenden Ausführungsformen sind die aufge­ hängten Zweige im wesentlichen jeweils L-förmig und beste­ hen aus zwei geradlinigen Segmenten, die im rechten Winkel zueinander miteinander verbunden sind. Die vorliegende Er­ findung ist jedoch nicht auf einen derartigen Aufbau be­ schränkt und die aufgehängten Zweige können aus drei oder mehr Segmenten bestehen. Die nachfolgend beschriebene sech­ ste Ausführungsform der vorliegenden Erfindung weist einen Kondensator des Baumtyps mit einer aufgehängten zweigarti­ gen leitfähigen Schicht auf, die aus vier Segmenten be­ steht, wie aus der nachfolgenden Beschreibung unter Bezug­ nahme auf die Fig. 6A bis 6E hervorgeht.In the above embodiments, the branches are essentially L-shaped and consist hen of two straight segments that are connected to each other at right angles. However, the present invention is not limited to such a structure and the suspended branches may consist of three or more segments. The sixth embodiment of the present invention described below has a tree-type capacitor with a suspended two-layer conductive layer composed of four segments, as will be apparent from the following description with reference to FIGS . 6A to 6E.

Der Kondensator des Baumtyps gemäß der sechsten Ausfüh­ rungsform basiert auf der Struktur von Fig. 1A. Elemente in den Fig. 6A bis 6E, die identisch zu denjenigen in Fig. 1A sind, sind mit den gleichen Bezugszeichen versehen.The tree type capacitor according to the sixth embodiment is based on the structure of FIG. 1A. Elements in Figs. 6A to 6E which are identical to those in Fig. 1A are given the same reference numerals.

Gemäß einer Zusammenschau der Fig. 6A und 1A wird der Wafer gemäß Fig. 1A dem CVD-Verfahren unterworfen, um eine egalisierende oder einebnende isolierende Schicht 98, beispielsweise aus Borphosphorsilikatglas (BPSG) abzuschei­ den. Dann wird das gleiche Verfahren verwendet, um eine Ätzschutzschicht 100 aus beispielsweise Siliziumnitrid zu bilden. Danach werden herkömmliche Photolithographie- und Ätzprozesse durchgeführt, um ausgewählte Teile der Ätz­ schutzschicht 100 und der isolierenden Schicht 98 zu defi­ nieren und wegzuätzen, um Speicherelektroden-Kontaktlöcher 102a und 102b zu bilden, die sich von der oberen Oberfläche der Ätzschutzschicht 100 zur Oberfläche der Drainregionen 16a und 16b erstrecken. Danach wird eine dicke Polysilizi­ umschicht 104 mit einer Dicke von beispielsweise 7000 Å an dem Wafer abgeschieden. In die dicke Polysiliziumschicht können weiterhin Arsenionen oder andere Verunreinigungen eindiffundiert werden, um die Leitfähigkeit zu erhöhen. Da­ nach werden herkömmliche Photolithographieprozesse verwen­ det, um eine Photoresistschicht 106 zu bilden, die als Maske verwendet wird, um freiliegende Teile der dicken Po­ lysiliziumschicht wegzuätzen. Im Ergebnis hiervon werden vorstehende Polysiliziumschichten 104a und 104b gebildet, die sich von der Oberfläche der Drainregionen 16a und 16b nach oben durch die Speicherelektroden-Kontaktlöcher 102a und 102b erstrecken.According to a summary of FIGS. 6A and 1A, the wafer according to FIG. 1A is subjected to the CVD method in order to deposit an equalizing or leveling insulating layer 98 , for example made of borophosphosilicate glass (BPSG). The same method is then used to form an etch protection layer 100 from, for example, silicon nitride. Thereafter, conventional photolithography and etching processes are carried out in order to define and etch away selected parts of the etching protection layer 100 and the insulating layer 98 in order to form storage electrode contact holes 102 a and 102 b, which extend from the upper surface of the etching protection layer 100 to the surface the drain regions 16 a and 16 b extend. Thereafter, a thick polysilicon layer 104 having a thickness of, for example, 7000 Å is deposited on the wafer. Arsenic ions or other impurities can also be diffused into the thick polysilicon layer in order to increase the conductivity. Thereafter, conventional photolithography processes are used to form a photoresist layer 106 , which is used as a mask to etch away exposed portions of the thick polysilicon layer. As a result, protruding polysilicon layers 104 a and 104 b are formed, which extend upward from the surface of the drain regions 16 a and 16 b through the storage electrode contact holes 102 a and 102 b.

Gemäß Fig. 6B wird in einem nachfolgenden Schritt eine Photoresist-Erosionstechnik verwendet, um einen Oberflä­ chenteil der Photoresistschicht 106 zu entfernen, so daß eine verdünnte Photoresistschicht 106a verbleibt. Dies er­ laubt, daß ein Kantenteil oder Eckteil der vorstehenden Po­ lysiliziumschichten 104a und 104b frei wird.According to Fig. 6B, a photoresist-erosion technique, the photoresist layer in a subsequent step used chenteil a Oberflä 106 to be removed, so that a diluted photoresist layer 106 remains a. This he allows that an edge part or corner part of the above polysilicon layers 104 a and 104 b is free.

Gemäß Fig. 6C wird in einem nachfolgenden Schritt ein anisotroper Ätzprozeß an dem Wafer durchgeführt, bis die Ätzschutzschicht 100 freiliegt. Danach wird die Photore­ sistschicht 106a entfernt. Als Ergebnis werden die vorste­ henden Polysiliziumschichten 104a und 104b in Schichten 104c und 104d umgeformt, welche stufenförmige Seitenwände 104e haben. In dieser Ausführungsform sind die stufenförmi­ gen Seitenwände 104e mit jeweils wenigstens einem Schulter­ abschnitt 104f ausgebildet.According to Fig. 6C, an anisotropic etching process on the wafer is performed in a subsequent step, is exposed to the etching stopper layer 100th Then the photoresist layer 106 a is removed. As a result, the above polysilicon layers 104 a and 104 b are formed into layers 104 c and 104 d, which have step-shaped side walls 104 e. In this embodiment, the stepped side walls 104 e are each formed with at least one shoulder section 104 f.

Gemäß Fig. 6D sind die nachfolgenden Schritte im we­ sentlichen die gleichen wie diejenigen an dem Wafer der Fig. 1C und 1D. Zunächst wird das CVD-Verfahren verwendet, um aufeinanderfolgend eine erste isolierende Schicht 108, eine Polysiliziumschicht 110 und eine zweite isolierende Schicht 112 zu bilden. Danach wird der CMP-Prozeß an dem Wafer durchgeführt, um einen oberen Teil des Wafers abzupo­ lieren, bis die Oberseite der vorstehenden Polysilizium­ schichten 104c und 104d freiliegt.Referring to FIG. 6D, the subsequent steps in the sentlichen we are the same as those on the wafer of FIGS. 1C and 1D. First, the CVD method is used to successively form a first insulating layer 108 , a polysilicon layer 110 and a second insulating layer 112 . Thereafter, the CMP process is performed on the wafer to abpupo an upper part of the wafer until the top of the above polysilicon layers 104 c and 104 d are exposed.

Gemäß Fig. 6E wird in einem nachfolgenden Schritt eine Polysiliziumschicht 114 über dem Wafer mit einer Dicke von beispielsweise annähernd 1000 Å abgeschieden. Die Polysili­ ziumschicht 114 kann mit beispielsweise Arsenionen verun­ reinigt werden, um ihre Leitfähigkeit zu erhöhen. Danach werden wieder herkömmliche Photolithographie- und Ätzpro­ zesse an dem Wafer durchgeführt, um ausgewählte Teile der Polysiliziumschicht 114, der zweiten isolierenden Schicht 112 und der Polysiliziumschicht 110 zu definieren und weg­ zuätzen. Im Ergebnis wird die Polysiliziumschicht 114 in separate Abschnitte 114a und 114b und die Polysilizium­ schicht 110 in separate Abschnitte 110a und 110b unter­ teilt. Diese Abschnitte 114a und 114b bzw. 110a und 110b werden als zweigartige leitfähige Schichten in den Spei­ cherelektroden für den Kondensator des Baumtyps gemäß der Erfindung verwendet.Referring to FIG. 6E, a polysilicon layer 114 is deposited over the wafer with a thickness of approximately 1000 Å, for example in a subsequent step. The polysilicon layer 114 can be contaminated with, for example, arsenic ions in order to increase their conductivity. Thereafter, conventional photolithography and etching processes are again carried out on the wafer in order to define and etch away selected parts of the polysilicon layer 114 , the second insulating layer 112 and the polysilicon layer 110 . As a result, the polysilicon layer 114 is divided into separate sections 114 a and 114 b and the polysilicon layer 110 into separate sections 110 a and 110 b. These sections 114 a and 114 b or 110 a and 110 b are used as branch-like conductive layers in the storage electrodes for the capacitor of the tree type according to the invention.

Danach wird an dem Wafer ein Naßätzen durchgeführt, wo­ bei die Ätzschutzschicht 100 als Ätzendpunkt dient, um die freiliegenden isolierenden Schichten 112 und 108 zu entfer­ nen. Dies vervollständigt die Ausbildung der Speicherelek­ troden für den Kondensator des Baumtyps in den DRAM-Zellen des Wafers.Thereafter, wet etching is performed on the wafer where the etch protection layer 100 serves as the etch end point to remove the exposed insulating layers 112 and 108 . This completes the formation of the memory electrodes for the tree-type capacitor in the DRAM cells of the wafer.

Gemäß Fig. 6E bestehen die so ausgebildeten Speicher­ elektroden aus den stammartigen vorstehenden Polysilizium­ schichten 104c und 104d, den oberen zweigartigen Polysili­ ziumschichten 114a und 114b und zwei Paaren von aus vier Segmenten bestehenden, aufgehängten zweigartigen Polysili­ ziumschichten 110a und 110b. Die stammartigen vorstehenden Polysiliziumschichten 104c und 104d sind jeweils elektrisch mit den Drainbereichen 16a und 16b der Übertragungstransi­ storen in dem DRAM verbunden. Die oberen zweigartigen Poly­ siliziumschichten 114a und 114b sind mit den Oberseiten der stammartigen vorstehenden Polysiliziumschichten 104c und 104d verbunden und erstrecken sich im wesentlichen recht­ winklig hierzu. Die aus vier Segmenten bestehenden, aufge­ hängten zweigartigen Polysiliziumschichten 110a und 110b verlaufen jeweils von der Unterseite der zweigartigen Poly­ siliziumschichten 114a und 114b nach unten mit vier im we­ sentlichen geradlinigen Segmenten.According to Fig. 6E pass the thus formed storage electrode from the stem-like protruding polysilicon layers 104 c and 104 d, the upper branch-like Polysili ziumschichten 114 a and 114 b and two pairs consisting of four segments suspended branch-like Polysili ziumschichten 110 a and 110 b . The stem-like protruding polysilicon layers 104 c and 104 d are each electrically connected to the drain regions 16 a and 16 b of the transfer transistors in the DRAM. The upper branch-like poly silicon layers 114 a and 114 b are connected to the tops of the stem-like protruding polysilicon layers 104 c and 104 d and extend substantially at an angle to it. The four-segment, suspended branch-like polysilicon layers 110 a and 110 b each run from the underside of the branch-like poly silicon layers 114 a and 114 b downward with four essentially straight segments.

Es versteht sich, daß im Rahmen der vorliegenden Erfin­ dung die aus mehreren Segmenten bestehenden, aufgehängten zweigartigen Polysiliziumschichten nicht auf die voranste­ hend offenbarten Zweige mit vier Segmenten beschränkt sind. Sind fünf oder mehr Segmente gewünscht, wird eine Photore­ sist-Erosion und wird ein anisotropes Ätzen wiederholt an dem Wafer der Fig. 6B und 6C durchgeführt, um die Sei­ tenwände der vorstehenden Polysiliziumschichten mit noch mehr schulterartigen Abschnitten zu versehen.It is understood that within the scope of the present invention, the multi-segment, suspended branch-like polysilicon layers are not limited to the branches with four segments disclosed above. If five or more segments are desired, photoresist erosion and anisotropic etching are repeated on the wafer of FIGS. 6B and 6C to provide the shoulder walls of the above polysilicon layers with more shoulder-like portions.

In den voranstehenden sechs Ausführungsformen wird ein CMP-Prozeß verwendet, um die Polysiliziumschichten in die separaten Abschnitte zu unterteilen. Die vorliegende Erfin­ dung ist jedoch nicht auf die Verwendung des CMP-Prozesses beschränkt. Es können genauso gut herkömmliche Photolitho­ graphie- oder Ätzprozesse verwendet werden, um diese Poly­ siliziumschichten in die separaten Abschnitte zu untertei­ len. Die Anwendung eines derartigen Prozesses bzw. das hiermit herzustellende Produkt wird nachfolgend unter Bezug auf die Fig. 7A bis 7E beschrieben.In the previous six embodiments, a CMP process is used to divide the polysilicon layers into separate sections. However, the present invention is not limited to using the CMP process. Conventional photolithography or etching processes can also be used to divide these polysilicon layers into the separate sections. The use of such a process or the product to be produced with it is described below with reference to FIGS. 7A to 7E.

Die Kondensatoren des Baumtyps gemäß der siebten Aus­ führungsform basieren auf der Struktur von Fig. 1B. Elemen­ te in den Fig. 7A bis 7E, welche identisch zu denjenigen von Fig. 1B sind, sind mit den gleichen Bezugszeichen ver­ sehen.The tree-type capacitors according to the seventh embodiment are based on the structure of FIG. 1B. Elements in FIGS. 7A to 7E, which are identical to those of FIG. 1B, are provided with the same reference numerals.

Gemäß der Zusammenschau der Fig. 7A und 1B wird aus­ gehend vom Wafer gemäß Fig. 1B ein CVD-Verfahren verwendet, um aufeinanderfolgend eine erste isolierende Schicht 116, eine erste Polysiliziumschicht 118, eine zweite isolierende Schicht 120, eine zweite Polysiliziumschicht 122 und eine dritte isolierende Schicht 124 zu bilden, von denen jede mit einer Dicke von beispielsweise ungefähr 1000 Å abge­ schieden wird. Die isolierenden Schichten 116, 120 und 124 sind bevorzugt Schichten aus Siliziumdioxid (SiO₂). Weiter­ hin können in die Polysiliziumschichten 118 und 122 Verun­ reinigungen, beispielsweise Arsenionen eindiffundiert wer­ den, um die jeweilige Leitfähigkeit zu erhöhen.According to the combination of FIGS. 7A and 1B Fig out continuously from the wafer according to. 1B, a CVD method used to successively a first insulating layer 116, a first polysilicon layer 118, a second insulating layer 120, a second polysilicon layer 122 and a third to form insulating layer 124 , each of which is deposited to a thickness of, for example, approximately 1000 Å. The insulating layers 116 , 120 and 124 are preferably layers of silicon dioxide (SiO₂). Furthermore, impurities, for example arsenic ions, can be diffused into the polysilicon layers 118 and 122 in order to increase the respective conductivity.

Gemäß Fig. 7B wird in einem nachfolgenden Schritt ein herkömmlicher Photolithographieprozeß verwendet, um eine Photoresistschicht 126 über dem Wafer auszubilden. Danach wird ein anisotropes Ätzen an dem Wafer durchgeführt, um aufeinanderfolgend ausgewählte Teile der dritten isolieren­ den Schicht 124, der zweiten Polysiliziumschicht 122, der zweiten isolierenden Schicht 120, der ersten Polysilizium­ schicht 118 und der ersten isolierenden Schicht 116 weg­ zuätzen, bis die Oberseite der Polysiliziumsäulen 26a und 26b freiliegt. Als Ergebnis dieses Prozesses werden Spei­ cherelektroden-Kontaktlöcher 128a und 128b gebildet, die sich von der oberen Oberfläche der Photoresistschicht 126 zur Oberseite der Polysiliziumsäulen 26a und 26b er­ strecken, wobei die isolierenden Schichten 116, 120 und 124 und die Polysiliziumschichten 118 und 122 in separate Ab­ schnitte unterteilt werden. Danach wird die Photoresist­ schicht 126 entfernt.Referring to FIG. 7B, a conventional photolithographic process is used to form a photoresist layer 126 over the wafer in a subsequent step. An anisotropic etch is then performed on the wafer to sequentially etch away selected portions of the third isolate layer 124 , second polysilicon layer 122 , second insulating layer 120 , first polysilicon layer 118, and first insulating layer 116 until the top of the Polysilicon columns 26 a and 26 b are exposed. As a result of this process SpeI be cherelektroden contact holes 128 a and is formed 128 b extending from the upper surface of the photoresist layer 126 to the top of the polysilicon column 26 a and 26 he b stretch, wherein the insulating layers 116, 120 and 124 and the polysilicon layers 118 and 122 are divided into separate sections. The photoresist layer 126 is then removed.

Gemäß Fig. 7C wird in einem darauffolgenden Schritt die Polysiliziumschicht 130 auf dem Wafer abgeschieden, um die Speicherelektroden-Kontaktlöcher 128a und 128b aufzufüllen. Danach wird wieder ein herkömmlicher Photolithographie- und Ätzvorgang verwendet, um zwei im wesentlichen T-förmige Po­ lysiliziumschichten 130a und 130b zu definieren und aus zu­ bilden, welche mit der Oberseite der Polysiliziumsäulen 26a und 26b verbunden sind. In dieser Ausführungsform bilden die T-förmigen Polysiliziumschichten 130a und 130b und die Polysiliziumsäulen 26a und 26b in Kombination die stammar­ tige leitfähige Schicht in dem Kondensator des Baumtyps ge­ mäß der vorliegenden Erfindung.According to Fig. 7C the polysilicon layer in a subsequent step, deposited on the wafer 130 to the storage electrode contact holes 128 a and 128 b fill. Then a conventional photolithography and etching process is used to define and form two substantially T-shaped polysilicon layers 130 a and 130 b, which are connected to the top of the polysilicon columns 26 a and 26 b. In this embodiment, the T-shaped polysilicon layers 130 a and 130 b and the polysilicon columns 26 a and 26 b in combination form the Stammar term conductive layer in the tree-type capacitor according to the present invention.

Alternativ hierzu kann das Polysilizium in die Spei­ cherelektroden-Kontaktlöcher 128a und 128b eingefüllt wer­ den, um säulenförmige leitfähige Schichten zu bilden. Be­ vorzugt beinhaltet der Verfüllprozeß einen ersten Schritt des Abscheidens einer Polysiliziumschicht durch ein CVD-Ver­ fahren und einen zweiten Schritt des Zurückätzens der Polysiliziumschicht; oder alternativ hierzu beinhaltet der Verfüllprozeß einen ersten Schritt des Abscheidens einer Polysiliziumschicht nur mit einer bestimmten Dicke auf der inneren Wand der Speicherelektroden-Kontaktlöcher 128a und 128b (welche somit durch die Polysiliziumschicht nicht vollständig verfüllt werden) und einen zweiten Schritt des Durchführens herkömmlicher Photolithographie- und Ätzpro­ zesse am Wafer, um U-förmige leitfähige Schichten auf der Oberseite der Polysiliziumsäulen 26a und 26b zu bilden.Alternatively, the polysilicon may who, in order to form the columnar conductive layers into the SpeI cherelektroden contact holes 128 a and b filled 128th Preferably, the backfilling process includes a first step of depositing a polysilicon layer by a CVD method and a second step of etching back the polysilicon layer; or alternatively, the filling process includes a first step of depositing a polysilicon layer with only a certain thickness on the inner wall of the storage electrode contact holes 128 a and 128 b (which thus are not completely filled by the polysilicon layer) and a second step of performing conventional photolithography - And Ätzpro processes on the wafer to form U-shaped conductive layers on the top of the polysilicon columns 26 a and 26 b.

Gemäß Fig. 7D werden in einem nachfolgenden Schritt herkömmliche Photolithographie- und Ätzprozesse verwendet, um ausgewählte Teile der dritten isolierenden Schicht 124, der zweiten Polysiliziumschicht 122, der zweiten isolieren­ den Schicht 120 und der ersten Polysiliziumschicht 118 zu definieren und wegzuätzen. Als Ergebnis dieses Prozesses wird die Polysiliziumschicht 118 in separate Abschnitte 118a und 118b und die Polysiliziumschicht 122 in separate Abschnitte 122a und 122b unterteilt. Diese Abschnitte 118a und 118b und 122a und 122b werden als zweigartige leitfä­ hige Schichten in Speicherelektroden für den Kondensator des Baumtyps gemäß der Erfindung verwendet.According to Fig. 7D conventional photolithography and etching processes are used in a subsequent step to selected portions of the third insulating layer 124, the second polysilicon layer 122, the second insulating layer 120 and the first polysilicon layer 118 to define and etch away. As a result of this process, the polysilicon layer 118 is divided into separate sections 118 a and 118 b and the polysilicon layer 122 into separate sections 122 a and 122 b. These sections 118 a and 118 b and 122 a and 122 b are used as branch-like conductive layers in storage electrodes for the tree-type capacitor according to the invention.

Gemäß Fig. 7E wird in einem nachfolgenden Schritt ein Naßätzen an dem Wafer durchgeführt, wobei die Ätzschutz­ schicht 22 der Ätzendpunkt ist, um die freiliegenden iso­ lierenden Schichten 124, 120 und 116 aus SiO₂ zu entfernen. Dies vervollständigt die Ausbildung der Speicherelektroden für den Kondensator des Baumtyps in den DRAM-Zellen des Wa­ fers.Referring to FIG. 7E is a wet etching in a subsequent step carried out on the wafer, the etching resist layer 22 of the etching end point is to remove the exposed iso lierenden layers 124, 120 and 116 of SiO₂ to. This completes the formation of the storage electrodes for the tree-type capacitor in the DRAM cells of the wafer.

Gemäß Fig. 7E bestehen die so ausgebildeten Speicher­ elektroden aus den säulenförmigen stammartigen Polysilizi­ umschichten 26a und 26b, den im wesentlichen T-förmigen stammartigen Polysiliziumschichten 130a und 130b und zwei Paaren von aus drei Segmenten bestehenden, aufgehängten zweigartigen Polysiliziumschichten 118a, 122a und 118b und 122b. Die säulenförmigen stammartigen Polysiliziumschichten 26a und 26b sind jeweils elektrisch mit den Drainbereichen 16a und 16b der Übertragungstransistoren in dem DRAM ver­ bunden. Die im wesentlichen T-förmigen stammartigen Polysi­ liziumschichten 130a und 130b sind mit der Oberseite der säulenförmigen stammartigen Polysiliziumschichten 26a und 26b verbunden. Die beiden Paare von aus drei Segmenten be­ stehenden aufgehängten zweigartigen Polysiliziumschichten 118a und 122a bzw. 118b und 122b sind jeweils mit dem ver­ tikalen Segment der im wesentlichen T-förmigen stammartigen Polysiliziumschichten 130a und 130b verbunden.According to Fig. 7E pass the thus formed storage electrodes of the columnar trunk-like Polysilizi redeploy 26 a and 26 b, the shaped T-substantially trunk-like polysilicon layers 130a and 130b and two pairs of consisting of three segments suspended branch-like polysilicon layers 118 a, 122 a and 118 b and 122 b. The columnar stem-like polysilicon layers 26 a and 26 b are each electrically connected to the drain regions 16 a and 16 b of the transfer transistors in the DRAM. The substantially T-shaped stem-like polysilicon layers 130 a and 130 b are connected to the top of the columnar stem-like polysilicon layers 26 a and 26 b. The two pairs of three-segment suspended branch-like polysilicon layers 118 a and 122 a or 118 b and 122 b are each connected to the vertical segment of the substantially T-shaped stem-like polysilicon layers 130 a and 130 b.

Die nachfolgende achte Ausführungsform der vorliegenden Erfindung ist in ihrer Struktur ähnlich zur voranstehenden siebten Ausführungsform mit der Ausnahme, daß die im we­ sentlichen T-förmige stammartige leitfähige Schicht in Form eines säulenförmigen Stammes mit hohlem Innenraum modifi­ ziert ist. Nachfolgend wird diese Ausführungsform unter Be­ zug auf die Fig. 8A und 8B beschrieben.The following eighth embodiment of the present invention is structurally similar to the previous seventh embodiment except that the substantially T-shaped stem-like conductive layer is modified in the form of a columnar stem with a hollow interior. Hereinafter, this embodiment will be described with reference to FIGS. 8A and 8B.

Der Kondensator des Baumtyps gemäß der achten Ausfüh­ rungsform basiert auf der Struktur von Fig. 7B. Elemente in den Fig. 8A und 8B, die identisch zu denjenigen von Fig. 7B sind, sind mit gleichen Bezugszeichen versehen. The tree type capacitor according to the eighth embodiment is based on the structure of FIG. 7B. Elements in FIGS. 8A and 8B that are identical to those of FIG. 7B are given the same reference numerals.

Gemäß de 24833 00070 552 001000280000000200012000285912472200040 0002019720194 00004 24714r Zusammenschau der Fig. 8A und 7B wird an dem Wafer von Fig. 7B das CVD-Verfahren angewendet, um eine Polysiliziumschicht abzuscheiden, die dann zurückgeätzt wird, um Seitenwand-Abstandshalter 132a und 132b an den In­ nenwänden der Speicherelektroden-Kontaktlöcher 128a und 128b zu bilden. Diese Seitenwand-Abstandshalter 132a und 132b bilden jeweils eine säulenförmige stammartige leitfä­ hige Schicht, die mit der Oberseite der Polysiliziumsäulen 26a und 26b verbunden wird.According de 24833 00070 552 001000280000000200012000285912472200040 0002019720194 00004 24714r combination of FIGS. 8A and 7B is applied to the wafer of FIG. 7B, the CVD method is used, which is then etched back to form sidewall spacers 132 a and 132 b by a polysilicon layer to be deposited on In the inner walls of the storage electrode contact holes 128 a and 128 b to form. These side wall spacers 132 a and 132 b each form a columnar stem-like conductive layer, which is connected to the top of the polysilicon columns 26 a and 26 b.

Gemäß Fig. 8B wird in einem nachfolgenden Schritt ein herkömmlicher Photolithographie- und Ätzvorgang verwendet, um ausgewählte Teile der dritten isolierenden Schicht 124, der zweiten Polysiliziumschicht 122, der zweiten isolieren­ den Schicht 120 und der ersten Polysiliziumschicht 118 zu definieren und wegzuätzen. Als Ergebnis dieses Vorganges wird die Polysiliziumschicht 118 in separate Abschnitte 118a und 118b und die Polysiliziumschicht 122 in separate Abschnitte 122a und 122b unterteilt. Diese Abschnitte 118a und 118b bzw. 122a und 122b werden als zweigartige leitfä­ hige Schichten in den Speicherelektroden für den Kondensa­ tor des Baumtyps gemäß der vorliegenden Erfindung verwen­ det.According to Fig. 8B, a conventional photolithography and etching is used in a subsequent step to selected portions of the third insulating layer 124, the second polysilicon layer 122, the second insulating layer 120 and the first polysilicon layer 118 to define and etch away. As a result of this process, the polysilicon layer 118 is divided into separate sections 118 a and 118 b and the polysilicon layer 122 into separate sections 122 a and 122 b. These sections 118 a and 118 b and 122 a and 122 b are used as branch-like conductive layers in the storage electrodes for the capacitor of the tree type according to the present invention.

Nachfolgend wird an dem Wafer ein Naßätzen durchge­ führt, wobei die Ätzschutzschicht 22 als Ätzendpunkt dient, um die freiliegenden isolierenden Schichten 124, 120 und 116 aus SiO₂ zu entfernen. Dies vervollständigt die Ausbil­ dung der Speicherelektroden für den Kondensator des Baum­ typs in den DRAM-Zellen des Wafers.A wet etching is subsequently carried out on the wafer, the etching protection layer 22 serving as the etching end point in order to remove the exposed insulating layers 124 , 120 and 116 from SiO 2. This completes the formation of the storage electrodes for the tree-type capacitor in the DRAM cells of the wafer.

Gemäß Fig. 8B bestehen die so ausgebildeten Speicher­ elektroden aus den säulenförmigen stammartigen Polysilizi­ umschichten 26a und 26b, den ebenfalls säulenförmigen stammartigen Polysiliziumschichten 132a und 132b, welche einen hohlen Innenraum haben und aus zwei Paaren von drei Segmenten versehenen, zweigartigen Polysiliziumschichten 118a und 122b bzw. 118b und 122b. Diese Ausführungsform un­ terscheidet sich von der voranstehenden Ausführungsform ge­ mäß Fig. 7D dahingehend, daß die T-förmigen stammartigen Polysiliziumschichten 130a und 130b durch die säulenförmi­ gen stammartigen Polysiliziumschichten 132a und 132b mit hohlem Innenraum ersetzt sind.According to Fig. 8B pass the thus formed storage electrodes of the columnar trunk-like Polysilizi redeploy 26 a and b 26, also column-shaped trunk-like polysilicon layers 132 a and 132 b, which have a hollow interior and provided of two pairs of three segments, branch-like polysilicon layers 118 a and 122 b or 118 b and 122 b. This embodiment differs from the previous embodiment according to FIG. 7D in that the T-shaped stem-like polysilicon layers 130 a and 130 b are replaced by the columnar gene-like polysilicon layers 132 a and 132 b with a hollow interior.

Die neunte Ausführungsform der vorliegenden Erfindung, welche nachfolgend unter Bezug auf die Fig. 9A bis 9E beschrieben wird, befaßt sich mit einem Kondensator des Baumtyps mit einer T-förmigen stammartigen leitfähigen Schicht.The ninth embodiment of the present invention, which will be described below with reference to FIGS. 9A to 9E, is concerned with a tree-type capacitor having a T-shaped stem-like conductive layer.

Der Kondensator des Baumtyps gemäß der neunten Ausfüh­ rungsform basiert auf der Waferstruktur von Fig. 1A. Ele­ mente in den Fig. 9A bis 9E, welche identisch zu denje­ nigen von Fig. 1A sind, sind mit den gleichen Bezugszeichen versehen.The tree type capacitor according to the ninth embodiment is based on the wafer structure of FIG. 1A. Elements in Figs. 9A to 9E which are identical to those of Fig. 1A are given the same reference numerals.

Gemäß der Zusammenschau der Fig. 9A und 1A wird an dem Wafer von Fig. 1A ein CVD-Verfahren angewendet, um eine einebnende oder egalisierende isolierende Schicht 150, bei­ spielsweise aus Borphosphorsilikatglas (BPSG) abzuscheiden. Dann wird das gleiche Verfahren angewendet, um eine Ätz­ schutzschicht 152 aus beispielsweise Siliziumnitrid zu bil­ den. Nachfolgend wird eine dicke isolierende Schicht, bei­ spielsweise aus Siliziumdioxid (SiO₂) über dem Wafer mit einer Dicke von beispielsweise ungefähr 7000 Å abgeschie­ den. Danach werden herkömmliche Photolithographie- und Ätz­ prozesse durchgeführt, um isolierende Säulen 154a und 154b zu definieren und auszubilden, welche im wesentlichen ober­ halb der Drainregionen 16a und 16b ausgebildet sind.According to the synopsis of FIGS . 9A and 1A, a CVD method is used on the wafer of FIG. 1A in order to deposit a leveling or leveling insulating layer 150 , for example from borophosphosilicate glass (BPSG). The same method is then used to form an etching protective layer 152 made of, for example, silicon nitride. Subsequently, a thick insulating layer, for example made of silicon dioxide (SiO₂) is deposited over the wafer with a thickness of, for example, approximately 7000 Å. Thereafter, conventional photolithography and etching processes are carried out to define and form insulating columns 154 a and 154 b, which are formed substantially above the drain regions 16 a and 16 b.

Gemäß Fig. 9B wird in einem nachfolgenden Schritt ein CVD-Verfahren angewendet, um aufeinanderfolgend eine erste isolierende Schicht 156, eine erste Polysiliziumschicht 158 und eine zweite isolierende Schicht 160 auszubilden, von denen jede mit einer Dicke von beispielsweise ungefähr 1000 Å abgeschieden wird. Die isolierenden Schichten 156 und 160 sind bevorzugt aus Siliziumdioxid. Weiterhin können in die Polysiliziumschicht 158 Verunreinigungen wie beispielsweise Arsenionen eindiffundiert werden, um die Leitfähigkeit zu erhöhen.According to Figure 9B is applied in a subsequent step, a CVD method. To successively a first insulating layer 156, a first polysilicon layer 158 and a second insulating layer form 160, each of which is deposited with a thickness of for example about 1000 Å. The insulating layers 156 and 160 are preferably made of silicon dioxide. Furthermore, impurities such as arsenic ions can be diffused into the polysilicon layer 158 in order to increase the conductivity.

Gemäß Fig. 9C wird in einem nachfolgenden Schritt ein herkömmlicher Photolithographieprozeß verwendet, um über dem Wafer eine Photoresistschicht 162 auszubilden. Danach wird an dem Wafer ein anisotropes Ätzen durchgeführt, um freiliegende Teile der zweiten isolierenden Schicht 160, der ersten Polysiliziumschicht 158, der ersten isolierenden Schicht 156, der isolierenden Säulen 154a und 154b, der Ätzschutzschicht 152, der egalisierenden isolierenden Schicht 150 und des Gateoxidationsfilms 14 wegzuätzen, bis die obere Oberfläche der Drainbereiche 16a und 16b frei­ liegt. Als Ergebnis dieses Prozesses werden Speicherelek­ troden-Kontaktlöcher 164a und 164b ausgebildet, die sich von der oberen Oberfläche der Drainbereiche 16a und 16b zur oberen Oberfläche der zweiten isolierenden Schicht 160 er­ strecken.Referring to FIG. 9C, a conventional photolithographic process is used to form above the wafer, a photoresist layer 162 in a subsequent step. An anisotropic etching is then carried out on the wafer in order to expose exposed parts of the second insulating layer 160 , the first polysilicon layer 158 , the first insulating layer 156 , the insulating columns 154 a and 154 b, the etching protection layer 152 , the leveling insulating layer 150 and the Etch away gate oxidation film 14 until the upper surface of the drain regions 16 a and 16 b is exposed. As a result of this process, memory electrode contact holes 164 a and 164 b are formed, which extend from the upper surface of the drain regions 16 a and 16 b to the upper surface of the second insulating layer 160 .

Nachfolgend wird gemäß Fig. 9D eine Polysiliziumschicht 166 über dem Wafer abgeschieden, welche die Speicherelek­ troden-Kontaktlöcher 164a und 164b auffüllt. Danach werden herkömmliche Photolithographie- und Ätzvorgänge verwendet, um die Polysiliziumschicht 166 in zwei im wesentlichen T-för­ mige stammartige leitfähige Schichten 166a und 166b um­ zuformen, die elektrisch mit den Drainbereichen 16a und 16b verbunden sind.Subsequently, a polysilicon layer is shown in FIG. 9D deposited over the wafer 166, which the Speicherelek trodes contact holes 164 a and 164 b fills. Thereafter, conventional photolithography and etching processes are used to form the polysilicon layer 166 into two substantially T-shaped stem-like conductive layers 166 a and 166 b, which are electrically connected to the drain regions 16 a and 16 b.

Gemäß Fig. 9E werden in einem nachfolgenden Schritt herkömmliche Photolithographie- und Ätzprozesse an dem Wa­ fer durchgeführt, um ausgewählte Teile der zweiten isolie­ renden Schicht 160 und der ersten Polysiliziumschicht 158 zu definieren und wegzuätzen. Als Ergebnis dieses Vorganges wird die Polysiliziumschicht 158 in separate Abschnitte 158a und 158b unterteilt. Diese Abschnitte 158a und 158b werden als zweigartige leitfähige Schichten in den Spei­ cherelektroden für den Kondensator des Baumtyps gemäß der Erfindung verwendet. Nachfolgend wird an dem Wafer ein Naßätzen durchgeführt, wobei die Ätzschutzschicht 152 als Ätzendpunkt dient, um die freiliegenden isolierenden Schichten 160, 156 aus SiO₂ und den verbleibenden Teil der isolierenden Säulen 154a und 154b zu entfernen. Dies ver­ vollständigt die Ausbildung der Speicherelektroden für den Kondensator des Baumtyps in den DRAM-Zellen des Wafers.Referring to FIG. 9E conventional photolithography and etch processes at the Wa are carried out fer in a subsequent step to define selected portions of the second isolie Governing layer 160 and the first polysilicon layer 158 and etch. As a result of this process, the polysilicon layer 158 is divided into separate sections 158 a and 158 b. These sections 158 a and 158 b are used as branch-like conductive layers in the storage electrodes for the capacitor of the tree type according to the invention. Subsequently, a wet etching is carried out on the wafer, the etching protection layer 152 serving as the etching end point in order to remove the exposed insulating layers 160 , 156 made of SiO 2 and the remaining part of the insulating columns 154 a and 154 b. This completes the formation of the storage electrodes for the tree-type capacitor in the DRAM cells of the wafer.

Gemäß Fig. 9E bestehen die so ausgebildeten Speicher­ elektroden aus den im wesentlichen T-förmigen stammartigen Polysiliziumschichten 166a und 166b und den aufgehängten zweigartigen Polysiliziumschichten 158a und 158b aus drei Segmenten.Referring to FIG. 9E pass the thus formed storage electrodes of the substantially T-shaped trunk-like polysilicon layers 166 a and 166 b and the suspended branch-like polysilicon layers 158 a and 158 b of three segments.

Die zehnte Ausführungsform der vorliegenden Erfindung, wie sie nachfolgend unter Bezug auf die Fig. 10A und 10B beschrieben wird, ist im Aufbau ähnlich zu demjenigen der neunten Ausführungsform, jedoch mit der Ausnahme, daß die im wesentlichen T-förmigen stammartigen leitfähigen Schich­ ten hohl ausgebildet sind, um den Ladungsspeicherbereich oder die Ladungsspeicherfläche zu erhöhen.The tenth embodiment of the present invention, as will be described below with reference to FIGS. 10A and 10B, is structurally similar to that of the ninth embodiment, except that the substantially T-shaped stem-like conductive layers are hollow are to increase the charge storage area or the charge storage area.

Der Kondensator des Stammtyps gemäß der neunten Ausfüh­ rungsform basiert auf der Struktur von Fig. 9C. Elemente in den Fig. 10A und 10B, die identisch zu denjenigen von Fig. 9C sind, sind mit gleichen Bezugszeichen versehen.The strain type capacitor according to the ninth embodiment is based on the structure of FIG. 9C. Elements in FIGS. 10A and 10B that are identical to those of FIG. 9C are given the same reference numerals.

Gemäß der Zusammenschau der Fig. 10A und 9C wird an dem Wafer von Fig. 9C das CVD-Verfahren angewendet, um eine Polysiliziumschicht 168 derart abzuscheiden, daß an den In­ nenwänden der Speicherelektroden-Kontaktlöcher 164a und 164b diese Polysiliziumschicht 168 nur mit einer bestimmten Dicke abgeschieden wird, welche einen hohlen Innenraum der Speicherelektroden-Kontaktlöcher 164a und 164b ermöglicht. Danach werden ein herkömmlicher Photolithographie- und Ätz­ vorgang durchgeführt, um ausgewählte Teile der Polysilizi­ umschicht 168 zu definieren und wegzuätzen. Im Ergebnis hiervon dienen die verbleibenden Polysiliziumschichten 168a und 168b jeweils als im wesentlichen T-förmige stammartige leitfähige Schicht mit einem hohlen Innenraum für die Spei­ cherelektrode.9C, the CVD process applied to form a polysilicon layer 168 deposited in such a way, according to the combination of FIGS. 10A and 9C on the wafer of FIG. That the storage electrode contact holes nenwänden to the In 164 a and 164 b, this polysilicon layer 168 only with a certain thickness is deposited, which allows a hollow interior of the storage electrode contact holes 164 a and 164 b. A conventional photolithography and etching process is then performed to define and etch away selected portions of the polysilicon layer 168 . As a result, the remaining polysilicon layers 168 a and 168 b each serve as a substantially T-shaped stem-like conductive layer with a hollow interior for the storage electrode.

Gemäß Fig. 10B werden in einem nachfolgenden Schritt herkömmliche Photolithographie- und Ätzprozesse an dem Wa­ fer durchgeführt, um ausgewählte Teile der zweiten isolie­ renden Schicht 160 und der ersten Polysiliziumschicht 158 zu definieren und wegzuätzen. Als Ergebnis dieses Vorganges wird die Polysiliziumschicht 158 in separate Abschnitte 158a und 158b unterteilt. Diese Abschnitte 158a und 158b werden als zweigartige leitfähige Schichten in den Spei­ cherelektroden für den Kondensator des Baumtyps gemäß die­ ser Ausführungsform der Erfindung verwendet.According to Fig. 10B conventional photolithography and etch processes at the Wa are carried out fer in a subsequent step to define selected portions of the second isolie Governing layer 160 and the first polysilicon layer 158 and etch. As a result of this process, the polysilicon layer 158 is divided into separate sections 158 a and 158 b. These sections 158 a and 158 b are used as branch-like conductive layers in the storage electrodes for the capacitor of the tree type according to this embodiment of the invention.

Nachfolgend wird an dem Wafer ein Naßätzen durchge­ führt, wobei die Ätzschutzschicht 152 als Ätzendpunkt dient, um die freiliegenden isolierenden Schichten 160 und 156 aus SiO₂ und den verbleibenden Teil der isolierenden Säulein 154a und 154b zu entfernen. Dies vervollständigt die Ausbildung der Speicherelektroden für den Kondensator des Baumtyps in den DRAM-Zellen des Wafers.Subsequently, a wet etching is carried out on the wafer, the etching protection layer 152 serving as the etching end point in order to remove the exposed insulating layers 160 and 156 made of SiO 2 and the remaining part of the insulating pillars 154 a and 154 b. This completes the formation of the storage electrodes for the tree-type capacitor in the DRAM cells of the wafer.

Gemäß Fig. 10B bestehen die so ausgebildeten Speicher­ elektroden aus den im wesentlichen T-förmigen stammartigen Polysiliziumschichten 168a und 168b mit jeweils hohlem In­ nenraum und den aufgehängten zweigartigen Polysilizium­ schichten 158a und 158b mit drei Segmenten. Die Ausfüh­ rungsform von Fig. 10B ist im wesentlichen ähnlich zur vor­ anstehenden Ausführungsform gemäß Fig. 9E mit der Ausnahme, daß die im wesentlichen T-förmigen stammartigen Polysilizi­ umschichten 166a und 166b der vorherigen Ausführungsform durch die im wesentlichen T-förmigen stammartigen Polysili­ ziumschichten 168a und 168b mit jeweils hohlem Innenraum ersetzt sind.According to Fig. 10B pass the thus formed storage electrodes of the substantially T-shaped trunk-like polysilicon layers 168a and 168 b each having a hollow inner space and the suspended branch-like polysilicon layers 158 a and 158 b having three segments. The embodiment of Fig. 10B is substantially similar to the previous embodiment of Fig. 9E with the exception that the substantially T-shaped stem-like polysilicon layer 166 a and 166 b of the previous embodiment by the substantially T-shaped stem-like polysili Ziumschichten 168 a and 168 b are replaced, each with a hollow interior.

In der neunten und zehnten Ausführungsform können die säulenförmigen isolierenden Schichten durch verschiedene Einrichtungen und Maßnahmen mit anderen Formen ausgebildet werden. Beispielsweise kann eine Photoresist-Erosionstech­ nik verwendet werden, um isolierende Schichten mit stufen­ förmigen Seitenwänden zu bilden. Auch kann anstelle der Struktur von Fig. 9A, wenn anstelle von anisotropen Ätzen ein isotropes Ätzen wie beispielsweise Naßätzen durchge­ führt wird, die dicke isolierende Schicht in einer im we­ sentlichen dreieckförmigen Form ausgestaltet werden; wenn weiterhin die Seitenwand-Abstandshalter an der Innenwand der isolierenden Säulen 154a und 154b ausgebildet werden, lassen sich auch säulenförmige isolierende Schichten ande­ rer Formgebung erhalten. Die zweigartige leitfähige Schicht kann somit abhängig von den jeweiligen Anforderungen in un­ terschiedlichen Formen ausgestaltet werden.In the ninth and tenth embodiments, the columnar insulating layers can be formed by various means and measures with other shapes. For example, a photoresist erosion technique can be used to form insulating layers with step-shaped side walls. Also, instead of the structure of FIG. 9A, if instead of anisotropic etching an isotropic etching such as wet etching is carried out, the thick insulating layer can be designed in a substantially triangular shape; furthermore, if the side wall spacers are formed on the inner wall of the insulating columns 154 a and 154 b, columnar insulating layers of other shapes can also be obtained. The branch-like conductive layer can thus be designed in different forms depending on the respective requirements.

Ähnlich können die säulenförmigen Polysiliziumschichten mit anderen Formgebungen aufgrund anderer Fertigungstechni­ ken ausgestaltet werden, um den jeweiligen Oberflächenbe­ reich zu erhöhen. Beispielsweise kann im Fall von Fig. 1B, wenn anstelle des anisotropen Ätzens ein isotropes Ätzen verwendet wird, die dicke Polysiliziumschicht im wesentli­ chen dreieckförmig ausgebildet werden.Similarly, the columnar polysilicon layers can be designed with different shapes based on different manufacturing techniques to increase the respective surface area. For example, in the case of FIG. 1B, if isotropic etching is used instead of the anisotropic etching, the thick polysilicon layer may be substantially triangular.

In den voranstehenden ersten zehn Ausführungsformen be­ inhaltet der Kondensator des Baumtyps nur ein "Stockwerk" oder eine "Etage" von Speicherelektroden. Die Anzahl der Ebenen der Bäume ist jedoch nicht auf eins beschränkt, son­ dern kann zwei oder mehr betragen. Die nachfolgende elfte Ausführungsform befaßt sich mit einem Kondensator des Baum­ typs mit zwei Ebenen von Speicherelektroden mit einer obe­ ren Ebene von Speicherelektroden, die auf eine Bodenebene von Speicherelektroden aufgesetzt sind, wie sich aus der nachfolgenden Beschreibung unter Bezug auf die Fig. 11A bis 11C ergibt.In the foregoing first ten embodiments, the tree-type capacitor includes only one "floor" or one "floor" of storage electrodes. However, the number of levels of the trees is not limited to one, but can be two or more. The following eleventh embodiment is concerned with a tree-type capacitor having two levels of storage electrodes with an upper level of storage electrodes placed on a bottom level of storage electrodes, as will be apparent from the following description with reference to Figs. 11A to 11C .

Der Kondensator des Baumtyps gemäß der elften Ausfüh­ rungsform basiert auf der Waferstruktur von Fig. 2B. Ele­ mente in den Fig. 11A bis 11C, die identisch zu denjeni­ gen von Fig. 2B sind, sind mit gleichen Bezugszeichen ver­ sehen. Die Speicherelektroden des Wafers von Fig. 2B werden als Bodenebene der Speicherelektroden verwendet. Die nach­ folgende Beschreibung befaßt sich nur mit der Ausbildung der oberen Ebene von Speicherelektroden, welche direkt oberhalb der Bodenebene von Speicherelektroden aufgesetzt sind.The tree type capacitor according to the eleventh embodiment is based on the wafer structure of FIG. 2B. Elements in FIGS . 11A to 11C that are identical to those in FIG. 2B are provided with the same reference numerals. The storage electrodes of the wafer of FIG. 2B are used as the bottom plane of the storage electrodes. The following description deals only with the formation of the upper level of storage electrodes, which are placed directly above the bottom level of storage electrodes.

Gemäß der Zusammenschau der Fig. 11A und 2B werden aufeinanderfolgend auf dem Wafer von Fig. 2B eine Polysili­ ziumschicht 170 und eine isolierende Schicht 171 mit einer Dicke von beispielsweise ungefähr 1000 Å ausgebildet. Die isolierende Schicht 171 ist bevorzugt eine Siliziumdioxid­ schicht. Danach werden herkömmliche Photolithographie- und Ätzprozesse durchgeführt, um ausgewählte Teile der isolie­ renden Schicht 171 zu definieren und wegzuätzen, um Kon­ taktlöcher 174a und 174b zu bilden, die sich von der oberen Oberfläche der isolierenden Schicht 171 zur oberen Oberflä­ che der Polysiliziumschicht 170 erstrecken. Nachfolgend wird eine dicke Polysiliziumschicht über dem Wafer mit ei­ ner Dicke von beispielsweise ungefähr 7000 Å abgeschieden. In die dicke Polysiliziumschicht können Verunreinigungen wie Arsenionen eindiffundiert werden, um die Leitfähigkeit zu erhöhen. Danach wird ein herkömmlicher Photolithogra­ phie- und Ätzvorgang an dem Wafer durchgeführt, um die dicke Polysiliziumschicht in zwei säulenförmige Polysilizi­ umschichten 172a und 172b umzuformen. Diese Polysilizium­ säulen 172a und 172b erstrecken sich von der oberen Ober­ fläche der Polysiliziumschicht 170 im wesentlichen aufrecht nach oben durch die Kontaktlöcher 174a und 174b in Richtung Oberseite des Wafers. Dies erlaubt, daß die Polysilizium­ säulen 172a und 172b in elektrischer Verbindung mit der Bo­ denebene von Speicherelektroden sind.According to the combination of FIGS. 11A and 2B are sequentially on the wafer of FIG. 2B is a Polysili ziumschicht 170 and an insulating layer 171 having a thickness of, for example, about 1000 Å is formed. The insulating layer 171 is preferably a silicon dioxide layer. Thereafter, conventional photolithography and etching processes are performed to define and etch away selected portions of the insulating layer 171 to form contact holes 174 a and 174 b, which extend from the upper surface of the insulating layer 171 to the upper surface of the polysilicon layer 170 extend. Subsequently, a thick polysilicon layer is deposited over the wafer with a thickness of approximately 7000 Å, for example. Impurities such as arsenic ions can be diffused into the thick polysilicon layer in order to increase the conductivity. A conventional photolithography and etching process is then carried out on the wafer in order to convert the thick polysilicon layer into two columnar polysilicon layers 172 a and 172 b. These polysilicon columns 172 a and 172 b extend from the upper surface of the polysilicon layer 170 substantially upright through the contact holes 174 a and 174 b towards the top of the wafer. This allows the polysilicon columns 172 a and 172 b to be in electrical connection with the floor of the storage electrodes.

Gemäß Fig. 11B werden die gleichen Prozeßschritte wie unter Bezug auf die Fig. 2A und 2B beschrieben, hier wiederverwendet, um die Halbleiterstruktur von Fig. 11B auszubilden, das heißt ein CVD-Verfahren wird zunächst an­ gewendet, um abwechselnd isolierende Schichten 176, 180 und 184 und Polysiliziumschichten 178 und 182 abzuscheiden und dann wird der CMP-Prozeß an dem Wafer durchgeführt, bis die Oberseite der Polysiliziumsäulen 172a und 172b freiliegt.According to FIG. 11B, the same process steps as described with reference to FIGS. 2A and 2B are reused here to form the semiconductor structure of FIG. 11B, that is to say a CVD method is first applied to alternately insulating layers 176 , 180 and 184 and polysilicon layers 178 and 182 and then the CMP process is performed on the wafer until the top of the polysilicon columns 172a and 172b is exposed.

Gemäß den Fig. 11B und 11C werden die gleichen Pro­ zeßschritte wie unter Bezug auf Fig. 2C beschrieben ange­ wendet, um die Halbleiterstruktur von Fig. 11C zu bilden. Zunächst wird eine Polysiliziumschicht 188 mit einer Dicke von beispielsweise ungefähr 1000 Å abgeschieden. Danach werden herkömmliche Photolithographie- und Ätzprozesse ver­ wendet, um ausgewählte Teile der Polysiliziumschicht 188, der isolierenden Schicht 184, der Polysiliziumschicht 182, der isolierenden Schicht 180, der Polysiliziumschicht 178, der isolierenden Schichten 176 und 171, der Polysilizium­ schicht 170, der isolierenden Schicht 48, der Polysilizium­ schicht 46, der isolierenden Schicht 44 und der Polysilizi­ umschicht 42 zu definieren und wegzuätzen. Als Ergebnis dieses Prozesses wird die Polysiliziumschicht 188 in sepa­ rate Abschnitte 188a und 188b, die Polysiliziumschicht 182 in separate Abschnitte 182a und 182b, die Polysilizium­ schicht 178 in separate Abschnitte 178a und 178b, die Poly­ siliziumschicht 170 in separate Abschnitte 170a und 170b, die Polysiliziumschicht 46 in separate Abschnitte 46a und 46b und die Polysiliziumschicht 42 in separate Abschnitte 42a und 42b unterteilt.Referring to FIGS. 11B and 11C, the same Pro 2C zeßschritte as described with reference to FIG. Described be applied to form the semiconductor structure of FIG. 11C. First, a polysilicon layer 188 is deposited with a thickness of approximately 1000 Å, for example. Thereafter, conventional photolithography and etching processes are used to select parts of the polysilicon layer 188 , the insulating layer 184 , the polysilicon layer 182 , the insulating layer 180 , the polysilicon layer 178 , the insulating layers 176 and 171 , the polysilicon layer 170 , the insulating layer 48 , the polysilicon layer 46 , the insulating layer 44 and the polysilicon layer 42 to be defined and etched away. As a result of this process, the polysilicon layer 188 is in separate sections 188 a and 188 b, the polysilicon layer 182 in separate sections 182 a and 182 b, the polysilicon layer 178 in separate sections 178 a and 178 b, the polysilicon layer 170 in separate sections 170 a and 170 b, the polysilicon layer 46 divided into separate sections 46 a and 46 b and the polysilicon layer 42 into separate sections 42 a and 42 b.

Diese Abschnitte 188a, 188b, 182a, 182b, 178a, 178b, 170a, 170b, 46a, 46b, 42a und 42b dienen als zweigartige leitfähige Schichten für die Kondensatoren des Baumtyps in den DRAM-Zellen des Wafers.These sections 188 a, 188 b, 182 a, 182 b, 178 a, 178 b, 170 a, 170 b, 46 a, 46 b, 42 a and 42 b serve as branch-like conductive layers for the tree-type capacitors in the DRAM Cells of the wafer.

Nachfolgend wird an dem Wafer Naßätzen durchgeführt, wobei die Ätzschutzschicht 22 als Ätzendpunkt dient, um die freiliegenden isolierenden Schichten 184, 180, 176, 171, 48, 44 und 40 zu entfernen. Dies vervollständigt die Aus­ bildung der Speicherelektroden für den Kondensator des Baumtyps in den DRAM-Zellen des Wafers.Wet etching is then carried out on the wafer, with the etch protection layer 22 serving as the etching end point in order to remove the exposed insulating layers 184 , 180 , 176 , 171 , 48 , 44 and 40 . This completes the formation of the storage electrodes for the tree-type capacitor in the DRAM cells of the wafer.

Gemäß Fig. 11C bestehen die so ausgebildeten Speicher­ elektroden aus zwei Ebenen oder "Stockwerken" von Speicher­ elektroden, nämlich der Bodenebene mit den stammförmigen leitfähigen Schichten 26a und 26b, den oberen zweigartigen leitfähigen Schichten 170a und 170b, den im wesentlichen L-för­ migen aufgehängten zweigartigen leitfähigen Schichten 42a und 46a bzw. 42b und 46b und der oberen Ebene mit der stammartigen leitfähigen Schicht 172a und 172b, den oberen zweigartigen leitfähigen Schichten 188a und 188b und den im wesentlichen L-förmigen aufgehängten zweigartigen leitfähi­ gen Schichten 178a und 182a bzw. 178b und 182b. Diese Aus­ führungsform hat den Vorteil, daß die Ladungsspeicherfläche des Kondensators des Baumtyps wesentlich erhöht wird.Referring to FIG. 11C pass the thus formed storage electrodes of two levels or "levels" electrodes of memory, namely the ground plane with the stem-shaped conductive layers 26 a and 26 b, the upper branch-like conductive layers 170 a and 170 b, the substantially L -formed suspended branch-like conductive layers 42 a and 46 a or 42 b and 46 b and the upper level with the stem-like conductive layer 172 a and 172 b, the upper branch-like conductive layers 188 a and 188 b and the essentially L- shaped suspended branch-like conductive layers 178 a and 182 a or 178 b and 182 b. This embodiment has the advantage that the charge storage area of the tree-type capacitor is significantly increased.

In den voranstehenden Ausführungsformen sind die Boden­ enden der Polysiliziumsäulen direkt elektrisch mit den Drainregionen der Übertragungstransistoren in den DRAM-Zel­ len verbunden. Die vorliegende Erfindung ist jedoch nicht auf einen derartigen Aufbau beschränkt. Die nachfolgende zwölfte Ausführungsform, welche unter Bezug auf die Fig. 12A und 12B beschrieben wird, befaßt sich mit einem Konden­ sator des Baumtyps, bei dem die Polysiliziumsäulen elek­ trisch über eine leitfähige Schicht mit den Drainregionen der Übertragungstransistoren verbunden sind.In the above embodiments, the bottom ends of the polysilicon columns are directly electrically connected to the drain regions of the transfer transistors in the DRAM cells. However, the present invention is not limited to such a structure. The following twelfth embodiment, which will be described with reference to FIGS. 12A and 12B, deals with a capacitor of the tree type in which the polysilicon columns are electrically connected via a conductive layer to the drain regions of the transfer transistors.

Der Kondensator des Baumtyps gemäß der zwölften Ausfüh­ rungsform basiert auf der Waferstruktur von Fig. 1A. Ele­ mente in den Fig. 12A und 12B, welche identisch zu den­ jenigen von Fig. 1A sind, sind mit den gleichen Bezugszei­ chen versehen.The tree-type capacitor according to the twelfth embodiment is based on the wafer structure of FIG. 1A. Elements in Figs. 12A and 12B which are identical to those in Fig. 1A are given the same reference numerals.

Gemäß der Zusammenschau der Fig. 12A mit Fig. 1A wird zunächst das CVD-Verfahren angewendet, um eine egalisie­ rende oder einebnende isolierende Schicht 190 aus bei­ spielsweise Borphosphorsilikatglas (BPSG) auf dem Wafer von Fig. 1A abzuscheiden. Dann wird das gleiche Verfahren ver­ wendet, um eine Ätzschutzschicht 192, beispielsweise eine Siliziumnitridschicht zu bilden. Danach werden herkömmliche Photolithographie- und Ätzprozesse verwendet, um ausge­ wählte Teile der Ätzschutzschicht 192 und der isolierenden Schicht 190 zu entfernen, um somit Speicherelektroden-Kon­ taktlöcher 194a und 194b zu bilden, die sich von der oberen Oberfläche der Ätzschutzschicht 192 zu der Oberfläche der Drainregionen 16a, 16b erstrecken. Nachfolgend wird eine dicke Polysiliziumschicht an dem Wafer abgeschieden. In die dicke Polysiliziumschicht können Verunreinigungen wie bei­ spielsweise Arsenionen eindiffundiert werden, um die Leit­ fähigkeit zu erhöhen. Danach werden wieder herkömmliche Photolithographie- und Ätzprozesse verwendet, um ausge­ wählte Teile der dicken Polysiliziumschicht wegzuätzen, so daß die dicken Polysiliziumschichten in im wesentlichen T-för­ mige Polysiliziumschichten 196a und 196b umgeformt wer­ den, die sich von der Oberfläche der DRAM-Bereiche 16a und 16b nach oben durch die Speicherelektrodenkontaktlöcher 194a und 194b erstrecken. Alternativ hierzu kann die Aus­ bildung der Polysiliziumschichten zusammen mit der Ausbil­ dung der Speicherelektroden für den Ladungsspeicherkonden­ sator einer jeden DRAM-Zelle durchgeführt werden.According to the overview of FIG. 12A with FIG. 1A, the CVD method is first used to deposit a leveling or leveling insulating layer 190 made of, for example, borophosphosilicate glass (BPSG) on the wafer of FIG. 1A. Then the same method is used to form an anti-etch layer 192 , for example a silicon nitride layer. Thereafter, conventional photolithography and etching processes are used to remove selected portions of the protective layer 192 and the insulating layer 190 , thereby forming contact electrode contact holes 194 a and 194 b, which extend from the upper surface of the protective layer 192 to the surface the drain regions 16 a, 16 b extend. A thick polysilicon layer is subsequently deposited on the wafer. Impurities such as arsenic ions can be diffused into the thick polysilicon layer in order to increase the conductivity. Thereafter, conventional photolithography and etching processes are again used to etch away selected parts of the thick polysilicon layer, so that the thick polysilicon layers are formed into essentially T-shaped polysilicon layers 196 a and 196 b, which extend from the surface of the DRAM regions 16 a and 16 b extend upward through the storage electrode contact holes 194 a and 194 b. Alternatively, the formation of the polysilicon layers can be carried out together with the formation of the storage electrodes for the charge storage capacitor of each DRAM cell.

Gemäß Fig. 12B wird in einem nachfolgenden Schritt eine isolierende Schicht 198 aus beispielsweise Siliziumdioxid an dem Wafer abgeschieden. Dann werden wieder herkömmliche Photolithographie- und Ätzprozesse verwendet, um ausge­ wählte Teile der isolierenden Schicht 198 wegzuätzen, so daß Fenster 200a und 200b in der isolierenden Schicht 198 gebildet werden und die obere Oberfläche der im wesentli­ chen T-förmigen Polysiliziumschichten 196a und 196b freige­ legt werden. Danach wird eine dicke Polysiliziumschicht über dem Wafer mit einer Dicke von beispielsweise ungefähr 7000 Å abgeschieden. Weiterhin können in diese dicke Poly­ siliziumschicht wieder Verunreinigungen wie beispielsweise Arsenionen eindiffundiert werden, um die Leitfähigkeit zu erhöhen. Nachfolgend werden wieder herkömmliche Photolitho­ graphie- und Ätzprozesse verwendet, um ausgewählte Teile der dicken Polysiliziumschicht wegzuätzen, so daß Polysili­ ziumsäulen 202a und 202b gebildet werden, welche sich von der oberen Oberfläche der im wesentlichen T-förmigen Poly­ siliziumschicht 196a und 196b nach oben durch die Fenster 200a und 200b oberhalb der Oberseite des Wafers erstrecken. Diese Polysiliziumsäulen 202a und 202b dienen als oberer Abschnitt der stammförmigen leitfähigen Schicht für den La­ dungsspeicherkondensator der DRAM-Zelle.According to Fig. 12B, an insulating layer 198 is deposited from, for example, silicon dioxide on the wafer in a subsequent step. Then again conventional photolithography and etching processes are used to etch out selected parts of the insulating layer 198 , so that windows 200 a and 200 b are formed in the insulating layer 198 and the upper surface of the substantially T-shaped polysilicon layers 196 a and 196 b are released. A thick polysilicon layer is then deposited over the wafer to a thickness of, for example, approximately 7000 Å. Furthermore, impurities such as arsenic ions can be diffused back into this thick polysilicon layer in order to increase the conductivity. Subsequently, conventional photolithography and etching processes are used to etch away selected parts of the thick polysilicon layer, so that polysilicon columns 202 a and 202 b are formed, which are formed from the upper surface of the substantially T-shaped poly silicon layer 196 a and 196 b extend up through windows 200 a and 200 b above the top of the wafer. These polysilicon columns 202 a and 202 b serve as the upper section of the stem-shaped conductive layer for the charge storage capacitor of the DRAM cell.

Um die Herstellung des DRAM-Chips zu vervollständigen, wird der Wafer von Fig. 12B weiterhin mit den Schritten be­ arbeitet, wie sie weiter oben unter Bezug auf die erste bis achte und elfte Ausführungsform beschrieben wurden.To complete the manufacture of the DRAM chip, the wafer of FIG. 12B is further processed with the steps as described above with reference to the first through eighth and eleventh embodiments.

Dem Fachmann auf dem Gebiet der Halbleiterfertigung er­ schließt sich, daß die voranstehend offenbarten Ausfüh­ rungsformen entweder alleine oder auch in Kombination mit­ einander verwendet werden können, um Speicherelektroden un­ terschiedlicher Form und Größe in einem einzigen DRAM-Chip bereitzustellen. Es versteht sich, daß derartige Variatio­ nen und Modifikationen im Rahmen der vorliegenden Erfindung liegen.The expert in the field of semiconductor manufacturing concludes that the previously disclosed embodiment forms either alone or in combination with each other can be used to un storage electrodes Different shape and size in a single DRAM chip to provide. It is understood that such Variatio NEN and modifications within the scope of the present invention lie.

Obgleich in der beigefügten Zeichnung die Ausführungs­ formen der Drains der Übertragungstransistoren auf Diffusi­ onsbereichen in einem Siliziumsubstrat basieren, sind Ab­ wandlungen oder andere Ausgestaltungsformen möglich, bei­ spielsweise Drainregionen des Grabentyps.Although in the accompanying drawing the execution shape the drains of the transfer transistors on Diffusi areas in a silicon substrate are Ab  changes or other forms of configuration possible, for example drain regions of the trench type.

Weiterhin versteht sich, daß die in der beigefügten Zeichnung dargestellten Elemente rein illustrativ und dar­ stellend sind und nicht im tatsächlichen Maßstab gezeichnet sind. Die Abmessungen der einzelnen Elemente sind somit als nicht einschränkend zu verstehen.Furthermore, it is understood that the in the attached Drawing shown elements are purely illustrative and are not drawn to the actual scale are. The dimensions of the individual elements are therefore as not to be understood as restrictive.

Claims (52)

1. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung, welche ein Substrat, einen Übertra­ gungstransistor mit Source-/Drainregionen in dem Substrat und einen Kondensator des Baumtyps aufweist, der elektrisch mit einer der Source-/Drainregionen verbunden ist, wobei das Verfahren die folgenden Schritte aufweist:

• (1) Ausbilden einer ersten isolierenden Schicht über dem Substrat, wobei die erste isolierende Schicht den Über­ tragungstransistor abdeckt;
• (2) Ausbilden wenigstens einer stammartigen leitfähi­ gen Schicht über der ersten isolierenden Schicht, wobei die stammartige leitfähige Schicht die erste isolierende Schicht durchtritt, um elektrisch in Kontakt mit einer der Source-/Drainregionen zu sein;
• (3) Ausbilden einer ersten leitfähigen Schicht über der stammartigen leitfähigen Schicht und über der ersten isolierenden Schicht;
• (4) Entfernen eines ausgewählten Teiles der ersten leitfähigen Schicht, die oberhalb der stammartigen leitfä­ higen Schicht liegt;
• (5) Ausbilden einer zweiten leitfähigen Schicht in elektrischem Kontakt mit der stammartigen leitfähigen Schicht und der ersten leitfähigen Schicht;
• (6) Wegätzen ausgewählter Teile der ersten und zweiten leitfähigen Schichten, um hieraus zweigartige leitfähige Schichten zu bilden und Freilegen von Oberflächen der zweigartigen leitfähigen Schicht derart, daß die stammar­ tige leitfähige Schicht und die zweigartigen leitfähigen Schichten in Kombination eine Speicherelektrode für den Kondensator des Baumtyps bilden;
• (7) Ausbilden einer dielektrischen Schicht über frei­ liegenden Oberflächen der zweigartigen leitfähigen Schich­ ten und der stammartigen leitfähigen Schicht; und
• (8) Ausbilden einer dritten leitfähigen Schicht als Gegenelektrode des Ladungsspeicherkondensators über der dielektrischen Schicht.

1. A method of manufacturing a semiconductor memory device having a substrate, a transfer transistor with source / drain regions in the substrate, and a tree-type capacitor electrically connected to one of the source / drain regions, the method being as follows Steps comprises:

• (1) forming a first insulating layer over the substrate, the first insulating layer covering the transfer transistor;
• (2) forming at least one stem-like conductive layer over the first insulating layer, the stem-like conductive layer passing through the first insulating layer to be in electrical contact with one of the source / drain regions;
• (3) forming a first conductive layer over the stem-like conductive layer and over the first insulating layer;
• (4) removing a selected portion of the first conductive layer overlying the stem-like conductive layer;
• (5) forming a second conductive layer in electrical contact with the stem-like conductive layer and the first conductive layer;
• (6) etching away selected portions of the first and second conductive layers to form bifurcated conductive layers and exposing surfaces of the bifurcated conductive layer such that the tribal conductive layer and the bifurcated conductive layers in combination are a storage electrode for the tree-type capacitor form;
• (7) forming a dielectric layer over exposed surfaces of the branch-like conductive layers and the stem-like conductive layer; and
• (8) Form a third conductive layer as a counter electrode of the charge storage capacitor over the dielectric layer.

2. Verfahren nach Anspruch 1, weiterhin - zwischen Schritt (1) und Schritt (2) - mit dem Schritt des Ausbil­ dens einer Ätzschutzschicht über der ersten isolierenden Schicht.2. The method of claim 1, further - between Step (1) and step (2) - with the step of training an etching protection layer over the first insulating layer Layer. 3. Verfahren nach Anspruch 2, wobei der Schritt (2) die folgenden Schritte aufweist:
Ausbilden eines Speicherelektroden-Kontaktloches durch die Ätzschutzschicht und die erste isolierende Schicht hin­ durch zu einer der Source-/Drainregionen des Übertragungs­ transistors;
Ausbilden einer dicken Polysiliziumschicht über der Ätzschutzschicht; und
Entfernen ausgewählter Teile der dicken Polysilizium­ schicht, um die stammartige leitfähige Schicht zu bilden.3. The method of claim 2, wherein step (2) comprises the following steps:
Forming a storage electrode contact hole through the etch protection layer and the first insulating layer through to one of the source / drain regions of the transfer transistor;
Forming a thick polysilicon layer over the etch protection layer; and
Remove selected portions of the thick polysilicon layer to form the stem-like conductive layer. 4. Verfahren nach Anspruch 2, wobei der Schritt (2) die folgenden Schritte aufweist:
Ausbilden eines Speicherelektroden-Kontaktloches durch die Ätzschutzschicht und die erste isolierende Schicht hin­ durch zu einer der Source-/Drainregionen des Übertragungs­ transistors;
Ausbilden einer dicken Polysiliziumschicht;
Ausbilden einer Photoresistschicht über der dicken Po­ lysiliziumschicht, so daß die eine der Source-/Drainregio­ nen maskiert ist;
Wegätzen freiliegender Teile der dicken Polysilizium­ schicht, um eine vorstehende Polysiliziumschicht zu bilden;
Entfernen eines Oberflächenteils der Photoresist­ schicht, um einen Kantenbereich der vorstehenden Polysili­ ziumschicht freizulegen;
Durchführen von anisotropem Ätzen, um eine im wesent­ lichen stufenförmige Seitenwand in die vorstehende Polysi­ liziumschicht zu ätzen; und
Entfernen der verbleibenden Photoresistschicht.4. The method of claim 2, wherein step (2) comprises the following steps:
Forming a storage electrode contact hole through the etch protection layer and the first insulating layer through to one of the source / drain regions of the transfer transistor;
Forming a thick polysilicon layer;
Forming a photoresist layer over the thick polysilicon layer so that one of the source / drain regions is masked;
Etching away exposed portions of the thick polysilicon layer to form a protruding polysilicon layer;
Removing a surface portion of the photoresist layer to expose an edge portion of the protruding polysilicon layer;
Performing anisotropic etching to etch a substantially stepped sidewall into the above polysilicon layer; and
Remove the remaining photoresist layer. 5. Verfahren nach Anspruch 2, wobei der Schritt (2) die folgenden Schritte aufweist:
Ausbilden eines Speicherelektrodenkontaktloches durch die Ätzschutzschicht und durch die erste isolierende Schicht hindurch zu einer der Source-/Drainregionen in dem Übertragungstransistor;
Ausbilden einer ersten Polysiliziumschicht, welche im Querschnitt im wesentlichen T-förmig ist und sich in das Lock erstreckt und ein Bodenende aufweist, welches elek­ trisch mit einer der Source-/Drainregionen des Übertra­ gungstransistors verbunden ist;
Ausbilden einer zweiten isolierenden Schicht mit einem Fenster hierin, wobei das Fenster eine obere Oberfläche der im wesentlichen T-förmigen ersten Polysiliziumschicht frei­ legt; und
Ausbilden einer säulenförmigen Polysiliziumschicht mit einem Bodenende, das elektrisch mit der oberen Oberfläche der im wesentlichen T-förmigen ersten Polysiliziumschicht ist, wobei die säulenförmige Polysiliziumschicht und die im wesentlichen T-förmige erste Polysiliziumschicht in Kombi­ nation die stammartige leitfähige Schicht bilden.5. The method of claim 2, wherein step (2) comprises the following steps:
Forming a storage electrode via through the etch protection layer and through the first insulating layer to one of the source / drain regions in the transfer transistor;
Forming a first polysilicon layer which is substantially T-shaped in cross-section and extends into the lock and has a bottom end which is electrically connected to one of the source / drain regions of the transmission transistor;
Forming a second insulating layer with a window therein, the window exposing an upper surface of the substantially T-shaped first polysilicon layer; and
Forming a columnar polysilicon layer having a bottom end that is electrical with the top surface of the substantially T-shaped first polysilicon layer, the columnar polysilicon layer and the substantially T-shaped first polysilicon layer in combination forming the stem-like conductive layer. 6. Verfahren nach Anspruch 2, weiterhin - zwischen Schritt (2) und Schritt (3) - mit dem Schritt von:
Ausbilden wenigstens eines isolierenden Abstandshal­ ters an einer Seitenwand der stammartigen leitfähigen Schicht;
wobei Schritt (3) weiterhin den Schritt des Ausbildens der ersten leitfähigen Schicht an dem isolierenden Ab­ standshalter, der stammartigen leitfähigen Schicht und der Ätzschutzschicht aufweist. 6. The method of claim 2, further - between step (2) and step (3) - with the step of:
Forming at least one insulating spacer on a side wall of the stem-like conductive layer;
wherein step (3) further comprises the step of forming the first conductive layer on the insulating spacer, the stem-like conductive layer and the protective layer. 7. Verfahren nach Anspruch 1, weiterhin - zwischen Schritt (1) und Schritt (2) - mit den Schritten von:
Ausbilden einer Ätzschutzschicht über der ersten iso­ lierenden Schicht; und
Ausbilden einer zweiten isolierenden Schicht über der Ätzschutzschicht;
wobei Schritt (2) die folgenden Schritte aufweist:
Ausbilden eines Speicherelektrodenkontaktloches, wel­ ches aufeinanderfolgend durch die zweite isolierende Schicht, die Ätzschutzschicht und die erste isolierende Schicht zu einer der Source-/Drainregionen des Übertra­ gungstransistors durchgeht;
Ausbilden einer dicken Polysiliziumschicht, welche sich in das Loch erstreckt; und
Wegätzen ausgewählter Teile der dicken Polysilizium­ schicht, um die stammartige leitfähige Schicht zu bilden.7. The method of claim 1, further - between step (1) and step (2) - with the steps of:
Forming an anti-etch layer over the first insulating layer; and
Forming a second insulating layer over the protective etch layer;
wherein step (2) comprises the following steps:
Forming a storage electrode contact hole which successively passes through the second insulating layer, the anti-etching layer and the first insulating layer to one of the source / drain regions of the transfer transistor;
Forming a thick polysilicon layer that extends into the hole; and
Etching away selected portions of the thick polysilicon layer to form the stem-like conductive layer. 8. Verfahren nach Anspruch 1, weiterhin - zwischen Schritt (3) und Schritt (4) - mit dem folgenden Schritt:
Ausbilden einer zweiten isolierenden Schicht über der ersten leitfähigen Schicht;
wobei der Schritt (4) weiterhin den Schritt des Durch­ führens von chemisch/mechanischem Polieren an der zweiten isolierenden Schicht und der ersten leitfähigen Schicht aufweist, um einen unerwünschten Teil der ersten leitfähi­ gen Schicht zu entfernen, der oberhalb der stammartigen leitfähigen Schicht liegt; und
wobei der Schritt (6) weiterhin den Schritt des Ent­ fernens der zweiten isolierenden Schicht aufweist.8. The method of claim 1, further - between step (3) and step (4) - with the following step:
Forming a second insulating layer over the first conductive layer;
wherein step (4) further includes the step of performing chemical / mechanical polishing on the second insulating layer and the first conductive layer to remove an undesirable portion of the first conductive layer overlying the stem-like conductive layer; and
wherein the step (6) further comprises the step of removing the second insulating layer. 9. Verfahren nach Anspruch 8, wobei die zweite leitfä­ hige Schicht als eine der zweigartigen leitfähigen Schich­ ten dient und einen mittleren Abschnitt aufweist, der mit der Oberseite der stammartigen leitfähigen Schicht verbun­ den ist und im wesentlichen rechtwinklig hierzu verläuft. 9. The method of claim 8, wherein the second Leitfä layer as one of the branch-like conductive layers ten serves and has a central section with the top of the stem-like conductive layer that is and runs essentially at right angles to it.   10. Verfahren nach Anspruch 1, weiterhin - zwischen Schritt (3) und Schritt (4) - mit dem folgenden Schritt:
Ausbilden einer zweiten isolierenden Schicht über der ersten leitfähigen Schicht;
wobei Schritt (4) weiterhin den Schritt des Wegätzens eines unerwünschten Teiles der zweiten isolierenden Schicht und der ersten leitfähigen Schicht aufweist, der oberhalb der stammartigen leitfähigen Schicht liegt; und
wobei Schritt (6) weiterhin den Schritt des Entfernens der zweiten isolierenden Schicht aufweist.10. The method of claim 1, further - between step (3) and step (4) - with the following step:
Forming a second insulating layer over the first conductive layer;
wherein step (4) further comprises the step of etching away an unwanted portion of the second insulating layer and the first conductive layer that is above the stem-like conductive layer; and
wherein step (6) further comprises the step of removing the second insulating layer. 11. Verfahren nach Anspruch 10, wobei die zweite leit­ fähige Schicht im wesentlichen T-förmigen Querschnitt hat.11. The method of claim 10, wherein the second leit capable layer has a substantially T-shaped cross section. 12. Verfahren nach Anspruch 10, wobei die zweite leit­ fähige Schicht einen hohlen Innenraum hat.12. The method of claim 10, wherein the second conductive capable layer has a hollow interior. 13. Verfahren nach Anspruch 1, weiterhin - zwischen Schritt (3) und Schritt (4) - mit den folgenden Schritten:
Ausbilden sich abwechselnder isolierender Filme und solcher aus leitfähigem Material mit wenigstens einem er­ sten Film aus isolierendem Material und einem zweiten Film aus leitfähigem Material;
Ausbilden einer zweiten isolierenden Schicht über dem zweiten Film; und
Entfernen ausgewählter Teile der zweiten isolierenden Schicht und der ersten und zweiten Filme von oberhalb der stammartigen leitfähigen Schicht;
wobei der Schritt (5) weiterhin den Schritt des Aus­ bildens der zweiten leitfähigen Schicht in elektrischem Kontakt mit dem zweiten Film aufweist; und
wobei der Schritt (6) weiterhin die folgenden Schritte aufweist:
Wegätzen ausgewählter Teile des zweiten Filmes, so daß der verbleibende Teil des zweiten Filmes als Teil einer Elektrode für den Kondensator des Baumtyps dient; und
Entfernen der zweiten isolierenden Schicht und des er­ sten Filmes; und
wobei der Schritt (7) weiterhin den Schritt des Aus­ bildens der dielektrischen Schicht über einer freiliegenden Oberfläche des zweiten Filmes aufweist.13. The method of claim 1, further - between step (3) and step (4) - with the following steps:
Form alternating insulating films and those made of conductive material with at least one of the first film made of insulating material and a second film made of conductive material;
Forming a second insulating layer over the second film; and
Removing selected portions of the second insulating layer and the first and second films from above the stem-like conductive layer;
wherein step (5) further comprises the step of forming the second conductive layer in electrical contact with the second film; and
step (6) further comprising the following steps:
Etching away selected portions of the second film so that the remaining portion of the second film serves as part of an electrode for the tree-type capacitor; and
Removing the second insulating layer and the first film; and
wherein step (7) further comprises the step of forming the dielectric layer over an exposed surface of the second film. 14. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung, welche ein Substrat, einen Übertra­ gungstransistor mit Source-/Drainregionen in dem Substrat und einen Kondensator des Baumtyps aufweist, der elektrisch mit einer der Source-/Drainregionen verbunden ist, wobei das Verfahren die folgenden Schritte aufweist:

• (1) Ausbilden einer ersten isolierenden Schicht über dem Substrat, wobei die erste isolierende Schicht den Über­ tragungstransistor abdeckt;
• (2) Ausbilden wenigstens einer stammartigen leitfähi­ gen Schicht über der ersten isolierenden Schicht, wobei die stammartige leitfähige Schicht die erste isolierende Schicht durchtritt, um elektrisch in Kontakt mit einer der Source-/Drainregionen zu sein;
• (3) Ausbilden einer ersten leitfähigen Schicht über der stammartigen leitfähigen Schicht und über der ersten isolierenden Schicht;
• (4) Ausbilden einer zweiten leitfähigen Schicht, die elektrisch mit der ersten leitfähigen Schicht verbunden ist;
• (5) Wegätzen ausgewählter Teile der ersten und zweiten leitfähigen Schichten, um hieraus zweigartige leitfähige Schichten zu bilden, welche zusammen mit der stammartigen leitfähigen Schicht eine Speicherelektrode für den Konden­ sator des Baumtyps bilden und Freilegen von Oberflächen der zweigartigen leitfähigen Schicht;
• (6) Ausbilden einer dielektrischen Schicht über frei­ liegenden Oberflächen der zweigartigen leitfähigen Schich­ ten und der stammartigen leitfähigen Schicht; und
• (7) Ausbilden einer dritten leitfähigen Schicht als Gegenelektrode des Ladungsspeicherkondensators über der dielektrischen Schicht.

14. A method of manufacturing a semiconductor memory device having a substrate, a transfer transistor with source / drain regions in the substrate, and a tree-type capacitor electrically connected to one of the source / drain regions, the method being as follows Steps comprises:

• (1) forming a first insulating layer over the substrate, the first insulating layer covering the transfer transistor;
• (2) forming at least one stem-like conductive layer over the first insulating layer, the stem-like conductive layer passing through the first insulating layer to be in electrical contact with one of the source / drain regions;
• (3) forming a first conductive layer over the stem-like conductive layer and over the first insulating layer;
• (4) forming a second conductive layer electrically connected to the first conductive layer;
• (5) etching away selected portions of the first and second conductive layers to form branch-like conductive layers which, together with the stem-like conductive layer, form a storage electrode for the tree-type capacitor and expose surfaces of the branch-like conductive layer;
• (6) forming a dielectric layer over exposed surfaces of the branch-like conductive layers and the stem-like conductive layer; and
• (7) Forming a third conductive layer as a counter electrode of the charge storage capacitor over the dielectric layer.

15. Verfahren nach Anspruch 14, weiterhin - zwischen Schritt (1) und Schritt (2) - mit dem Schritt des Ausbil­ dens einer Ätzschutzschicht über der ersten isolierenden Schicht.15. The method of claim 14, further - between Step (1) and step (2) - with the step of training an etching protection layer over the first insulating layer Layer. 16. Verfahren nach Anspruch 15, wobei der Schritt (2) die folgenden Schritte aufweist:
Ausbilden eines Speicherelektroden-Kontaktloches durch die Ätzschutzschicht und die erste isolierende Schicht hin­ durch zu einer der Source-/Drainregionen des Übertragungs­ transistors;
Ausbilden einer dicken Polysiliziumschicht über der Ätzschutzschicht; und
Entfernen ausgewählter Teile der dicken Polysilizium­ schicht, um die stammartige leitfähige Schicht zu bilden.16. The method of claim 15, wherein step (2) comprises the following steps:
Forming a storage electrode contact hole through the etch protection layer and the first insulating layer through to one of the source / drain regions of the transfer transistor;
Forming a thick polysilicon layer over the etch protection layer; and
Remove selected portions of the thick polysilicon layer to form the stem-like conductive layer. 17. Verfahren nach Anspruch 15, wobei der Schritt (2) die folgenden Schritte aufweist:
Ausbilden eines Speicherelektroden-Kontaktloches durch die Ätzschutzschicht und die erste isolierende Schicht hin­ durch zu einer der Source-/Drainregionen des Übertragungs­ transistors;
Ausbilden einer dicken Polysiliziumschicht;
Ausbilden einer Photoresistschicht über der dicken Po­ lysiliziumschicht, so daß die eine der Source-/Drainregio­ nen maskiert ist;
Wegätzen freiliegender Teile der dicken Polysilizium­ schicht, um eine vorstehende Polysiliziumschicht zu bilden;
Entfernen eines Oberflächenteils der Photoresist­ schicht, um einen Kantenbereich der vorstehenden Polysili­ ziumschicht freizulegen;
Durchführen von anisotropem Ätzen, um eine im wesent­ lichen stufenförmige Seitenwand in die vorstehende Polysi­ liziumschicht zu ätzen; und
Entfernen der verbleibenden Photoresistschicht.17. The method of claim 15, wherein step (2) comprises the following steps:
Forming a storage electrode contact hole through the etch protection layer and the first insulating layer through to one of the source / drain regions of the transfer transistor;
Forming a thick polysilicon layer;
Forming a photoresist layer over the thick polysilicon layer so that one of the source / drain regions is masked;
Etching away exposed portions of the thick polysilicon layer to form a protruding polysilicon layer;
Removing a surface portion of the photoresist layer to expose an edge portion of the protruding polysilicon layer;
Performing anisotropic etching to etch a substantially stepped sidewall into the above polysilicon layer; and
Remove the remaining photoresist layer. 18. Verfahren nach Anspruch 15, wobei der Schritt (2) die folgenden Schritte aufweist:
Ausbilden eines Speicherelektrodenkontaktloches durch die Ätzschutzschicht und durch die erste isolierende Schicht hindurch zu einer der Source-/Drainregionen in dem Übertragungstransistor;
Ausbilden einer ersten Polysiliziumschicht, welche im Querschnitt im wesentlichen T-förmig ist und sich in das Lock erstreckt und ein Bodenende aufweist, welches elek­ trisch mit einer der Source-/Drainregionen des Übertra­ gungstransistors verbunden ist;
Ausbilden einer zweiten isolierenden Schicht mit einem Fenster hierin, wobei das Fenster eine obere Oberfläche der im wesentlichen T-förmigen ersten Polysiliziumschicht frei­ legt; und
Ausbilden einer säulenförmigen Polysiliziumschicht mit einem Bodenende, das elektrisch mit der oberen Oberfläche der im wesentlichen T-förmigen ersten Polysiliziumschicht ist, wobei die säulenförmige Polysiliziumschicht und die im wesentlichen T-förmige erste Polysiliziumschicht in Kombi­ nation die stammartige leitfähige Schicht bilden.18. The method of claim 15, wherein step (2) comprises the following steps:
Forming a storage electrode via through the etch protection layer and through the first insulating layer to one of the source / drain regions in the transfer transistor;
Forming a first polysilicon layer which is substantially T-shaped in cross-section and extends into the lock and has a bottom end which is electrically connected to one of the source / drain regions of the transmission transistor;
Forming a second insulating layer with a window therein, the window exposing an upper surface of the substantially T-shaped first polysilicon layer; and
Forming a columnar polysilicon layer having a bottom end that is electrical with the top surface of the substantially T-shaped first polysilicon layer, the columnar polysilicon layer and the substantially T-shaped first polysilicon layer in combination forming the stem-like conductive layer. 19. Verfahren nach Anspruch 15, weiterhin - zwischen Schritt (2) und Schritt (3) - mit dem Schritt von:
Ausbilden wenigstens eines isolierenden Abstandshal­ ters an einer Seitenwand der stammartigen leitfähigen Schicht;
wobei Schritt (3) weiterhin den Schritt des Ausbildens der ersten leitfähigen Schicht an dem isolierenden Ab­ standshalter, der stammartigen leitfähigen Schicht und der Ätzschutzschicht aufweist. 19. The method of claim 15, further - between step (2) and step (3) - with the step of:
Forming at least one insulating spacer on a side wall of the stem-like conductive layer;
wherein step (3) further comprises the step of forming the first conductive layer on the insulating spacer, the stem-like conductive layer and the protective layer. 20. Verfahren nach Anspruch 14, weiterhin - zwischen Schritt (1) und Schritt (2) - mit den Schritten von:
Ausbilden einer Ätzschutzschicht über der ersten iso­ lierenden Schicht; und
Ausbilden einer zweiten isolierenden Schicht über der Ätzschutzschicht;
wobei Schritt (2) die folgenden Schritte aufweist:
Ausbilden eines Speicherelektrodenkontaktloches, wel­ ches aufeinanderfolgend durch die zweite isolierende Schicht, die Ätzschutzschicht und die erste isolierende Schicht zu einer der Source-/Drainregionen des Übertra­ gungstransistors durchgeht;
Ausbilden einer dicken Polysiliziumschicht; und
Wegätzen ausgewählter Teile der dicken Polysilizium­ schicht, um die stammartige leitfähige Schicht zu bilden.20. The method of claim 14, further - between step (1) and step (2) - with the steps of:
Forming an anti-etch layer over the first insulating layer; and
Forming a second insulating layer over the protective etch layer;
wherein step (2) comprises the following steps:
Forming a storage electrode contact hole which successively passes through the second insulating layer, the anti-etching layer and the first insulating layer to one of the source / drain regions of the transfer transistor;
Forming a thick polysilicon layer; and
Etching away selected portions of the thick polysilicon layer to form the stem-like conductive layer. 21. Verfahren nach Anspruch 14, weiterhin - zwischen Schritt (3) und Schritt (4) - mit den folgenden Schritten:
Ausbilden einer zweiten isolierenden Schicht über der ersten leitfähigen Schicht; und
Durchführen von chemisch/mechanischem Polieren an der zweiten isolierenden Schicht und der ersten leitfähigen Schicht, um einen unerwünschten Teil der ersten leitfähigen Schicht zu entfernen, der oberhalb der stammartigen leitfä­ higen Schicht liegt; und
wobei der Schritt (6) weiterhin den Schritt des Entfer­ nens der zweiten isolierenden Schicht aufweist.21. The method of claim 14, further - between step (3) and step (4) - with the following steps:
Forming a second insulating layer over the first conductive layer; and
Performing chemical / mechanical polishing on the second insulating layer and the first conductive layer to remove an undesirable portion of the first conductive layer that is above the stem-like conductive layer; and
wherein step (6) further comprises the step of removing the second insulating layer. 22. Verfahren nach Anspruch 21, wobei die zweite leit­ fähige Schicht als eine der zweigartigen leitfähigen Schichten dient und einen mittleren Abschnitt aufweist, der mit der Oberseite der stammartigen leitfähigen Schicht ver­ bunden ist und im wesentlichen rechtwinklig hierzu ver­ läuft.22. The method of claim 21, wherein the second conductive capable layer as one of the branch-like conductive Serves layers and has a central section that ver with the top of the stem-like conductive layer is bound and ver at right angles ver running. 23. Verfahren nach Anspruch 14, weiterhin - zwischen Schritt (3) und Schritt (4) - mit den folgenden Schritten:
Ausbilden einer zweiten isolierenden Schicht über der ersten leitfähigen Schicht; und
Wegätzen eines ausgewählten Teiles der zweiten isolie­ renden Schicht, um eine Oberfläche der ersten leitfähigen Schicht freizulegen, die oberhalb der stammartigen leitfä­ higen Schicht liegt; und
wobei der Schritt (5) weiterhin den Schritt des Ent­ fernens der zweiten isolierenden Schicht aufweist.23. The method according to claim 14, further - between step (3) and step (4) - with the following steps:
Forming a second insulating layer over the first conductive layer; and
Etching away a selected portion of the second insulating layer to expose a surface of the first conductive layer that is above the stem-like conductive layer; and
wherein step (5) further comprises the step of removing the second insulating layer. 24. Verfahren nach Anspruch 23, wobei die zweite leit­ fähige Schicht im wesentlichen T-förmigen Querschnitt hat.24. The method of claim 23, wherein the second conductive capable layer has a substantially T-shaped cross section. 25. Verfahren nach Anspruch 23, wobei die zweite leit­ fähige Schicht einen hohlen Innenraum hat.25. The method of claim 23, wherein the second conductive capable layer has a hollow interior. 26. Verfahren nach Anspruch 14, weiterhin - zwischen Schritt (3) und Schritt (4) - mit den folgenden Schritten:
Ausbilden sich abwechselnder isolierender Filme und solcher aus leitfähigem Material mit wenigstens einem er­ sten Film aus isolierendem Material und einem zweiten Film aus leitfähigem Material;
Ausbilden einer zweiten isolierenden Schicht über dem zweiten Film; und
Entfernen ausgewählter Teile der zweiten isolierenden Schicht und der ersten und zweiten Filme, um eine Oberflä­ che der der ersten leitfähigen Schicht freizulegen, die oberhalb der stammartigen leitfähigen Schicht liegt;
wobei der Schritt (4) weiterhin den Schritt des Aus­ bildens der zweiten leitfähigen Schicht in elektrischen Kontakt mit dem zweiten Film aufweist; und
wobei der Schritt (5) weiterhin die folgenden Schritte aufweist:
Wegätzen ausgewählter Teile des zweiten Filmes, so daß der verbleibende Teil des zweiten Filmes als Teil einer Elektrode für den Kondensator des Baumtyps dient; und
Entfernen der zweiten isolierenden Schicht und des er­ sten Filmes; und
wobei der Schritt (6) weiterhin den Schritt des Aus­ bildens der dielektrischen Schicht über einer freiliegenden Oberfläche des zweiten Filmes aufweist.26. The method of claim 14, further - between step (3) and step (4) - with the following steps:
Form alternating insulating films and those made of conductive material with at least one of the first film made of insulating material and a second film made of conductive material;
Forming a second insulating layer over the second film; and
Removing selected portions of the second insulating layer and the first and second films to expose a surface of the first conductive layer overlying the stem-like conductive layer;
wherein step (4) further comprises the step of forming the second conductive layer in electrical contact with the second film; and
wherein step (5) further comprises the following steps:
Etching away selected portions of the second film so that the remaining portion of the second film serves as part of an electrode for the tree-type capacitor; and
Removing the second insulating layer and the first film; and
wherein step (6) further comprises the step of forming the dielectric layer over an exposed surface of the second film. 27. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung, welche ein Substrat, einen Übertra­ gungstransistor mit Source-/Drainregionen in dem Substrat und einen Kondensator des Baumtyps aufweist, der elektrisch mit einer der Source-/Drainregionen verbunden ist, wobei das Verfahren die folgenden Schritte aufweist:

• (1) Ausbilden einer ersten isolierenden Schicht über dem Substrat, wobei die erste isolierende Schicht den Über­ tragungstransistor abdeckt;
• (2) Ausbilden wenigstens einer stammartigen leitfähi­ gen Schicht, welche die erste isolierende Schicht durch­ tritt, um in elektrischem Kontakt mit einer der Source-/Drain­ regionen zu sein;
• (3) Ausbilden sich abwechselnder isolierender Filme und solcher aus leitfähigen Materialien über der stammarti­ gen leitfähigen Schicht und der ersten isolierenden Schicht, einschließlich wenigstens eines ersten Filmes aus isolierendem Material und eines zweiten Filmes aus leitfä­ higem Material;
• (4) Entfernen ausgewählter Teile der ersten und zwei­ ten Filme, die oberhalb der stammartigen leitfähigen Schicht liegen;
• (5) Ausbilden einer ersten leitfähigen Schicht, die elektrisch mit der stammartigen leitfähigen Schicht und dem zweiten Film verbunden ist;
• (6) Wegätzen ausgewählter Teile des zweiten Filmes und der ersten leitfähigen Schicht derart, daß der zweite Film, die erste leitfähige Schicht und die stammartige leitfähige Schicht in Kombination eine Elektrode für den Kondensator des Baumtyps bilden;
• (7) Entfernen des ersten Filmes;
• (8) Ausbilden einer dielektrischen Schicht über frei­ liegenden Oberflächen der ersten leitfähigen Schicht, des zweiten Filmes und der stammartigen leitfähigen Schicht; und
• (9) Ausbilden einer zweiten leitfähigen Schicht als Gegenelektrode des Ladungsspeicherkondensators über der dielektrischen Schicht.

27. A method of manufacturing a semiconductor memory device having a substrate, a transfer transistor having source / drain regions in the substrate, and a tree-type capacitor electrically connected to one of the source / drain regions, the method being as follows Steps comprises:

• (1) forming a first insulating layer over the substrate, the first insulating layer covering the transfer transistor;
• (2) forming at least one stem-like conductive layer which passes through the first insulating layer to be in electrical contact with one of the source / drain regions;
• (3) forming alternating insulating films and conductive materials over the stem-like conductive layer and the first insulating layer, including at least a first film of insulating material and a second film of conductive material;
• (4) removing selected portions of the first and second films overlying the stem-like conductive layer;
• (5) forming a first conductive layer electrically connected to the stem-like conductive layer and the second film;
• (6) etching away selected portions of the second film and the first conductive layer such that the second film, the first conductive layer and the stem-like conductive layer in combination form an electrode for the tree-type capacitor;
• (7) removing the first film;
• (8) forming a dielectric layer over exposed surfaces of the first conductive layer, the second film and the stem-like conductive layer; and
• (9) Forming a second conductive layer as a counter electrode of the charge storage capacitor over the dielectric layer.

28. Verfahren nach Anspruch 27, weiterhin - zwischen Schritt (1) und Schritt (2) - mit dem Schritt des Ausbil­ dens einer Ätzschutzschicht über der ersten isolierenden Schicht.28. The method of claim 27, further - between Step (1) and step (2) - with the step of training an etching protection layer over the first insulating layer Layer. 29. Verfahren nach Anspruch 28, wobei der Schritt (2) die folgenden Schritte aufweist:
Ausbilden eines Speicherelektroden-Kontaktloches durch die Ätzschutzschicht und die erste isolierende Schicht hin­ durch zu einer der Source-/Drainregionen des Übertragungs­ transistors;
Ausbilden einer dicken Polysiliziumschicht über der Ätzschutzschicht; und
Entfernen ausgewählter Teile der dicken Polysilizium­ schicht, um die stammartige leitfähige Schicht zu bilden.29. The method of claim 28, wherein step (2) comprises the following steps:
Forming a storage electrode contact hole through the etch protection layer and the first insulating layer through to one of the source / drain regions of the transfer transistor;
Forming a thick polysilicon layer over the etch protection layer; and
Remove selected portions of the thick polysilicon layer to form the stem-like conductive layer. 30. Verfahren nach Anspruch 28, wobei der Schritt (2) die folgenden Schritte aufweist:
Ausbilden eines Speicherelektroden-Kontaktloches durch die Ätzschutzschicht und die erste isolierende Schicht hin­ durch zu einer der Source-/Drainregionen des Übertragungs­ transistors;
Ausbilden einer dicken Polysiliziumschicht;
Ausbilden einer Photoresistschicht über der dicken Po­ lysiliziumschicht, so daß die eine der Source-/Drainregio­ nen maskiert ist;
Wegätzen freiliegender Teile der dicken Polysilizium­ schicht, um eine vorstehende Polysiliziumschicht zu bilden;
Entfernen eines Oberflächenteils der Photoresist­ schicht, um einen Kantenbereich der vorstehenden Polysili­ ziumschicht freizulegen;
Durchführen von anisotropem Ätzen, um eine im wesent­ lichen stufenförmige Seitenwand in die vorstehende Polysi­ liziumschicht zu ätzen; und
Entfernen der verbleibenden Photoresistschicht.30. The method of claim 28, wherein step (2) comprises the following steps:
Forming a storage electrode contact hole through the etch protection layer and the first insulating layer through to one of the source / drain regions of the transfer transistor;
Forming a thick polysilicon layer;
Forming a photoresist layer over the thick polysilicon layer so that one of the source / drain regions is masked;
Etching away exposed portions of the thick polysilicon layer to form a protruding polysilicon layer;
Removing a surface portion of the photoresist layer to expose an edge portion of the protruding polysilicon layer;
Performing anisotropic etching to etch a substantially stepped sidewall into the above polysilicon layer; and
Remove the remaining photoresist layer. 31. Verfahren nach Anspruch 28, wobei der Schritt (2) die folgenden Schritte aufweist:
Ausbilden eines Speicherelektrodenkontaktloches durch die Ätzschutzschicht und durch die erste isolierende Schicht hindurch zu einer der Source-/Drainregionen in dem Übertragungstransistor;
Ausbilden einer ersten Polysiliziumschicht, welche im Querschnitt im wesentlichen T-förmig ist, so daß ein Boden­ ende hiervon elektrisch mit einer der Source-/Drainregionen des Übertragungstransistors verbunden ist;
Ausbilden einer zweiten isolierenden Schicht mit einem Fenster hierin, wobei das Fenster eine obere Oberfläche der im wesentlichen T-förmigen ersten Polysiliziumschicht frei­ legt; und
Ausbilden einer säulenförmigen Polysiliziumschicht mit einem Bodenende, das elektrisch mit der oberen Oberfläche der im wesentlichen T-förmigen ersten Polysiliziumschicht verbunden ist, wobei die säulenförmige Polysiliziumschicht und die im wesentlichen T-förmige erste Polysiliziumschicht in Kombination die stammartige leitfähige Schicht bilden.31. The method of claim 28, wherein step (2) comprises the following steps:
Forming a storage electrode via through the etch protection layer and through the first insulating layer to one of the source / drain regions in the transfer transistor;
Forming a first polysilicon layer which is substantially T-shaped in cross section so that a bottom end thereof is electrically connected to one of the source / drain regions of the transfer transistor;
Forming a second insulating layer with a window therein, the window exposing an upper surface of the substantially T-shaped first polysilicon layer; and
Forming a columnar polysilicon layer with a bottom end electrically connected to the upper surface of the substantially T-shaped first polysilicon layer, the columnar polysilicon layer and the substantially T-shaped first polysilicon layer in combination forming the stem-like conductive layer. 32. Verfahren nach Anspruch 27, weiterhin - zwischen Schritt (3) und Schritt (4) - mit dem Schritt von:
Ausbilden einer zweiten isolierenden Schicht über dem zweiten Film;
wobei der Schritt (4) weiterhin den Schritt des Durch­ führens von chemischen/mechanischem Polieren an der zweiten isolierenden Schicht, dem zweiten Film und dem ersten Film aufweist, um eine Oberseite der stammartigen leitfähigen Schicht freizulegen; und
wobei der Schritt (7) weiterhin den Schritt des Ent­ fernens der zweiten isolierenden Schicht aufweist. 32. The method of claim 27, further - between step (3) and step (4) - with the step of:
Forming a second insulating layer over the second film;
wherein step (4) further comprises the step of performing chemical / mechanical polishing on the second insulating layer, the second film and the first film to expose an upper surface of the stem-like conductive layer; and
wherein the step (7) further comprises the step of removing the second insulating layer. 33. Verfahren nach Anspruch 32, wobei die zweite leit­ fähige Schicht als eine der zweigartigen leitfähigen Schichten dient und einen mittleren Abschnitt aufweist, der mit der Oberseite der stammartigen leitfähigen Schicht ver­ bunden ist und im wesentlichen rechtwinklig hierzu ver­ läuft.33. The method of claim 32, wherein the second conductive capable layer as one of the branch-like conductive Serves layers and has a central section that ver with the top of the stem-like conductive layer is bound and ver at right angles ver running. 34. Verfahren nach Anspruch 27, weiterhin - zwischen Schritt (3) und Schritt (4) - mit dem folgenden Schritt:
Ausbilden einer zweiten isolierenden Schicht über dem zweiten Film;
wobei der Schritt (4) weiterhin den Schritt des Wegät­ zens ausgewählter Teile der zweiten isolierenden Schicht, des zweiten Filmes und des ersten Filmes aufweist, um eine Oberseite der stammartigen leitfähigen Schicht freizulegen; und
wobei der Schritt (7) weiterhin den Schritt des Ent­ fernens der zweiten isolierenden Schicht aufweist.34. The method of claim 27, further - between step (3) and step (4) - with the following step:
Forming a second insulating layer over the second film;
the step (4) further comprising the step of etching away selected portions of the second insulating layer, the second film and the first film to expose an upper surface of the stem-like conductive layer; and
wherein the step (7) further comprises the step of removing the second insulating layer. 35. Verfahren nach Anspruch 34, wobei die zweite leit­ fähige Schicht im wesentlichen T-förmigen Querschnitt hat.35. The method of claim 34, wherein the second conductive capable layer has a substantially T-shaped cross section. 36. Verfahren nach Anspruch 34, wobei die zweite leit­ fähige Schicht einen hohlen Innenraum hat.36. The method of claim 34, wherein the second conductive capable layer has a hollow interior. 37. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung, welche ein Substrat, einen Übertra­ gungstransistor mit Source-/Drainregionen in dem Substrat und einen Kondensator des Baumtyps aufweist, der elektrisch mit einer der Source-/Drainregionen verbunden ist, wobei das Verfahren die folgenden Schritte aufweist:

• (1) Ausbilden einer ersten isolierenden Schicht über dem Substrat, wobei die erste isolierende Schicht den Über­ tragungstransistor abdeckt;
• (2) Ausbilden einer säulenartigen isolierenden Schicht über der ersten isolierenden Schicht, wobei die säulenar­ tige isolierende Schicht mit einer der Source-/Drainregio­ nen fluchtet;
• (3) Ausbilden einer ersten leitfähigen Schicht ober­ halb der säulenartigen isolierenden Schicht und über der ersten isolierenden Schicht;
• (4) Ausbilden einer zweiten leitfähigen Schicht, wel­ che die erste leitfähige Schicht, die säulenförmige isolie­ rende Schicht und die erste isolierende Schicht durchtritt, um elektrisch mit einer der Source-/Drainregionen verbunden zu sein, wobei die ersten und zweiten leitfähigen Schichten in Kombination eine Elektrode für den Kondensator des Baum­ typs bilden;
• (5) Entfernen der säulenartigen isolierenden Schicht;
• (6) Ausbilden einer dielektrischen Schicht über frei­ liegenden Oberflächen der ersten und zweiten leitfähigen Schichten; und
• (7) Ausbilden einer dritten leitfähigen Schicht über der dielektrischen Schicht, welche als Gegenelektrode für den Ladungsspeicherkondensator dient.

37. A method of manufacturing a semiconductor memory device having a substrate, a transfer transistor with source / drain regions in the substrate, and a tree-type capacitor electrically connected to one of the source / drain regions, the method being as follows Steps comprises:

• (1) forming a first insulating layer over the substrate, the first insulating layer covering the transfer transistor;
• (2) forming a columnar insulating layer over the first insulating layer, the columnar insulating layer being aligned with one of the source / drain regions;
• (3) forming a first conductive layer above the columnar insulating layer and above the first insulating layer;
• (4) forming a second conductive layer which passes through the first conductive layer, the columnar insulating layer and the first insulating layer to be electrically connected to one of the source / drain regions, the first and second conductive layers in combination form an electrode for the tree-type capacitor;
• (5) removing the columnar insulating layer;
• (6) forming a dielectric layer over exposed surfaces of the first and second conductive layers; and
• (7) Form a third conductive layer over the dielectric layer, which serves as a counter electrode for the charge storage capacitor.

38. Verfahren nach Anspruch 37, weiterhin - zwischen Schritt (1) und Schritt (2) - mit dem Schritt des Ausbil­ dens einer Ätzschutzschicht über der ersten isolierenden Schicht.38. The method of claim 37, further - between Step (1) and step (2) - with the step of training an etching protection layer over the first insulating layer Layer. 39. Verfahren nach Anspruch 38, wobei der Schritt (2) die folgenden Schritte aufweist:
Ausbilden einer dicken isolierenden Schicht über der Ätzschutzschicht;
Ausbilden einer Photoresistschicht über der dicken isolierenden Schicht, so daß die eine der Source-/Drainre­ gionen maskiert ist;
Wegätzen freiliegender Teile der dicken isolierenden Schicht, um eine vorstehende Polysiliziumschicht zu bilden;
Entfernen eines Oberflächenteils der Photoresist­ schicht, um einen Kantenbereich der vorstehenden isolieren­ den Schicht freizulegen;
Durchführen von anisotropem Ätzen an der vorstehenden isolierenden Schicht, um eine im wesentlichen stufenförmige Seitenwand in die vorstehende isolierende Schicht zu ätzen; und
Entfernen der verbleibenden Photoresistschicht.39. The method of claim 38, wherein step (2) comprises the following steps:
Forming a thick insulating layer over the protective etch layer;
Forming a photoresist layer over the thick insulating layer so that one of the source / drain regions is masked;
Etching away exposed portions of the thick insulating layer to form a protruding polysilicon layer;
Removing a surface portion of the photoresist layer to expose an edge portion of the above insulating layer;
Performing anisotropic etching on the above insulating layer to etch a substantially step-shaped sidewall into the above insulating layer; and
Remove the remaining photoresist layer. 40. Verfahren nach Anspruch 38, wobei der Schritt (4) weiterhin die folgenden Schritte aufweist:
Ausbilden einer zweiten isolierenden Schicht über der ersten leitfähigen Schicht;
Ausbilden eines Speicherelektroden-Kontaktloches, wel­ ches aufeinanderfolgend die zweite isolierende Schicht, die erste leitfähige Schicht, die säulenförmige isolierende Schicht, die Ätzschutzschicht und die erste isolierende Schicht zu einer der Source-/Drainregionen hin durchtritt; und
Ausbilden der zweiten leitfähigen Schicht in dem Spei­ cherelektroden-Kontaktloch;
wobei der Schritt (5) weiterhin den Schritt des Ent­ fernens der zweiten isolierenden Schicht aufweist.40. The method of claim 38, wherein step (4) further comprises the following steps:
Forming a second insulating layer over the first conductive layer;
Forming a storage electrode contact hole which successively passes through the second insulating layer, the first conductive layer, the columnar insulating layer, the anti-etching layer and the first insulating layer toward one of the source / drain regions; and
Forming the second conductive layer in the memory electrode contact hole;
wherein step (5) further comprises the step of removing the second insulating layer. 41. Verfahren Anspruch 40, wobei die zweite leitfähige Schicht im wesentlichen T-förmigen Querschnitt hat.41. The method of claim 40, wherein the second conductive Layer has a substantially T-shaped cross section. 42. Verfahren nach Anspruch 40, wobei die zweite leit­ fähige Schicht im wesentlichen U-förmigen Querschnitt hat.42. The method of claim 40, wherein the second conductive capable layer has a substantially U-shaped cross section. 43. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung, welche ein Substrat, einen Übertra­ gungstransistor mit Source-/Drainregionen in dem Substrat und einen Kondensator des Baumtyps aufweist, der elektrisch mit einer der Source-/Drainregionen verbunden ist, wobei das Verfahren die folgenden Schritte aufweist:

• (1) Ausbilden einer ersten isolierenden Schicht über dem Substrat, wobei die erste isolierende Schicht den Über­ tragungstransistor abdeckt;
• (2) Ausbilden einer säulenartigen isolierenden Schicht über der ersten isolierenden Schicht, wobei die säulenar­ tige isolierende Schicht mit einer der Source-/Drainregio­ nen fluchtet;
• (3) Ausbilden sich abwechselnder Filme aus isolieren­ den und leitfähigen Materialien mit wenigstens einem ersten Film aus isolierendem Material und einem zweiten Film aus leitfähigem Material;
• (4) Ausbilden einer ersten leitfähigen Schicht, welche den zweiten Film, den ersten Film, die säulenförmige iso­ lierende Schicht und die erste isolierende Schicht nachein­ ander durchtritt, um elektrisch mit einer der Source-/Drain­ regionen verbunden zu sein, wobei der zweite Film und die erste leitfähige Schicht in Kombination eine Elektrode für den Kondensator des Baumtyps bilden;
• (5) Entfernen der säulenartigen isolierenden Schicht und des ersten Films;
• (6) Ausbilden einer dielektrischen Schicht über frei­ liegenden Oberflächen des zweiten Films und der ersten leitfähigen Schicht; und
• (7) Ausbilden einer zweiten leitfähigen Schicht über der dielektrischen Schicht, welche als Gegenelektrode für den Ladungsspeicherkondensator dient.

43. A method of manufacturing a semiconductor memory device having a substrate, a transfer transistor with source / drain regions in the substrate, and a tree-type capacitor electrically connected to one of the source / drain regions, the method being as follows Steps comprises:

• (1) forming a first insulating layer over the substrate, the first insulating layer covering the transfer transistor;
• (2) forming a columnar insulating layer over the first insulating layer, the columnar insulating layer being aligned with one of the source / drain regions;
• (3) forming alternating films of insulating and conductive materials with at least a first film of insulating material and a second film of conductive material;
• (4) forming a first conductive layer which successively passes through the second film, the first film, the columnar insulating layer and the first insulating layer to be electrically connected to one of the source / drain regions, the second film and the first conductive layer in combination form an electrode for the tree-type capacitor;
• (5) removing the columnar insulating layer and the first film;
• (6) forming a dielectric layer over exposed surfaces of the second film and the first conductive layer; and
• (7) Form a second conductive layer over the dielectric layer, which serves as a counter electrode for the charge storage capacitor.

44. Verfahren nach Anspruch 43, weiterhin - zwischen Schritt (1) und Schritt (2) - mit dem Schritt des Ausbil­ dens einer Ätzschutzschicht über der ersten isolierenden Schicht.44. The method of claim 43, further - between Step (1) and step (2) - with the step of training an etching protection layer over the first insulating layer Layer. 45. Verfahren nach Anspruch 44, wobei der Schritt (2) die folgenden Schritte aufweist:
Ausbilden einer dicken isolierenden Schicht über der Ätzschutzschicht;
Ausbilden einer Photoresistschicht über der dicken isolierenden Schicht, so daß eine der Source-/Drainregionen maskiert ist;
Wegätzen eines freiliegenden Teiles der dicken isolie­ renden Schicht, um eine vorstehende isolierende Schicht zu bilden;
Entfernen eines Oberflächenteils der Photoresist­ schicht, um einen Kantenteil der vorstehenden isolierenden Schicht freizulegen;
Durchführen eines anisotropen Ätzvorgangs, um die vor­ stehende Polysiliziumschicht mit einer im wesentlichen stu­ fenförmigen Seitenwand zu bilden; und
Entfernen der verbleibenden Photoresistschicht.45. The method of claim 44, wherein step (2) comprises the following steps:
Forming a thick insulating layer over the protective etch layer;
Forming a photoresist layer over the thick insulating layer so that one of the source / drain regions is masked;
Etching away an exposed part of the thick insulating layer to form a protruding insulating layer;
Removing a surface portion of the photoresist layer to expose an edge portion of the protruding insulating layer;
Performing an anisotropic etch to form the standing polysilicon layer with a substantially step-shaped side wall; and
Remove the remaining photoresist layer. 46. Verfahren nach Anspruch 44, wobei der Schritt (4) weiterhin die folgenden Schritte aufweist:
Ausbilden einer zweiten isolierenden Schicht über dem zweiten Film;
Ausbilden eines Speicherelektroden-Kontaktloches, wel­ ches aufeinanderfolgend die zweite isolierende Schicht, den zweiten Film, den ersten Film, die säulenförmige isolie­ rende Schicht, die Ätzschutzschicht und die erste isolie­ rende Schicht zu einer der Source-/Drainregionen hin durch­ tritt; und
Ausbilden der zweiten leitfähigen Schicht in dem Spei­ cherelektroden-Kontaktloch;
wobei der Schritt (5) weiterhin den Schritt des Ent­ fernens der zweiten isolierenden Schicht aufweist.46. The method of claim 44, wherein step (4) further comprises the following steps:
Forming a second insulating layer over the second film;
Forming a storage electrode contact hole which sequentially passes through the second insulating layer, the second film, the first film, the columnar insulating layer, the anti-etching layer and the first insulating layer toward one of the source / drain regions; and
Forming the second conductive layer in the memory electrode contact hole;
wherein step (5) further comprises the step of removing the second insulating layer. 47. Verfahren nach Anspruch 46, wobei die zweite leit­ fähige Schicht im wesentlichen T-förmigen Querschnitt hat.47. The method of claim 46, wherein the second conductive capable layer has a substantially T-shaped cross section. 48. Verfahren nach Anspruch 46, wobei die zweite leit­ fähige Schicht im wesentlichen U-förmigen Querschnitt hat.48. The method of claim 46, wherein the second conductive capable layer has a substantially U-shaped cross section. 49. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung, welche ein Substrat, einen Übertra­ gungstransistor mit Source-/Drainregionen in dem Substrat und einen Kondensator des Baumtyps aufweist, der elektrisch mit einer der Source-/Drainregionen verbunden ist, wobei das Verfahren die folgenden Schritte aufweist:

• (1) Ausbilden einer ersten isolierenden Schicht über dem Substrat, wobei die erste isolierende Schicht den Über­ tragungstransistor abdeckt;
• (2) Ausbilden wenigstens einer stammartigen leitfähi­ gen Schicht mit einer Oberseite und einem Bodenende, wel­ ches mit einer der Source-/Drainregionen verbunden ist, wo­ bei die stammartige leitfähige Schicht sich im wesentlichen aufrecht von dem Bodenende aus nach oben erstreckt;
• (3) Ausbilden wenigstens einer oberen zweigartigen leitfähigen Schicht, welche elektrisch mit der Oberseite der stammartigen leitfähigen Schicht verbunden ist;
• (4) Ausbilden wenigstens einer aufgehängten zweigarti­ gen leitfähigen Schicht, welche im Querschnitt im wesentli­ chen L-förmig ist, wobei die wenigstens eine aufgehängte zweigartige leitfähige Schicht mit einem Ende mit einer Bo­ denoberfläche der oberen zweigartigen leitfähigen Schicht verbunden ist, wobei die wenigstens eine stammartige leit­ fähige Schicht, die wenigstens eine zweigartige obere leit­ fähige Schicht und die wenigstens eine aufgehängte zweigar­ tige leitfähige Schicht in Kombination eine Speicherelek­ trode für den Kondensator des Baumtyps bilden;
• (5) Ausbilden einer dielektrischen Schicht über frei­ liegenden Oberflächen der wenigstens einen stammartigen leitfähigen Schicht, der wenigstens einen oberen zweigarti­ gen leitfähigen Schicht und der wenigstens einen aufgehäng­ ten zweigartigen leitfähigen Schicht; und
• (6) Ausbilden einer leitfähigen Schicht über der die­ lektrischen Schicht, die als Gegenelektrode für den Konden­ sator des Baumtyps dient.

49. A method of manufacturing a semiconductor memory device having a substrate, a transfer transistor with source / drain regions in the substrate, and a tree-type capacitor electrically connected to one of the source / drain regions, the method being as follows Steps comprises:

• (1) forming a first insulating layer over the substrate, the first insulating layer covering the transfer transistor;
• (2) forming at least one stem-like conductive layer having a top and a bottom end which is connected to one of the source / drain regions where the stem-like conductive layer extends substantially upright from the bottom end;
• (3) forming at least one upper branch-like conductive layer electrically connected to the top of the stem-like conductive layer;
• (4) forming at least one suspended bifurcate conductive layer which is substantially L-shaped in cross section, the at least one suspended bifurcated conductive layer having one end connected to a bottom surface of the upper bifurcated conductive layer, the at least one stem-like conductive layer, the at least one branch-like upper conductive layer and the at least one suspended double-conductive layer in combination form a storage electrode for the tree-type capacitor;
• (5) forming a dielectric layer over exposed surfaces of the at least one stem-like conductive layer, the at least one upper bifurcate conductive layer and the at least one suspended bifurcate conductive layer; and
• (6) Form a conductive layer over which the dielectric layer serves as a counter electrode for the tree-type capacitor.

50. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung, welche ein Substrat, einen Übertra­ gungstransistor mit Source-/Drainregionen in dem Substrat und einen Kondensator des Baumtyps aufweist, der elektrisch mit einer der Source-/Drainregionen verbunden ist, wobei das Verfahren die folgenden Schritte aufweist:

• (1) Ausbilden einer ersten isolierenden Schicht über dem Substrat, wobei die erste isolierende Schicht den Über­ tragungstransistor abdeckt;
• (2) Ausbilden wenigstens einer stammartigen leitfähi­ gen Schicht mit einer Oberseite und einem Bodenende, wel­ ches mit einer der Source-/Drainregionen verbunden ist, wo­ bei die stammartige leitfähige Schicht sich im wesentlichen aufrecht von dem Bodenende aus nach oben erstreckt;
• (3) Ausbilden wenigstens einer oberen zweigartigen leitfähigen Schicht, welche elektrisch mit der Oberseite der stammartigen leitfähigen Schicht verbunden ist;
• (4) Ausbilden wenigstens einer aufgehängten zweigarti­ gen leitfähigen Schicht und wenigstens einem ersten Segment an einem zweiten Segment, wobei das zweite Segment bezüg­ lich des ersten Segmentes abgewinkelt ist und hiermit ver­ bunden ist, wobei das erste Segment ein Ende hat, das mit der Bodenoberfläche der oberen zweigartigen leitfähigen Schicht verbunden ist, wobei die wenigstens eine stammar­ tige leitfähige Schicht, die wenigstens eine obere zweigar­ tige leitfähige Schicht und die wenigstens eine aufgehängte zweigartige leitfähige Schicht in Kombination eine Spei­ cherelektrode für den Kondensator des Baumtyps bilden;
• (5) Ausbilden einer dielektrischen Schicht über frei­ liegenden Oberflächen der wenigstens einen stammartigen leitfähigen Schicht, der wenigstens einen oberen zweigarti­ gen leitfähigen Schicht und der wenigstens einen aufgehäng­ ten zweigartigen leitfähigen Schicht; und
• (6) Ausbilden einer leitfähigen Schicht über der die­ lektrischen Schicht, die als Gegenelektrode für den Konden­ sator des Baumtyps dient.

50. A method of manufacturing a semiconductor memory device having a substrate, a transfer transistor having source / drain regions in the substrate, and a tree-type capacitor electrically connected to one of the source / drain regions, the method being as follows Steps comprises:

• (1) forming a first insulating layer over the substrate, the first insulating layer covering the transfer transistor;
• (2) forming at least one stem-like conductive layer having a top and a bottom end which is connected to one of the source / drain regions where the stem-like conductive layer extends substantially upright from the bottom end;
• (3) forming at least one upper branch-like conductive layer electrically connected to the top of the stem-like conductive layer;
• (4) forming at least one suspended two-layer conductive layer and at least a first segment on a second segment, the second segment being angled with respect to the first segment and connected thereto, the first segment having an end which is in contact with the floor surface is connected to the upper branch-like conductive layer, wherein the at least one stem-like conductive layer, the at least one upper branch-like conductive layer and the at least one suspended branch-like conductive layer in combination form a storage electrode for the tree-type capacitor;
• (5) forming a dielectric layer over exposed surfaces of the at least one stem-like conductive layer, the at least one upper bifurcate conductive layer and the at least one suspended bifurcate conductive layer; and
• (6) Form a conductive layer over which the dielectric layer serves as a counter electrode for the tree-type capacitor.

51. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung, welche ein Substrat, einen Übertra­ gungstransistor mit Source-/Drainregionen in dem Substrat und einen Kondensator des Baumtyps aufweist, der elektrisch mit einer der Source-/Drainregionen verbunden ist, wobei das Verfahren die folgenden Schritte aufweist:

• (1) Ausbilden einer ersten isolierenden Schicht über dem Substrat, wobei die erste isolierende Schicht den Über­ tragungstransistor abdeckt;
• (2) Ausbilden wenigstens einer stammartigen leitfähi­ gen Schicht mit einer Oberseite und einem Bodenende, wel­ ches mit einer der Source-/Drainregionen verbunden ist, wo­ bei die stammartige leitfähige Schicht sich im wesentlichen aufrecht von dem Bodenende aus nach oben erstreckt;
• (3) Ausbilden wenigstens einer oberen zweigartigen leitfähigen Schicht, welche elektrisch mit der Oberseite der stammartigen leitfähigen Schicht verbunden ist;
• (4) Ausbilden wenigstens einer aufgehängten zweigarti­ gen leitfähigen Schicht mit einer Mehrzahl von hintereinan­ der verbundenen Segmenten, die mit einem Ende mit der Bo­ denfläche der oberen zweigartigen leitfähigen Schicht ver­ bunden sind, wobei die wenigstens eine stammartige leitfä­ hige Schicht, die wenigstens eine obere zweigartige leitfä­ hige Schicht und die wenigstens eine aufgehängte zweig­ artige leitfähige Schicht in Kombination eine Speicherelek­ trode für den Kondensator des Baumtyps bilden;
• (5) Ausbilden einer dielektrischen Schicht über frei­ liegenden Oberflächen der wenigstens einen stammartigen leitfähigen Schicht, der wenigstens einen oberen zweigarti­ gen leitfähigen Schicht und der wenigstens einen aufgehäng­ ten zweigartigen leitfähigen Schicht; und
• (6) Ausbilden einer leitfähigen Schicht über der die­ lektrischen Schicht, die als Gegenelektrode für den Konden­ sator des Baumtyps dient.

51. A method of manufacturing a semiconductor memory device having a substrate, a transfer transistor with source / drain regions in the substrate, and a tree-type capacitor electrically connected to one of the source / drain regions, the method being as follows Steps comprises:

• (1) forming a first insulating layer over the substrate, the first insulating layer covering the transfer transistor;
• (2) forming at least one stem-like conductive layer having a top and a bottom end which is connected to one of the source / drain regions where the stem-like conductive layer extends substantially upright from the bottom end;
• (3) forming at least one upper branch-like conductive layer electrically connected to the top of the stem-like conductive layer;
• (4) forming at least one suspended bifurcated conductive layer having a plurality of segments connected in series, one end connected to the bottom surface of the upper bifurcated conductive layer, the at least one stem-like conductive layer, the at least one upper branch-like conductive layer and the at least one suspended branch-like conductive layer in combination form a storage electrode for the tree-type capacitor;
• (5) forming a dielectric layer over exposed surfaces of the at least one stem-like conductive layer, the at least one upper bifurcate conductive layer and the at least one suspended bifurcate conductive layer; and
• (6) Form a conductive layer over which the dielectric layer serves as a counter electrode for the tree-type capacitor.

52. Ein Verfahren zur Herstellung einer Halbleiter- Speichervorrichtung, welche ein Substrat, einen Übertra­ gungstransistor mit Source-/Drainregionen in dem Substrat und einen Kondensator des Baumtyps aufweist, der elektrisch mit einer der Source-/Drainregionen verbunden ist, wobei das Verfahren die folgenden Schritte aufweist:

• (1) Ausbilden einer ersten isolierenden Schicht über dem Substrat, wobei die erste isolierende Schicht den Über­ tragungstransistor abdeckt;
• (2) Ausbilden wenigstens einer stammartigen leitfähi­ gen Schicht mit einer Oberseite und einem Bodenende, wel­ ches mit einer der Source-/Drainregionen verbunden ist, wo­ bei die stammartige leitfähige Schicht sich im wesentlichen aufrecht von dem Bodenende aus nach oben erstreckt;
• (3) Ausbilden wenigstens einer oberen zweigartigen leitfähigen Schicht, welche elektrisch mit der Oberseite der stammartigen leitfähigen Schicht verbunden ist;
• (4) Ausbilden wenigstens einer aufgehängten zweigarti­ gen leitfähigen Schicht mit wenigstens einem ersten Seg­ ment, einem zweiten Segment und einem dritten Segment, wo­ bei das zweite Segment bezüglich des ersten Segmentes abge­ winkelt ist, das dritte Segment bezüglich des zweiten Seg­ mentes abgewinkelt ist und hiermit verbunden ist, und wobei ein Ende des ersten Segments mit der Bodenoberfläche der wenigstens einen oberen zweigartigen leitfähigen Schicht verbunden ist, wobei die wenigstens eine stammartige leit­ fähige Schicht, die wenigstens eine obere zweigartige leit­ fähige Schicht und die wenigstens eine aufgehängte zweig­ artige leitfähige Schicht in Kombination eine Speicherelek­ trode für den Kondensator des Baumtyps bilden;
• (5) Ausbilden einer dielektrischen Schicht über frei­ liegenden Oberflächen der wenigstens einen stammartigen leitfähigen Schicht, der wenigstens einen oberen zweigarti­ gen leitfähigen Schicht und der wenigstens einen aufgehäng­ ten zweigartigen leitfähigen Schicht; und
• (6) Ausbilden einer leitfähigen Schicht über der die­ lektrischen Schicht, die als Gegenelektrode für den Konden­ sator des Baumtyps dient.

52. A method of manufacturing a semiconductor memory device having a substrate, a transfer transistor with source / drain regions in the substrate, and a tree-type capacitor electrically connected to one of the source / drain regions, the method being as follows Steps comprises:

• (1) forming a first insulating layer over the substrate, the first insulating layer covering the transfer transistor;
• (2) forming at least one stem-like conductive layer having a top and a bottom end which is connected to one of the source / drain regions where the stem-like conductive layer extends substantially upright from the bottom end;
• (3) forming at least one upper branch-like conductive layer electrically connected to the top of the stem-like conductive layer;
• (4) forming at least one suspended bipartite conductive layer having at least a first segment, a second segment and a third segment, where the second segment is angled with respect to the first segment, the third segment is angled with respect to the second segment and connected thereto, and wherein one end of the first segment is connected to the bottom surface of the at least one upper branch-like conductive layer, the at least one stem-like conductive layer, the at least one upper branch-like conductive layer and the at least one suspended branch-like conductive layer in combination form a storage electrode for the tree-type capacitor;
• (5) forming a dielectric layer over exposed surfaces of the at least one stem-like conductive layer, the at least one upper bifurcate conductive layer and the at least one suspended bifurcate conductive layer; and
• (6) Form a conductive layer over which the dielectric layer serves as a counter electrode for the tree-type capacitor.