FR2678451A1

FR2678451A1 - Floating-well CMOS output drive circuit

Info

Publication number: FR2678451A1
Application number: FR9207791A
Authority: FR
Inventors: Daniel W Dobberpuhl
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1991-06-28
Filing date: 1992-06-25
Publication date: 1992-12-31
Anticipated expiration: 2012-06-25
Also published as: JPH05227010A; DE4221283A1; GB9212938D0; FR2678451B1; CA2072428A1; CA2072428C; DE4221283C2; GB2258100B; GB2258100A

Abstract

CMOS bidirectional output drive circuit, which operates at 3.3 volts but which is able to communicate with devices which operate at 5 volts.

Description

DOMAINE DE L'INVENTIONFIELD OF THE INVENTION

La présente invention concerne généralement un procédé de construction d'un circuit intégré qui fonctionne normalement sous une tension inférieure à 5 volts mais qui doit dans certaines circonstances servir d'interface entre des dispositifs fonctionnant sous une tension d'alimentation de 5 volts L'invention concerne aussi généralement un circuit d'attaque de sortie à puits flottant qui peut fonctionner avec des dispositifs utilisant une tension d'alimentation de 5 volts Plus particulièrement, cette invention concerne un étage de sortie bidirectionnel d'un CMOS qui est piloté sous 3,3 volts lorsqu'il est actif mais qui peut supporter une The present invention generally relates to a method of constructing an integrated circuit which normally operates at a voltage of less than 5 volts but which in certain circumstances must serve as an interface between devices operating at a supply voltage of 5 volts. Also generally relates to a floating-well output driver circuit that is operable with devices using a 5-volt supply voltage. More particularly, this invention relates to a bi-directional output stage of a CMOS that is driven under 3.3. volts when active but can support a

tension pouvant atteindre 5,0 volts lorsqu'il est hors- voltage of up to 5.0 volts when

circuit.circuit.

ARRIERE-PLAN DE L'INVENTIONBACKGROUND OF THE INVENTION

A mesure que les semi-conducteurs à oxyde métallique complémentaires (CMOS) deviennent de plus en plus petits, les tensions d'alimentation sont réduites de façon correspondante afin de réduire les effets nuisibles des tensions différentielles aux bornes de dispositifs de dimensions de plus en plus petites Cependant, cette réduction depuis une tension nominale de 5 volts jusqu'à une tension nominale de 3,3 volts n'a pas été adoptée simultanément par tous les fabricants De plus, cette réduction n'a pas été appliquée à tous les dispositifs avec lesquels d'autres dispositifs semi-conducteurs doivent être mis en communication Ainsi, une puce à circuit à grande intégration conçue pour fonctionner sous 3,3 volts pourrait servir d'interface à une autre puce fonctionnant sous volts. Une interface correcte exige des techniques de circuits ou de dispositifs spéciaux pour éviter les contraintes qui pourraient s'exercer sur des composants prévus pour fonctionner sous 3,3 volts Une solution alternative entraînerait des coûts supplémentaires résultant d'étapes de fabrication additionnelles nécessaires pour fabriquer des dispositifs aptes à supporter des tensions supérieures As the complementary metal oxide semiconductors (CMOS) become smaller and smaller, the supply voltages are correspondingly reduced in order to reduce the detrimental effects of differential voltages across devices of increasing dimensions. However, this reduction from a nominal voltage of 5 volts to a nominal voltage of 3.3 volts has not been adopted simultaneously by all manufacturers. Moreover, this reduction has not been applied to all devices with which other semiconductor devices need to be put in communication Thus, a high integration circuit chip designed to operate at 3.3 volts could serve as an interface to another chip operating under volts. Correct interface requires special circuit or device techniques to avoid constraints on components intended to operate at 3.3 volts. An alternative solution would entail additional costs resulting from additional manufacturing steps required to make devices capable of withstanding higher voltages

sur les circuits d'entrée/sortie du circuit intégré. on the input / output circuits of the integrated circuit.

La Figure 1 représente un circuit d'attaque de sortie CMOS typique Un tel circuit d'attaque de sortie est constitué par deux transistors, un transistor de rappel à la source Qi et un transistor de rappel à la masse Q 2 Les transistors Qi et Q 2 sont pilotés par des circuits de pré-attaque qui reçoivent des données et qui valident des signaux Les circuits de pré-attaque sont pour la plupart des étages de cadrage prévus pour cadrer des largeurs de dispositifs à puce (de l'ordre de quelques dizaines de microns) jusqu'à des largeurs de dispositifs dépassant celle d'une puce (de l'ordre d'un millier de microns) Les circuits de pré-attaque comportent en outre la logique destinée à recevoir un signal de validation qui entraîne l'accroissement de Ve donc le blocage de Qi et la baisse de Vn donc le blocage de Q 2 Dans leurs utilisations telles que décrites, VP peut être désigné comme une entrée logique positive et Vn peut être désigné comme une entrée logique FIG. 1 represents a typical CMOS output drive circuit. Such an output driver circuit consists of two transistors, a source-return transistor Qi and a ground-return transistor Q2. Qi and Q transistors 2 are controlled by pre-attack circuits which receive data and validate signals The pre-attack circuits are for the most part framing stages intended to frame widths of chip devices (of the order of a few tens microns) up to device widths exceeding that of a chip (of the order of a thousand microns) The pre-attack circuits further include the logic for receiving a validation signal that causes the increase of Ve therefore the blocking of Qi and the fall of Vn thus the blocking of Q 2 In their uses as described, VP can be designated as a positive logic input and Vn can be designated as a logic input

négative.negative.

Les transistors Qi et Q 2 sont des transistors importants qui fournissent les courants associés à la dilatation de la largeur de puce Lorsque Qi et Qz sont l'un et l'autre hors-service, la tension de sortie VO peut varier librement entre O (zéro) volt et 3,3 volts, avec VP = 3,3 V et Vn = 0,0 V Cependant, si le circuit d'attaque de sortie est couplé à un circuit qui fonctionne sous une logique I de cinq volts, VO peut avoir tendance à dépasser 3,3 volts Ceci pose trois problèmes (énumérés sans ordre particulier) Tout d'abord, le transistor Qi devient passant puisque I V O VP I 2 I Vt P I (tension de seuil d'un dispositif PMOS) Ensuite, la diode parasite entre le drain de Qi et le puits est polarisée en sens direct Enfin, les tensions aux bornes de Q 2 sont à la fois VO Vn > 3,3 V et Vo Vt d 2 3,3 V. Le dernier de ces problèmes (concernant les tensions aux bornes de Q 2) peut être couramment résolu en ajoutant The transistors Q 1 and Q 2 are important transistors that provide the currents associated with the expansion of the chip width. When Q 1 and Q 2 are both out of service, the output voltage VO can freely vary between O ( zero) volts and 3.3 volts, with VP = 3.3 V and Vn = 0.0 V However, if the output driver is coupled to a circuit that operates under a logic I of five volts, VO can tend to exceed 3.3 volts This poses three problems (listed in no particular order) First, the transistor Qi turns on since IVO VP I 2 I Vt PI (threshold voltage of a PMOS device) Then the diode parasite between the drain of Qi and the well is polarized in the forward direction Finally, the voltages across Q 2 are both VO Vn> 3.3 V and Vo Vt d 2 3.3 V. The last of these problems ( concerning the voltages across Q 2) can be commonly solved by adding

un transistor cascode Q 3 comme représenté sur la Figure 2. a cascode transistor Q 3 as shown in FIG. 2.

En dimensionnant correctement Q 3 et Q 2 la tension Vc peut être commandée de telle sorte qu'aucun des transistors Q 3 ou Q 2 ne soit soumis à une tension excessive Cependant, os l'adjonction de Q 3 ne contribue en aucune façon à résoudre By correctly dimensioning Q 3 and Q 2 the voltage Vc can be controlled so that none of the transistors Q 3 or Q 2 is subjected to excessive voltage. However, the addition of Q 3 does not contribute in any way to solving

les deux premiers problèmes.the first two problems.

Il subsiste donc la nécessité de prévoir un étage de circuit d'attaque de sortie pour un CMOS qui peut fonctionner normalement sous une tension d'alimentation de 3,3 volts tout en communicant avec des dispositifs de circuits qui fonctionnent sous une tension d'alimentation There remains therefore the need to provide an output driver stage for a CMOS that can operate normally at a 3.3 volt supply voltage while communicating with circuit devices that operate under a supply voltage.

de 5 volts.of 5 volts.

RESUME DE L'INVENTIONSUMMARY OF THE INVENTION

L'invention dans sa forme la plus large consiste donc en un circuit d'attaque de sortie à puits flottant comportant: un transistor de rappel à la source comprenant une grille et un puits et ayant un circuit de source-drain connectant une première borne d'alimentation à un noeud de sortie, ladite grille étant connectée à une première tension de pilotage en push-pull par l'intermédiaire d'un circuit de grille, ledit puits étant connecté à ladite première borne d'alimentation par un circuit de puits; un transistor de rappel à la masse comprenant une grille ayant un circuit de source-drain connectant une deuxième borne d'alimentation à un noeud intérieur, ladite grille étant connectée à une deuxième tension de pilotage en push- pull; un transistor cascode comprenant une grille et ayant un circuit de source-drain connectant ledit noeud de sortie audit noeud intérieur; ladite grille étant connectée à ladite première borne d'alimentation; ledit circuit de grille comprenant une entrée connectée pour recevoir la tension sur ledit noeud de sortie qui agit pour permettre à la tension sur ladite grille dudit transistor de rappel à la source de suivre la tension sur ledit noeud de sortie si la tension sur ledit noeud de sortie dépasse la tension existant sur ladite première borne d'alimentation; ledit circuit de puits comprenant une entrée connectée pour recevoir la tension sur ledit noeud de sortie et qui agit pour permettre à la tension sur ledit puits dudit transistor de rappel à la source de suivre la tension sur ledit noeud de sortie si la tension sur ledit noeud de sortie dépasse la tension existant sur ladite première The invention in its widest form therefore consists of a floating-well output driving circuit comprising: a source-return transistor comprising a gate and a well and having a source-drain circuit connecting a first terminal supply to an output node, said gate being connected to a first push-pull control voltage via a gate circuit, said well being connected to said first power supply terminal by a well circuit; a ground resistor transistor comprising a gate having a source-drain circuit connecting a second power supply terminal to an inner node, said gate being connected to a second push-pull control voltage; a cascode transistor comprising a gate and having a source-drain circuit connecting said output node to said inner node; said gate being connected to said first power terminal; said gate circuit comprising an input connected to receive the voltage on said output node which acts to allow the voltage on said gate of said source-pull transistor to follow the voltage on said output node if the voltage on said node of said output exceeds the voltage on said first power terminal; said well circuit comprising an input connected to receive the voltage on said output node and which acts to allow the voltage on said well of said source-pull transistor to follow the voltage on said output node if the voltage on said node output exceeds the existing voltage on said first

borne d'alimentation.power supply terminal.

Pour résoudre le problème qui réside dans le fait que Qi devient passant lorsque VO Vp dépasse sa tension de seuil, la présente invention consiste en un circuit VFG tel que représenté sur la Figure 4 Si VO < (est inférieur ou égal à) la tension de polarisation Vdd qui est dans ce cas une tension nominale de 3,3 volts, la tension du VFG sera de Vp Comme utilisé dans le présent dispositif, Vdd peut To solve the problem that Qi becomes conductive when VO Vp exceeds its threshold voltage, the present invention consists of a VFG circuit as shown in FIG. 4. If VO <(is less than or equal to) the voltage of Vdd polarization which is in this case a nominal voltage of 3.3 volts, the VFG voltage will be Vp As used in the present device, Vdd can

aussi être désigné comme une borne d'alimentation. also be designated as a power terminal.

Cependant, si VO est supérieur à Vdd, la tension de VFG suivra V O et sera égale à V O De cette façon, le circuit VFG interdit à Qi de devenir passant lorsque VO est une However, if VO is greater than Vdd, the voltage of VFG will follow V O and will be equal to V O In this way, the VFG circuit prohibits Qi from becoming on when VO is a

logique 1 supérieure à 3,3 volts.logic 1 greater than 3.3 volts.

De façon analogue, pour résoudre le problème qui réside dans la polarisation directe de la diode parasite de Qi, la présente invention consiste en un circuit VFW tel que représenté sur la Figure 5 Si Va est 5 Vdd, la tension de VFW sera égale à Vdd Cependant, si VO est supérieur à Vdd, VFW suivra Vb et sera égal à VO De cette façon, le circuit VFW interdit la polarisation directe de la diode parasite Similarly, to solve the problem which lies in the direct bias of the parasitic diode of Qi, the present invention consists of a VFW circuit as shown in FIG. 5. If Va is Vdd, the voltage of VFW will be equal to Vdd However, if VO is greater than Vdd, VFW will follow Vb and will be equal to VO In this way, the VFW circuit prohibits the direct bias of the parasitic diode

de Qi lorsque VO est une logique 1 supérieure à 3,3 volts. of Qi when VO is a logic 1 greater than 3.3 volts.

Ceci, ainsi que d'autres caractéristiques de la présente invention apparaîtront en se référant à la This and other features of the present invention will become apparent with reference to the

description qui va suivre faite en liaison avec les Figures following description made in connection with the Figures

annexées.attached.

BREVE DESCRIPTION DES FIGURES DES DESSINS BRIEF DESCRIPTION OF THE FIGURES OF THE DRAWINGS

Une compréhension plus détaillée de l'invention peut A more detailed understanding of the invention may

être obtenue à partir de la description qui va suivre d'un be obtained from the following description of a

mode préféré de réalisation donné à titre d'exemple faite en liaison avec les dessins annexés dans lesquels la Figure 1 est un étage de circuit d'attaque de sortie à CMOS suivant un art antérieur; la Figure 2 est un étage de circuit d'attaque de sortie à CMOS suivant un autre art antérieur; la Figure 3 est un étage de circuit d'attaque de sortie bidirectionnel à CMOS d'un mode préféré de réalisation de la présente invention; la Figure 4 est un sous-circuit d'un étage de circuit d'attaque de sortie bidirectionnel à CMOS d'un mode préféré de réalisation de la présente invention; la Figure 5 est encore un autre sous-circuit d'un étage de circuit d'attaque de sortie bidirectionnel à CMOS d'un mode preferred embodiment given by way of example with reference to the accompanying drawings in which Figure 1 is a CMOS output driver circuit stage according to prior art; Figure 2 is a CMOS output driver stage according to another prior art; Fig. 3 is a CMOS bidirectional output driver circuit stage of a preferred embodiment of the present invention; Figure 4 is a sub-circuit of a bidirectional CMOS output driver stage of a preferred embodiment of the present invention; Figure 5 is yet another sub-circuit of a CMOS bidirectional output driver circuit stage of a mode

préféré de réalisation de l'invention. preferred embodiment of the invention.

DESCRIPTION DETAILLEE D'UN MODE PREFERE DE REALISATION- DETAILED DESCRIPTION OF A PREFERRED MODE OF REALIZATION

La Figure 1 représente un étage de circuit d'attaque de sortie à CMOS connu L'étage de circuit d'attaque comporte un ensemble de circuits comprenant des circuits de DONNEES et des circuits de VALIDATION Les circuits de DONNEES et de VALIDATION alimentent des circuits de préattaque qui génèrent une paire de tensions, Vp et Vn compris entre 0,0 V et 3,3 V L'étage de circuit d'attaque comporte en outre un transistor Qi de rappel à la source et un transistor Q 2 de rappel à la masse Comme représenté, Qi peut être un dispositif à PMOS alors que Q 2 peut être un dispositif à NMOS Lorsque l'un et l'autre des transistors sont hors-circuit, la tension de sortie Vo peut varier librement entre O V et 3,3 V, avec VP égal à 3,3 V et Vn égal à FIG. 1 shows a known CMOS output drive circuit stage. The driver circuit stage comprises a circuitry comprising DATA CIRCUITS and VALIDATION circuits. The DATA and VALIDATION circuits supply circuit circuits. pre-attack which generate a pair of voltages, Vp and Vn between 0.0 V and 3.3 V The driving circuit stage further comprises a source-return transistor Qi and a Q 2 reminder transistor. As shown, Qi may be a PMOS device while Q 2 may be an NMOS device When both transistors are out of circuit, the output voltage Vo may vary freely between OV and 3.3 V, with VP equal to 3.3 V and Vn equal to

0,0 V.0.0 V.

La Figure 3 représente un étage de circuit d'attaque de sortie suivant la présente invention Pour éviter que le transistor Q ne soit passant ce qui n'est pas souhaitable, l'étage de circuit d'attaque de sortie comporte un élément de circuit VFG représenté sur la Figure 4 Le terme VFG désigne une "grille flottante" Pour éviter une polarisation directe non souhaitable de la diode parasite entre le drain de Qi et le puits dans lequel elle s'établit, l'étage de circuit d'attaque de sortie comporte un élément de circuit VFW représenté sur la Figure 5 Le terme VFW désigne un 3 represents an output driver circuit according to the present invention. To prevent the transistor Q from being undesired, the output driver stage comprises a VFG circuit element. Fig. 4 VFG is a "floating gate" To avoid undesirable direct bias of the parasitic diode between the Qi drain and the well in which it is established, the output driver stage comprises a VFW circuit element shown in FIG. 5. The term VFW denotes a

"puits flottant"."floating well".

L'homme de l'art reconnaît qu'il n'y a aucune différence physique entre une source et un drain d'un transistor et par conséquent on peut correctement se référer à un circuit source-drain pour décrire sa structure physique. Pour l'élément de circuit VFG représenté sur la Those skilled in the art recognize that there is no physical difference between a source and a drain of a transistor and therefore one can correctly refer to a source-drain circuit to describe its physical structure. For the VFG circuit element shown on the

Figure 4, si Vo < Vdd, Qs est alors bloqué et VFG = Vp. Figure 4, if Vo <Vdd, Qs is then blocked and VFG = Vp.

Dans ce cas, Vp est appliqué à Q 1 et le circuit d'attaque de sortie fonctionne de façon classique Si Vo > Vdd, Q 8 est alors passant et VFG devient égal à Vo De façon analogue, pour l'élément de circuit VFW représenté sur la Figure 5, si Vo < Vdd, alors VFW = Vdd; si Vo > Vdd, alors VFW = Vo Le signal VFW est utilisé dans l'élément de circuit VFG pour alimenter la tension de puits de Q 7 et de Qs. Lursque Vp est bas ( O v), l'étage de circuit d'attaque de sortie devrait élever Vo ( 3,3 v) Lorsque Vp est égal à 0 v, Q 6 est passant et le signal de VFG et ramené à O v Dans ces conditions, Vo sera porté à 3,3 v et par conséquent Q 7 In this case, Vp is applied to Q 1 and the output driver operates in a conventional manner where Vo> Vdd, Q 8 is then on and VFG becomes equal to Vo Analogously, for the represented VFW circuit element in Figure 5, if Vo <Vdd, then VFW = Vdd; if Vo> Vdd, then VFW = Vo The VFW signal is used in the VFG circuit element to supply the well voltage of Q 7 and Qs. Lursque Vp is low (O v), the output driver stage should raise Vo (3.3 v) When Vp is equal to 0 v, Q 6 is passing and the VFG signal is reduced to O v Under these conditions, Vo will be increased to 3.3 v and therefore Q 7

et Qs seront bloqués.and Qs will be blocked.

Lorsque Vp est élevé ( 3,3 v), la sortie peut être portée à une tension quelconque variant de O v à 5 v en fonction de conditions extérieures à l'étage de circuit d'attaque de sortie Il existe trois cas présentant un intérêt majeur: ( 1) Vo = O v Dans ce cas, le dispositif PMOS Q 7 est passant et connecte VFG à Vp qui est de 3,3 v Le dispositif Qs à NMOS est bloqué étant donné que la tension sur chacune de ses bornes est de 3,3 v Le dispositif Qa à PMOS est aussi bloqué. ( 2) Vo = 3,3 v Dans ce cas, les dispositifs PMOS Q 7 et Qa sont bloqués Le dispositif Q 6 à NMOS est passant, jusqu'à ce que VFG = Vp Vt = 3,3 v Vt Ainsi, la sortie du transistor Qi à PMOS (voir Figure 3) commandée par VFG sera légèrement passante Cependant, Q 1 est aussi connecté à Vdd = 3,3 v et ainsi, aucun courant ne circule Si VO est légèrement inférieur à 3,3 v, Q 7 est alors passant et élève VFG à la tension Vt = 3,3 v Si Vo est légèrement supérieur When Vp is high (3.3 v), the output can be raised to any voltage varying from 0 v to 5 v depending on conditions outside the output driver stage There are three cases of interest major: (1) Vo = O v In this case, the PMOS device Q 7 is passing and connects VFG to Vp which is 3.3 v The device Qs to NMOS is blocked since the voltage on each of its terminals is 3.3 v Device Qa to PMOS is also blocked. (2) Vo = 3.3 v In this case, the PMOS devices Q 7 and Qa are blocked The device Q 6 at NMOS is on, until VFG = Vp Vt = 3.3 v Vt Thus, the output the transistor Qi to PMOS (see Figure 3) controlled by VFG will pass slightly However, Q 1 is also connected to Vdd = 3.3 v and so, no current flows If VO is slightly less than 3.3 v, Q 7 is then passing and raises VFG to the voltage Vt = 3.3 v If Vo is slightly higher

à 3,3 v, Q 6 est alors passant et élève VFG à Vo. at 3.3 v, Q 6 is then passing and raises VFG to Vo.

( 3) Vo = 5,0 r Dans ce cas, le transistor Qs à PMOS est passant et (3) Vo = 5.0 r In this case, the transistor Qs to PMOS is passing and

connecte VFG à Vo = 5,0 v Q 7 et Q 6 sont bloqués. connects VFG to Vo = 5.0 v Q 7 and Q 6 are blocked.

La Figure 5 représente un mode préféré de réalisation du circuit VFW qui est analogue par certains aspects au circuit VFG Les différences entre le circuit VFG de la Figure 4 et le circuit VFW de la Figure 5 concernent principalement les transistors Qg et Ql I à PMOS Les transistors Q 12 et Qio à PMOS correspondent directement aux transistors Qs et Q 7 respectivement de l'élément de circuit FIG. 5 represents a preferred embodiment of the VFW circuit which is in some respects analogous to the VFG circuit. The differences between the VFG circuit of FIG. 4 and the VFW circuit of FIG. 5 mainly concern the transistors Qg and Ql I to the PMOS. Transistors Q 12 and Q 10 to PMOS correspond directly to transistors Qs and Q 7 respectively of the circuit element

VFG de la Figure 4.VFG of Figure 4.

Tous les dispositifs MOS comportent, en association, des diodes parasites entre leur source/drain et le substrat sous-jacent ou puits Le rôle de la structure VFW est d'empêcher les diodes de devenir passantes étant donné que ces courants de diode peuvent provoquer un verrouillage ou du moins entraîner l'écoulement de courants parasites importants. Considérons le cas o Vo = Vdd = 3,3 V Dans ce cas, Q 9 et Qll augmentent VFW jusqu'à Vo Vt qui est approximativement la même tension que la polarisation All MOS devices have, in combination, parasitic diodes between their source / drain and the underlying substrate or sink. The role of the VFW structure is to prevent the diodes from becoming conductive since these diode currents can cause a locking or at least causing the flow of large parasitic currents. Consider the case where Vo = Vdd = 3.3 V In this case, Q 9 and Q 11 increase VFW to Vo Vt which is approximately the same voltage as the polarization

directe qui rend passante les diodes de drain parasites. direct which makes passing parasitic drain diodes.

Qio et Q 12 sont alors bloqués Si Vo augmente en paliers jusqu'à 5,0 v le risque existe que les diodes associées à Qll et Qi 2 soient rendues passantes de façon permanente Le rôle de Qll et de Q 12 est de fournir le courant nécessaire pour charger VFW en parallèle avec Vo Qil est initialement le plus actif du fait de la faible polarisation de grille fournie par VFW; c'est-à-dire approximativement 0,6 V En plus de l'action à effet de champ MOSFET, Qi I fonctionne Qio and Q 12 are then blocked If Vo increases in steps up to 5.0 v the risk exists that the diodes associated with Qll and Qi 2 are permanently switched on The role of Qll and Q 12 is to supply the current necessary to load VFW in parallel with Vo Qil is initially the most active due to the low gate bias provided by VFW; that is approximately 0.6 V In addition to the MOSFET field effect, Qi I works

comme un dispositif PNP latéral à 3 accru et à faible Vbe. as a lateral PNP device at increased 3 and low Vbe.

Une fois que Vo est sensiblement supérieur à Vdd (c'est-à- dire environ 3,9 V), Q 12 contribue alors davantage à l'alimentation en courant de VFW Le fonctionnement de Q 9 et de Qia est analogue à celui de Qll et de Q 12 pendant la mise en puissance initiale de la puce lorsque l'alimentation en Vdd elle-même augmente en paliers juisqu'à Once Vo is substantially greater than Vdd (i.e., about 3.9 V), Q 12 then contributes more to the VFW power supply. The operation of Q 9 and Qia is similar to that of Q11 and Q12 during the initial powering up of the chip when the Vdd supply itself increases in stages until

3,3 V.3.3 V.

Bien que la présente invention ait été décrite en rapport avec un mode préféré de réalisation, l'homme de l'art peut y apporter plusieurs modifications et cette application est prévue pour couvrir toutes adaptations ou Although the present invention has been described in connection with a preferred embodiment, those skilled in the art can make several modifications and this application is intended to cover any adaptations or modifications.

variations de l'invention.variations of the invention.

Claims

REVENDICATIONS

1 Circuit d'attaque de sortie à CMOS à puits flottant comportant: a un transistor de rappel à la source (Qi) comprenant un circuit source- drain et une grille, une première extrémité du circuit source-drain étant connectée à une borne d'alimentation et une deuxième extrémité étant connectée à une borne de sortie; b un transistor de rappel à la masse (Q 2) comprenant un circuit source-drain et une grille, une première extrémité du circuit source-porte du transistor de rappel à la masse étant connectée à la masse, la grille du transistor de rappel à la masse étant connectée à une entrée logique négative; c un transistor cascode (Q 3) comprenant un circuit source-drain et une grille, le circuit source-drain étant connecté en série entre la deuxième extrémité du transistor de rappel à la source et la deuxième extrémité du transistor de rappel à la masse, la grille du transistor cascode étant connectée à la borne d'alimentation; d un circuit à puits flottant (VFW) comportant: i un premier et un deuxième transistors (Q 9 et Q 10) ayant chacun un circuit source-drain et une grille, les circuits source-drain des premier et deuxième transistors ayant chacun une première extrémité connectée à une borne d'alimentation (Vdd), une deuxième extrémité des circuits source-drain des premier et deuxième transistors, la grille du premier transistor (Q 9) et les puits du premier et du deuxième transistors étant connectés chacun à un noeud de circuit de puits flottant couplé au puits du transistor de rappel à la source; et ii un troisième et un quatrième transistors (Q 12 et Qll) ayant chacun un circuit source-drain et une grille, une première extrémité du circuit source-drain de chacun des troisième et quatrième transistors étant connectée à la borne de sortie (Vo), une deuxième extrémité du circuit source-drain de chacun des troisième et quatrième transistors et la grille du quatrième transistor étant chacune connectée au noeud de sortie du circuit de puits flottant, la grille du troisième transistor (Q 12) étant connectée à la borne d'alimentation (Vdd); et e un circuit à grille flottante comportant i un cinquième et un sixième transistors (Q 6 et Q 7) ayant chacun un circuit source-drain et une grille, les circuits source-drain des cinquième et sixième transistors ayant chacun une extrémité connectée à une entrée logique positive (Vp), l'autre extrémité des circuits source-drain des cinquième et sixième transistors étant chacune connectée à un noeud de sortie de circuit de grille flottante qui est connecté à la grille du transistor de rappel à la source (Qi), la grille du cinquième transistor étant connectée à la borne d'alimentation (Vdd), la grille du sixième transistor (Q 7) étant connectée à la borne de sortie (Vo), et le puits du sixième transistor (Q 7) étant connecté au noeud de sortie du circuit de puits flottant; et ii un septième transistor (Q 8) ayant un circuit source-drain et une grille, une première extrémité du circuit source-drain du septième transistor étant connectée à la borne de sortie (Vo), une deuxième extrémité du circuit source-drain du septième transistor étant connectée au noeud de sortie du circuit de grille flottante (VFG), la grille du septième transistor étant connectée à la borne d'alimentation, et le puits du sixième transistor A floating-well CMOS output drive circuit comprising: a source-return transistor (Qi) including a source-drain circuit and a gate, a first end of the source-drain circuit being connected to a terminal power supply and a second end connected to an output terminal; b a ground-biasing transistor (Q 2) comprising a source-drain circuit and a gate, a first end of the source-gate circuit of the ground-biasing transistor being connected to ground, the gate of the gate-return transistor; the mass being connected to a negative logic input; c a cascode transistor (Q 3) comprising a source-drain circuit and a gate, the source-drain circuit being connected in series between the second end of the source-return transistor and the second end of the ground-biasing transistor, the gate of the cascode transistor being connected to the power supply terminal; a floating-well circuit (VFW) comprising: i first and second transistors (Q 9 and Q 10) each having a source-drain circuit and a gate, the source-drain circuits of the first and second transistors each having a first end connected to a power supply terminal (Vdd), a second end of the source-drain circuits of the first and second transistors, the gate of the first transistor (Q 9) and the wells of the first and second transistors each connected to a node floating well circuit coupled to the sink of the source-return transistor; and ii third and fourth transistors (Q 12 and Q 11) each having a source-drain circuit and a gate, a first end of the source-drain circuit of each of the third and fourth transistors being connected to the output terminal (Vo) a second end of the source-drain circuit of each of the third and fourth transistors and the gate of the fourth transistor being each connected to the output node of the floating well circuit, the gate of the third transistor (Q 12) being connected to the terminal of power supply (Vdd); and e a floating gate circuit having i fifth and sixth transistors (Q 6 and Q 7) each having a source-drain circuit and a gate, the source-drain circuits of the fifth and sixth transistors each having an end connected to a positive logic input (Vp), the other end of the source-drain circuits of the fifth and sixth transistors each being connected to a floating gate circuit output node which is connected to the gate of the source-return transistor (Qi) , the gate of the fifth transistor being connected to the supply terminal (Vdd), the gate of the sixth transistor (Q 7) being connected to the output terminal (Vo), and the well of the sixth transistor (Q 7) being connected at the output node of the floating well circuit; and ii a seventh transistor (Q 8) having a source-drain circuit and a gate, a first end of the source-drain circuit of the seventh transistor being connected to the output terminal (Vo), a second end of the source-drain circuit of the seventh transistor being connected to the output node of the floating gate circuit (VFG), the gate of the seventh transistor being connected to the power supply terminal, and the well of the sixth transistor

(Q 7) étant connecté au noeud de sortie du circuit de puits flottant (VFW). (Q 7) being connected to the output node of the floating well circuit (VFW).

2 Circuit d'attaque de sortie selon la revendication 1, dans lequel le transistor de rappel à la masse, le transistor cascode et le cinquième transistor sont à canal N, les autres transistors étant à canal P. 3 Circuit d'attaque de sortie comportant: un transistor de rappel (Qi) à la source comprenant une grille et un puits et ayant un circuit source-drain connectant une première borne d'alimentation (Vdd) à un noeud de sortie, ladite grille étant connectée à une première tension pilote (Vp) en push-pull par l'intermédiaire d'un circuit de grille (circuit VFG), ledit puits étant connecté à ladite première borne d'alimentation par un circuit de puits (circuit VFW); un transistor de rappel à la masse (Q 2) comprenant une grille et ayant un circuit de source-drain connectant une deuxième borne d'alimentation à un noeud intérieur, ladite grille étant connectée à une deuxième tension pilote (Vn) en push-pull; il un transistor cascode (Q 3) comprenant une grille et ayant un circuit de source-drain connectant ledit noeud de sortie audit noeud intérieur; ladite grille étant connectée à ladite première borne d'alimentation (Vdd); ledit circuit de grille comprenant une entrée connectée pour recevoir la tension sur ledit noeud de sortie et qui agit pour permettre à la tension sur ladite grille dudit transistor de rappel à la source de suivre la tension sur ledit noeud de sortie si la tension sur ledit noeud de sortie dépasse la tension sur ladite borne d'alimentation; ledit circuit de puits comprenant une entrée connectée pour recevoir la tension sur ledit noeud de sortie et qui agit pour permettre à la tension sur ledit puits dudit transistor de rappel à la source de suivre la tension sur ledit noeud de sortie si la tension sur ledit noeud de sortie An output driver according to claim 1, wherein the biasing transistor, the cascode transistor and the fifth transistor are N-channel, the other transistors being P-channel. a source return transistor (Qi) comprising a gate and a sink and having a source-drain circuit connecting a first power supply terminal (Vdd) to an output node, said gate being connected to a first pilot voltage ( Vp) in push-pull via a gate circuit (VFG circuit), said well being connected to said first power supply terminal by a well circuit (VFW circuit); a ground resistor transistor (Q 2) comprising a gate and having a source-drain circuit connecting a second power supply terminal to an inner node, said gate being connected to a second pilot voltage (Vn) in a push-pull ; there is a cascode transistor (Q 3) comprising a gate and having a source-drain circuit connecting said output node to said inner node; said gate being connected to said first power supply terminal (Vdd); said gate circuit comprising an input connected to receive the voltage on said output node and which acts to allow the voltage on said gate of said source-pull transistor to follow the voltage on said output node if the voltage on said node the output exceeds the voltage at said power supply terminal; said well circuit comprising an input connected to receive the voltage on said output node and which acts to allow the voltage on said well of said source-pull transistor to follow the voltage on said output node if the voltage on said node Release

dépasse la tension sur ladite première borne d'alimentation. exceeds the voltage on said first power supply terminal.

4 Circuit selon la revendication 3, dans lequel ledit transistor de rappel à la source est un transistor MOS à canal P et ledit transistor de rappel à la masse est un transistor MOS à canal N. Circuit selon la revendication 4, dans lequel la tension sur ladite borne d'alimentation a une valeur positive d'environ 3,3 volts et la tension sur ladite deuxième borne d'alimentation est un potentiel de référence. 6 Circuit selon la revendication 4, dans lequel ledit circuit de grille comporte: un premier transistor (Q 6) comprenant un circuit source-drain connectant ladite première tension pilote (VFG) en push-pull à ladite grille dudit transistor de rappel à la source et ayant une grille connectée à ladite première borne d'alimentation; un deuxième transistor (Q 7) comprenant un circuit source-drain connectant ladite première tension pilote en push-pull à ladite grille dudit transistor de rappel à la source et ayant une grille connectée audit noeud de sortie (Vo); un troisième transistor (Q 8) comprenant un circuit source-drain connectant ledit noeud de sortie (Vo) à ladite grille (VFG) dudit transistor de rappel (Qi) à la source ayant une grille connectée à ladite première borne d'alimentation (Vdd); chacun desdits deuxième et troisième transistors (Q 7, Q 8) ayant un puits connecté audit puits (VFW) dudit transistor de rappel à la source. 7 Circuit selon la revendication 6, dans lequel lesdits deuxième et troisième transistors sont des transistors MOS à canal P et ledit premier transistor est un transistor MOS à canal N. 8 Circuit selon la revendication 4, dans lequel ledit circuit de puits comporte: un quatrième transistor (Q 9) comprenant un circuit source-drain connectant ledit puits dudit transistor de rappel à la source (Qi) à ladite première borne d'alimentation (Vdd) et ayant une grille connectée audit puits (VFW) dudit transistor de rappel à la source; un cinquième transistor (Ql O) comprenant un circuit source-drain connectant ledit puits (VFW) dudit transistor de rappel à la source (Qi) à ladite première borne d'alimentation (Vdd) et ayant une grille connectée audit noeud de sortie (Vo); un sixième transistor (Q 12) comprenant un circuit source-drain connectant ledit noeud de sortie (Vo) audit puits (VFW) dudit transistor de rappel à la source et ayant une grille connectée à ladite première borne d'alimentation (Vdd); un septième transistor (Q 1 l) comprenant un circuit source-drain connectant ledit noeud de sortie (Vo) audit puits dudit transistor de rappel à la source et ayant une grille connectée audit puits dudit transistor de The circuit of claim 3, wherein said source-return transistor is a P-channel MOS transistor and said ground-bias transistor is an N-channel MOS transistor. The circuit of claim 4, wherein the voltage on said power supply terminal has a positive value of about 3.3 volts and the voltage on said second power supply terminal is a reference potential. The circuit of claim 4, wherein said gate circuit comprises: a first transistor (Q 6) comprising a source-drain circuit connecting said first pilot voltage (VFG) in push-pull to said gate of said source-return transistor and having a gate connected to said first power terminal; a second transistor (Q 7) comprising a source-drain circuit connecting said first push-pull pilot voltage to said gate of said source-return transistor and having a gate connected to said output node (Vo); a third transistor (Q 8) comprising a source-drain circuit connecting said output node (Vo) to said gate (VFG) of said biasing transistor (Qi) at the source having a gate connected to said first power supply terminal (Vdd ); each of said second and third transistors (Q 7, Q 8) having a well connected to said well (VFW) of said source-return transistor. The circuit of claim 6, wherein said second and third transistors are P-channel MOS transistors and said first transistor is an N-channel MOS transistor. 8. The circuit of claim 4, wherein said sink circuit comprises: a fourth transistor (Q 9) comprising a source-drain circuit connecting said well of said source-return transistor (Qi) to said first power supply terminal (Vdd) and having a gate connected to said well (VFW) of said biasing transistor at the source; a fifth transistor (Ql O) comprising a source-drain circuit connecting said sink (VFW) of said source-return transistor (Qi) to said first power supply terminal (Vdd) and having a gate connected to said output node (Vo); ); a sixth transistor (Q 12) comprising a source-drain circuit connecting said output node (Vo) to said sink (VFW) of said source-return transistor and having a gate connected to said first power supply terminal (Vdd); a seventh transistor (Q 1 1) comprising a source-drain circuit connecting said output node (Vo) to said well of said source-return transistor and having a gate connected to said well of said transistor of

rappel à la source.call-back.

9 Circuit selon la revendication 8, dans lequel lesdits quatrième, cinquième, sixième et septième transistors sont des transistors MOS à canal P. Circuit selon la revendication 8, dans lequel ledit circuit de grille comporte: un premier transistor (Q 6) comprenant un circuit source-drain connectant ladite tension pilote (Vp) en push-pull à ladite grille (VFG) dudit transistor de rappel à la source et ayant une grille connectée à ladite première borne d'alimentation (Vdd); un deuxième transistor (Q 7) comprenant un circuit source-drain connectant ladite première tension pilote en push-pull à ladite grille (VFG) dudit transistor de rappel à la source et ayant une grille connectée audit noeud de sortie (Vo); un troisième transistor (Q 8) comprenant un circuit source-drain connectant ledit noeud de sortie (Vo) à ladite grille (VFG) dudit transistor de rappel à la source et ayant une grille connectée à ladite première borne d'alimentation (Vdd); chacun desdits second et troisième transistors ayant un puits The circuit of claim 8, wherein said fourth, fifth, sixth and seventh transistors are P-channel MOS transistors. The circuit of claim 8, wherein said gate circuit comprises: a first transistor (Q 6) including a circuit source-drain connecting said pilot voltage (Vp) in push-pull to said gate (VFG) of said source-return transistor and having a gate connected to said first power supply terminal (Vdd); a second transistor (Q 7) comprising a source-drain circuit connecting said first push-pull pilot voltage to said gate (VFG) of said source-return transistor and having a gate connected to said output node (Vo); a third transistor (Q 8) comprising a source-drain circuit connecting said output node (Vo) to said gate (VFG) of said source-return transistor and having a gate connected to said first power supply terminal (Vdd); each of said second and third transistors having a well

connecté audit puits dudit transistor de rappel à la source. connected to said well of said source-return transistor.

11 Circuit selon la revendication 10, dans lequel ledit premier transistor est un transistor MOS à canal N et lesdits deuxième, troisième, quatrième, cinquième, sixième et septième transistors sont des transistors MOS à canal P. The circuit of claim 10, wherein said first transistor is an N-channel MOS transistor and said second, third, fourth, fifth, sixth and seventh transistors are P-channel MOS transistors.