FR2675921A1 - Procede et dispositif de test d'une carte d'un systeme informatique. - Google Patents

Abstract

La présente invention concerne un procédé de test d'un circuit intermédiaire entre un microprocesseur et des circuits environnants comprenant un premier ensemble de chemins d'accès comportant des lignes d'un bus de données (D) et d'un bus de contrôle (C), et un deuxième ensemble de chemins d'accès comportant des lignes (AH) reliées à d'autres lignes (CS) par un circuit de traitement (40). Ce procédé consiste à prévoir dans le circuit intermédiaire un registre de test (46) adressable par des adresses ignorées par les autres éléments du circuit; écrire des mots de test dans le registre de test par l'intermédiaire de l'un des premier et deuxième ensembles de chemins d'accès; lire les mots écrits dans le registre de test par l'intermédiaire de l'autre ensemble de chemins d'accès; et vérifier que les mots lus correspondent de façon prédéterminée aux mots de test.

Description

PROCÉDÉ ET DISPOSITIF DE TEST D'UNE CARTE

D'UN SYSTÈME INFORMATIOUE

La présente invention concerne les systèmes informati-

ques et en particulier la vérification du bon transfert d'infor-

mations entre certains des circuits d'un système informatique et

leurs circuits environnants.

La figure 1 illustre partiellement un système informa-

tique classique Ce système comprend un ordinateur COMP 10 asso-

cié à un réseau 11 sur lequel sont reliés divers éléments, notamment des serveurs 12 Un serveur comprend généralement une carte d'interface LAN 13 entre le réseau 1 l et un bus système SB

auquel sont reliées des cartes d'entrée/sortie 14 Les cartes d'entrée/sortie 14 sont, par exemple, connectées à des termi-

naux, au réseau téléphonique, à des périphériques L'ensemble des cartes du serveur 12 est en général géré par la carte d'interface 13 Chacune des cartes du serveur

comprend un microprocesseur s'occupant de la gestion de la carte ellemême et permettant à celle-ci d'effectuer diverses opéra-

tions, notamment se tester et communiquer le résultat au système informatique.

La figure 2 illustre un circuit électronique simplifié d'une des cartes 14 qui est ici une carte d'entrée/sortie.

Cette carte comprend un microprocesseur 20 reliée à un bus système D,A, C interne à la carte, incluant un bus de données D, 5 un bus d'adresse A et un bus de contrôle C Le bus de données comporte, par exemple, 16 lignes pour transmettre des mots de 16 bits Le bus d'adresses comporte, par exemple, 24 lignes pour véhiculer des adresses de 24 bits Le bus de contrôle comprend au moins trois lignes: une ligne d'horloge (CK), une ligne de lecture/écriture (R/W), et une ligne de confirmation de bonne

réception de données (DTACK) Dans la suite de la description,

on ne mentionnera que la ligne R/W, les fonctions des autres lignes n'étant pas néoessaires à la compréhension de la présente invention La ligne R/W permet, comme cela sera exposé plus

loin, au microprocesseur d'établir un mode lecture (R) ou un mode écriture (W).

Des périphériques, non représentés, sont reliés à des circuits d'entrée/sortie (I/0) 21 Chaque circuit I/0 peut gérer plusieurs périphériques dont le nombre peut aller, par exemple,20 jusqu'à 8 Chaque circuit I/0 comprend une entrée reliée à une ligne de sélection CS (du terme anglo-saxon "Chip-Select") et une sortie reliée à une ligne de requête d'interruption IRQ Les lignes CS sont connectées à des sorties d'un circuit décodeur d'adresses 23 relié à plusieurs lignes du bus d'adresses, correspondant à des bits d'adresse de poids fort AH Les lignes IRQ sont reliées à des entrées d'un circuit décodeur de niveau de priorité d'interruption 25 qui fournit au microprocesseur 20 un niveau de priorité codé en binaire, par exemple ici sur trois

bits, par des lignes IPL.

Pour leur fonctionnement normal, le circuit 23 n'est relié qu'au bus d'adresses et le circuit 25 n'est relié à aucun des bus Mais, généralement les fonctions de décodage des circuits décodeurs 23 et 25 sont programmables Pour cela le circuit décodeur d'adresses 23 est également relié au bus de données et le circuit décodeur 25 est relié à des lignes d'adresses de poids faible AL, à une ligne de sélection CS du circuit 23 et au bus de données. Chacun des circuits I/0 est également relié à un certain nombre des lignes du bus de données, par exemple 8, pour transmettre des mots de 8 bits entre la carte et le périphé- rique, et à des lignes d'adresses de poids faible AL. La figure 3 représente une partie des circuits inter- nes d'un circuit d'entrée/sortie 21 Ce circuit d'entrée/sortie est destiné à communiquer avec deux périphériques non représen- tés A chaque périphérique sont associés trois registres, dont les fonctions seront décrites ci-après, à savoir un registre TR d'émission de données, un registre RR de réception de données et un registre CR de contrôle Chacun des registres est également15 relié au bus de contrôle C, au bus de données D et à une ligne de sélection interne C Si permettant à un décodeur d'adresses interne 32 de sélectionner le registre Le décodeur d'adresses 32 est relié à la ligne de sélection CS du circuit 21 et à des lignes d'adresses de poids faible AL au nombre de trois pour pouvoir sélectionner au moins six registres Toutes les entrées

et sorties du circuit se font par l'intermédiaire d'amplifi-

cateurs de courant 33.

Dans le registre TR sont écrits des mots à transmettre au périphérique; le périphérique écrit des mots qui sont à transmettre sur le bus de données dans le registre RR; et dans

le registre CR, sont écrites des données de contrôle qui déter-

minent un protocole de communication, c'est-à-dire la manière de communiquer avec le périphérique, comme par exemple la vitesse de communication, le nombre de bits par mot, la parité des

mots Les registres CR sont reliés à des circuits internes non représentés qui exploitent les données écrites dans ces regis-

tres pour gérer la communication. Pour lire ou écrire dans l'un des registres du circuit 21, les opérations effectuées par le microprooesseur de la carte sont les suivantes: la ligne R/W du bus de contrôle est positionnée à un état logique, généralement " 1 " pour une lecture et " O " pour une écriture; le microprocesseur émet une adresse sur le bus d'adresses pour sélectionner le registre souhaité; les bits de poids fort AH de l'adresse sont décodés par le circuit décodeur d'adresses 23 qui sélectionne un des

circuits 21 en positionnant la ligne CS associée à un état actif, généralement " O ";10 les bits de poids faible AL de l'adresse sont déco-

dés par le décodeur 32 du circuit 21 sélectionné, ce décodeur sélectionnant le registre souhaité par l'intermédiaire de la ligne C Si associée; le registre ainsi sélectionné écrira son contenu sur le bus de données si la ligne R/W est à " O ", ou il lira un mot présenté par le microprocesseur sur le bus de données si la

ligne R/W est à " 1 ". Quand un périphérique désire communiquer avec le sys-

tême, le circuit 21 associé force sa sortie IRQ à un état actif,

généralement "'", ce qui correspond à une requête d'interrup-

tion Les circuits permettant d'établir cette requête d'inter-

ruption ne sont pas décrits Le circuit décodeur 25 transforme cette requête en un niveau de priorité IPL en fonction de la priorité attribuée au circuit 21 concerné Selon le niveau de priorité, le microprocesseur interrompt ou non les opérations

qu'il est en train d'effectuer Lorsque le microprocesseur in-

terrompt ses opérations, il recherche le circuit 21 ayant requis l'interruption en sélectionnant séquentiellement en mode lecture (ligne R/W à " 1 ") les registres RR des circuits 21 Le registre RR du circuit 21 ayant requis l'interruption écrit son contenu sur le bus de données quand il est sélectionné, puis la sortie

IRQ du circuit I/0 passe à son état initial, généralement 1.

Des pannes courantes sur les cartes sont dues à des chemins d'accès défectueux entre divers circuits de la carte Un chemin d'accès comprend généralement une piste conductrioe sur la carte, une soudure de la piste conductrice à une broche de

connexion du circuit intégré, la liaison de la broche de conne-

xion à un amplificateur de courant dans la puoe du circuit intégré, la liaison de l'amplificateur à des pistes conductriès de la puce, et éventuellement des liaisons entre divers circuits de la puce Des défauts dans ces chemins d'accès peuvent résul-

ter, par exemple, d'une mauvaise soudure des broches de conne- xion sur la piste de la carte, de la destruction des amplifica- teurs, d'une mauvaise qualité du silicium de la puce 10 Pour détecter certains de ces défauts, le microproces-

seur exécute périodiquement, par exemple à la mise sous tension,

un programme de test de la carte Un des tests consiste à véri-

fier la communication de la carte avec les périphériques Pour

cela on teste généralement la communication entre le micropro-

cesseur et les circuits d'entrée/sortie I/0 Si ce test est bon et qu'il existe un défaut de fonctionnement d'un périphérique, cela signifie que le défaut est localisé dans les communications entre un circuit d'entrée/sortie et ce périphérique, ou dans le périphérique. Un test classique consiste à vérifier la bonne connexion du circuit I/0 au bus de données, cette connexion étant une des sources les plus fréquentes de pannes Pour cela on écrit, à partir du bus de données, des mots de test dans un des registres du circuit 21 et on tente de les relire sur le bus de données Le registre RR est à lecture seule, c'est-à-dire qu'on ne peut pas écrire dans le registre RR à partir du bus de données Dans le registre CR, certains bits sont à lecture seule et l'écriture dans les autres de données inadéquates peut entraîner des actions indésirables du périphérique Le registre TR peut, lui, être lu et écrit à partir du bus de données et c'est dans ce registre que sont écrits les mots de test car il s'avère être le plus adéquat Les mots relus sont comparés aux mots de test et on détermine si des chemins d ' accès entre le

registre et le bus de données sont défectueux.

Toutefois, on ne peut écrire dans le registre TR que

des mots qui correspondent à des données ignorées par le péri-

phérique associé car on veut éviter d'actionner ce dernier de manière incontrôlée Ainsi, le jeu de mots que l'on peut écrire dans le registre est limité et on ne peut tester de manière ex-

haustive toutes les possibilités de défaut des chemins d'accès.

De plus, le jeu de mots que 1 'on peut écrire dans le registre dépend du type de périphérique relié à ce registre, il faut donc

prévoir un programme de test par type de périphérique relié.

Tester seulement les circuits d'entrée/sortie ne suffit pas toujours pour localiser un défaut En effet, si le programme de test signale un défaut, ce défaut peut être dû à une mauvaise connexion du bus de données, mais aussi, par exemple, à une défaillance du circuit décodeur d'adresses

n'envoyant pas de signal d'activation.

Il existe des tests de circuits intermédiaires pour mieux localiser des défauts Ils consistent à simuler des accès

à des périphériques et des actions de périphériques Pour cela les registres d'émission TR et de réception RR précédemment men-

tionnés des circuits d'entrée/sortie sont d'un type spécial Ils peuvent être mis dans un mode de test dans lequel leurs liaisons aux périphériques sont coupés et les registres TR sont connectés aux registres RR associés Les mots écrits dans un registre TR sont alors transférés au registre RR associé o ils peuvent être relus, ce qui permet de vérifier si des données, même erronées, atteignent effectivement le registre TR et en même temps si ces données engendrent des requêtes d'interruption en atteignant le

registre RR.

Toutefois une vérification fiable des circuits inter-

médiaires par cette méthode suppose que les circuits d'entrée/ sortie fonctionnent au moins partiellement Par exemple, si toutes les lignes du bus de données vers le circuit d'entrée/ sortie sont coupées, ce circuit réagit également comme s'il n'avait pas été sélectionné Dans tous les cas, si le circuit d'entrée/sortie n'engendre pas de requête d'interruption, on ne saura pas si c'est le circuit d'entrée/sortie qui est défectueux ou si c'est le circuit décodeur de niveau de priorité Ainsi, malgré ce test à l'aide des registres TR et RR spéciaux, on ne peut pas, dans beaucoup de cas, localiser de façon précise un défaut. Un objet de la présente invention est de tester une carte à microprocesseur en localisant les éventuels défauts de

manière précise.

Un autre objet de la présente invention est de tester

indépendamment un circuit décodeur d'adresses.

Un autre objet de la présente invention est de tester indépendamment un circuit décodeur de niveau de priorité d'interruption. Ces objets sont atteints grâce à un procédé de test d'un circuit intermédiaire entre un microprocesseur et des circuits environnants comprenant un premier ensemble de chemins d'accès comportant des lignes d'un bus de données et d'un bus de contrôle, et un deuxième ensemble de chemins d'accès comportant des lignes reliées à d'autres lignes par l'intermédiaire d'un circuit de traitement, comprenant les étapes suivantes: prévoir dans le circuit intermédiaire un registre de test adressable par

des adresses ignorées par les autres éléments du circuit inter-

médiaire; écrire des mots de test dans le registre de test par l'intermédiaire de l'un des premier et deuxième ensembles de chemins d'accès; lire les mots écrits dans le registre de test par l'intermédiaire de l'autre ensemble de chemins d'accès; et vérifier que les mots lus correspondent de façon prédéterminée

aux mots de test.

La présente invention vise plus particulièrement un procédé de test d'une carte de système informatique comprenant un microprocesseur relié par des bus de données, d'adresses et de contrôle à des circuits d'entrée/sortie et à des circuits intermédiaires entre le microprocesseur et les circuits d'entrée/sortie, comprenant les étapes suivantes: prévoir un registre de test relié aux bus de données et de contrôle dans les circuits d'entrée/sortie, chaque registre de test étant 5 adressable par des adresses ignorées par les autres éléments du circuit d'entrée/sortie; tester le fonctionnement d'au moins un

des circuits intermédiaires selon le procédé susmentionné; tester la connexion au bus de données de chacun des circuits d'entrée/sortie en écrivant des mots de test dans le registre de10 test du circuit d'entrée/sortie, en lisant les mots écrits et en comparant les mots lus aux mots de test.

Selon un mode de réalisation de la présente invention, le circuit intermédiaire testé est un circuit décodeur d'adres-

ses o le deuxième ensemble de chemins d'accès comporte des15 lignes d'un bus d'adresses, un décodeur et des lignes de sélec- tion, ce circuit étant testé selon les étapes suivantes: pré-

senter une adresse sur les lignes du bus d'adresses, provoquant le changement d'état d'une combinaison des lignes de sélection, ces états étant écrits dans le registre de test du circuit20 adresser le registre de test et lire son contenu sur le bus de données; et comparer le mot lu à un mot correspondant aux états

attendus des sorties.

Selon un mode de réalisation de la présente invention, le circuit intermédiaire est un circuit décodeur de niveau de priorité d'interruption relié au microprocesseur par des lignes de niveau de priorité et recevant des signaux de requête d'interruption sur des lignes de requête d'interruption, ce circuit étant testé selon les étapes suivantes: adresser le registre de test du circuit décodeur et y écrire un mot de test présenté sur le bus de données, ce mot de test étant écrit sur les lignes de niveau de priorité à l'intérieur du circuit; et analyser le niveau de priorité à la sortie du circuit décodeur

et le comparer à un mot correspondant au mot de test.

Selon un mode de réalisation de la présente invention, le registre de test du circuit décodeur de niveau de priorité est en deux parties, la première étant reliée aux lignes de niveau de priorité et la deuxième étant reliée aux lignes de requête d'interruption, le circuit étant testé selon les étapes supplémentaires suivantes: adresser le registre de test et écrire dans sa deuxième partie un mot de test dont les bits sont au même état sauf un, présenté sur le bus de données, oe mot de test étant écrit sur les lignes de requête d'interruption; et analyser le niveau de priorité à la sortie du circuit décodeur

et le comparer à un niveau attendu correspondant au mot de test.

Selon un mode de réalisation de la présente invention, chacun des circuits d'entrée/sortie est testé selon les étapes

suivantes: adresser le registre de test du circuit d'en-

trée/sortie et y écrire un mot de test présenté sur le bus de données; adresser le registre de test et lire son contenu sur le bus de données; et comparer le mot alors présent sur le bus

de données au mot de test.

La présente invention prévoit aussi un système infor-

matique dans lequel est mis en oeuvre le procédé selon la pré-

sente invention comprenant: un microprocesseur relié à des bus de données, d'adresses et de contrôle; des circuits d'entrée/ sortie comprenant au moins un premier registre couplé aux bus de données, d'adresses et de contrôle et à un périphérique; des circuits intermédiaires entre le microprocesseur et les circuits d'entrée/sortie, couplés aux bus de données, d'adresses et de

contrôle Chacun des circuits d'entrée/sortie comprend un regis-

tre supplémentaire couplé seulement aux bus de données, d'adres-

ses et de contrôle, et adressable par une adresse ignorée par ledit premier registre, et en ce qu'au moins un des circuits intermédiaires comprend un registre de test couplé aux bus de données, d'adresses et de contrôle, et dont des sorties et des entrées sont reliées respectivement à des entrées et des sorties

du circuit intermédiaire.

Selon un mode de réalisation de la présente invention, un des circuits intermédiaires est un circuit décodeur d'adres-

ses comprenant des sorties de sélection et dans lequel les sor- ties de son registre de test sont reliées au bus de données et 5 les entrées du registre sont reliées aux sorties de sélection.

Selon un mode de réalisation de la présente invention, un des circuits intermédiaires est un circuit décodeur de niveau de priorité d'interruption comprenant des entrées de requête d 'interruption et des sorties de niveau de priorité et dans10 lequel les entrées de son registre de test sont reliées au bus de données et les sorties du registre sont reliées, d'une part,

aux sorties de niveau d'interruption par 1 'intermédiaire de premières portes logiques et, d'autre part, aux entrées de requête d' interruption par 1 'intermédiaire de deuxièmes portes15 logiques.

Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail

dans la description suivante de modes de réalisation particu- liers faite en relation avec les figures jointes parmi les-20 quelles:

les figures 1, 2 et 3, précédemment décrites, repré-

sentent respectivement un système informatique classique en ré-

seau, une carte du système informatique et un circuit de la carte; la figure 4 représente un mode de réalisation selon la présente invention d'un circuit d'entrée/sortie; les figures 5 A et 5 B représentent respectivement un mode de réalisation selon la présente invention d'un circuit décodeur d'adresses et un mode de réalisation d'un registre de30 test associé; et la figure 6 illustre un mode de réalisation selon la présente invention d'un circuit décodeur de niveau de priorité

d 'interruption.

il La présente invention permet de tester une carte à microprocesseur et de localiser les éventuels défauts en testant

d'abord individuellement chacun des circuits intermédiaires puis les circuits d'entrée/sortie Dans la suite de la description on 5 décrira successivement comment sont testés les circuits d'en-

trée/sortie, un circuit décodeur d'adresses et un circuit déco-

deur de niveau de priorité d'interruption.

Le circuit d'entrée/sortie 21 selon la présente inven-

tion, représenté en figure 4, comprend tous les éléments de la figure 3 désignés par les mêmes références et un registre supplémentaire (TEST-R) 34 relié au bus de données et à une

ligne de sélection interne C Si La fonction de décodage du déco-

deur d'adresses interne 32 a été modifiée pour pouvoir sélec-

tionner le registre supplémentaire 34 Dans l'exemple de la figure 4, les trois lignes d'adresses de poids faible AL prévues dans le circuit classique de la figure 3 sont suffisantes pour pouvoir adresser ce registre supplémentaire 34 En effet, pour adresser les six registres existants, il fallait au moins trois lignes d'adresses, ce qui autorisait huit combinaisons dont six

seulement étaient utilisées Avec le registre de test supplémen-

taire 34, on utilisera donc sept combinaisons et on n'aura pas besoin d'augmenter le nombre de lignes d'adresses arrivant sur le circuit d'entrée/sortie De façon générale, dans la majorité des circuits d'entrée/sortie existants, le nombre de registres que l'on doit pouvoir adresser est inférieur au nombre de combi- naisons binaires possibles sur les lignes d'adresses arrivant sur le circuit. Lors d'une phase de test de la connexion du circuit 21 au bus de données D, l'invention prévoit les étapes suivantes: établir le mode écriture, sélectionner le registre 34 et présenter un mot de test sur le bus de données D; établir le mode lecture, sélectionner le registre 34 et lire le mot présent sur le bus de données D. Les mots de test sont écrits et lus à travers les chemins d'accès testés comprenant la connexion du bus de données D au circuit 21, l'amplificateur 33 et la connexion de l'ampli- ficateur au bus de données à l'intérieur du circuit 21. 5 En supposant que l'absence de signal sur les lignes du bus de données D est interprétée comme un niveau logique O par les circuits qui reçoivent ces lignes en entrée, certains résul- tats des comparaisons peuvent, par exemple, être interprétés de la manière suivante Si le mot de test comprend un seul bit à10 " 1 " et si ce bit est à " O " dans le mot lu, le chemin d'accès correspondant à ce bit est coupé Si, dans le même cas, le mot lu comprend plusieurs bits à " 1 ", les chemins d'accès correspon- dant à ces bits à " 1 " sont court-circuités. On peut aussi détecter des couplages inductifs entre des lignes du bus de données en essayant des mots de test comprenant un nombre élevé de bits à " 1 " En effet un nombre élevé de bits à " 1 " pourrait, par couplage inductif et pendant un temps bref mais suffisamment long pour que des valeurs

erronées soient stockées dans le registre, forcer à " 1 " le20 faible nombre de bits normalement à " O ".

En utilisant des mots de test avec un grand nombre de bits à " 1 ", on peut aussi tester le bon découplage des lignes d'alimentation En effet, le passage de "O" à " 1 " d'un grand nombre de bits entraîne un pic de courant de charge de capacités25 parasites Si la ligne d'alimentation devant fournir ce pic est mal découplée, sa tension chute brusquement pendant la durée du pic et les bits devant être mis à " 1 " peuvent rester à " O " pendant cette durée qui est généralement suffisamment longue pour que des données erronées soient stockées dans le registre. 30 La figure 5 A illustre un mode de réalisation de la présente invention appliqué à un circuit décodeur d'adresses 23, tel que celui utilisé à la figure 2 Le circuit décodeur 23 comprend un décodeur programmable (A-DEC) 40 relié aux lignes d'adresses de poids fort AH et aux cinq lignes de sélection CS35 par l'intermédiaire d'un amplificateur de sortie 42 Pour programmer les fonctions de décodage, le décodeur 40 est relié à

des registres de programmation 44 au nombre de un par ligne CS.

Les registres 44 sont reliés au bus de données et de contrôle et

sont sélectionnables par des lignes de sélection non repré-

sentées contrôlées par le décodeur 40 L'utilisation de oes

registres est classique et ne sera pas décrite.

Selon la présente invention, le circuit décodeur 23 comprend un registre supplémentaire 46 relié au bus de données, à la ligne R/W du bus de contrôle et à chacune des lignes CS en aval de l'amplificateur 42 Le décodeur 40 a été modifié pour pouvoir sélectionner le registre supplémentaire 46 à l'aide d'une ligne de sélection supplémentaire interne C Si Le rajout de la possibilité de sélectionner le registre supplémentaire 46 ne néèssite pas une augmentation du nombre de lignes d'adresses arrivant sur le décodeur 40 car ce nombre est grand (de l'ordre de 15) et suffisant pour commander beaucoup plus que toutes les

lignes de sélection prévues.

La figure 5 B illustre des éléments du registre 46 associé à deux lignes CS Chacune des lignes CS est reliée à une entrée de mise à un S d'une bascule RS 50 L'entrée S est à logique inversée, c'est-à-dire qu'un état "O" de la ligne CS, correspondant à l'état actif de la ligne, provoque l'écriture d'un " 1 " dans la bascule 50 Les entrées de mise à zéro R de toutes les bascules 50 sont reliées à la sortie d'une porte NON-OU (NOR) 52 qui reçoit en entrée la ligne R/W et la ligne de sélection interne C Si La sortie Q de la bascule 50 est reliée à une ligne du bus de données D par l'intermédiaire d'une porte trois états 54 Toute les portes trois états 54 sont canmandées par une porte NON-OU 56 qui reçoit en entrée la ligne C Si et la ligne R/W inversée par un inverseur 58 Ainsi, en mode écriture (R/W à " O ") et lorsque le registre 46 est sélectionné (C Si à "O") les bascules 50 sont mises à O En mode lecture (R/W à " 1 ") et lorsque le registre 46 est sélectionné, les portes trois

états 54 sont passantes et le contenu des bascules 50 est trans-

féré sur le bus de données Les autres combinaisons des lignes R/W et C Si ne provoquent pas d'effet.

Lors d'une phase de test, on vérifie en particulier le fonctionnement du décodeur 40 et de l'amplificateur 42 Le registre 46 est utilisé de la manière suivante: on établit le mode écriture et on présente sur le bus d'adresses une adresse entraînant la sélection du registre 46, ce qui provoque la mise à zéro des bascules 50; on présente une adresse provoquant la mise à zéro (l'activation) d'une ligne CS, ce qui entraîne l'écriture d'un " 1 " dans la bascule 50 correspondante; on établit le mode lecture et on présente une adresse sélectionnant à nouveau le registre 46, ce qui provoque l'écriture sur le bus de données du contenu des bascules 50; et on compare le mot alors présent sur le bus de

données à un mot attendu.

Lors de son fonctionnement normal, le décodeur 40 ne peut activer qu'une ligne CS à la fois Lors de la phase de test, les fonctions du décodeur 40 seront reprogrammées pour que l'on puisse essayer toutes les combinaisons possibles des états des lignes CS Ainsi, on pourra déduire des résultats du test les défauts exposés en relation avec le test d'un circuit

d'entrée/sortie 21.

Lors de la phase de test, quand on active les lignes CS, de préférence, on ne présentera pas de données sur le bus de données afin d'éviter des actions des périphériques Pour cela,

la ligne R/W sera mise à '1 ".

En combinaison avec ce test, on peut aussi rajouter un autre registre pour tester la connexion au bus de données

comme cela est fait pour les circuits d'entrée/sortie Ainsi, on peut tester individuellement un circuit décodeur d'adresses et30 déceler de nombreux défauts localisés dans ce circuit.

On remarquera ici qu'on ne teste pas les connexions des sorties CS aux circuits environnants Toutefois, si ces connexions comportent des défauts, en ayant effectué la phase de test précédemment décrite, on saura que ce sont ces connexions

ou les périphériques qui sont défectueux si des périphériques concernéspar ces connexions ne répondent pas à une activation.

La figure 6 représente un mode de réalisation de la présente invention appliqué à un circuit décodeur de niveau de priorité d'interruption 25 tel que celui utilisé à la figure 2. Le circuit 25 comprend des lignes de requête de priorité IRQ 5 reliées à un amplificateur d'entrée 60 dont les sorties sont reliées à un décodeur 62 Les sorties du décodeur 62 sont reliées à un amplificateur de sortie inverseur 64 qui fournit en sortie sur les lignes IPL précédemment mentionnées, un niveau de priorité d'interruption codé en logique binaire inverse sur un certain nombre de bits, ici 3 correspondant à des niveaux de

priorité variables entre 1 et 7.

Le décodeur 62 est programmable et est relié à des registres de programmation 66 au nombre d'un par ligne IRQ Les registres 66 sont également reliés au bus de données et de contrôle Un décodeur d'adresses 68 relié aux lignes d'adresses de poids faible AL précédemment mentionnées et à la ligne de sélection CS du circuit 25, permet de sélectionner chacun des

registres 66 par des lignes de sélection internes C Si L'utili-

sation de ces registres est classique et ne sera pas décrite.

Selon la présente invention, le circuit décodeur 25 comprend un registre supplémentaire 70 relié aux bus de données

D et de contrôle C Le registre 70 comprend des premières bas-

cules dont les sorties sont reliées aux lignes IPL en amont de l'amplificateur de sortie 64 par l'intermédiaire de portes OU (OR) 72, et des deuxièmes bascules dont les sorties sont reliées aux lignes IRQ en aval de l'amplificateur d'entrée 60 par l'intermédiaire de portes ET (AND) 74 Le registre 70 est tel que les mots qui y sont écrits sont directement présentés aux sorties du registre Le décodeur d'adresses 68 est modifié pour pouvoir sélectionner le registre 70 à l'aide d'une ligne de sélection interne supplémentaire C Si Les lignes d'adresses AL arrivant sur le décodeur 68 sont, dans la majorité des cas,

suffisantes pour sélectionner le registre supplémentaire 70.

Le registre est utilisé pendant deux phases de test, une première pour tester la connexion des lignes IPL et une deuxième pour tester le bon fonctionnement du décodeur 62 En fait, il serait avantageux lors de la deuxième phase de test de 5 tester également le bon fonctionnement de l'amplificateur d'en- trée 60 Pour cela, il faudrait placer les portes ET 74 en amont de l'amplificateur 60, or ceci n'est pas possible avec les tech- nologies actuelles Bien entendu, si c'est possible, les portes ET 74 seront placées en amont de l'amplificateur d'entrée 60.10 On suppose que, pendant ces phases de test, aucun périphérique ne requiert d'interruption, c'est-à-dire que les

lignes IRQ restent toutes à " 1 " et que les sorties du décodeur 62 restent toutes à "O".

La première phase de test consiste à simuler la four-

niture de niveaux de priorité par le décodeur 62 Pour cela on procède de la manière suivante On écrit des mots de test correspondant à des niveaux de priorité dans les premières bascules du registre 70 Ces mots se retrouvent en même temps sur les entrées de l'amplificateur de sortie 64 par l'intermé-20 diaire des portes OU 72 On vérifie si la donnée alors présente sur les lignes IPL correspond au mot de test On procède ainsi pour tous les niveaux de priorité et, à la fin de cette première

phase, on écrit des O dans les premières bascules du registre.

La deuxième phase de test consiste à simuler des requêtes d'interruption sur les lignes IRQ Pour cela on procède de la manière suivante On écrit des mots de test comprenant un

seul bit à "O" (ce qui correspond à une seule requête d'inter-

ruption) dans les deuxièmes bascules du registre 70 Ces mots se retrouvent en même temps sur les lignes IRQ par l'intermédiaire des portes ET 74 On vérifie si la donnée alors présente sur les sorties IPL est bien un niveau de priorité correspondant au mot de test On procède ainsi jusqu'à la simulation d'une requête d'interruption sur toutes les lignes IRQ et, à la fin de cette deuxième phase, on écrit des " 1 " dans les deuxièmes bascules du

registre.

Dans le cas représenté à la figure 6, il n'y a pas suffisamment de lignes IRQ pour simuler la totalité des niveaux de priorité possibles On prévoira donc, lors de la deuxième phase de test de reprogrammer le décodeur 62 par les registres 5 66 pour affecter les niveaux de priorité manquants aux lignes IRQ. On peut aussi envisager de tester la bonne connexion au bus de données du circuit décodeur 25 en rajoutant un autre

registre de test comme cela est fait pour les circuits10 d'entrée/sortie.

On remarquera ici qu'on ne teste pas les connexions des lignes IRQ aux circuits environnants Toutefois, si ces connexions comportent des défauts, en ayant effectué les deux phases de test précédemment décrites, on saura que ce sont ces15 connexions qui sont défectueuses si le système informatique ne répond pas lors d'une utilisation des périphériques concernés par ces connexions. La présente invention s'adapte avec des modifications mineures à des circuits existants fabriqués à la demande (ASIC), les registres additionnels occupant peu de place et étant reliés

à des connexions existantes.

La présente invention a été décrite en relation avec un test d'une carte à microprocesseur, mais on pourra également

tester, comme cela a été décrit, chacun des circuits indépen-25 damnent d'un test de carte, par exemple à la fabrication des circuits.

Il apparaîtra à l'homme de l'art diverses variantes et modifications de la présente invention, notamment en ce qui

concerne le type et l'utilisation des registres.

Claims (9)

REVENDICATIONS

1 Procédé de test d'un circuit intermédiaire ( 23, 25) entre un microprocesseur ( 20) et des circuits environnants ( 21) comprenant un premier ensemble de chemins d'accès comportant des lignes d'un bus de données (D) et d'un bus de contrôle (C), et 5 un deuxième ensemble de chemins d'accès comportant des lignes

(AH, IRQ) reliées à d'autres lignes (CS, IPL) par l'intermé-

diaire d'un circuit de traitement ( 40, 62), caractérisé en ce qu'il comprend les étapes suivantes: prévoir dans le circuit intermédiaire un registre de test ( 46, 70) adressable par des adresses ignorées par les autres éléments du circuit intermédiaire; écrire des mots de test dans le registre de test par l'intermédiaire de l'un des premier et deuxième ensembles de chemins d'accès; lire les mots écrits dans le registre de test par l'intermédiaire de l'autre ensemble de chemins d'accès; et

vérifier que les mots lus correspondent de façon prédéterminée aux mots de test.

2 Procédé pour tester une carte de système informati-

que comprenant un microprocesseur ( 20) relié par des bus de données (D), d'adresses (A) et de contrôle (C) à des circuits d'entrée/sortie ( 21) et à des circuits intermédiaires ( 23, 25) entre le microprocesseur et les circuits d'entrée/sortie, carac- térisé en ce qu'il comprend les étapes suivantes:25 prévoir un registre de test ( 34) relié aux bus de données et de contrôle dans les circuits d'entrée/sortie ( 21),

chaque registre de test étant adressable par des adresses igno-

rées par les autres éléments du circuit d'entrée/sortie; tester le fonctionnement d'au moins un des circuits intermédiaires selon la revendication 1; tester la connexion au bus de données (D) de chacun des circuits d'entrée/sortie ( 21) en écrivant des mots de test dans le registre de test du circuit d'entrée/sortie, en lisant

les mots écrits et en comparant les mots lus aux mots de test.

3 Procédé selon la revendication 1, caractérisé en ce que le circuit intermédiaire testé est un circuit décodeur d'adresses ( 23) o le deuxième ensemble de chemins d'accès comporte des lignes (AH) d'un bus d'adresses, un décodeur ( 40) 5 et des lignes de sélection (CS), ce circuit étant testé selon les étapes suivantes: présenter une adresse sur les lignes du bus d'adres- ses, provoquant le changement d'état d'une combinaison des lignes de sélection (CS), ces états étant écrits dans le regis-10 tre de test ( 46) du circuit; adresser le registre de test et lire son contenu sur le bus de données (D); et

comparer le mot lu à un mot correspondant aux états attendus des sorties (CS).

4 Procédé selon la revendication 1, caractérisé en ce que le circuit intermédiaire est un circuit décodeur de niveau de priorité d'interruption ( 25) relié au microprocesseur par des lignes de niveau de priorité (IPL) et recevant des signaux de requête d'interruption sur des lignes de requête d'interruption20 (IRQ), ce circuit étant testé selon les étapes suivantes: adresser le registre de test ( 70) du circuit déco- deur ( 25) et y écrire un mot de test présenté sur le bus de données, ce mot de test étant écrit sur les lignes de niveau de priorité (IPL) à l'intérieur du circuit; et25 analyser le niveau de priorité (IPL) à la sortie du circuit décodeur et le comparer à un mot correspondant au mot de test.

5 Procédé selon la revendication 4, caractérisé en ce que le registre de test ( 70) du circuit décodeur de niveau de priorité est en deux parties, la première étant reliée aux lignes de niveau de priorité (IPL) et la deuxième étant reliée aux lignes de requête d'interruption (IRQ), le circuit ( 25) étant testé selon les étapes supplémentaires suivantes: adresser le registre de test ( 70) et écrire dans sa deuxième partie un mot de test dont les bits sont au même état sauf un, présenté sur le bus de données (D), ce mot de test étant écrit sur les lignes de requête d'interruption (IRQ); et analyser le niveau de priorité (IPL) à la sortie du

circuit décodeur et le comparer à un niveau attendu correspon-

dant au mot de test.

6 Procédé selon la revendication 2, caractérisé en ce que chacun des circuits d'entrée/sortie ( 21) est testé selon les étapes suivantes:

adresser le registre de test ( 34) du circuit d'en-

trée/sortie ( 21) et y écrire un mot de test présenté sur le bus de données; adresser le registre de test et lire son contenu sur le bus de données; et comparer le mot alors présent sur le bus de données

au mot de test.

7 Système informatique dans lequel est mis en oeuvre le procédé selon la revendication 2, comprenant: un microprocesseur ( 20) relié à des bus de données (D), d'adresses (A) et de contrôle (C); des circuits d'entrée/sortie ( 21) comprenant au moins un premier registre couplé aux bus de données (D), d'adresses (A) et de contrôle (C) et à un périphérique;

des circuits intermédiaires ( 23, 25) entre le micro-

processeur et les circuits d'entrée/sortie, couplés aux bus de données (D), d'adresses (A) et de contrôle (C); caractérisé en ce que chacun des circuits d'entrée/ sortie ( 21) comprend un registre supplémentaire ( 34) couplé seulement aux bus de données (D), d'adresses (A) et de contrôle (C), et adressable par une adresse ignorée par ledit premier registre, et en ce qu'au moins un des circuits intermédiaires ( 23, 25) comprend un registre de test ( 46, 70) couplé aux bus de données (D), d'adresses (A) et de contrôle (C), et dont des sorties et des entrées sont reliées respectivement à des entrées

et des sorties du circuit intermédiaire.

8 Système informatique selon la revendication 7, caractérisé en ce qu'un des circuits intermédiaires est un

circuit décodeur d'adresses ( 23) comprenant des sorties de sélection (CS) et dans lequel les sorties de son registre de 5 test ( 46) sont reliées au bus de données (D) et les entrées du registre sont reliées aux sorties de sélection (CS).

9 Système informatique selon la revendication 7, caractérisé en ce qu'un des circuits intermédiaires est un circuit décodeur de niveau de priorité d'interruption ( 25)10 comprenant des entrées de requête d'interruption (IRQ) et des sorties de niveau de priorité (IPL) et dans lequel les entrées de son registre de test ( 70) sont reliées au bus de données (D) et les sorties du registre sont reliées, d'une part, aux sorties de niveau d'interruption (IPL) par l'intermédiaire de premières portes logiques ( 72) et, d'autre part, aux entrées de requête d'interruption (IRQ) par l'intermédiaire de deuxièmes portes

logiques ( 74).