JPS59185097A - 自己診断機能付メモリ装置 - Google Patents

自己診断機能付メモリ装置

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JPS59185097A
JPS59185097A JP58058022A JP5802283A JPS59185097A JP S59185097 A JPS59185097 A JP S59185097A JP 58058022 A JP58058022 A JP 58058022A JP 5802283 A JP5802283 A JP 5802283A JP S59185097 A JPS59185097 A JP S59185097A
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memory cell
circuit
self
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豊 熊谷
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は自己診断回路機能を持つ半導体メモリ装置に関
するものである。
（背景技術） 半導体プロセス及び微細化技術の向」二により、半導体
メモリは高集積化、高速化の動きが著しく、現在では２
５６にダイナミックメモリ及び１Ｍビット級のメモリの
開発が進められている。しかしながらこのメモリの大容
量化、大型チップ化にともない、半導体メモリでは局所
的な小欠陥による少数の不良ビットを有するチップが全
体にしめる良品の割合、すなわち歩留シに犬さく影響し
てくる。
これらの大容量半導体メモリの全体のコストを低減させ
システムコストを下げることを目的とし、従来から一部
欠陥を持つメモリ、Ｐ　Ｇｒｖｌ　（Ｐａｒ　ｔ　ｉａ
　ｌ　１ｙＧｏｏｄ　Ｍｅｍｏｒｙ　Ｌ　ＭＧＭ　（Ｍ
ｏｓｔｌｙ　Ｇｏｏｄ　Ｍｅｒｎｏｒｙ　）の活用が進
められていたが、制御の複雑さ、価格等に難点があり、
主流とはなっていないのが現状である。これは、各メモ
リチップの不良番地を／ステムの制御部で記憶しておき
、不良番地を避けて使用する方式であり、不良番地の判
断を制御部に依存するため、プログラム上の煩雑さ、処
理時間の効率低下などに問題があった。
第１図に従来の半導体メモリ装置のブロックダイアグラ
ムを示す。アドレス入力信号（ＡＤ）が行アドレスドラ
イバ１に入力し、行アドレスデコーダ２を経由し、ｎ行
×ｍ列のマトリックスからなるメモリアレー３の１行を
選択する。同様に列側のアドレス入力信号は列アドレス
ドライバ４に入力し、列アドレス入力信号５を経由し、
上記メモリアレー３の１列を選択する。選択されたメモ
リセルには、メモリ書込サイクル時、データ入力回路７
からの情報がマルチプレクサ６を経由し入力される。一
方メモリ読出しサイクルには、上記選択されたメモリセ
ルの情報がマルチプレクサ６を経由し、データ出力回路
８に出力される。またデータ入力回路７とデータ出力回
路にｊ、ＷＥ入力信号を入力とするＷＥコントロール回
路（ライト第２図は、第１図のブロックダイアグラムの
中でメモリアレー６、マルチプレクサ６の回路をより詳
細に示したものである。
行デコーダ出力であるワードラインＸｌ〜Ｘｎは、メモ
リセルＭ１．．〜Ｍｎ、ｍまでの行方向の選択を行なう
。列デコーダ出力Ｙ１〜ＹｍハメモリセルＭ１．１〜Ｍ
ｎ１ｍの列方向の選択を行なう。
各メモリセルの列方向に共通に接届！されたビットライ
ンＢ、　　Ｂは、列デコーダ出力Ｙ１〜Ｙｍに制御され
たスイッチトランジスタＱ１〜Ｑｍ及びＱ＋’〜Ｑｍ′
によりデータラインＤ、　　Ｄに接続される。
号ψＲによりデータ入力回路７からの信号がチータライ
ンＤ、　　Ｄに出力され、スイッチトランジスタＱ２．
Ｑ２を経由しビットラインＢ２．Ｂ２に出力される。こ
のときワードラインＸ２のみが選択されているため、メ
モリセルＭ２．２に情報が書き込まれる。読出しサイク
ルのとき、メモリセルＭ２．２　　からの出力情報がビ
ットラインＢ２．　Ｂ２に出力され、トランジスタＱ２
．　Ｑ２’を経由しデータラインＤ、　Ｄに出力される
。
これがＷＥコントロール回路９からの制御信号ψＷによ
りデータ出力回路８にとシこまれＩ）ｏｕ’ｒに出力す
る。
以上説明したような第１図、第２図の従来の半導体メモ
リ装置においてはメモリセルＭに欠陥があった場合、そ
の欠陥モードを認識する手段がなくその判断を外部の制
御部で実施する必要があった。そのため一部欠陥を持つ
メモリの活用にあたっては制御部のプログラム上の煩雑
さをまねき、処理効率の低下及び制御の複雑さの原因と
なり実用化への難点となっていた。
（発明の目的） 本発明の目的は自己診断機能を持つ半導体メモリ装置を
提供することにあり、メモリ装置のデータライン上に照
合出力線を持つ連想メモリ回路からなる自己診断回路を
接続していることを特徴とする。
これにより外部制御の容易な一部欠陥を持つメモリの有
効活用を計り、低価格な半導体メモリ装量を提供するこ
とにある。
（発明の構成及び作用） 第６図に本発明による代表的な実施例を示す。
ｎ　行ｘ　ｍ列のマトリックスによるメモリアレーは、
行デコーダ出力であるワードラインＸ１〜Ｘｎと、列デ
コーダ出力である７１〜７ｍによって選択される。
各メモリセルのビットラインは列デコーダ出力Ｙ１〜Ｙ
ｍによって制御されたスイッチトランジスタ（第１図の
（ｈ、　Ｑ＋’　〜Ｑｍ　、　Ｑｍ’　）を経由し、デ
ータラインＤ、　　Ｄに接続される。データ入力回路７
は郁コントロール回路９からの制御信号ψＲにより活性
化され、トランジスタＱ１〜Ｑ４からなるＤＩＮ（デー
タイン）バッファ回路により、書込み情報をデータライ
ンＤ、　Ｄに出力する。データ出力回路８は、冗コント
ロール回路９からの制＠１信号ψＷにより活性化され、
データラインＤ、　Ｄに読み出された信号を増巾し出力
端子１）ｏｕ’ｒに出力する。
本発明の特徴はデータラインＤ、　　Ｄに接続された自
己診断回路１０にある。自己診断回路１０は連想メモリ
回路方式を採用しており、データラインＤ、　　Ｄの情
報を、既コントロール回路９からの制御信号ψＷにより
制御されたトランスファトランジスタＱ５ＩＱ６により
、トランジスタＱ７〜Ｑ１０により成るメモリセル内に
取り入れている。ここでデータラインＤに対応したメモ
リセルノードをｎ０ｄｅ１、データラインＤに対応した
メモリセルノードをｎｏｄｅ　２とする。ｎｏｄｅ　ｌ
はトランジスタＱ１０　　のゲート入力であり、ｎｏｄ
ｅ　２はトランジスタＱ９のゲート入力である。
一方、照合出力線ＰはデータラインＤをゲート入力とす
るトランジスタＱ１４とｎｏｄｅ　ｌ　ヲゲート入力と
するトランジスタＱ１３により接地され、同時にデータ
ラインＤをゲート入力とするトランジスタＱ１２とｎｏ
ｄｅ　２をゲート入力とするトランジスタＱ１１により
接地されている。
第４図に第６図の代表的なタイミングチャートを示す。
今、書込みサイクルでメモリセルＭ２．２が選択された
とすると、冠コントロール回路９から号がデータライノ
Ｄ、　Ｄに出力され、列デコーダ出力Ｙ２によって制御
されたスイッチトラン７スタによってピントライフＢ２
．Ｂ２に出力される。この時ワードラインＸ２のみが選
択されているため、メモリセルＭ２．２に情報が書込ま
れる。この時、自己診断回路１０においてはＷＥコント
ロール回路９からの制御信号ψＷが〃Ｈ″ノベルとなる
ため、トランスファートランジスタＱ５．Ｑ６が導通し
、データラインＤのレベルがｎｏｄｅ　ｌに、データラ
インＤのレベルがｎｏｄｅ　２に取りこまれる１、今、
データラインＤが〃■ゼルベル、データラインＤが“Ｌ
　／／レベルとすると、ｎｏｄｅ　ｌが〃Ｌ″ｎｏｄｅ
２が〃Ｈ″となる。
メモリセルＭ２．２への書込みはＷＥ入力伯号が“Ｌ″
レベル時すなわち第４図のｔｗｐの間実行されるが、書
込みサイクルの後半においてＷＥ入力信号は〃Ｈ“レベ
ルとなる。この時間ｔＷＲは一般にライドリカバリ一時
間といわれている。この時メモリセルＭ２．２はリード
状態へと移行１〜、ビットラインＢ２．Ｂ２にはメモリ
セルＭ２，２に書込まれた情報が出力し、その出力情報
はデータラインＤ、　　Ｄに表われる。
自己診断回路１０において、謹コントロール回路９から
の制御信号ψＷはＩＪ　Ｌ　ｕレベルとなるためトラン
ジスタＱ５．Ｑ６は非導通となり、以前の書込み情報（
ここではｎｏｄｅ　１　〃Ｌ”　ｎｏｄｅ’２　＃Ｈ″
）がそのまま保持されている。今、メモリセルＭ２，２
から正しい情報が出力されたとすると、データラインＤ
は用“、データラインｂは〃Ｌ″となる。
従ってトランジスタＱ１，１は導通であるが。１・２は
非導通となり、またトランジスタＱ１・４は導通である
がＱ１３は非導通となり、照合出力線Ｐは〃Ｈ″レベル
を保つ。一方、今メモリセルＭ２゜２から誤情報が出力
されたとすると、データラインＤｉｄ〃Ｌ”、データラ
インＤは〃Ｈ″となる。この状態では自己診断回路１０
内のトランジスタＱ１２とトランジスタＱ１１がともに
導通状態となり、照合出力線Ｐは接地レベルｔｒ　Ｌ　
ｕとなる。一般に本回路方式では書込み後のビットライ
ンＢ２．　Ｂ、のレベルを一度〃Ｈ″レベルにすること
がのぞましく、ビットラインＢ２．　Ｂ２のプリチャー
ジトランジスタを制御するプリチャージクロックψＰは
、第４図のようにＷＥ入力信号がＬ−＋Ｈに移行したと
きワンンヨノトパルスにて発生することが望ましい。
以上説明したように、本発明による代表的な実施例にお
いては、データラインＤ、　　Ｄに接続した自己診断回
路１０を持つため、Ｑｉ込みサイクルの後半において、
選択されたメモリセルへの衣込みが正常になされたかど
うかの自己判断ができ、かつその情報を照合出力、ＷＰ
として出力することができる。
これにより本発明による半導体メモリを搭載したメモリ
システムにおいては、たとえメモリ内ニ一部欠陥ビット
が存在していたとしても花−込み時にメモリ装置自体か
らの診断情報を入手できるため、外部制御部におい−ご
容易に不良縦地の記憶が可能となる。従って、複雑なプ
ログラム上の対策も不要でかつ効率のよい低価格な／ス
テム設計が可能となる。一方、一部欠陥を持つメモリの
治効活用が可能となるため、より低価格な半導体メモリ
装置の提供が可能となる。
（発明の効果） 本発明は不良ビットに対する自己診断機能を連想メモリ
回路方式により完成させているものであり、汎用大容量
グイナミノク及びスタティックメモリに最適であるとと
もに、メモリ機能を内蔵するマイクロプロセノザ等各種
論理ＬＳＩへの適用が可能である。
【図面の簡単な説明】
第１図は従来の半導体メモリのブロックダイアグラム、
第２図は第１図の中のメモリアレ一部及びマルチプレク
サ部の詳細図、第３図は本発明による代表的な実施例、
第４図は第３図の代表的なタイミングチャートである。 １．４・・・アドレスドライバ、　２，５・・・アドレ
スデコーダ、６・・メモリアレー、６・・・マルチプレ
クサ、７・・データ入力回路、８・・・データ出力回路
、９・・・乳コントロール回路、　１０・・・自己診断
回路、Ｍ＋、、〜Ｍｎ、　ｍ・・・メモリアレーＱ１〜
Ｑ１４　・）ラン特許出願人 沖電気工業株式会社　　′ 特許出ｌ如代理人 弁理士山本恵− 手続補正書（自発） 昭和９年７２月７６日 特許庁長官　若　杉　和　夫　　殿 １　事件の表示 昭和５８年　特許　願第５８０２２号 ２、発明の名称 自己診断機能付メモリ装置 ３、補正をする者 事件との関係　　特許出願人 名　称　（０２９）沖電気工業株式会社５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第４頁第１行の「エネーブル回路９からの」を「
エネーブル回路９）からの」と補正する。 方にρ以上

Claims (1)

    【特許請求の範囲】
  1. ｎ行×ｍ列のマトリックスからなるメモリアレーと、そ
    のメモリアレーの各列ごとに配置されたスイッチ機能を
    通して共通に接続されたデータラインと、該データライ
    ンに接続されメモリアレー内のある選択されたメモリセ
    ルに情報を書込むデータ入力回路部と、前記データライ
    ンに接続されメモリアレー内のある選択されたメモリセ
    ルからの情報を読み出すデータ出力回路部とからなるメ
    モリ装置において、前記データライン上に照合出力線を
    有する連想メモリ回路部を接続し、前記メモリアレー内
    のある選択されたメモリセルへの情報の書込み時に前記
    連想メモリ回路部は該情報を記憶し、該書込み後直ちに
    前記メモリセルからの情報の読出して前記連想メモリ回
    路部に入力し、前記メモリセルへの情報の書込みが正常
    に行なわれたかどうかを前記照合出力線により検出する
    ととを特徴とする自己診断機能付メモリ装置・
JP58058022A 1983-04-04 1983-04-04 自己診断機能付メモリ装置 Granted JPS59185097A (ja)

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