FR2663479A1 - Logic circuit including two inputs and one output - Google Patents
Logic circuit including two inputs and one output Download PDFInfo
- Publication number
- FR2663479A1 FR2663479A1 FR9009151A FR9009151A FR2663479A1 FR 2663479 A1 FR2663479 A1 FR 2663479A1 FR 9009151 A FR9009151 A FR 9009151A FR 9009151 A FR9009151 A FR 9009151A FR 2663479 A1 FR2663479 A1 FR 2663479A1
- Authority
- FR
- France
- Prior art keywords
- logic
- channel mos
- output
- output terminal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 238000009434 installation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
CIRCUIT LOGIQUE COMPORTANT DEUX ENTREES ET UNE SORTIELOGIC CIRCUIT COMPRISING TWO INPUTS AND ONE OUTPUT
La présente invention se rapporte à des circuits The present invention relates to circuits
logiques pour un dispositif semiconducteur, particuliè- logic for a semiconductor device, particularly
rement à des circuits NON ET et NON OU comportant deux entrées et une sortie utilisés pour l'intégration de niveau Rely on NAND and NON OR circuits with two inputs and one output used for level integration
élevé d'un dispositif semiconducteur. high of a semiconductor device.
D'une manière générale, les circuits logiques NON ET et NON OU sont largement utilisés pour des prédécodeurs, des décodeurs, etc Cependant, puisque la technologie de fabrication des dispositifs semiconducteurs demande des circuits de plus en plus hautement intégrés, il est souhaitable que la zone d'implantation dévolue aux In general, NAND and NO and OR circuits are widely used for pre-decoders, decoders, etc. However, since the manufacturing technology of semiconductor devices requires increasingly highly integrated circuits, it is desirable that the implantation area dedicated to
prédécodeurs et décodeurs soit prise en compte. pre-decoders and decoders is taken into account.
Les figures l A et 1 B représentent respectivement un Figures l A and 1 B respectively represent a
exemple de circuits classiques NON ET et NON OU. example of classic NAND and NON OR circuits.
En se référant à la figure l A, le circuit classique NON ET est constitué d'un premier et d'un second transistors MOS à canal P 3 et 4 connectés en parallèle entre une borne d'une source de tension et un premier noeud 1, et un premier et un second transistors MOS à canal N 5 et 6 connectés en série entre le premier noeud 1 et la masse. La grille du premier transistor MOS à canal P 3 et la grille du premier transistor MOS à canal N 5 sont connectées toutes les deux à la fois à une borne d'entrée A, tandis que la grille du second transistor MOS à canal P 4 et la grille du second transistor MOS à canal N 6 sont connectées toutes les deux à la fois à l'autre borne d'entrée B De plus, le premier noeud 1 est connecté à la première borne de sortie 10 Le fonctionnement de ce circuit logique classique est décrit en logique positive comme suit: Si au moins un des états logiques appliqués aux bornes d'entrée A et B représente un " O " logique, c'est-à-dire un état bas, au moins un du premier et du second transistors MOS à canal P 3,4 est conducteur et au moins un du premier et du second transistors MOS à canal N 5,6 est non conducteur, de sorte que la borne de sortie 10 prend le niveau logique " 1 ", c'est-à-dire, l'état élevé En d'autres termes, si les états logiques appliqués à la fois aux deux bornes d'entrée A et B représentent un état élevé, le premier et le second transistors MOS à canal P 3 et 4 sont non conducteurs, et à la fois le premier et le second transistor MOS à canal N 5 et 6 sont conducteurs, de sorte que la borne de sortie 10 prend un état bas De ce fait, la Referring to FIG. 1A, the conventional NAND circuit consists of first and second P-channel MOS transistors 3 and 4 connected in parallel between a terminal of a voltage source and a first node 1 , and first and second N-channel MOS transistors 5 and 6 connected in series between the first node 1 and the ground. The gate of the first P-channel MOS transistor 3 and the gate of the first N-channel MOS transistor 5 are both connected to an input terminal A, while the gate of the second P-channel MOS transistor 4 and the gate of the second N-channel MOS transistor 6 are both connected at the same time to the other input terminal B In addition, the first node 1 is connected to the first output terminal 10 The operation of this conventional logic circuit is described in positive logic as follows: If at least one of the logic states applied to the input terminals A and B represents a logic "O", that is to say a low state, at least one of the first and second P-channel MOS transistors 3,4 is conductive and at least one of the first and second N-channel MOS transistors 5,6 is non-conductive, so that output terminal 10 takes logic level "1", that is that is, the high state In other words, if the logical states applied to both input terminals A and B represent a high state, the first and second P-channel MOS transistors 3 and 4 are non-conductive, and both the first and second N-channel MOS transistors 5 and 6 are conductive, from so that the output terminal 10 takes a low state Therefore, the
figure l A représente un circuit logique NON ET. figure l A represents a NAND logic circuit.
En se référant à la figure 1 B, la porte NON OU classique est constituée d'un premier et d'un second transistors MOS à canal P 16, 17 connectés en série entre la borne de la source de tension et un premier noeud 15, et un premier et un second transistors MOS à canal N 18, 19 connectés en parallèle entre le premier noeud 15 et la masse. Les grilles du premier transistor MOS à canal P 16 et du premier transistor MOS à canal N 18 sont connectées à une borne d'entrée C, tandis que les grilles du second transistor MOS à canal P 17 et du second transistor MOS à canal N 19 sont connectées à l'autre borne d'entrée D Le premier noeud 15 est connecté à la borne de sortie 23 Le fonctionnement de ce circuit NON OU est décrit en logique positive comme suit: Si au moins un des états logiques appliqués aux bornes Referring to FIG. 1B, the conventional NOR gate consists of first and second P channel MOS transistors 16, 17 connected in series between the terminal of the voltage source and a first node 15, and first and second N-channel MOS transistors 18, 19 connected in parallel between the first node 15 and the ground. The gates of the first P-channel MOS transistor 16 and the first N-channel MOS transistor 18 are connected to an input terminal C, while the gates of the second P-channel MOS transistor 17 and of the second N-channel MOS transistor 19 are connected to the other input terminal D The first node 15 is connected to the output terminal 23 The operation of this NOR circuit is described in positive logic as follows: If at least one of the logic states applied to the terminals
d'entrées C et D représente un niveau logique 'll", c'est-à- of inputs C and D represents a logical level 'll ", that is to say
dire, un état élevé, au moins un du premier et du second transistors MOS à canal P 16, 17 est non conducteur, et au moins un du premier et du second transistors MOS à canal N 18, 19 est conducteur, de sorte que la borne de sortie 23 prend le niveau logique F'O", c'est-à-dire, l'état bas En d'autres termes, si à la fois les états logiques appliqués aux deux bornes d'entrée C et D représentent un état bas, le premier et le second transistors MOS à canal P 16, 17 sont tous les deux conducteurs, et le premier et le second transistors MOS à canal N 18, 19 sont tous les deux non conducteurs, de sorte que la borne de sortie 23 prend un état élevé, de ce fait, la figure 1 B représente un circuit say, a high state, at least one of the first and second P-channel MOS transistors 16, 17 is non-conductive, and at least one of the first and second N-channel MOS transistors 18, 19 is conductive, so that the output terminal 23 takes the logic level F'O ", that is to say, the low state In other words, if both the logic states applied to the two input terminals C and D represent a low state, the first and second P-channel MOS transistors 16, 17 are both conductive, and the first and second N-channel MOS transistors 18, 19 are both non-conductive, so that the output terminal 23 assumes a high state, therefore, FIG. 1B represents a circuit
logique NON OU.logic NO OR.
Comme décrit ci-dessus en référence aux figures l A et 1 B, puisque les circuits logiques classiques comportant deux entrées et une sortie destinés à être utilisés comme portes NON ET et NON OU sont constitués de deux transistors MOS à canal P et de deux transistors MOS à canal N, ceci limite la réduction possible de la zone d'implantation pour le dessin des circuits logiques NON ET et NON OU De ce fait, il est très difficile d'atteindre un niveau d'intégration élevé d'une puce semiconductrice en utilisant As described above with reference to FIGS. 1A and 1B, since the conventional logic circuits comprising two inputs and one output intended to be used as NAND and NONOR gates are made up of two P-channel MOS transistors and two transistors N-channel MOS, this limits the possible reduction of the implantation area for drawing NAND and NO OR logic circuits. Therefore, it is very difficult to achieve a high level of integration of a semiconductor chip in using
des circuits classiques NON ET et NON OU. classic NAND and NON OR circuits.
L'objet de la présente invention est de créer un circuit logique comportant deux entrées et une sortie qui puissent réduire de manière considérable la zone The object of the present invention is to create a logic circuit comprising two inputs and one output which can considerably reduce the area
d'implantation requise pour le dessin d'un circuit logique. layout required for drawing a logic circuit.
En conformité avec la présente invention, il est créé un circuit logique comportant deux entrées et une sortie constitué d'un premier transistor à effet de champ à grille isolée ayant une grille connectée à une des deux bornes d'entrée, un drain connecté à l'autre borne d'entrée ou à la borne de sortie, et une source connectée à la borne de sortie ou à l'autre borne d'entrée; et un second transistor à effet de champ à grille isolée ayant un drain connecté à ladite borne de sortie, une grille connectée à ladite une borne d'entrée, et une source connectée à une In accordance with the present invention, a logic circuit is created comprising two inputs and one output consisting of a first field effect transistor with an insulated gate having a gate connected to one of the two input terminals, a drain connected to the the other input terminal or the output terminal, and a source connected to the output terminal or to the other input terminal; and a second insulated gate field effect transistor having a drain connected to said output terminal, a gate connected to said one input terminal, and a source connected to a
source de tension ou à la tension de la masse. voltage source or to ground voltage.
Les caractéristiques et avantages de l'invention The characteristics and advantages of the invention
ressortiront d'ailleurs de la description qui va suivre à will emerge from the description which follows
titre d'exemple en référence aux dessins annexés sur lesquels: La figure l A représente un exemple de circuit classique NON ET; La figure 1 B représente un exemple d'un circuit classique NON OU; La figure 2 A représente un exemple d'un circuit logique NON ET comportant deux entrées et une sortie en conformité avec la présente invention; La figure 2 B représente un exemple d'un circuit logique NON OU comportant deux entrées et une sortie en conformité avec la présente invention; La figure 3 A montre la table de vérité pour le circuit logique NON ET de la figure 2 A; et La figure 3 B montre la table de vérité pour le circuit logique NON OU de la figure 2 B. Les figures 2 A et 2 B représentent respectivement des circuits logiques NON ET et NON OU comportant deux entrées as an example with reference to the accompanying drawings in which: FIG. 1A represents an example of a conventional NAND circuit; FIG. 1B represents an example of a conventional NOR circuit; FIG. 2A represents an example of a NAND logic circuit comprising two inputs and one output in accordance with the present invention; FIG. 2B represents an example of a NOR logic circuit comprising two inputs and one output in accordance with the present invention; Figure 3A shows the truth table for the NAND logic circuit of Figure 2A; and Figure 3B shows the truth table for the NOR logic circuit of Figure 2B. Figures 2A and 2B respectively represent NAND and NOR logic circuits with two inputs
et une sortie en conformité avec la présente invention. and an output in accordance with the present invention.
Le circuit logique NON ET de la figure 2 A est constitué d'un transistor MOS à canal N 32 ayant une grille connectée à l'une des bornes d'entrée A et un drain et une source connectée entre l'autre borne d'entrée B et la borne de sortie 35, et d'un transistor MOS à canal P 33 ayant une grille connectée à l'une des bornes d'entrée A et une source et un drain connectés entre une source de tension 31 The NAND logic circuit of FIG. 2 A consists of an N-channel MOS transistor 32 having a gate connected to one of the input terminals A and a drain and a source connected between the other input terminal B and the output terminal 35, and a P-channel MOS transistor 33 having a gate connected to one of the input terminals A and a source and a drain connected between a voltage source 31
et la borne de sortie 35.and the output terminal 35.
Le circuit logique NON OU de la figure 2 B est constitué d'un transistor MOS à canal P 38 ayant une grille connectée à l'une des bornes d'entrées C et une source et un drain connectés entre l'autre borne d'entrée D et la borne de sortie 40, et d'un transistor MOS à canal N 39 ayant une grille connectée à l'une des bornes d'entrées C et un drain et une source connectés entre la borne de The NOR logic circuit of FIG. 2 B consists of a P-channel MOS transistor 38 having a gate connected to one of the input terminals C and a source and a drain connected between the other input terminal D and the output terminal 40, and an N-channel MOS transistor 39 having a gate connected to one of the input terminals C and a drain and a source connected between the terminal
sortie 40 et la masse.outlet 40 and ground.
En se référant aux figures 2 A, 2 B, 3 A et 3 B, le fonctionnement des circuits logiques de l'invention vont Referring to Figures 2 A, 2 B, 3 A and 3 B, the operation of the logic circuits of the invention will
être décrits d'une manière plus précise. be described in more detail.
Premièrement, le circuit de la figure 2 A va être décrit en logique positive en se référant à la figure 3 A First, the circuit of Figure 2 A will be described in positive logic with reference to Figure 3 A
représentant une table de vérité. representing a truth table.
Si à l'une des bornes d'entrée A est appliqué un " O " logique, le transistor MOS à canal N 32 est non conducteur, tandis que le transistor MOS à canal P 33 est conducteur, de sorte que la sortie devient un M'1 logique sans tenir compte de l'état de l'autre borne d'entrée B qui est inversé. D'autre part, si à l'une des bornes d'entrée A est appliqué un " 1 " logique, le transistor MOS à canal P 33 est non conducteur et le transistor MOS à canal N 32 est conducteur Dans ce cas, si l'autre borne d'entrée B prend l'état logique " 1 ", la borne de sortie 35 prend l'état logique " O " Inversement, si à l'autre borne d'entrée B est appliqué un état logique " O ", la borne de sortie prend un état logique " 1 " Ainsi, le circuit de la figure 2 A constitue un circuit logique NON ET dont la borne de sortie prend l'état logique " O " seulement lorsqu'un état logique " 1 " est appliqué à la fois aux deux bornes d'entrées A et B. Ensuite, le circuit de la figure 2 B va être décrit en logique positive avec référence à la figure 3 B. Si à l'une des bornes d'entrée C est appliqué un état logique " 1 ", le transistor MOS à canal P 38 est non conducteur, et le transistor MOS à canal N 39 est conducteur, de sorte que la borne de sortie prend un état logique el" 10 sans tenir compte de l'état de l'autre borne If a logic "O" is applied to one of the input terminals A, the N-channel MOS transistor 32 is non-conductive, while the P-channel MOS transistor 33 is conductive, so that the output becomes an M '1 logic without taking into account the state of the other input terminal B which is inverted. On the other hand, if a logic "1" is applied to one of the input terminals A, the P-channel MOS transistor 33 is non-conductive and the N-channel MOS transistor 32 is conductive In this case, if the the other input terminal B takes the logic state "1", the output terminal 35 takes the logic state "O" Conversely, if a logic state "O" is applied to the other input terminal B, the output terminal takes a logic state "1" Thus, the circuit of figure 2 A constitutes a NAND logic circuit whose output terminal takes the logic state "O" only when a logic state "1" is applied both at the two input terminals A and B. Next, the circuit of FIG. 2 B will be described in positive logic with reference to FIG. 3 B. If at one of the input terminals C is applied a logic state "1", the P-channel MOS transistor 38 is non-conductive, and the N-channel MOS transistor 39 is conductive, so that the output terminal assumes a logic state el " 10 regardless of the state of the other terminal
d'entrée D qui est inversé.input D which is inverted.
D'autre part, si à l'une des bornes d'entrée C est appliqué un état logique " O ", le transistor MOS à canal N 39 est non conducteur et le transistor MOS à canal P 38 est conducteur Dans ce cas, si l'autre borne d'entrée D qui est inversée prend l'état logique " 1 ", le transistor MOS à canal P 38 est conducteur, de sorte que la borne de sortie 40 prend un état logique " 0 " Inversement, si à l'autre borne d'entrée D est appliqué un état logique " O ", à la fois le transistor MOS à canal P et le transistor MOS à canal N 38 et 39 sont non conducteurs, de sorte que la borne de sortie prend un état logique " 1 " Ainsi, le circuit de la figure 2 B constitue un circuit logique NON OU dont la borne de sortie 40 prend un état logique " 1 " seulement lorsqu'un état logique " O " est appliqué à la fois aux deux bornes d'entrée C et D. Ainsi, la présente invention crée des circuits logiques NON ET et NON OU comportant deux entrées et une sortie qui utilisent seulement deux transistors à effet de champ à grille isolée, ce qui peut réduire d'une manière considérable la zone d'implantation pour le dessin des circuits logiques, en réalisant par là une puce On the other hand, if a logic state "O" is applied to one of the input terminals C, the N-channel MOS transistor 39 is non-conductive and the P-channel MOS transistor 38 is conductive In this case, if the other input terminal D which is inverted takes the logic state "1", the P-channel MOS transistor 38 is conductive, so that the output terminal 40 takes a logic state "0" Conversely, if at l other input terminal D is applied a logic state "O", both the P-channel MOS transistor and the N-channel MOS transistor 38 and 39 are non-conductive, so that the output terminal assumes a logic state "1" Thus, the circuit of FIG. 2 B constitutes a NOR logic circuit whose output terminal 40 takes a logic state "1" only when a logic state "O" is applied to both of the two terminals. input C and D. Thus, the present invention creates NAND and NON OR logic circuits comprising two inputs and one output which use only two insulated gate field effect transistors, which can considerably reduce the installation area for drawing logic circuits, thereby making a chip
semiconductrice avec un degré élevé d'intégration. semiconductor with a high degree of integration.
Claims (2)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR900008698 | 1990-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2663479A1 true FR2663479A1 (en) | 1991-12-20 |
Family
ID=19300068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9009151A Pending FR2663479A1 (en) | 1990-06-13 | 1990-07-18 | Logic circuit including two inputs and one output |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH0446416A (en) |
| FR (1) | FR2663479A1 (en) |
| GB (1) | GB2245098A (en) |
| IT (1) | IT1241518B (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982198A (en) * | 1997-03-19 | 1999-11-09 | Honeywell Inc. | Free inverter circuit |
| NL1020289C2 (en) * | 2002-04-02 | 2003-10-03 | Jan Hendrik Van De Pol | Device for adding or subtracting. |
| JP4562515B2 (en) * | 2004-12-22 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | Logic circuit and word driver circuit |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3986042A (en) * | 1974-12-23 | 1976-10-12 | Rockwell International Corporation | CMOS Boolean logic mechanization |
| JPS5662427A (en) * | 1979-10-26 | 1981-05-28 | Pioneer Electronic Corp | Logic circuit |
| JPS5834629A (en) * | 1981-08-24 | 1983-03-01 | Toshiba Corp | Logic integrated circuit |
| US4710649A (en) * | 1986-04-11 | 1987-12-01 | Raytheon Company | Transmission-gate structured logic circuits |
| DE3823738A1 (en) * | 1987-07-13 | 1989-01-26 | Mitsubishi Electric Corp | Logic circuit |
| JPS6481321A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Plasma treatment device |
| JPH022713A (en) * | 1988-06-16 | 1990-01-08 | Kawasaki Steel Corp | Semiconductor integrated circuit |
| US4893031A (en) * | 1987-12-23 | 1990-01-09 | Kabushiki Kaisha Toshiba | Logical circuits for performing logical functions without a power supply |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5471973A (en) * | 1977-11-18 | 1979-06-08 | Nec Corp | Logical operation circuit |
| EP0249789A1 (en) * | 1986-06-10 | 1987-12-23 | Siemens Aktiengesellschaft | Non-equivalence and equivalence gate circuits |
| JPH02101819A (en) * | 1988-10-08 | 1990-04-13 | Sharp Corp | Digital comparator |
-
1990
- 1990-07-18 FR FR9009151A patent/FR2663479A1/en active Pending
- 1990-07-26 JP JP2196395A patent/JPH0446416A/en active Pending
- 1990-07-30 GB GB9016675A patent/GB2245098A/en not_active Withdrawn
- 1990-07-31 IT IT48183A patent/IT1241518B/en active IP Right Grant
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3986042A (en) * | 1974-12-23 | 1976-10-12 | Rockwell International Corporation | CMOS Boolean logic mechanization |
| JPS5662427A (en) * | 1979-10-26 | 1981-05-28 | Pioneer Electronic Corp | Logic circuit |
| JPS5834629A (en) * | 1981-08-24 | 1983-03-01 | Toshiba Corp | Logic integrated circuit |
| US4710649A (en) * | 1986-04-11 | 1987-12-01 | Raytheon Company | Transmission-gate structured logic circuits |
| DE3823738A1 (en) * | 1987-07-13 | 1989-01-26 | Mitsubishi Electric Corp | Logic circuit |
| JPS6481321A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Plasma treatment device |
| US4893031A (en) * | 1987-12-23 | 1990-01-09 | Kabushiki Kaisha Toshiba | Logical circuits for performing logical functions without a power supply |
| JPH022713A (en) * | 1988-06-16 | 1990-01-08 | Kawasaki Steel Corp | Semiconductor integrated circuit |
Non-Patent Citations (5)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN vol. 27, no. 6, novembre 1984, page 3346; J.A. HILTEBEITEL: " Two-Device CMOS Logic Functions" * |
| PATENT ABSTRACTS OF JAPAN vol. 13, no. 463 (E-833)(3811), 19 octobre 1989; & JP-A-1 081 321 (FUJITSU LTD) 19.07.1989 * |
| PATENT ABSTRACTS OF JAPAN vol. 14, no. 139 (E-903)(4082), 15 mars 1990; & JP-A-2 002 713 (KAWASAKI STEEL CORP.) 08.01.1990 * |
| PATENT ABSTRACTS OF JAPAN vol. 5, no. 125 (E-69)(797), 12 août 1981; & JP - A - 56 062 427 (PIONEER K.K.) 28.05.1981 * |
| PATENT ABSTRACTS OF JAPAN vol. 7, no. 115 (E-176)(1260), 19 mai 1983; & JP - A - 58 034 629 (TOKYO SHIBAURA DENKI K.K.) 01.03.1983 * |
Also Published As
| Publication number | Publication date |
|---|---|
| IT1241518B (en) | 1994-01-17 |
| IT9048183A1 (en) | 1992-01-31 |
| GB9016675D0 (en) | 1990-09-12 |
| IT9048183A0 (en) | 1990-07-31 |
| JPH0446416A (en) | 1992-02-17 |
| GB2245098A (en) | 1991-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6980033B2 (en) | Pseudo CMOS dynamic logic with delayed clocks | |
| US20100194430A1 (en) | Reconfigurable logic cell made up of double-gate mosfet transistors | |
| US4851721A (en) | Semiconductor integrated circuit | |
| KR930007096A (en) | N-channel pullup transistors to reduce human effects | |
| GB1584056A (en) | Logic circuit using cmos transistors | |
| FR2663479A1 (en) | Logic circuit including two inputs and one output | |
| JP2002539628A (en) | Method and apparatus for removing bipolar in silicon-on-insulator (SOI) domino circuit | |
| US5828108A (en) | Semiconductor integrated circuit suppressing noises due to short-circuit/substrate currents | |
| KR100432848B1 (en) | Method and apparatus for reducing leakage in dynamic silicon-on-insulator logic circuits | |
| JPWO2020217138A5 (en) | ||
| EP0336460A1 (en) | Flip-flop for frequency division by 2 | |
| US6229340B1 (en) | Semiconductor integrated circuit | |
| JP3329621B2 (en) | Dual power interface circuit | |
| EP0822660A1 (en) | Low noise output buffer for semiconductor electronic circuits | |
| JPH02216912A (en) | Source-follower field effect type logical gate suitable for group iii-v tachnology | |
| US6269042B1 (en) | I/O circuit of semiconductor integrated device | |
| FR2618962A1 (en) | "OR EXCLUSIVE" DOOR IN CMOS TECHNOLOGY | |
| US6271686B2 (en) | Method for elimination of parasitic bipolar action in silicon on insulator (SOI) dynamic logic circuits | |
| US20010000921A1 (en) | Method for elimination of parasitic bipolar action in silicon on insulator (SOI) dynamic logic circuits | |
| US6337811B1 (en) | Semiconductor device having semiconductor element becomes operable when connected to external power source | |
| KR100271207B1 (en) | High speed and low electric power fet with subsidiary mosfet | |
| JPH0157504B2 (en) | ||
| JP2927112B2 (en) | Test circuit | |
| EP0464667A2 (en) | Power-on-clear signal generating circuit | |
| JPS6043026B2 (en) | semiconductor equipment |