JPH02101819A - Digital comparator - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ディジタル信号処理回路に適用して好適な
ディジタル比較器、特にＭＯＳ−ＦＥＴを使用したディ
ジタル比較器に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital comparator suitable for application to a digital signal processing circuit, and particularly to a digital comparator using MOS-FET.
［従来の技術］
各種のディジタル信号の処理回路においては、２つ以上
のディジタル入力信号を論理演算してその比較出力（デ
ィジタル比較出力）を得るような処理を行なう場合が多
い。[Prior Art] Various digital signal processing circuits often perform processing such as performing logical operations on two or more digital input signals to obtain a comparison output (digital comparison output).
例えば、第３図の真理値表にも示すように、Ａ。For example, as shown in the truth table of FIG.
８２つのディジタル入力信号に基づいて、Ａ＞Ｂなるデ
ィジタル比較出力を得たり、Ａ＞Ｂの反転ディジタル比
較出力を得たりするような信号処理がしばしば生ずる。Based on 82 digital input signals, signal processing often occurs to obtain a digital comparison output where A>B or an inverted digital comparison output where A>B.
このようなディジタル比較を行なう論理回路として、通
常は第４図及び第５図に示すような、例えばＴＴＬ構成
のディジタル比較′器１０．２０が使用されている。As a logic circuit for performing such a digital comparison, a digital comparator 10.20 having a TTL configuration, for example, as shown in FIGS. 4 and 5 is normally used.
第４図はＡ＞Ｂのディジタル比較出力を得るためのディ
ジタル比較器１０であって、入力端子１１．１２と出力
端子１３とを有する。FIG. 4 shows a digital comparator 10 for obtaining a digital comparison output of A>B, and has input terminals 11, 12 and an output terminal 13.
入力端子１１に供給きれたディジタル入力信号Ａはイン
バータ１５を介してノア回路１６に供給され、また他方
の入力端子１２に供給されたディジタル入力信号Ｂは直
接的にノア回路１６に供給される。The digital input signal A that has been completely supplied to the input terminal 11 is supplied to the NOR circuit 16 via the inverter 15, and the digital input signal B that has been supplied to the other input terminal 12 is directly supplied to the NOR circuit 16.
このようにインバータ１５とノア回路１６を組合せれば
、第３図に示すようなＡ＞Ｂなる比較器１０を構成でき
る。By combining the inverter 15 and the NOR circuit 16 in this way, a comparator 10 with A>B as shown in FIG. 3 can be configured.
第５図はＡ＞Ｂの反転ディジタル比較出力を得るための
論理回路構成であって、この場合においてもインバータ
１５とナンド回路１７とが一対の入力端子２１．２２の
間に図のように接続され、・カント回路１７より出力端
子２３が導出される。FIG. 5 shows a logic circuit configuration for obtaining an inverted digital comparison output of A>B, and in this case as well, an inverter 15 and a NAND circuit 17 are connected between a pair of input terminals 21 and 22 as shown in the figure. The output terminal 23 is led out from the cant circuit 17.
このように構成すれば、出力端子２３には、第３図に示
すようなディジタル比較出力（Ａ＞Ｂの反転出力）を得
ることができる。With this configuration, a digital comparison output (an inverted output of A>B) as shown in FIG. 3 can be obtained at the output terminal 23.
ところで、最近ではこのようなディジタル比較器をバイ
ポーラトランジスタに代え、ＭＯＳ−ＦＥＴを使用して
構成されることが多くなった。Incidentally, recently, such digital comparators are often constructed using MOS-FETs instead of bipolar transistors.
これは、周知のようにＭＯＳ−ＦＥＴを使用することに
よって高速動作や低消費電力を達成できるからである。This is because, as is well known, high-speed operation and low power consumption can be achieved by using MOS-FETs.
ＭＯＳ−ＦＥＴで上述したようなディジタル比較器を構
成すると、第４図のディジタル比較器１０は第６図のよ
うな構成となり、第５図のディジタル比較Ｍ２０は第７
図のような構成となる。When a digital comparator as described above is configured using MOS-FETs, the digital comparator 10 in FIG. 4 has a configuration as shown in FIG. 6, and the digital comparator M20 in FIG.
The configuration is as shown in the figure.
第６図及び第７図は何れもコンプリメンタリ構成のＭＯ
Ｓ−ＦＥＴ （ＣＭＯＳ）を使用して構成した場合であ
って、インバータ１５はＰチャンネル形のＭＯＳ−ＦＥ
Ｔ１５Ｐと、Ｎチャンネル形のＭＯＳ−ＦＥＴ１５Ｎと
で構成きれる。Figures 6 and 7 are complementary configuration MOs.
In this case, the inverter 15 is configured using S-FET (CMOS), and the inverter 15 is a P-channel type MOS-FE.
It can be composed of T15P and an N-channel type MOS-FET15N.
ノア回路１６は図のように２個のＰチャンネルＭＯＳ−
ＦＥＴ１５Ｐａ、１６ＰｂとＮチャンネルＭＯＳ−ＦＥ
Ｔ１６Ｎａ、１６Ｎｂとで構成される。The NOR circuit 16 consists of two P-channel MOS-
FET15Pa, 16Pb and N channel MOS-FE
It is composed of T16Na and 16Nb.
同様に、ナンド回路１７も２個のＰチャンネルＭＯＳ
争ＦＥＴｌ７Ｐａ、１７ＰｂとＮチャシネ１１ＭＯ３−
ＦＥＴ１７Ｎａ、１７Ｎｂとで構成される。Similarly, the NAND circuit 17 also has two P-channel MOS
Conflict FET 17Pa, 17Pb and N channel 11MO3-
It is composed of FETs 17Na and 17Nb.
ディジタル入力信号Ａ、Ｂに対するディジタル比較動作
及びそのときのディジタル比較出力は第４図及び第５図
の場合と同様であるので、その説明は省略する。The digital comparison operation for the digital input signals A and B and the digital comparison output at that time are the same as in the case of FIGS. 4 and 5, so the explanation thereof will be omitted.
［発明が解決しようとする課題］
ところで、バイ−ポーラトランジスタに代えＭＯＳ−Ｆ
ＥＴを使用してディジタル比較器１０゜２０を構成した
場合には、第６図及び第７図の回路構成から明らかなよ
うに、素子数が非常に多くなり、回路規模が増大してし
まう欠点がある。[Problem to be solved by the invention] By the way, instead of bipolar transistor, MOS-F
When the digital comparator 10°20 is constructed using ET, the disadvantage is that the number of elements becomes extremely large and the circuit scale increases, as is clear from the circuit configurations in FIGS. 6 and 7. There is.
上述した例では、少なくとも６個のＭＯＳ−ＦＥＴを使
用しなければならない。In the example described above, at least six MOS-FETs must be used.
これに伴なって、素子の占有面積が大きくなったり、消
費電力が増えるなどの問題も派生する。Along with this, problems such as an increase in the area occupied by the element and an increase in power consumption arise.
ざらに、多数の素子を通過して信号が進む関係上、素子
の遅延時間が増え、高速動作の隘路ともなっている。Furthermore, since the signal passes through a large number of elements, the delay time of the elements increases, which becomes a bottleneck for high-speed operation.
そこで、この発明では、このような従来の課題を解決し
たものであって、ＭＯＳ−ＦＥＴを使用するに当たり、
素子数を削減して高速処理、低消費電力化を達成したデ
ィジタル比較器を提案するものである。Therefore, in this invention, such conventional problems are solved, and when using MOS-FET,
This paper proposes a digital comparator that achieves high-speed processing and low power consumption by reducing the number of elements.
［課題を解決するための手段］
上述した課題を解決するため、この発明では、夫々ＭＯ
３−ＦＥＴで構成された第１及び第２のゲートを有し、
第１のゲートには第１の入力信号が供給されると共に、
第２の入力信号がその制御端子に供給され、
第２のゲートには第２の入力信号がその制御端子に供給
され、
第１のゲート及び第２のゲートの各出力が共通の出力端
子に供給されて、これより第１及び第２の入力信号の比
較出力が得られるようになされたことを特徴とするもの
である。[Means for Solving the Problems] In order to solve the above-mentioned problems, in this invention, each MO
It has first and second gates configured with 3-FETs, the first gate is supplied with a first input signal, and
a second input signal is provided to its control terminal, the second gate has a second input signal provided to its control terminal, and each output of the first gate and the second gate is provided to a common output terminal; A comparison output of the first and second input signals can be obtained from the input signals.
［作 用］
第３図の真理値表に示すように、ＭＯＳ−ＦＥＴを使用
して、１ビツトのディジタル入力信号Ａ。[Function] As shown in the truth table of FIG. 3, a 1-bit digital input signal A is generated using a MOS-FET.
Ｂから、Ａ＞Ｂなる比較演算処理を行なうには、第１図
のように夫々単一のＭＯＳ−ＦＥＴで構成きれた第１の
及び第２のゲートＰＩ、Ｎｌが使用される。In order to perform a comparison operation from B to A>B, first and second gates PI and Nl, each composed of a single MOS-FET, are used as shown in FIG.
入力端子１２に供給きれたディジタル入力信号Ｂが論理
「１」のレベルを持つときには、入力端子１１に供給さ
れるディジタル入力信号Ａの論理レベルに拘らず、出力
端子１３には論理レベル「０」が出力される。When the digital input signal B fully supplied to the input terminal 12 has a logic level "1", the output terminal 13 has a logic level "0" regardless of the logic level of the digital input signal A supplied to the input terminal 11. is output.
これは、出力端子１３と接地間にＮチャンネル形の第２
のゲー）Ｎｌが接続され、ディジタル入力信号Ｂによっ
て常に導通状態となっているからである。This is an N-channel type second terminal between output terminal 13 and ground.
This is because the gate (G) Nl is connected and is always in a conductive state due to the digital input signal B.
これに対して、ディジタル入力信号Ｂが論理「０」のレ
ベルを持つときには、入力端子１１に供給されるディジ
タル入力信号Ａの論理レベルに応じた論理レベルをもつ
ディジタル比較出力が得られる。On the other hand, when digital input signal B has a logic "0" level, a digital comparison output having a logic level corresponding to the logic level of digital input signal A supplied to input terminal 11 is obtained.
これは、第２のゲートＮ１がディジタル入力信号Ｂ（論
理レベル「０」）によフて開放状態に制御されるからで
ある。This is because the second gate N1 is controlled to be open by the digital input signal B (logic level "0").
第２図の構成において、入力端子２１に供給されたディ
ジタル入力信号Ａが論理「０」のレベルを持つときには
、入力端子２２に供給されるディジタル入力信号Ｂの論
理レベルに拘らず、出力端子２３には論理レベル「１」
が出力される。In the configuration shown in FIG. 2, when the digital input signal A supplied to the input terminal 21 has a logic "0" level, the output terminal 23 is output regardless of the logic level of the digital input signal B supplied to the input terminal 22. has logical level "1"
is output.
これは、出力端子２３と電源端子ＶＤＤ間にＰチャンネ
ル形の第２のゲートＰ２が接続され、ディジタル入力信
号Ａによって常に導通状態となっているからである。This is because the P-channel type second gate P2 is connected between the output terminal 23 and the power supply terminal VDD, and is always in a conductive state by the digital input signal A.
これに対して、ディジタル入力信号Ａが論理「１」のレ
ベルを持つときには、入力端子２２に供給されるディジ
タル入力信号Ｂの論理レベルに応じた論理レベルをもつ
ディジタル比較出力が得られる。On the other hand, when the digital input signal A has a logic level of "1", a digital comparison output having a logic level corresponding to the logic level of the digital input signal B supplied to the input terminal 22 is obtained.
これは、第２のゲートＰ２がディジタル入力信号Ａ（論
理レベル「１」）によって開放状態に制ｒｎされるから
である。This is because the second gate P2 is controlled to be open by the digital input signal A (logic level "1").
［実 施 例］
続いて、この発明に係るディジタル比較器の一例を、第
１図以下を参照しながら詳細に説明する。[Embodiment] Next, an example of the digital comparator according to the present invention will be explained in detail with reference to FIG. 1 and the following figures.
第１図は２つのディジタル入力信号（共に１ビツト構成
）Ａ、Ｂに対して、Ａ＞Ｂなるディジタル比較出力（１
ビツト）を得るディジタル比較ｕ１０にこの発明を適用
した場合である。Figure 1 shows the digital comparison output (1
This is a case where the present invention is applied to the digital comparison u10 for obtaining bits).
このディジタル比較器１０は夫々ＭＯＳ−ＦＥＴで構成
された第１及び第２のゲートＰ１．Ｎ１を有する。This digital comparator 10 has first and second gates P1. It has N1.
第１のゲートＰ１のソース端子には入力端子１１より第
１のディジタル入力（＝号Ａが供給されると共に、その
制御端子に入力端子１２に供給された第２のディジタル
入力信号Ｂが供給される。これに対して、第２のゲート
Ｎ１には第２のディジタル人力イｇ号Ｂがその制御端子
に供給きれる。The source terminal of the first gate P1 is supplied with the first digital input (= sign A) from the input terminal 11, and the second digital input signal B supplied to the input terminal 12 is supplied to its control terminal. On the other hand, the second digital human power Ig B can be supplied to the control terminal of the second gate N1.
第１及び第２のゲートＰ１．Ｎｌの各出力は共通の出力
端子１３に供給される。そして、第２のゲートＮ１は出
力端子１３と接地間に直列接続される。First and second gates P1. Each output of Nl is supplied to a common output terminal 13. The second gate N1 is connected in series between the output terminal 13 and ground.
出力端子１３には、第１及び第２のディジタル入力信号
Ａ、Ｂに関する比較出力（Ａ＞Ｂの論理出力）が得られ
る。A comparison output regarding the first and second digital input signals A and B (logical output of A>B) is obtained at the output terminal 13.
ここで、第１のゲートＰ１としてＰチャンネル形のＭＯ
Ｓ−ＦＥＴを使用した場合には、第２のゲートＮ１はＮ
チャンネル形のＭＯＳ−ＦＥＴが使用される。Here, as the first gate P1, a P-channel type MO
When using S-FET, the second gate N1 is N
A channel type MOS-FET is used.
ディジタル比較器１０をこのように構成した場合の比較
動作、つまり、Ａ＞Ｂのとき、「１」の論理レベルが出
力きれる比較動作を第３図の真理値表を参照しプ説明す
る。The comparison operation when the digital comparator 10 is configured in this manner, that is, the comparison operation that can output a logic level of "1" when A>B, will be explained with reference to the truth table of FIG.
入力端子１２に供給されたディジタル入力信号Ｂが論理
「１」のレベルを持つときには、入力端子１１に供給き
れるディジタル入力信号Ａの論理レベルｒ１．．ｒ□」
に拘らず、出力端子１３には論理レベル「０」が出力さ
れる。When the digital input signal B supplied to the input terminal 12 has a logic "1" level, the logic level r1 . ．． r□”
Regardless, a logic level "0" is output to the output terminal 13.
これは、出力端子１３と接地間にＮチャンネル形の第２
のゲートＮ１が接続され、これがディジタル入力信号Ｂ
によって導通状態（オン状態）に制御ｎされ、出力端子
１３が常に接地状態（＝「Ｏ」）となるからである。This is an N-channel type second terminal between output terminal 13 and ground.
is connected to the gate N1 of the digital input signal B
This is because the output terminal 13 is controlled to be in a conductive state (on state) by , and the output terminal 13 is always in the grounded state (="O").
これに対して、ディジタル人力イ８号Ｂが論理「０」の
レベルを持つときには、入力端子１１に供給されるディ
ジタル入力信号Ａの論理レベルに応じた論理レベルをも
つディジタル比較出力が得られる。On the other hand, when the digital input signal A8B has a logic level of "0", a digital comparison output having a logic level corresponding to the logic level of the digital input signal A supplied to the input terminal 11 is obtained.
これは、第２のゲートＮ１がディジタル人力（３号Ｂ（
論理レベル「Ｏ」）によって開放状態、つまり非導通状
態（オフ状態）に制Ｓきれるのに対し、第１のゲートＰ
１が導通状態に制御されるからである。This means that the second gate N1 is operated by digital human power (No. 3 B (
The first gate P
1 is controlled to be in a conductive state.
したがって、ディジタル入力信号Ａが「１」のときには
「１」の比較出力が得られ、「０」のときには「０」の
比較出力が得られる。Therefore, when the digital input signal A is "1", a comparison output of "1" is obtained, and when it is "0", a comparison output of "0" is obtained.
つまり、第３図のように、Ａ＞８のときには、常に「１
」が得られ、それ以外の比較動作のときに儲、「０」が
得られることになる。In other words, as shown in Figure 3, when A > 8, it is always "1
" is obtained, and "0" is obtained in other comparison operations.
第２図はディジタル比較器２０の他の例を示すもので、
第１図の比較出力に対してその反転出力が得られるよう
にしたディジタル比較器の場合である。FIG. 2 shows another example of the digital comparator 20.
This is the case of a digital comparator that can obtain an inverted output from the comparison output shown in FIG.
つまり、Ａ＞Ｂのときに「０」、それ以外の入力のとき
「１」となるような比較出力が得られるようにしたディ
ジタル比較器の例である。In other words, this is an example of a digital comparator that can obtain a comparison output that is ``0'' when A>B and ``1'' when other inputs are present.
この場合にも、第２図に示すように第１及び第２のゲー
トＮ２．Ｐ２が設けられ、第１のゲートＮ２のソース端
子には入力端子２２より第２のディジタル入力信号Ｂが
供給されると共に、その制御端子に入力端子２１に供給
きれた第１のディジタル入力信号Ａが供給される。これ
に対して、第２のゲートＰ２には第１のディジタル入力
信号へがその制御端子に供給される。Also in this case, as shown in FIG. 2, the first and second gates N2. A second digital input signal B is supplied from the input terminal 22 to the source terminal of the first gate N2, and the first digital input signal A, which has been supplied to the input terminal 21, is supplied to the control terminal of the first gate N2. is supplied. In contrast, the second gate P2 is supplied with the first digital input signal at its control terminal.
第１及び第２のゲートＮ２．Ｐ２の各出力は共通の出力
端子２３に供給される。そして、第２のゲートＰ２は出
力端子２３と電源端子ＶＤＤとの間に直列接続きれる。First and second gates N2. Each output of P2 is supplied to a common output terminal 23. The second gate P2 can be connected in series between the output terminal 23 and the power supply terminal VDD.
出力端子２３には、第１及び第２のディジタル入力信号
Ａ、Ｂに関する比較出力（Ａ＞Ｂの反転論理出力）が得
られる。A comparison output regarding the first and second digital input signals A and B (an inverted logic output of A>B) is obtained at the output terminal 23.
ここで、第１のゲートＮ２としてＮチャンネル形のＭＯ
Ｓ−ＦＥＴを使用した場合には、第２のゲートＰ２はＰ
チャンネル形のＭＯＳ−ＦＥＴが使用される。Here, as the first gate N2, an N-channel type MO
When using an S-FET, the second gate P2 is P
A channel type MOS-FET is used.
ディジタル比較器２０をこのように構成した場合の比較
動作、つまり、Ａ＞Ｂのとき、「Ｏ」の論理レベルが出
力される比較動作を第３図の真理値表を参照して説明す
る。The comparison operation when the digital comparator 20 is configured in this manner, that is, the comparison operation in which a logic level of "O" is output when A>B, will be explained with reference to the truth table of FIG.
まず、入力端子２１に供給されたディジタル入力信号Ａ
が論理「Ｏ」のレベルを持っときには、入力端子２２に
供給されるディジタル入力信号Ｂの論理レベルに拘らず
、出力端子２３には論理レベル「１」が出力される。First, the digital input signal A supplied to the input terminal 21
When has a logic "O" level, a logic level "1" is output to the output terminal 23 regardless of the logic level of the digital input signal B supplied to the input terminal 22.
これは、出力端子２３と電源端子Ｖ２Ｏ間にＰチャンネ
ル形の第２のゲートＰ２が接続され、ディジタル入力信
号Ａによって常に導通状態となり、しかも第２のゲート
Ｎ２は開放状態となるからである。This is because the P-channel type second gate P2 is connected between the output terminal 23 and the power supply terminal V2O, and is always in a conductive state due to the digital input signal A, and the second gate N2 is in an open state.
これに対して、ディジタル入力信号Ａが論理「１」のレ
ベルを持つときには、入力端子２２に供給されるディジ
タル入力信号Ｂの論理レベルに応じた論理レベルをもつ
ディジタル比較出力が得られる。On the other hand, when digital input signal A has a logic "1" level, a digital comparison output having a logic level corresponding to the logic level of digital input signal B supplied to input terminal 22 is obtained.
これは、第２のゲートＰ２がディジタル入力信号Ａ（論
理レベル「１」）によって開放状態に制？ＩＩすれるの
に対し、第１のゲートＮ２が導通状態となるように制御
されるからである。したがって、第３図のような比較出
力が得られることになる。This means that the second gate P2 is restricted to an open state by the digital input signal A (logic level "1"). This is because the first gate N2 is controlled to be in a conductive state, whereas the first gate N2 is in a conductive state. Therefore, a comparative output as shown in FIG. 3 is obtained.
［発明の効果］
以上説明したように、この発明によれば、夫々ＭＯＳ−
ＦＥＴで構成された第１及び第２のゲートを有し、第１
のゲートには第１の入力（８号が供給されると共に、第
２の入力信号がその制御端子に供給され、第２のゲート
には第２の入力信号がその制御端子に供給されるように
したものである。[Effects of the Invention] As explained above, according to the present invention, each MOS-
It has first and second gates configured with FETs, and the first
The gate is supplied with a first input (No. 8) and a second input signal is supplied to its control terminal, and the second gate is supplied with a second input signal to its control terminal. This is what I did.
これによれば、第１のゲート及び第２のゲートの各出力
が供給きれる共通の出力端子には、第１及び第２の入力
イｇ号の比較出力が得られることになる。According to this, the comparison output of the first and second inputs is obtained at the common output terminal to which each output of the first gate and the second gate can be supplied.
そのため、この発明ではＭＯＳ−ＦＥＴで構成されるデ
ィジタル比較器の素子数を従来よりも大幅に削減するこ
とができ、大幅なコストダウンを図れる。これに伴なっ
て、消費電力も削減され、また、その動作速度も大幅に
アップする。それは、上述した構成によって遅延時間が
論理ゲート１個分若しくはトランスファゲート１個分程
度で済むからである。Therefore, in the present invention, the number of elements of a digital comparator composed of MOS-FETs can be significantly reduced compared to the conventional one, and a significant cost reduction can be achieved. Along with this, power consumption is reduced and the operating speed is also significantly increased. This is because the above-described configuration allows the delay time to be about one logic gate or one transfer gate.
したがって、この発明のディジタル比較器は各種のディ
ジタル処理回路系に適用して好適である。Therefore, the digital comparator of the present invention is suitable for application to various digital processing circuit systems.
第１図及び第２図はこの発明に係るディジタル比較器の
一例を示す系統図、第３図はその動作説明に供する真理
値表を示す図、第４図及び第５図はバイポーラトランジ
スタ構成のディジタル比較器の一例を示す従来の系統図
、第６図及び第７図はＭＯＳ−ＦＥＴ構成のディジタル
比較器の従来例を示す系統図である。
１０．２０ ・
Ｐｉ、Ｎ２・
Ｎ１． Ｐ２・
１１．２１ ・
１２．２２ ・
１３、 ２３ ・
Ａ、Ｂ ・
・ディジタル比較器
・第１のゲート
φ第２のゲート
・第１の入力端子
・第２の入力端子
・出力端子
・ディジタル入力信号1 and 2 are system diagrams showing an example of a digital comparator according to the present invention, FIG. 3 is a diagram showing a truth table for explaining its operation, and FIGS. 4 and 5 are diagrams showing a bipolar transistor configuration. A conventional system diagram showing an example of a digital comparator. FIGS. 6 and 7 are system diagrams showing a conventional example of a digital comparator having a MOS-FET configuration. 10.20 ・Pi, N2・N1. P2 ・ 11.21 ・ 12.22 ・ 13, 23 ・ A, B ・ ・Digital comparator・First gateφSecond gate・First input terminal・Second input terminal・Output terminal・Digital input signal
Claims (1)
ゲートを有し、 第１のゲートには第１の入力信号が供給されると共に、
第２の入力信号がその制御端子に供給され、 第２のゲートには第２の入力信号がその制御端子に供給
され、 上記第１のゲート及び第２のゲートの各出力が共通の出
力端子に供給されて、これより第１及び第２の入力信号
の比較出力が得られるようになされたことを特徴とする
ディジタル比較器。(1) It has first and second gates each composed of a MOS/FET, the first gate is supplied with a first input signal, and
a second input signal is provided to a control terminal thereof, a second input signal is provided to a control terminal of the second gate, and each output of the first gate and the second gate is connected to a common output terminal; 1. A digital comparator, characterized in that the digital comparator is supplied to a digital comparator so that a comparison output of the first and second input signals can be obtained from the digital comparator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254124A JPH02101819A (en) | 1988-10-08 | 1988-10-08 | Digital comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254124A JPH02101819A (en) | 1988-10-08 | 1988-10-08 | Digital comparator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02101819A true JPH02101819A (en) | 1990-04-13 |
Family
ID=17260561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63254124A Pending JPH02101819A (en) | 1988-10-08 | 1988-10-08 | Digital comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02101819A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0446416A (en) * | 1990-06-13 | 1992-02-17 | Samsung Electron Co Ltd | Logic circuit having two input and one output |
| JP2006180197A (en) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | Logic circuit and word driver circuit |
| EP2901552B1 (en) * | 2012-09-28 | 2019-10-16 | Robert Bosch GmbH | Logic gate for the symmetrization of at least two input signals and a logic gate system |
-
1988
- 1988-10-08 JP JP63254124A patent/JPH02101819A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0446416A (en) * | 1990-06-13 | 1992-02-17 | Samsung Electron Co Ltd | Logic circuit having two input and one output |
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