FR2642587A1 - Enhancements to devices effecting a shaping of frequency analog signals - Google Patents

Abstract

The present invention relates to a device for shaping a frequency analog signal comprising a comparator 10 which receives on a first input 12 an input signal to be shaped and which receives on a second input 14 a reference threshold V.ANA, means S defining a variable reference threshold V.ANA, the changes in which are governed by the level of the input signal ENR, ENV and resetting means 900, 910, 920, 930, 940 imposing a minimum reference threshold on the comparator 10 if the input signal ENR, ENV does not overstep the reference threshold during a predetermined period.

Description

La présente invention concerne un dispositif de mise en forme de signaux analogiques fréquentiels. The present invention relates to a device for shaping analog frequency signals.

Dans le cadre de la présente invention, la mise en forme de signaux analogiques fréquentiels consiste à transformer les signaux analogiques en signaux logiques carrés, basculant entre deux niveaux, de même fréquence que les signaux analogiques. In the context of the present invention, the shaping of analog frequency signals consists in transforming the analog signals into square logic signals, switching between two levels, of the same frequency as the analog signals.

La mise en forme a donc pour but d'éliminer tous signaux parasites de faible amplitude éventuellement superposés au signal utile. The purpose of the shaping is therefore to eliminate any parasitic signals of low amplitude possibly superimposed on the useful signal.

Selon la présente invention la mise en forme de signaux est réalisée à l'aide d'un dispositif qui comprend - un comparateur qui reçoit sur une première entrée, un signal d'entrée à mettre en forme et qui reçoit sur une seconde entrée un seuil de référence, - des moyens définissant un seuil de référence variable dont les
évolutions sont pilotées par le niveau du signal d'entrée, et - des moyens de réinitialisation imposant un seuil de référence minimal
sur le comparateur Si le signal d'entrée ne franchit pas le seuil de
référence pendant une période prédéterminée.According to the present invention the shaping of signals is carried out using a device which comprises - a comparator which receives on a first input, an input signal to be shaped and which receives on a second input a threshold of reference, - means defining a variable reference threshold whose
changes are controlled by the level of the input signal, and - reinitialization means imposing a minimum reference threshold
on the comparator If the input signal does not cross the threshold of
reference for a predetermined period.

De teis moyens évitent que le dispositif ne soit bloqué avec un seuil très élevé supérieur au signal utile d'entrée après l'apparition d'une impulsion parasite d'amplitude importante. This means prevents the device from being blocked with a very high threshold greater than the useful input signal after the appearance of a parasitic pulse of large amplitude.

D'autres caractéristiques, buts et avantages de la présente invention apparaîtront à la lecture de la description détaillée qui va suivre et en regard des dessins annexés, donnés à titre dtexemples non limitatifs et sur lesquels - la figure I représente une vue générale schématique, sous forme de blocs fonctionnels, d'un dispositif conforme à un premier mode de réalisation de la présente invention, - la figure 2 représente une table de vérité d'un signal FORSAX qui commande le circuit à portes, - la figure 3 représente une table de vérité de signaux POM et NOC qui commandent respectivement les moyens additionneurs-soustracteurs et les moyens à registre, - la figure 4 illustre schématiquement les principaux événements
Intervenant au cours de chaque période d'échantillonnage, - la figure 5 représente un exemple de réalisation des moyens logiques, - la figure 6 représente un exemple de réalisation des moyens addltlonneurs/soustracteurs, - la figure 7 représente un exemple de réalisation du réseau, - la figure 8 représente un chronogramme de signaux obtenus à l'aide du dispositif conforme au premier mode de réalisation, - la figure 9 représente une vue générale schématique, sous forme de blocs fonctionnels, d'un dispositif perfectionné conforme à un second mode de réalisation de la présente invention, apte à traiter deux signaux d'entrée, - la figure 10 représente un exemple de réalisation de moyens définissant le seuil de référence pour le dispositif illustré sur la figure 9, - la figure Il représente un chronogramme des signaux obtenus avec le dispositif conforme au second mode de réalisation, - la figure 12 représente schématiquement un module permettant Si nécessaire de remettre le seuil de référence à zéro, - la figure 13 représente schématiquement un module de sortie du dispositif, et - la figure 14 représente schématiquement des moyens définissant les différents signaux horloge à partir d'un signal d'horloge interne.Other characteristics, objects and advantages of the present invention will appear on reading the detailed description which follows and with reference to the appended drawings, given by way of nonlimiting examples and in which - Figure I represents a general schematic view, under in the form of functional blocks, of a device according to a first embodiment of the present invention, - Figure 2 represents a truth table of a FORSAX signal which controls the door circuit, - Figure 3 represents a truth of POM and NOC signals which respectively control the adder-subtractor means and the register means, - Figure 4 schematically illustrates the main events
Intervening during each sampling period, - Figure 5 represents an example of realization of the logical means, - Figure 6 represents an example of realization of the addltlonneurs / subtractor means, - Figure 7 represents an example of realization of the network, - Figure 8 shows a timing diagram of signals obtained using the device according to the first embodiment, - Figure 9 shows a general schematic view, in the form of functional blocks, of an improved device according to a second mode of embodiment of the present invention, capable of processing two input signals, - figure 10 represents an exemplary embodiment of means defining the reference threshold for the device illustrated in figure 9, - figure It represents a timing diagram of the signals obtained with the device according to the second embodiment, - Figure 12 schematically shows a module allowing If necessary e to reset the reference threshold to zero, - Figure 13 shows schematically an output module of the device, and - Figure 14 shows schematically means defining the different clock signals from an internal clock signal.

PREMIER MODE DE REALISATION : MISE EN FORME D'UN SEUL
SIGNAL D'ENTREE
Le dispositif représenté sur la figure 1 comprend un comparateur 10 et des moyens S définissant un seuil de référence.FIRST EMBODIMENT: FORMATION OF A SINGLE
ENTRY SIGNAL
The device shown in FIG. 1 comprises a comparator 10 and means S defining a reference threshold.

Le comparateur 10 reçoit sur une première entrée 12, non inverseuse, un signal d'entrée à mettre en forme.  Comparator 10 receives on a first non-inverting input 12 an input signal to be shaped.

Le seuil de référence issu des moyens S est appliqué à la seconde entrée 14, inverseuse, du comparateur 10.  The reference threshold from the means S is applied to the second inverting input 14 of the comparator 10.

Le comparateur 10 délivre à sa sortie 16 un signal de niveau haut si l'amplitude du signal d'entrée est supérieure au seuil de référence. Inversement le comparateur 10 délivre à sa sortie 16 un signal de niveau bas si l'amplitude du signal d'entrée est inférieure au seuil de référence. Comparator 10 delivers at its output 16 a high level signal if the amplitude of the input signal is greater than the reference threshold. Conversely, the comparator 10 delivers at its output 16 a low level signal if the amplitude of the input signal is less than the reference threshold.

Le signal obtenu à la sortie du comparateur 10 est échantillonné par un signal D4. Ce signal D4 est généré par des moyens d'horloge représentés schématiquement sur la figure 14 à partir d'un signal d'horloge interne : H. Interne. The signal obtained at the output of comparator 10 is sampled by a signal D4. This signal D4 is generated by clock means represented schematically in FIG. 14 from an internal clock signal: H. Internal.

Comme indiqué précédemment, les moyens S définissant le seuil de référence comprennent un réseau 100, un circuit à portes 200, des moyens à registre 300, des moyens additionneurs/soustracteurs 400 et des moyens logiques 500. Ces moyens logiques 500 sont sensibles au niveau détecté sur la sortie 16 du comparateur 10 au cours de trois périodes d'échantillonnage consécutives. As indicated above, the means S defining the reference threshold comprise a network 100, a gate circuit 200, register means 300, adder / subtractor means 400 and logic means 500. These logic means 500 are sensitive to the level detected on the output 16 of the comparator 10 during three consecutive sampling periods.

Le signal échantillonné disponible à la sortie 16 du comparateur 10 à un instant donné est référencé KN. The sampled signal available at output 16 of comparator 10 at a given time is referenced KN.

Les signaux échantillonnés disponibles à la sortie 16 du comparateur 10 au cours des deux périodes d'échantillonnage immédiatement antérieures sont référencées KN - 1 et KN - 2. Ces deux derniers signaux sont mémorisés respectivement dans des registres 600, 650, au rythme du signal d'échantillonnage D4. The sampled signals available at the output 16 of comparator 10 during the two immediately preceding sampling periods are referenced KN - 1 and KN - 2. These last two signals are stored respectively in registers 600, 650, at the rate of the signal d 'D4 sampling.

Le réseau 100 a pour fonction de définir à sa sortie le seuil de référence approprié. Sa sortie 102 est reliée à l'entrée de référence 14 du comparateur 10. Plus précisément le réseau 100 a pour fonction de transformer un signal numérique TODAC de X bits qu'il reçoit sur ses entrées 101, en un signal analogique de référence V. ANA, disponible sur sa sortie 102. Le réseau 100 peut ainsi définir 2X seuils de référence prédéterminés.  The function of network 100 is to define at its output the appropriate reference threshold. Its output 102 is connected to the reference input 14 of the comparator 10. More precisely, the network 100 has the function of transforming a TODAC digital signal of X bits which it receives on its inputs 101, into an analog reference signal V. ANA, available on its output 102. The network 100 can thus define 2X predetermined reference thresholds.

De préférence, le réseau 155 est formé d'un reseau résistif qui reçoit sur son entrée 151 un mot numérique A de commande de X bits (correspondant au signal TODAC) et délivre à sa sortie 102 un seuil de référence analogique V. ANA égal à B x CA. Le terme B détermine le seuil analogique minimal, obtenu lorsque A égale O. A titre d'exemple B égale 114mV. De préférence C égale 1,4. Dans ce cas, les 2X seuils de référence correspondent à une suite de progression géométrique 1,4. Preferably, the network 155 is formed of a resistive network which receives on its input 151 a digital word A of control of X bits (corresponding to the signal TODAC) and delivers at its output 102 an analog reference threshold V. ANA equal to B x CA. The term B determines the minimum analog threshold, obtained when A equals O. For example B equals 114mV. Preferably C equals 1.4. In this case, the 2X reference thresholds correspond to a sequence of geometric progression 1.4.

Le réseau 100 peut générer le signal V.ANA à partir du signal numérique TODAC sur la base d'une relation différente de celle
Indiquée ci-dessus, par exemple une fonction linéaire. Dans ce dernier cas, les 2X seuils de référence sont alors équidistants 2 à 2.Network 100 can generate the V.ANA signal from the TODAC digital signal on the basis of a relationship different from that
Indicated above, for example a linear function. In the latter case, the 2X reference thresholds are then equidistant 2 to 2.

On a représenté sur la figure 7 un exemple de réalisation d'un réseau 155.  FIG. 7 shows an exemplary embodiment of a network 155.

Selon le mode de réalisation représenté sur cette figure 7, le réseau 15r comprend 9 résistances référencées R 110 à R 118, reliées en série entre deux bornes d'alimentation CRN et VRF, dont l'origine sera explicitée par la suite. According to the embodiment shown in this figure 7, the network 15r comprises 9 resistors referenced R 110 to R 118, connected in series between two supply terminals CRN and VRF, the origin of which will be explained below.

La sortie 102 du réseau 100 délivre le signal analogique V.ANA comme indiqué précédemment. Cette sortie 102 du réseau 100 est reliée aux points intermédiaires du pont résistif diviseur R115 à R118 par un réseau d'interrupteurs transistorisés S120 à SI 33.  The output 102 of the network 100 delivers the analog signal V.ANA as indicated previously. This output 102 of the network 100 is connected to the intermediate points of the resistive divider bridge R115 to R118 by a network of solid-state switches S120 to SI 33.

Ces interrupteurs S120 à 5133 sont commandés par le signal TODAC à X bits issu du circuit à portes 200. These switches S120 to 5133 are controlled by the X-bit TODAC signal from the gate circuit 200.

Selon le mode de réalisation illustré le mot TODAC a trots bits référencés respectivement TODAC 0, TODAC 1 et TODAC 2. According to the illustrated embodiment, the word TODAC has three bit bits referenced respectively TODAC 0, TODAC 1 and TODAC 2.

On notera que certains des interrupteurs transistorisés
S 120 à S 133 sont commandés par un bit complémenté du signal TODAC.Note that some of the solid state switches
S 120 to S 133 are controlled by a bit complemented by the TODAC signal.

Ce complément est obtenu en sortie d'inverseurs 140, 141, 142 respectivement.This complement is obtained at the output of inverters 140, 141, 142 respectively.

La disposition du réseau d'interrupteurs transistorisés représentée sur la figure 7 correspond à une disposition particulière préférentielle mais non limitative. De nombreuses autres configurations sont envisageables. Pour cette raison les Interconnexions du réseau d'interrupteurs transistorisés ne seront pas décrites plus en détail par la sulte. The arrangement of the network of solid-state switches shown in FIG. 7 corresponds to a particular preferential but non-limiting arrangement. Many other configurations are possible. For this reason, the Interconnections of the network of solid-state switches will not be described in more detail by the following.

L'homme de l'art comprendra aisément que le réseau 100 représenté sur la figure 7 permet de transformer le signal numérique
TODAC de X bits en un signal analogique de référence V.ANA.Those skilled in the art will readily understand that the network 100 shown in FIG. 7 makes it possible to transform the digital signal
X-bit TODAC into a V.ANA analog reference signal.

De préférence, les valeurs de résistance R 110 à R 118 et la structure du réseau d'interrupteurs transistorisés sont choisies de telle sorte que l'amplitude du signal analogique de référence V.ANA évolue selon une loi non linéaire en fonction du signal TODAC, par exemple une progression géométrique de rapport constant. Preferably, the resistance values R 110 to R 118 and the structure of the network of transistorized switches are chosen such that the amplitude of the analog reference signal V.ANA evolves according to a non-linear law as a function of the signal TODAC, for example a geometric progression of constant ratio.

Selon un mode de réalisation particulier non limitatif les résistances R 110 à R 118 peuvent prendre respectivement les valeurs suivantes : 180où ohms, 3430 ohms, 2450 ohms, 1750 ohms, 1250 ohms, 892 ohms, 638 ohms, 455 ohms et 1140 ohms. According to a particular nonlimiting embodiment, the resistors R 110 to R 118 can respectively take the following values: 180o ohms, 3430 ohms, 2450 ohms, 1750 ohms, 1250 ohms, 892 ohms, 638 ohms, 455 ohms and 1140 ohms.

En outre, selon la présente invention, pour permettre de traiter des signaux d'entrée d'amplitude positive ou négative, le réseau 100 est de préférence adapté pour permettre de choisir en conséquence le sens d'évolution du signal analogique V. ANA, c'est-à-dire d'autoriser soit une croissance, soit une décroissance du signal de référence analogique V.ANA lorsque le signal numérique d'entrée TODAC croît. In addition, according to the present invention, to allow input signals of positive or negative amplitude to be processed, the network 100 is preferably adapted to allow the direction of evolution of the analog signal V to be chosen accordingly. ANA, c that is, to authorize either a growth or a decrease of the analog reference signal V.ANA when the digital input signal TODAC increases.

Le sens de l'évolution du signal analogique de référence
V.ANA est choisi par le signal CRN précité appliqué à l'une des extrémités du pont résistif R110 à Ri18, et qui évolue entre deux états logiques haut et bas. Le niveau logique haut correspond de préférence à un potentiel de +5 volts, tandis que le niveau logique bas du signal CRN correspond à un potentiel de masse. En outre, le potentiel VRF appliqué à la seconde extrémité du pont résistif R 111 à R 118 est défini par un second pont résistif R 150, R 151, R 152, deux interrupteurs transistorisés S 153, S 154, un inverseur 155 et un amplificateur suiveur 156. The direction of evolution of the analog reference signal
V.ANA is chosen by the aforementioned CRN signal applied to one of the ends of the resistive bridge R110 to Ri18, and which evolves between two high and low logic states. The high logic level preferably corresponds to a potential of +5 volts, while the low logic level of the CRN signal corresponds to a ground potential. In addition, the potential VRF applied to the second end of the resistive bridge R 111 to R 118 is defined by a second resistive bridge R 150, R 151, R 152, two solid-state switches S 153, S 154, an inverter 155 and an amplifier follower 156.

Les résistances R 15roi à R 152 sont connectées en série entre un potentiel d'alimentation positive VDD ( 5 volts de préférence) et la masse. L'entrée non inverseuse de l'amplificateur 156 est reliée au point commun aux résistances R 155 et R 151 par l'intermédiaire de l'interrupteur commandé S 153. Celui-ci reçoit sur son entrée de commande le signal CRN complémenté par l'inverseur 155. The resistors R 15 to R 152 are connected in series between a positive supply potential VDD (preferably 5 volts) and the ground. The non-inverting input of the amplifier 156 is connected to the common point of the resistors R 155 and R 151 by means of the controlled switch S 153. The latter receives on its control input the signal CRN supplemented by the inverter 155.

L'entrée non inverseuse de l'amplificateur 156 est également reliée au pont commun aux résistances R 151, R 152 par l'intermédiaire de l'interrupteur transistorisé S 154. Celui-ci est commandé directement par le signal CRN. La sortie de l'amplificateur 156 est rebouclée sur son entrée inverseuse pour former un étage suiveur. Le signal VRF appliqué à la seconde extrémité du pont diviseur résistif R Il 0 à R 118 est disponible à la sortie de l'amplificateur 156. The non-inverting input of amplifier 156 is also connected to the common bridge to resistors R 151, R 152 by means of the transistorized switch S 154. This is controlled directly by the signal CRN. The output of amplifier 156 is looped back to its inverting input to form a follower stage. The VRF signal applied to the second end of the resistive divider bridge R Il 0 to R 118 is available at the output of amplifier 156.

A titre d'exemple non limitatif, les résistances R 150,
R 151 et R 152 peuvent avoir respectivement les valeurs suivantes: 2C30 ohms. 1000 ohms et 2000 ohms.By way of nonlimiting example, the resistors R 150,
R 151 and R 152 can have the following values respectively: 2C30 ohms. 1000 ohms and 2000 ohms.

Ainsi. en prenant les valeurs précitées VDD = +5 volts et
CRN évoluant entre -5 et ri volts, le pont résistif R 110 à R 118 est alimenté en - 3 volts (CRN = +5 et VRF = +2) lorsque CRN est au niveau logique haut, et Inversement est alimenté en -3 volts (CRN = O et
VRF = 3) lorsque le signal CRN est au niveau logique bas.So. taking the above values VDD = +5 volts and
CRN evolving between -5 and ri volts, the resistive bridge R 110 to R 118 is supplied with - 3 volts (CRN = +5 and VRF = +2) when CRN is at the high logic level, and Conversely is supplied with -3 volts (CRN = O and
VRF = 3) when the CRN signal is at low logic level.

Les moyens à registre 300 ont pour fonction de définir un mot Ao de X bits. A titre d'exemple X égale 3. Dans ce cas, les moyens à registre peuvent être formés de 3 registres à I bit.  The register means 300 have the function of defining an Ao word of X bits. By way of example X equals 3. In this case, the register means can be formed of 3 I-bit registers.

Les moyens à registre 300 sont pilotés par le signal d'horloge D4. Ils peuvent être remis à zéro par un signal RAZ. Le contenu des moyens à registre 300 peut être incrémenté ou décrémenté par les moyens additionneurs/soustracteurs 400. Cependant, la validation d'une entrée de commande, référencée NOC sur la figure 1, reliée aux moyens logiques 500 interdit toute modification du contenu des moyens à
registre 300. Selon une convention arbitraire, on supposera par la suite
que toute modification du contenu des moyens à registre 300 est
interdite lorsque le signal NOC est au niveau logique haut.The register means 300 are controlled by the clock signal D4. They can be reset by a RESET signal. The content of the register means 300 can be incremented or decremented by the adder / subtractor means 400. However, the validation of a command input, referenced NOC in FIG. 1, connected to the logic means 500 prohibits any modification of the content of the means at
register 300. According to an arbitrary convention, we will assume thereafter
that any modification of the content of the register means 300 is
prohibited when the NOC signal is at the high logic level.

Le circuit à portes 200 est intercalé entre la sortie 302 des
moyens à registre 30O et l'entrée 101 du réseau 100.The door circuit 200 is interposed between the output 302 of the
register means 30O and the input 101 of the network 100.

Le circuit à portes 200 est conçu pour appliquer sélectivement sur le réseau 100 le mot Ao de commande contenu dans les
moyens à registre 300. Pour cela, le circuit à portes 200 est commandé par un signal FORSAX généré par les moyens logiques 500.The gate circuit 200 is designed to selectively apply to the network 100 the command word Ao contained in the
register means 300. For this, the gate circuit 200 is controlled by a FORSAX signal generated by the logic means 500.

Selon une convention arbitraire, lorsque le signal FORSAX est au niveau logique bas, le circuit à portes 200 bloque le signal Ao issu des moyens à registre 3GO et applique au réseau 100 un mot de commande Al correspondant au niveau logique bas. Par conséquent, le réseau 1GO applique sur le comparateur 10 un seuil de référence minimal 8.  According to an arbitrary convention, when the FORSAX signal is at the low logic level, the gate circuit 200 blocks the signal Ao coming from the register means 3GO and applies to the network 100 a control word Al corresponding to the low logic level. Consequently, the network 1GO applies to the comparator 10 a minimum reference threshold 8.

Par contre lorsque le signal FORSAX est au niveau logique haut, le circuit à portes 200 applique le mot de commande Ao issu des moyens à registre 330 sur le réseau 1IG. Par conséquent, le réseau 100 applique sur le comparateur 10 un seuil de référence B x CA .  On the other hand, when the FORSAX signal is at the high logic level, the gate circuit 200 applies the control word Ao coming from the register means 330 on the network 1IG. Consequently, the network 100 applies to the comparator 10 a reference threshold B x CA.

Le circuit à portes 200 peut être formé simplement de X portes à deux entrées qui reçoivent chacune sur une première de leurs entrées le signal FORSAX et qui reçoivent respectivement sur leur seconde entrée l'un des bits issus des moyens à registre 300. The gate circuit 200 can be simply formed of X gates with two inputs which each receive the FORSAX signal on a first of their inputs and which respectively receive on their second input one of the bits from the register means 300.

Les moyens additionneurslsoustracteurs 400 ont leur entrée 401 et leur sortie 402 (chacune à X bits) reliées respectivement à la sortie 302 et à l'entrée 301 des moyens à registre 300. Ils sont pilotés par un signal POM généré par les moyens logiques 500. The adder / subtractor means 400 have their input 401 and their output 402 (each with X bits) respectively connected to the output 302 and to the input 301 of the register means 300. They are controlled by a POM signal generated by the logic means 500.

Selon une convention arbitraire, lorsque le signal POM est au niveau logique bas les moyens 400 incrémentent le contenu des moyens à registre 300 de D unités, par exemple une unité. En revanche, lorsque le signal POM est au niveau logique haut les moyens 400 décrémentent ie contenu des moyens à registre 300 de E unités. Très axantageusement. E correspond à deux unités. Ainsi, si C égale 1,4 , la décrémentation du contenu des moyens à registre 300 de deux unités revient à diviser le seuil de référence par 2. According to an arbitrary convention, when the POM signal is at a low logic level, the means 400 increment the content of the register means 300 by D units, for example one unit. On the other hand, when the POM signal is at the high logic level, the means 400 decrement the content of the register means 300 by E units. Very axantagement. E corresponds to two units. Thus, if C equals 1.4, decreasing the content of the register means 300 by two units amounts to dividing the reference threshold by 2.

On a représenté sur la figure 6 un exemple de réalisation non limitatif des moyens addltlonneurs/soustracteurs 400.  FIG. 6 shows an example of a non-limiting embodiment of the additive / subtracting means 400.

Selon le mode de réalisation représenté sur la figure 6, les moyens 400 comprennent 9 portes NAND à deux entrées 401 à 409, trois portes NOR 415 à 412, trois inverseurs 413 à 415 et trois portes 416, 417. 418 qui réunissent deux fonctions ET à deux entrées dont les sorties sont combinées selon la fonction logique NAND. According to the embodiment shown in FIG. 6, the means 400 include 9 NAND doors with two inputs 401 to 409, three NOR doors 415 to 412, three inverters 413 to 415 and three doors 416, 417. 418 which combine two AND functions with two inputs whose outputs are combined according to the NAND logic function.

Les entrées 451 des moyens 400 sont formés d'un bus à trois fils référencés respectivement seuil 0, seuil 1 et seuil 2 dans le sens des poids croissants des bits Issus des moyens à registre 300.  The inputs 451 of the means 400 are formed of a three-wire bus referenced respectively threshold 0, threshold 1 and threshold 2 in the direction of the increasing weights of the bits From the register means 300.

Les sorties 402 des moyens 400 sont formés également d'un bus à trois fils référencés respectivement DO, D1 et D2 dans le sens de poids croissant des bits. The outputs 402 of the means 400 are also formed of a three-wire bus referenced respectively DO, D1 and D2 in the direction of increasing weight of the bits.

Le mode de réalisation représenté sur la figure 6 correspond à un mode de réalisation particulier non limitatif. D'autres configurations sont envisageables. Pour cette raison le mode de réalisation particulier de la figure 6 ne sera pas décrit plus en détail par la suite. The embodiment shown in Figure 6 corresponds to a particular embodiment without limitation. Other configurations are possible. For this reason, the particular embodiment of FIG. 6 will not be described in more detail below.

On notera que les moyens 400 sont adaptés pour définir une butée supérieure égale à 7, Si cet état est déjà atteint et que le signal POM commande malgré tout une incrémentation, et inversement sont adaptés pour définir une butée inférieure égale à 0, si cet état est déjà atteint mais que malgré tout le signal POM commande une décrémentation. It will be noted that the means 400 are adapted to define an upper stop equal to 7, if this state is already reached and that the POM signal nevertheless commands an incrementation, and conversely are adapted to define a lower stop equal to 0, if this state is already reached but that despite everything the POM signal commands a decrementation.

On a représenté sur la figure 5 un exemple de réalisation des moyens logiques 505. Ceux-ci comprennent deux inverseurs 510, 512, une porte NOR à deux entrées 513, une porte NAND 514 à deux entrées et une porte OU exclusif 515 à deux entrées. FIG. 5 shows an embodiment of the logic means 505. These include two inverters 510, 512, a NOR gate with two inputs 513, a NAND gate 514 with two inputs and an exclusive OR gate 515 with two inputs .

Le signal KN - 2 issu du registre 650 est appliqué à l'entrée de l'inverseur 510.  The signal KN - 2 from register 650 is applied to the input of the inverter 510.

Les entrées de la porte 513 reçoivent respectivement le signal KN-1 et le signal issu de l'inverseur 510. The inputs of gate 513 respectively receive the signal KN-1 and the signal from the inverter 510.

Le signal FORSAX est disponible en sortie de la porte 513. The FORSAX signal is available at the exit of gate 513.

La porte 514 reçoit en entrée le signal FORSAX et un signal D3 qui correspond à l'inverse de KN. Sa sortie est reliée à l'entrée de l'inverseur 512.. Gate 514 receives the FORSAX signal and a D3 signal which corresponds to the inverse of KN. Its output is connected to the input of the inverter 512 ..

Le signal POM est disponible à la sortie de cet inverseur 512. The POM signal is available at the output of this inverter 512.

La porte 515 reçoit en entrée les signaux D3 et FORSAX. Gate 515 receives the signals D3 and FORSAX as input.

Le signal NOC est disponible en sortie de la porte 515.The NOC signal is available at the output of gate 515.

La figure 2 donne la table de vérité du signal FORSAX en fonction des signaux KN - 1, KN - 2, contenus respectivement dans les registres 600 et 650. FIG. 2 gives the truth table of the FORSAX signal as a function of the signals KN - 1, KN - 2, contained respectively in the registers 600 and 650.

On notera que le signal FORSAX est au niveau logique haut lorsque KN - 1 est au niveau bas et KN - 2 est au niveau haut. Dans tous les autres cas le signal FORSAX est au niveau logique bas. It will be noted that the FORSAX signal is at the high logic level when KN - 1 is at the low level and KN - 2 is at the high level. In all other cases the FORSAX signal is at low logic level.

La figure 3 donne la table de vérité des signaux NOC et POM en fonction des signaux KN, KN-1, KN-2. Figure 3 gives the truth table of the NOC and POM signals as a function of the KN, KN-1, KN-2 signals.

On notera que le signal POM est au niveau logique haut lorsque KN et KN-1 sont au niveau logique bas tandis que KN-2 est au niveau logique haut. Dans tous les autres cas le signal POM est au niveau logique bas. Note that the POM signal is at the high logic level when KN and KN-1 are at the low logic level while KN-2 is at the high logic level. In all other cases the POM signal is at low logic level.

Le signal NOC est au niveau logique haut dans 4 cas: soit lorsque KN, KN-I, KN-2 sont au niveau logique bas, soit lorsque KN et
KN-2 sont au niveau logique bas tandis que KN-1 est au niveau logique haut, soit lorsque KN et KN-2 sont au niveau logique haut tandis que
KN-l est au niveau logique bas. soit lorsque KN-1 et KN-2 sont au niveau logique haut alors que KN est au niveau logique bas. Dans les autres cas, le signal NOC est au niveau logique bas.The NOC signal is at the high logic level in 4 cases: either when KN, KN-I, KN-2 are at low logic level, or when KN and
KN-2 are at the low logic level while KN-1 is at the high logic level, i.e. when KN and KN-2 are at the high logic level while
KN-l is at the low logic level. either when KN-1 and KN-2 are at the high logic level while KN is at the low logic level. In the other cases, the NOC signal is at low logic level.

La figure 4 illustre les principaux événements Intervenant successivement au cours de chaque période d'échantillonnage. Sur la figure 4, on a représenté arbitrairement 4 périodes d'échantillonnage successives N-2, N-I, N et N-l.  Figure 4 illustrates the main events occurring successively during each sampling period. In FIG. 4, 4 successive sampling periods N-2, N-I, N and N-1 have been arbitrarily represented.

Les périodes d'échantillonnage sont définies par un signal
D4 dont la période correspond à la période d'échantillonnage. Le front montant du signal d'horloge D4 coîncide avec le début de chaque période d'échantlllonnage. Sampling periods are defined by a signal
D4 whose period corresponds to the sampling period. The rising edge of the clock signal D4 coincides with the start of each sampling period.

On a également représenté sur la figure 4 un signal HL. FIG. 4 also shows an HL signal.

Celui-ci a la même période que le signal D4, mais un rapport cyclique
Inférieur à I. Le front montant du signal HL intervient au trois-quart de chaque période d'échantillonnage. Le front descendant du signal HL coîncide asec le front montant du signal D4 suivant.This has the same period as the D4 signal, but a duty cycle
Less than I. The rising edge of the HL signal occurs at three-quarters of each sampling period. The falling edge of the HL signal coincides with the rising edge of the next D4 signal.

Les principaux événements intervenant au cours de chaque période d'échantillonnage. comme représenté sur la figure 4 pour la période d'échantillonnage N. sont les suivants. The main events occurring during each sampling period. as shown in Figure 4 for the sampling period N. are as follows.

Après un léger retard consécutif- au front montant du signal d'échantillonnage D4, le signal FORSAX défini sur la base des signaux KE-1 et KN-2 contenus dans les registres 600 et 650 est appliqué au circuit à portes 2roi5. Ainsi, un signal TODAC est présenté à l'entrée du réseau 150 et un seuil analogique de référence V.ANA approprié est appliqué sur l'entrée 14 du comparateur 1û. Si le signal FORSAX est au niveau logique 1 le seuil analogique appliqué sur le comparateur 10 est minimal et égal à B. Si par contre le signal FORSAX est au niveau logique bas, le seuil appliqué sur le comparateur 10 est défini par le mot
Ao contenu dans les moyens à registre 300, mot Ao qui dépend lui-même des signaux POM et NOC imposés à la fin de la période d'échantillonnage antérieure N-I. After a slight delay consecutive to the rising edge of the sampling signal D4, the FORSAX signal defined on the basis of the signals KE-1 and KN-2 contained in the registers 600 and 650 is applied to the door circuit 2roi5. Thus, a TODAC signal is presented at the input of the network 150 and an appropriate analog reference threshold V.ANA is applied to the input 14 of the comparator 1û. If the FORSAX signal is at logic level 1 the analog threshold applied to comparator 10 is minimal and equal to B. If on the other hand the FORSAX signal is at logic low level, the threshold applied to comparator 10 is defined by the word
Ao contained in the register means 300, word Ao which itself depends on the signals POM and NOC imposed at the end of the previous sampling period NI.

Par la suite, la sortie du comparateur 10 se stabilise avant apparition du front montant du signal HL. Thereafter, the output of comparator 10 stabilizes before the rising edge of the signal HL appears.

Sur le front montant de ce signal le niveau de sortie du comparateur 104est mis en mémoire. Plus précisément, selon le mode de réalisation représenté sur les figures annexées, sur le front montant du signal HL on procède à la mémorisation d'un signal D3 qui correspond au complément de la sortie du comparateur 16. On the rising edge of this signal, the output level of comparator 104 is stored. More precisely, according to the embodiment shown in the appended figures, on the rising edge of the signal HL, a signal D3 is stored which corresponds to the complement of the output of the comparator 16.

Pendant que le signal HL est au niveau haut les signaux
NOC et POM obtenus en sortie des portes 512 et 515 se stabilisent. De ce fait, les moyens additionneurs/soustracteurs 400 présentent à l'entrée des moyens à registre 300 un mot Ao adapté à la période d'échantillonnage suivante N-1. While the HL signal is high the signals
NOC and POM obtained at the output of doors 512 and 515 stabilize. As a result, the adder / subtractor means 400 present at the input of the register means 300 a word Ao adapted to the next sampling period N-1.

Sur le front montant du signal d'échantillonnage D4 de la période d'échantillonnage N+1, le circuit assure d'une part le transfert du contenu KN-1 du registre d'état 600 dans le registre d'état 650 et de
KN dans le registre d'état 600, d'autre part, I'évolution des moyens 300 sur la base des signaux NOC et POM définis précédemment. Par la suite, mals avec un léger retard après le front montant du signal d'échantillonnage D4, un nouveau signal FORSAX est présenté sur le circuit à portes 200 et une nouvelle valeur de seuil analogique V.ANA résultante est présentée au comparateur 10.On the rising edge of the sampling signal D4 of the sampling period N + 1, the circuit ensures on the one hand the transfer of the content KN-1 from the state register 600 to the state register 650 and
KN in the state register 600, on the other hand, the evolution of the means 300 on the basis of the NOC and POM signals defined above. Thereafter, however with a slight delay after the rising edge of the sampling signal D4, a new FORSAX signal is presented on the gate circuit 200 and a new resulting analog threshold value V.ANA is presented to the comparator 10.

Le signal de sortie du dispositif est formé à l'aide d'une combinaison logique des signaux KN - 1 et KN - 2. Différentes solutions peuvent être retenues pour cela. The device output signal is formed using a logical combination of signals KN - 1 and KN - 2. Different solutions can be adopted for this.

Selon une première solution, comme illustré sur la figure 1, ces signaux KN - 1 et KN - 2 sont appliqués sur les entrées d'une porte
OU exclusif 700 qui attaque une bascule 702 cadencée par le signal d'horloge D4. Le signal de sortie est disponible sur la bascule 702.According to a first solution, as illustrated in FIG. 1, these signals KN - 1 and KN - 2 are applied to the inputs of a door
Exclusive OR 700 which attacks a flip-flop 702 clocked by the clock signal D4. The output signal is available on flip-flop 702.

Selon une seconde solution, comme représenté sur la figure 5, en traits interrompus, la porte OU exclusif 700 peut être remplacée par une porte NAND 525 recevant en entrée les signaux KN-I et KN-2 inverses par des inverseurs 51ru? 522. According to a second solution, as shown in FIG. 5, in dashed lines, the exclusive OR gate 700 can be replaced by a NAND gate 525 receiving as input the reverse KN-I and KN-2 signals by inverters 51ru? 522.

Un tel NAND 52G génère à sa sortie un signal ZZBAR identique au signal issu de la porte 700 précitée et donc susceptible d'être appliqué sur l'entrée de la bascule 702. Such a NAND 52G generates at its output a ZZBAR signal identical to the signal from the above-mentioned gate 700 and therefore capable of being applied to the input of the flip-flop 702.

On a représenté sur la figure 8 différents signaux explicitant le fonctlonnement du dispositif précédemment décrit et illustré sur les figures 1 à 7. FIG. 8 shows various signals explaining the operation of the device previously described and illustrated in FIGS. 1 to 7.

Sur le haut de la figure 8 on aperçoit un signal d'entrée représenté en trait fort continu, les 8 seuils de référence susceptibles d'être générés par le réseau 11G, représentés en traits fins continus (on notera sur la figure 8 l'évolution non linéaire des différents seuil selon un rapport de î,), et le seuil de référence généré réellement par le réseau 1 ou, représenté en traits mixtes Interrompus. On the top of figure 8 one sees an input signal represented in strong solid line, the 8 reference thresholds likely to be generated by the network 11G, represented in solid fine lines (we will note in evolution 8 non-linear of the different thresholds according to a ratio of 1,), and the reference threshold actually generated by the network 1 or, represented in broken dashed lines.

Les lignes sous-jacentes de la figure 8 représentent respectivement les signaux H interne D4, HL, la sortie du comparateur et les signaux D3, FORSAX, POM, NOC et de sortie du dispositif obtenu sur ia bascule 752.  The underlying lines of FIG. 8 represent respectively the internal H signals D4, HL, the output of the comparator and the signals D3, FORSAX, POM, NOC and output of the device obtained on flip-flop 752.

Fendant les périodes d'échantillonnage TO et T1 une impulsion parasite apparaît sur le signal d'entrée. Cette impulsion parasite reste inférieure au seuil V.ANA. La sortie du comparateur reste au niveau logique bas. En conséquence, les signaux D3 et NOC restent au niveau haut tandis que les signaux FORSAX, POM et de sortie restent au niveau bas. During the sampling periods TO and T1 a spurious pulse appears on the input signal. This parasitic pulse remains below the V.ANA threshold. The comparator output remains at the low logic level. As a result, the D3 and NOC signals remain high while the FORSAX, POM and output signals remain low.

Le signal d'entrée franchit le seuil V. ANA pendant la période d'échantillonnage T2. En conséquence, les signaux D3 et NOC passent au niveau bas sur le front montant du signal HL correspondant. The input signal crosses the threshold V. ANA during the sampling period T2. Consequently, the signals D3 and NOC go low on the rising edge of the corresponding HL signal.

De plus, le signai de sortie passe au niveau haut sur le front montant du signal d'horloge D4 initiant la période d'échantillonnage suivante D3.In addition, the output signal goes high on the rising edge of the clock signal D4 initiating the next sampling period D3.

Simultanément, le signal NOC étant passé au niveau bas, le seuil V. ANA est incrémenté. Le signal restant supérieur au niveau seuil lors de l'apparition du front montant du signal HL pendant la période d'échantillonnage T3, les signaux D3, FORSAX, POM, NOC et de sortie restent identiques à la fin de la période T3. Simultaneously, the signal NOC having passed to the low level, the threshold V. ANA is incremented. The signal remaining above the threshold level when the rising edge of the signal HL appears during the sampling period T3, the signals D3, FORSAX, POM, NOC and output remain identical at the end of the period T3.

Ainsi, le seuil V. ANA appliqué a; comparateur 10 est à nouveau incrémenté sur le front montant du signal D4 initiant la période d'échantillonnage T4. Au cours de celle-ci le signal d'entrée est à nouveau supérieur au seuil lors de l'apparition du front montant du signal HL. Les signaux D3, FORSAX, POM, NOC et de sortie restent identiques à leur état précédent à la fin de la période T4. Le seuil V.ANA appliqué au comparateur 10 et donc à nouveau incrémenté lors de l'apparition du front montant du signal d'échantillonnage D4 initiant la période T5. Thus, the threshold V. ANA applied a; comparator 10 is again incremented on the rising edge of the signal D4 initiating the sampling period T4. During this the input signal is again greater than the threshold when the rising edge of the signal HL appears. The D3, FORSAX, POM, NOC and output signals remain identical to their previous state at the end of period T4. The threshold V.ANA applied to the comparator 10 and therefore again incremented on the appearance of the rising edge of the sampling signal D4 initiating the period T5.

Lors de l'apparition du front montant du signal HL pendant cette période T5, le signal d'entrée est par contre inférieur au seuil
V. ANA. Ainsi, sur le front montant du signal HL les signaux D3 et NOC reviennent au niveau haut. Il en résulte que le signal FORSAX passe également au niveau haut après apparition du front montant du signal
D4 qui Initie la période T6.When the rising edge of the signal HL appears during this period T5, the input signal is on the other hand below the threshold
V. ANA. Thus, on the rising edge of the signal HL, the signals D3 and NOC return to the high level. As a result, the FORSAX signal also goes high after the rising edge of the signal appears.
D4 which Initiates the T6 period.

De ce fait, au cours de cette période T6 le circuit à portes 2O0 bloque le signal issu des moyens à registre 300. Un seuil minimal est par conséquent appliqué au comparateur 10. Lors de l'apparition du front montant du signal HL pendant cette période T6, le signal d'entrée est supérieur au seuil minimal appliqué. Le signal D3 redescend par conséquent au niveau bas sur le front montant du signal HL. De même, le signal FORSAX redescend au niveau bas sur le front montant du signal
D4 qui initie la période suivante T7. Le signal NOC étant resté au niveau haut à la fin des périodes T5 et T6, pendant la période T7 le dispositif applique sur l'entrée 14 du comparateur 10 un seuil identique à celui utilisé pendant la période T5.As a result, during this period T6 the gate circuit 2O0 blocks the signal from the register means 300. A minimum threshold is therefore applied to the comparator 10. When the rising edge of the signal HL appears during this period T6, the input signal is greater than the minimum threshold applied. The signal D3 therefore descends to the low level on the rising edge of the signal HL. Likewise, the FORSAX signal goes down to the low level on the rising edge of the signal.
D4 which initiates the following period T7. The signal NOC having remained at the high level at the end of the periods T5 and T6, during the period T7 the device applies to the input 14 of the comparator 10 a threshold identical to that used during the period T5.

Sur le front montant du signal HL de la période T7 le signal d'entrée est à nouveau inférieur au seuil. De ce fait, le signal D3 repasse au niveau haut sur le front montant du signal HL. De même, le signal FORSAX repasse au niveau haut sur le front montant du signal Di qui initie la période T8;
Sur ie front montant du signal HL pendant la période T8, le signal d'entrée est détecté inférieur au seuil pour la deuxième fois consécutive. Pour cette raison, le signal POM passe du niveau bas au niveau haut tandis que le signal NOC passe du niveau haut au niveau bas sur le front montant du signal HL. Le signal FORSAX et le signal de sortie redescendent au niveau bas sur le front montant du signal D4 qui initie la période T9.Au début de cette période T9, le signal POM étant passé au niveau haut tandis que le signal NOC est passé au niveau bas, le contenu des moyens à registre 300 est décrémenté.On the rising edge of the signal HL of period T7 the input signal is again below the threshold. As a result, the signal D3 returns to the high level on the rising edge of the signal HL. Similarly, the FORSAX signal returns to the high level on the rising edge of the signal Di which initiates the period T8;
On the rising edge of the signal HL during the period T8, the input signal is detected below the threshold for the second consecutive time. For this reason, the POM signal goes from low level to high level while the NOC signal goes from high level to low level on the rising edge of the HL signal. The FORSAX signal and the output signal descend to the low level on the rising edge of the signal D4 which initiates the period T9. At the start of this period T9, the POM signal having gone high while the NOC signal has gone low , the content of the register means 300 is decremented.

On définit alors un nouveau seuil qui correspond de préférence à la moitié du seuil maximal retenu pendant le traitement, selon les dispositions précédemment décrites. A new threshold is then defined which preferably corresponds to half of the maximum threshold retained during the processing, according to the arrangements described above.

Le signal POM redescend au niveau bas tandis que le signal
NOC remonte au niveau haut sur le front montant du signal HL de la période T9 consécutive.The POM signal drops back down while the signal
NOC rises to the high level on the rising edge of the signal HL of the period T9 consecutive.

Le dispositif est alors prêt pour détecter l'apparition d'une nouvelle impulsion du signal d'entrée dépassant le seuil analogique V.ANA défini au début de la période T9. The device is then ready to detect the appearance of a new pulse of the input signal exceeding the analog threshold V.ANA defined at the start of the period T9.

SECOND MODE DE REALISATION: MISE EN FORME DE DEUX SIGNAUX
D'ENTREE
On a représenté sur la figure 9, sous forme de blocs fonctionnels schématiques, un second mode de réalisation du dispositif conforme à la présente invention apte à traiter simultanément deux signaux d'entrée différents référencés respectivement ENR et ENV.SECOND EMBODIMENT: FORMATION OF TWO SIGNALS
INPUT
There is shown in Figure 9, in the form of schematic functional blocks, a second embodiment of the device according to the present invention adapted to simultaneously process two different input signals referenced respectively ENR and ENV.

II suffit pour cela de multiplexer les signaux entrée afin d'appliquer alternativement ceux-ci sur le comparateur 10. It suffices for this to multiplex the input signals in order to apply them alternately on the comparator 10.

Selon la représentation de la figure 9, les signaux d'entrée
ENR et ENV sont appliqués à des amplificateurs respectifs 20, 30, dont les sorties sont reliées à la même entrée 12 du comparateur 10 par des portes 23, 33, pilotées alternativement à l'état passant par des signaux de multiplexage de phases opposées MUXI et MUX2.As shown in Figure 9, the input signals
ENR and ENV are applied to respective amplifiers 20, 30, the outputs of which are connected to the same input 12 of the comparator 10 by gates 23, 33, controlled alternately in the state passing by multiplexing signals of opposite phases MUXI and MUX2.

L'amplificateur 30 recevant le signal d'entrée ENV est monté en étage suiveur. Pour cela, le signal ENV est appliqué sur l'entrée non inverseuse de l'amplificateur 30, tandis que la sortie de l'amplificateur 30, dirigée vers la porte commandée 33 est également rebouclée sur son entrée inverseuse. The amplifier 30 receiving the input signal ENV is mounted in the follower stage. For this, the signal ENV is applied to the non-inverting input of the amplifier 30, while the output of the amplifier 30, directed towards the controlled gate 33 is also looped back to its inverting input.

L'amplificateur 20 qui reçoit le signal d'entrée ENR est agencé en étage de gain contrôlé. Pour cela, le signal ENR est appliqué sur l'entrée non inverseuse de l'amplificateur 20; La sortie du même amplificateur 20 est rebouclée sur son entrée inverseuse par une résistance R 21. L'entrée inverseuse de l'amplificateur 20 est reliée à la masse du montage par une résistance R22. De façon connue en soi, le gain de l'amplificateur 2G est ainsi égal à 1 + (R21/R22). The amplifier 20 which receives the input signal ENR is arranged in a controlled gain stage. For this, the signal ENR is applied to the non-inverting input of the amplifier 20; The output of the same amplifier 20 is looped back to its inverting input by a resistor R 21. The inverting input of the amplifier 20 is connected to the assembly ground by a resistor R22. In a manner known per se, the gain of the 2G amplifier is thus equal to 1 + (R21 / R22).

La structure des moyens S définissant le seuil de référence appliqué sur l'entrée 14 du comparateur 10 reste pour l'essentiel identique aux dispositions précédemment décrites en regard des figures I à 8. The structure of the means S defining the reference threshold applied to the input 14 of the comparator 10 remains essentially identical to the arrangements previously described with reference to FIGS. I to 8.

On retrouve en effet sur la figure 9 un réseau 100, un circuit à portes 200, des moyens à registre 300, des moyens addltlonneurs/soustracteurs 40tir et des moyens logiques 500. In fact, in FIG. 9, there is a network 100, a gate circuit 200, register means 300, addtlonnor / subtractor means 40tir and logic means 500.

II y a lieu cependant de prévoir une paire de registres d'état 60G, 650, et X registres de données 300 respectivement pour chacun des signaux d entrée ENR et ENV. En outre, il est nécessaire de multiplexer ces registres en colncidence avec les signaux MUXI et MUX2. It is however necessary to provide a pair of status registers 60G, 650, and X data registers 300 respectively for each of the input signals ENR and ENV. In addition, it is necessary to multiplex these registers in coincidence with the signals MUXI and MUX2.

Le signaux MUXI et MUX2 de phases opposées sont formés respectivement d'un signal d'adresse D5 et de son complément, de rapport cyclique égal à I et dont la période égale le double de la période du signal d'échantillonnage D4. Le signal D5 et son complément sont également formés par les moyens représentés schématiquement sur la figure 14 à partir du signal H interne.The signals MUXI and MUX2 of opposite phases are respectively formed by an address signal D5 and its complement, with a duty cycle equal to I and whose period is twice the period of the sampling signal D4. The signal D5 and its complement are also formed by the means shown schematically in Figure 14 from the internal signal H.

Sur la figure 9, les registres d'état attribués au signal ENR sont référencés 650R et 655R. De même, les registres d'état attribués au signal d'entrée ENV sont référencés 600V et 650V. In FIG. 9, the status registers assigned to the signal ENR are referenced 650R and 655R. Likewise, the status registers assigned to the input signal ENV are referenced 600V and 650V.

Les X registres de données attribués au signal ENR sont référencés 355R et les X registres de données attribués au signal d'entrée ENV sont référencés 35GV.  The X data registers allocated to the signal ENR are referenced 355R and the X data registers allocated to the input signal ENV are referenced 35GV.

Le signal de sortie du comparateur 10 est appliqué alternativement sur les registres d'état 600R et 605V par un ensemble de multiplexage 8-5 piloté par le signal D5. De même, les signaux obtenus en sortie des registres d'état 655R et 650R ou 6QOV et 650V sont appliqués aux moyens logiques 500 par l'intermédiaire d'un ensemble de multiplexage 810 pilote par le signal D5. The output signal of comparator 10 is applied alternately to the state registers 600R and 605V by a multiplexing assembly 8-5 controlled by the signal D5. Likewise, the signals obtained at the output of the state registers 655R and 650R or 6QOV and 650V are applied to the logic means 500 by means of a multiplexing assembly 810 piloted by the signal D5.

De façon comparable le signai NOC et la sortie des moyens additlonneursZsoustracteurs 400 sont appliqués alternatlvement aux moyens à registre 300R et 330V respectivement par l'intermédiaire d'un ensemble de multiplexage 820 commandé par le signal d'adresse D5, et les sorties des moyens à registre 300R et 300V respectivement sont appliquées sur le circuit à portes 200 par l'intermédiaire d'un ensemble de multiplexage 835 piloté également par le signal d'adresse D5. In a comparable manner, the signal NOC and the output of the additive means Z subtractors 400 are applied alternately to the register means 300R and 330V respectively via a multiplexing assembly 820 controlled by the address signal D5, and the outputs of the means to register 300R and 300V respectively are applied to the gate circuit 200 by means of a multiplexing assembly 835 also controlled by the address signal D5.

Selon une convention arbitraire, lorsque le signal D5 est au niveau haut, la porte 23 est passante. Le signal d'entrée ENR est traité. According to an arbitrary convention, when the signal D5 is at the high level, the gate 23 is on. The ENR input signal is processed.

Par conséquent, l'ensemble 800 relie la sortie 16 du comparateur au registre 600R. L'ensemble 810 relie les sorties des registres 600R et 650R aux moyens logiques 500. L'ensemble 82û applique le signal NOC et la sortie des moyens addltionneurslsoustracteurs 400 sur les moyens à registre 300R. L'ensemble 830 relie la sortie des moyens à registre 300R au circuit à portes 200. Consequently, the assembly 800 connects the output 16 of the comparator to the register 600R. The assembly 810 connects the outputs of the registers 600R and 650R to the logic means 500. The assembly 82û applies the signal NOC and the output of the addlionnlslstracteurs 400 means on the register means 300R. The assembly 830 connects the output of the register means 300R to the gate circuit 200.

Inversement lorsque le signal D5 est au niveau logique bas, la porte 33 est passante. Le signal ENV est traité. Par conséquent, l'ensemble 800 relie la sortie 16 du comparateur 10 au registre 600V.  Conversely when the signal D5 is at low logic level, the gate 33 is on. The ENV signal is processed. Consequently, the assembly 800 connects the output 16 of the comparator 10 to the register 600V.

L'ensemble 810 relie les sorties des registres 60GV et 650V aux moyens logiques 5CO. L'ensemble 825 applique le signal NOC et la sortie des moyens additionneurslsoustracteurs 400 aux moyens à registre 300V et l'ensemble 830 relie la sortie des moyens à registre 300V au circuit à portes 200. The assembly 810 connects the outputs of the registers 60GV and 650V to the logic means 5CO. The assembly 825 applies the signal NOC and the output of the adder / subtractor means 400 to the register means 300V and the assembly 830 connects the output of the register means 300V to the gate circuit 200.

On a représenté sur la figure 10 un exemple particulier de réalisation des moyens S illustrés schématiquement sur la figure 9. FIG. 10 shows a particular example of embodiment of the means S illustrated diagrammatically in FIG. 9.

On aperçoit sur la figure 10 un premier bus d'entrée à deux lignes qui véhicule des signaux BERBUS 3 et BERBUS 4 issus d'un module représenté schématiquement sur la figure 12 et destinés à remettre à zéro respectivement les moyens à registre 300R ou les moyens à registre 300V Si le signal d'entrée ENR ou ENV respectivement n'a pas franchi le seuil associé pendant un temps de temporisation déterminé. We see in Figure 10 a first two-line input bus which carries signals BERBUS 3 and BERBUS 4 from a module shown schematically in Figure 12 and intended to reset respectively the register means 300R or the means with register 300V If the input signal ENR or ENV respectively has not crossed the associated threshold for a determined time delay.

On aperçoit également sur la figure 10 un autre bus à 9lignes qui véhicule respectivement des signaux DO à D7 ainsi que le complément du signal D5. FIG. 10 also shows another bus with 9 lines which respectively carries signals DO to D7 as well as the complement of the signal D5.

Les signaux DO, D1 et D2 sont issus des moyens additionneursisoustracteurs 400 comme indiqué précédemment en regard de la figure 6. The signals DO, D1 and D2 come from the adder-subtractor means 400 as indicated previously with reference to FIG. 6.

Les signaux D3, D4, D5 et son complément ont été précédemment décrits. Le signal D6 correspond au signal NOC issu de la porte 515. Le signal D7 correspond à ùn signal de remise à zéro générale du dispositif. The signals D3, D4, D5 and its complement have been previously described. Signal D6 corresponds to signal NOC coming from gate 515. Signal D7 corresponds to a general reset signal of the device.

Le circuit à portes 200 est formé de 3 portes NOR à deux entrées 202, 204, 206. Les portes 202, 204 et 206 reçoivent sur l'une de leurs entrées les signaux issus de l'ensemble 830. Elles reçoivent sur leur seconde entrée le signal FORSAX. Les portes 202, 204 et 206 délivrent à leur sortie les signaux TODAC O, TODAC I et TODAC 2 dirigés vers le réseau 100. Les moyens à registre 300R sont formés de trois bascules D, 302R, 304R et 306R. De façon similaire les moyens à registre 30OV sont formés de trois bascules D, 352V, 304V et 356V. L'ensemble 825 est formé de deux portes NOR 822, 824 associées respectivement aux moyens à registre 30cR et aux moyens à registre 300V.La porte 822 reçoit sur ses entrées le signal NOC (D6) et le complément du signal D5. The gate circuit 200 is formed by 3 NOR gates with two inputs 202, 204, 206. The gates 202, 204 and 206 receive on one of their inputs the signals coming from the assembly 830. They receive on their second input the FORSAX signal. The gates 202, 204 and 206 deliver at their output the signals TODAC O, TODAC I and TODAC 2 directed to the network 100. The register means 300R are formed by three flip-flops D, 302R, 304R and 306R. Similarly, the register means 30OV are formed by three flip-flops D, 352V, 304V and 356V. The assembly 825 is formed by two NOR gates 822, 824 associated respectively with the register means 30cR and the register means 300V. The gate 822 receives on its inputs the signal NOC (D6) and the complement of the signal D5.

La porte 824 associée aux moyens à registre 3OOV reçoit sur ses entrées le signal NOC (D6) et le signal D5.The gate 824 associated with the register means 3OOV receives on its inputs the signal NOC (D6) and the signal D5.

Les bascules 302R, 304R et 306R sont associées respectivement à des portes 353R, 3O5R et 307R. Ces portes ont pour fonction d'appliquer sur l'entrée des bascules 302R, 304R et 306R soit la donnée présente en sortie de la même bascule, soit la valeur disponible respectivement sur la ligne DC, D1 ou D2 du bus. The flip-flops 302R, 304R and 306R are associated respectively with gates 353R, 3O5R and 307R. These doors have the function of applying to the input of flip-flops 302R, 304R and 306R either the data present at the output of the same flip-flop, or the value available respectively on the line DC, D1 or D2 of the bus.

Chacune des portes 303R, 305R et 307R réunit deux fonctions ET à deux entrées dont les sorties sont combinées selon la fonction logique NAND. Une première fonction ET de chacune de ces portes reçoit la sortie de la porte de multiplexage 822 et respectivement les signaux DO, Dl et D2. La seconde fonction ET reçoit le complément de la sortie de la porte de multiplexage 822 obtenue par un inverseur 823 et respectivement la sortie complémentée des bascules 302R, 304R et 306R. Each of the gates 303R, 305R and 307R combines two AND functions with two inputs, the outputs of which are combined according to the NAND logic function. A first AND function of each of these gates receives the output of the multiplexing gate 822 and the signals DO, Dl and D2 respectively. The second AND function receives the complement of the output of the multiplexing gate 822 obtained by an inverter 823 and the complemented output of the flip-flops 302R, 304R and 306R respectively.

La sortie des portes 303R, 305R et 307R est rebouclée sur l'entrée des bascules respectivemnet associées. The output of doors 303R, 305R and 307R is looped back to the input of the respective flip-flops associated.

Les bascules 302R, 304R et 306R sont cadencées par le signal d'horloge D4. L'entrée de remise à zéro des bascules 302R, 304R et 356R est reliée à la sortie d'une porte ET 826 qui reçoit sur ses entrées les signaux D7 et BERIBUS 3. Ainsi, les bascules 3û2R, 304R, 306R peuvent être remises à zéro soit lorsqu'une remise à zéro génèrale du dispositif est requise (validation du signal D7), soit lorsque le signal d'entrée ENR n'a pas franchi le seuil associé pendant un délai prédéterminé (validation du signal BERBUS 3). The flip-flops 302R, 304R and 306R are clocked by the clock signal D4. The reset input of flip-flops 302R, 304R and 356R is connected to the output of an ET 826 gate which receives on its inputs the signals D7 and BERIBUS 3. Thus, flip-flops 3û2R, 304R, 306R can be reset to zero either when a general reset of the device is required (validation of signal D7), or when the input signal ENR has not crossed the associated threshold for a predetermined period (validation of signal BERBUS 3).

Les sorties des bascules 352R, 304R, 3O6R, correspondent aux lignes CUBLSO, CUBUSI et CUBUS2.  The outputs of flip-flops 352R, 304R, 3O6R, correspond to the lines CUBLSO, CUBUSI and CUBUS2.

De façon similaire les bascules 3û2V, 3Q4V, 360V, sont associées respectivement à des portes 303V, 305V, 307V. Les portes 3O3V, 305V,3O7V ont pour fonction d'appliquer sur l'entrée des bascules 302V, 354V, 3O6V, soit les données disponibles en sortie de ces bascules respectivement, soit les données disponibles sur les lignes DO, Dl et D2 respectivement. Chacune des portes 303V, 305V, 307V, réunit deux fonctions ET à deux entrées dont les sorties sont combinées selon la fonction logique NAND.  Similarly, the flip-flops 3û2V, 3Q4V, 360V, are associated respectively with gates 303V, 305V, 307V. The 3O3V, 305V, 3O7V gates have the function of applying to the input of flip-flops 302V, 354V, 3O6V, either the data available at the output of these flip-flops respectively, or the data available on the lines DO, Dl and D2 respectively. Each of the doors 303V, 305V, 307V, combines two AND functions with two inputs whose outputs are combined according to the NAND logic function.

Une première fonction ET reçoit le signal issu de la porte de multiplexage 824 et respectivement les signaux DO, D1 et D2. Une seconde fonction ET reçoit le complément de la sortie de la porte de multiplexage 824, obtenu grâce à un Inverseur 825 et respectivement la sortie complémentée des bascules 302V, 304V et 306V. A first AND function receives the signal from the multiplexing gate 824 and the signals DO, D1 and D2 respectively. A second AND function receives the complement of the output of the multiplexing gate 824, obtained thanks to an inverter 825 and respectively the complemented output of the flip-flops 302V, 304V and 306V.

La sortie des portes 303V, 305V, 307V est rebouclée sur l'entrée des bascules 3G2V, 304V et 306V. Ces bascules sont cadencées par le signal D4. Leur entrée de remise à zéro est reliée à la sortie d'une porte ET 827 qui reçoit en entrée le signal D7 et le signal
BERBUS4. Ainsi, les bascules 302V, 304V, 306V sont remises à zéro soit lorsqu'une remise à zéro générale du dispositif est requise (validation du signal D7), soit lorsque le signal ENV n'a pas franchi le seuil associé pendant un délai prédéterminé (validation du signal BERBUS4).The output of doors 303V, 305V, 307V is looped back to the input of flip-flops 3G2V, 304V and 306V. These flip-flops are clocked by the signal D4. Their reset input is connected to the output of an AND 827 gate which receives the D7 signal and the signal as an input.
BERBUS4. Thus, the flip-flops 302V, 304V, 306V are reset to zero either when a general reset of the device is required (validation of the signal D7), or when the signal ENV has not crossed the associated threshold for a predetermined period ( validation of signal BERBUS4).

Les sorties des bascules 302V, 304V et 306V sont disponibles sur les lignes CUBUS5, CUBUS6 et CUBUS 7 respectivement. The outputs of flip-flops 302V, 304V and 306V are available on the lines CUBUS5, CUBUS6 and CUBUS 7 respectively.

L'ensemble de multiplexage 830 comprend 3 portes 832, 834 et 836. Chacune de ces portes réunit deux fonctions ET à deux entrées dont les sorties sont combinées selon la fonction logique NAND. The multiplexing assembly 830 includes 3 doors 832, 834 and 836. Each of these doors combines two AND functions with two inputs, the outputs of which are combined according to the NAND logic function.

Une première fonction ET reçoit le signal D5 et respectivement les signaux CUBUSO, CUBUS I et CUBUS 2. La seconde fonction ET de chaque porte 832, 834 et 836 reçoit le complément du signal D5 et respectivement les signaux CUBUS5, CUBUS6 et CUBUS7.  A first AND function receives the signal D5 and respectively the signals CUBUSO, CUBUS I and CUBUS 2. The second AND function of each gate 832, 834 and 836 receives the complement of the signal D5 and respectively the signals CUBUS5, CUBUS6 and CUBUS7.

La sortie des portes 832, 834, 836 est reliée à l'entrée du circuit à portes 200 (portes NOR 252 254 et 206).The output of doors 832, 834, 836 is connected to the input of the circuit with doors 200 (doors NOR 252 254 and 206).

On notera que la sortie des portes 832, 834 et 836 est reliée à l'entrée des moyens addltlonneurs/soustracteurs 400 par l'intermédiaire d'inverseurs 833, 835 et 837 en sortie desquels sont disponibles respectivement les signaux SEUILO, SEUIL I et SECIL2.  It will be noted that the output of the gates 832, 834 and 836 is connected to the input of the additive / subtractor means 400 by means of inverters 833, 835 and 837 at the output of which the signals SEUILO, THRESHOLD I and SECIL2 are available respectively .

L'ensemble 85G comprend 4 portes 802, 804, 806 et 808 associées respectivement à 4 bascules D formant les registres 600R, 650R. 600V et 650V. The 85G assembly includes 4 doors 802, 804, 806 and 808 associated respectively with 4 flip-flops D forming the registers 600R, 650R. 600V and 650V.

Chacune des portes 802 à 858 réunit deux fonctions ET à deux entrées dont les sorties sont combinées selon la fonction logique
NAND.Each of the ports 802 to 858 combines two AND functions with two inputs, the outputs of which are combined according to the logic function
NAND.

Une première fonction ET de la porte 8û2 associée à la bascule 6'5R reçoit les signaux D3 et D5. La seconde fonction ET de la porte 802 reçoit le complément de la sortie de la bascule 655R et le complément de D5. La sortie de la porte 802 est rebouclée sur l'entrée de la bascule 600R. A first AND function of the gate 8û2 associated with the flip-flop 6'5R receives the signals D3 and D5. The second AND function of the gate 802 receives the complement of the output of the flip-flop 655R and the complement of D5. The output of gate 802 is looped back to the input of flip-flop 600R.

Une première fonction ET de la porte 804 associée à la bascule 65S reçoit D5 et le complément de la sortie de la bascule 655R.  A first AND function of gate 804 associated with flip-flop 65S receives D5 and the complement of the output of flip-flop 655R.

La seconde fonction ET de la porte 8G4 reçoit le complément de la sortie de la bascule 65cR et le complément de D5. La sortie de la porte 854 est reliée à l'entrée de la bascule 65CR. The second AND function of gate 8G4 receives the complement of the output of the flip-flop 65cR and the complement of D5. The output of gate 854 is connected to the input of flip-flop 65CR.

Une première fonction ET de la porte 806 associée à la bascule 600V reçoit le signal D3 et le complément de D5. La seconde fonction ET de la porte 8G6 reçoit le signal D5 et le complément de la sortie de la bascule 65ûV. La sortie de la porte 806 est reliée à l'entrée de la bascule 6V.  A first AND function of the gate 806 associated with the flip-flop 600V receives the signal D3 and the complement of D5. The second AND function of gate 8G6 receives the signal D5 and the complement of the output of the flip-flop 65ûV. The output of door 806 is connected to the input of the flip-flop 6V.

Une première fonction ET de la porte 8O8 associée à la bascule 650V reçoit le complément de D5 et le complément de la sortie de la bascule 600 V. La seconde fonction ET de la porte 808 reçoit le complément de la sortie de la bascule 65ûV et le signal D5. La sortie de la porte 808 est reliée à l'entrée de la bascule 650V. A first AND function of the gate 8O8 associated with the flip-flop 650V receives the complement of D5 and the complement of the output of the flip-flop 600 V. The second AND function of the gate 808 receives the complement of the output of the flip-flop 65ûV and the signal D5. The output of door 808 is connected to the input of the 650V flip-flop.

Les bascules 60GR, 65ûR, 6GOV et 650V sont cadencées par le signal D4. L'entrée de remise à zéro des bascules 600R, 65go, 600V, 65OV est reliée à ligne D7. The flip-flops 60GR, 65ûR, 6GOV and 650V are clocked by the signal D4. The reset input for flip-flops 600R, 65go, 600V, 65OV is connected to line D7.

Les sorties des bascules 600R, 650R, 60ûV, 650V, sont reliées respectivement à des lignes CUBUS4, CUBUS3, CUBUS9 et
CUBUS8.The outputs of flip-flops 600R, 650R, 60ûV, 650V, are connected respectively to lines CUBUS4, CUBUS3, CUBUS9 and
CUBUS8.

L'ensemble 810 est formé de deux portes 812, 814 qui réunissent deux fonctions ET à deux entrées dont les sorties sont complémentées selon la fonction logique NAND. The assembly 810 is formed by two doors 812, 814 which combine two AND functions with two inputs whose outputs are complemented according to the NAND logic function.

Lne première fonction ET de la porte 812 reçoit les signaux D5 et CUBUS 3. La seconde fonction ET de la porte 812 reçoit le signal CUBUS 8 et le complément de D5. The first AND function of gate 812 receives the signals D5 and CUBUS 3. The second AND function of gate 812 receives the signal CUBUS 8 and the complement of D5.

Une première fonction ET de la porte 814 reçoit le signal CUBUS4 et le signal D5. La seconde fonction ET de la porte 814 reçoit le signal CUBUS9 et le complément de D5. A first AND function of gate 814 receives the signal CUBUS4 and the signal D5. The second AND function of gate 814 receives the signal CUBUS9 and the complement of D5.

Les compléments de KN-1 et KN-2 sont disponibles respectivement en sortie des portes 814 et 812. Les sorties des portes 814 et 812 sont donc reliées aux moyens logiques 500 décrits précédemment en regard de la figure 5. The complements of KN-1 and KN-2 are available respectively at the output of doors 814 and 812. The outputs of doors 814 and 812 are therefore connected to the logic means 500 described previously with reference to FIG. 5.

On a représenté sur la figure 11 annexée différents signaux obtenus sur le circuit représenté sur la figure IO et décrits précédemment. There is shown in Figure 11 attached various signals obtained on the circuit shown in Figure IO and described above.

On aperçoit en haut de la figure 11 en traits continus, un signal d'entrée ENR (on suppose selon la représentation de la figure Il que le signal ENV reste nul) et en traits mixtes Interrompus, le seuil de référence généré réellement par le réseau 110. We see at the top of Figure 11 in solid lines, an ENR input signal (we assume according to the representation in Figure II that the signal ENV remains zero) and in broken dashed lines, the reference threshold actually generated by the network 110.

On aperçoit également sur la figure il les signaux M.INTERNE, D4, D5, HL, D3, en sortie du comparateur, FORSAX, POM,
NOC et la sortie R. We also see on the figure it the signals M.INTERNE, D4, D5, HL, D3, at the output of the comparator, FORSAX, POM,
NOC and exit R.

Les périodes d'échantillonnage attribuées respectivement à l'entrée ENR et à l'entrée ENV sont référencées R et V respectivement sur la figure Il. On notera que les périodes R correspondent au niveau haut du signal D5 et Inversement les périodes V correspondent au niveau bas du signal D5. The sampling periods allocated respectively to the ENR input and to the ENV input are referenced R and V respectively in FIG. It will be noted that the periods R correspond to the high level of the signal D5 and conversely the periods V correspond to the low level of the signal D5.

Comme indiqué précédemment, en regard de la figure 7, le dispositif conforme à la présente invention est conçu de préférence pour permettre de traiter des signaux présentant des impulsions utiles soit positives soit négatives. As indicated above, with reference to FIG. 7, the device according to the present invention is preferably designed to allow processing of signals having useful pulses, either positive or negative.

Pour cela la configuration du réseau 100 est déterminé par le niveau du signal CRN. En outre, comme représenté schématiquement sur la figure IL. la sortie du comparateur 10 attaque, après passage dans un Inverseur 4C une entrée d'une porte 42 assurant la fonction logique ou exclusive complétée. La porte 42 reçoit sur sa seconde entrée le signal de codage CRN précité. La sortie de la porte 42 est reliée à l'entrée d'une bascule D44. La bascule D4 est cadencée par le signal HL. Sa remise à zéro est assurée par le signal D7. Le signal D3 est disponible en sortie de la bascule 44. For this, the configuration of the network 100 is determined by the level of the signal CRN. In addition, as shown schematically in Figure IL. the output of the comparator 10 attacks, after passing through an inverter 4C, an input of a door 42 ensuring the completed logic or exclusive function. Gate 42 receives on its second input the aforementioned coding signal CRN. The output of gate 42 is connected to the input of a flip-flop D44. The flip-flop D4 is clocked by the signal HL. Its reset is ensured by signal D7. The signal D3 is available at the output of flip-flop 44.

On a représenté par ailleurs sur la figure 14 un exemple de réalisation de moyens permettant de générer les signaux D4, D5 et son complément et D7 à partir du signal d'horloge interne. Les moyens représentés à cet effet sur la figure 14 sont susceptibles de nombreuses variantes de réalisation et ne seront donc pas décrits plus en détail par la suité.  FIG. 14 also shows an exemplary embodiment of means making it possible to generate the signals D4, D5 and its complement and D7 from the internal clock signal. The means shown for this purpose in Figure 14 are likely to have many alternative embodiments and will therefore not be described in more detail below.

On a représenté sur la figure 9 une porte OU 70GR recevant en entrée les signaux KN-I et KN-2 contenus dans les bascules 60CR, 650R, et dont la sortie est reliée à une bascule 702R cadencée par le signal D4. La bascule 702R génère donc à sa sortie un signal remis en forme de même fréquence que le signal ENR. FIG. 9 shows an OR gate 70GR receiving as input the signals KN-I and KN-2 contained in the flip-flops 60CR, 650R, and the output of which is connected to a flip-flop 702R clocked by the signal D4. The flip-flop 702R therefore generates at its output a reshaped signal of the same frequency as the signal ENR.

De façon similaire, on a représenté sur la figure 9 une porte OU 700V qui reçoit en entrée des signaux KN-1 et KN-2 contenus dans les bascules 655V et 650V, et dont la sortie est reliée à une bascule 7G2V cadencée par le signal D4. La bascule 7G2V génère à sa sortie un signal remis en forme de même fréquence que le signal ENV. Similarly, FIG. 9 shows an OR 700V gate which receives KN-1 and KN-2 signals contained in the flip-flops 655V and 650V at the input, and the output of which is connected to a flip-flop 7G2V clocked by the signal D4. The flip-flop 7G2V generates at its output a reshaped signal of the same frequency as the signal ENV.

On a représenté sur la figure 13 une autre variante de réalisation de moyens permettant de générer les signaux remis en forme de même fréquence que les signaux d'entrée ENR et ENV. FIG. 13 shows another alternative embodiment of means making it possible to generate the reshaped signals of the same frequency as the input signals ENR and ENV.

Selon la représentation de la figure 13, ces moyens comprennent deux portes 710, 714 et deux bascules D712, D716, respectivement associées. According to the representation of FIG. 13, these means comprise two doors 710, 714 and two flip-flops D712, D716, respectively associated.

Chacune des portes 710, 714 réunit deux fonctions ET à deux entrées dont les sorties sont combinées selon la fonction logique
NAND.Each of the doors 710, 714 combines two AND functions with two inputs, the outputs of which are combined according to the logic function.
NAND.

Une première fonction ET de la porte 710 reçoit le complément de D5 et le signal de sortie complétée de la bascule 712. La seconde fonction ET de la porte 710 reçoit le signal D5 et le complément du signal ZZBAR. Ce complément est obtenu à la sortie d'un inverseur 718. On rappelle que le signal Z'BAR est disponible à la sortie d'une porte NAND 526 des moyens logiques 500, comme représenté sur la figure 5. A first AND function of gate 710 receives the complement of D5 and the output signal completed by the flip-flop 712. The second AND function of gate 710 receives the signal D5 and the complement of signal ZZBAR. This complement is obtained at the output of an inverter 718. It will be recalled that the signal Z'BAR is available at the output of a NAND gate 526 of the logic means 500, as shown in FIG. 5.

La sortie de la porte 710 est reliée à l'entrée de la bascule 712. The output of door 710 is connected to the input of flip-flop 712.

De façon similaire, une première fonction ET de la porte 714 reçoit le signal D5 et le signal obtenu sur la sortie complémentée de la bascule 716. La seconde fonction ET de la porte 714 reçoit le complément de D5 et le complément de ZZBAR. La sortie de la porte 714 est reliée à l'entrée de la bascule 716. Similarly, a first AND function of gate 714 receives the signal D5 and the signal obtained on the complemented output of the flip-flop 716. The second AND function of gate 714 receives the complement of D5 and the complement of ZZBAR. The output of door 714 is connected to the input of flip-flop 716.

Les bascules 712 et 716 sont cadencées par le signal D4 et remises à zéro par le signal D7. The flip-flops 712 and 716 are clocked by the signal D4 and reset to zero by the signal D7.

Les sorties R et V sont disponibles en sortie des bascules 712 et 716 respectivement.  The outputs R and V are available at the output of flip-flops 712 and 716 respectively.

Far ailleurs. Ie dispositif conforme à la présente invention est de préférence muni de moyens permettant de remettre à zéro le seuil appliqué sur le comparateur 10 pour le traitement d'un signal d'entrée donné, si ce signal d'entrée ne franchit pas le seuil Imposé par le réseau 155 pendant une période prédéterminée. Far elsewhere. Ie device according to the present invention is preferably provided with means for resetting to zero the threshold applied on the comparator 10 for processing a given input signal, if this input signal does not cross the threshold Imposed by the network 155 for a predetermined period.

De tels moyens évitent que le dispositif ne soit bloqué avec un seuil très élevé supérieur au signal utile d'entrée après l'apparition d'une impulsion parasite d'amplitude importante. Such means prevent the device from being blocked with a very high threshold greater than the useful input signal after the appearance of a parasitic pulse of large amplitude.

De nombreuses dispositions peuvent être prévues à cet effet. Many arrangements can be made for this purpose.

On a représenté schématiquement sur la figure 12 des moyens remplissant cette fonction. There is shown diagrammatically in FIG. 12 means fulfilling this function.

Pour l'essentiel. les moyens représentés sur la figure 12 sont conçus pour initialiser un compteur lors de l'apparition d'un changement ce niveau en sortie et remettre à zéro le seuil correspondant si une nouvelle évolution de niveau du même signal n'est pas intervenue avant que le compteur atteigne un nombre prédétermine. Essentially. the means shown in FIG. 12 are designed to initialize a counter when a change occurs in this output level and to reset the corresponding threshold to zero if a new change in level of the same signal has not occurred before the counter reaches a predetermined number.

Plus précisément, les moyens représentés sur la figure 12 sont conçus pour surveiller alternativement la sortie R et la sortie V. More specifically, the means shown in Figure 12 are designed to alternately monitor the output R and the output V.

A cet effet, les moyens représentés sur la figure 12 comprennent un sélecteur 90ru. une temporisation 91ru, un inverseur 920 et deux portes NAND 935 et 940. To this end, the means shown in Figure 12 include a selector 90ru. a 91ru timer, an inverter 920 and two NAND doors 935 and 940.

Le sélecteur 900 reçoit sur ses entrées 902 et 904 les signaux sortie R et sortie V respectivement. The selector 900 receives on its inputs 902 and 904 the signals output R and output V respectively.

Il délivre sur sa sortie 906 un signal logique qui bascule entre un niveau haut et un niveau bas selon que la sortie R ou V est surveillée. Les basculements du signal en sortie du sélecteur 900 sont synchronises avec les fronts montants des signaux sortie R ou sortie V selon le cas. It delivers on its output 906 a logic signal which switches between a high level and a low level depending on whether the R or V output is monitored. The switching of the signal at the output of the selector 900 is synchronized with the rising edges of the output R or V output signals as appropriate.

Plus précisément, le fonctionnement du sélecteur est le suivant.  More specifically, the operation of the selector is as follows.

On supposera que le signal sur la sortie 956 est au niveau haut lorsque le signal sortie R est surveillé et inversement le signal sur la sortie 956 est au niveau bas lorsque le signal sortie V et surveillé. It will be assumed that the signal on output 956 is at the high level when the signal output R is monitored and conversely the signal on output 956 is at low level when the signal output V and is monitored.

Lorsque le signal sur la sortie 9G6 est au niveau haut, le sélecteur surveille l'apparition d'un front montant sur le signal sortie R. When the signal on output 9G6 is high, the selector monitors the appearance of a rising edge on the signal output R.

Le signal sur la sortie 906 repasse au niveau bas lors de l'apparition d'un tel front montant. Par contre, les évolutions du signal sortie V sont sans effet sur le sélecteur 9GO tant que sa sortie 906 est au niveau haut.The signal on output 906 returns to low level when such a rising edge appears. On the other hand, changes in the output signal V have no effect on the selector 9GO as long as its output 906 is at the high level.

Inversement, lorsque le signal sur la sortie 906 est au niveau bas le sélecteur 955-survelile les évolutions du signal de sortie V et repasse au niveau haut lors de l'apparition d'un front montant sur le signal de sortie V. Conversely, when the signal on the output 906 is at the low level, the selector 955-overviews the changes in the output signal V and returns to the high level when a rising edge appears on the output signal V.

Par contre, les évolutions du signal sortie R sont sans effet sur le sélecteur 900 tant que le signaleur la sortie 906 est au niveau bas. On the other hand, changes in the output signal R have no effect on the selector 900 as long as the signaler the output 906 is at low level.

Chaque front du signal sur la sortie 906, qu'il soit montant ou descendant, assure la remise à zéro de la temporisation 910. Each edge of the signal on output 906, whether rising or falling, ensures the reset of timer 910.

Cette temporisation 910 est formée de préférence d'un compteur recevant sur son entrée de comptage un signal d'horloge de fréquence fixe, La sortie 912 de la temporisation 910 est validée lorsqu'un compte prédéterminé est atteint. This timer 910 is preferably formed by a counter receiving on its counting input a fixed frequency clock signal. The output 912 of timer 910 is validated when a predetermined account is reached.

La validation de la sortie 912 de la temporisation 910 assure elle-même la remise à zéro de cette temporisation 910 et le basculement du sélecteur 900. La validation de la sortie 912 de la temporisation 910 Indique en effet que le signal d'entrée surveillée, R ou
V n'est pas passé au-dessus du seuil associé pendant la période prédéterminée.The validation of the output 912 of the timer 910 itself ensures the reset to zero of this timer 910 and the switching of the selector 900. The validation of the output 912 of the timer 910 In fact indicates that the monitored input signal, R or
V did not go above the associated threshold during the predetermined period.

La sortie 912 de la temporisation 910 est reliée par ailleurs à l'une des entrées de chacune des portes 930 et 940. La porte 930 reçoit sur sa seconde entrée le signal disponible sur la sortie 906. La porte 945 reçoit sur sa seconde entrée le complément de la sortie 906 obtenu à la sortie d'un inverseur 920. Les portes 935 et 945 génèrent sur leur sortie des signaux BERBUS 3 et BERBUS 4 respectivement, qui comme Indiqué précédemment sont appliqués sur des portes ET 956 et 927 pour assurer la remise à zéro des bascules de données 302R, 304R, 306R et 302V. 354V, 356 V respectivement. The output 912 of the timer 910 is also connected to one of the inputs of each of the gates 930 and 940. The gate 930 receives on its second input the signal available on the output 906. The gate 945 receives on its second input the complement of the output 906 obtained at the output of an inverter 920. The gates 935 and 945 generate on their output signals BERBUS 3 and BERBUS 4 respectively, which as previously indicated are applied on gates ET 956 and 927 to ensure delivery at zero of the flip-flops 302R, 304R, 306R and 302V. 354V, 356 V respectively.

Bien entendu la présente invention n'est pas limitée aux modes de réalisation particuliers qui viennent d'être décrits mais s'étend à toutes variantes conformes à son esprit. Of course the present invention is not limited to the particular embodiments which have just been described but extends to all variants in accordance with its spirit.

Dans la description qui précède, on a indiqué pour simplifier l'exposé que le réseau 100 délivre à sa sortie 102, un seuil de référence analogique VANA égal à B X CA. En réalité, le réseau 1G5 représenté sur la figure 7 délivre à sa sortie 102, un seuil de référence analogique VANA égal à VRF + (B X CA). Cependant, on utilise de préférence, en entrée du dispositif de mise en forme, un filtre passe-haut qu référence le signal par rapport à VRF.  In the above description, it has been indicated to simplify the description that the network 100 delivers at its output 102, an analog reference threshold VANA equal to B X CA. In reality, the network 1G5 represented in FIG. 7 delivers at its output 102, an analog reference threshold VANA equal to VRF + (B X CA). However, it is preferable to use, at the input of the shaping device, a high-pass filter which references the signal with respect to VRF.

Claims (16)

REVENDICATIONS I. Dispositif de mise en forme d'un signal analogique fréquentiel, caractérisé par le fait qu'il comprend: - un comparateur (10) qui reçoit sur une première entrée (12), un signal d'entrée à mettre en forme et qui reçoit sur une seconde entrée (14) un seuil de référence (V.ANA), - des moyens (S) définissant un seuil de référence (V.ANA) variable, dont les évolutions sont pilotées par le niveau du signal d'entrée (ENR, ENV), et - des moyens de rélnltialisatlon (900, 910, 92ru, 930, 940) imposant un seuil de référence minimal sur le comparateur (1G) Si le signal d'entrée (ENR, ENV) ne franchit pas le seuil de référence, pendant une période prédéterminée.CLAIMS I. Device for shaping an analog frequency signal, characterized in that it comprises: - a comparator (10) which receives on a first input (12), an input signal to be shaped and which receives on a second input (14) a reference threshold (V.ANA), - means (S) defining a variable reference threshold (V.ANA), the changes of which are controlled by the level of the input signal (ENR, ENV), and - updating means (900, 910, 92ru, 930, 940) imposing a minimum reference threshold on the comparator (1G) If the input signal (ENR, ENV) does not cross the reference threshold, for a predetermined period. 2. Dispositif selon la revendication 1, caractérisé par i fait que les moyens de réinitialisation comprennent un compteur (915) initialisé lors du franchissement du seuil de référence par le signal d'entrée et qui impose un seuil de référence minimal Si un second franchissement du seuil de référence (V.ANA) par le signal d'entrée (ENR, ENV) n'est pas intervenu avant que le compteur (91G) atteigne un nombre prédéterminé. 2. Device according to claim 1, characterized in that the reinitialization means comprise a counter (915) initialized when the reference threshold is crossed by the input signal and which imposes a minimum reference threshold If a second crossing of the reference threshold (V.ANA) by the input signal (ENR, ENV) did not intervene before the counter (91G) reached a predetermined number. 3. Dispositif selon l'une des revendications 1 ou 2, caractérisé par le fait qu'il comprend des interrupteurs (23, 33) commandés par multiplexage pour appliquer alternativement des signaux différents sur la première entrée (12) du comparateur (ire).  3. Device according to one of claims 1 or 2, characterized in that it comprises switches (23, 33) controlled by multiplexing to alternately apply different signals to the first input (12) of the comparator (ire). 4. Dispositif selon la revendication 3, caractérisé par le fait qu'il comprend des moyens (S) définissant plusieurs seuils de référence (V.ANA) variables, dont les évolutions sont pilotées respectivement par le niveau d'un signal d'entrée associé (ENR, ENV) et appliquant séquentiellement l'un des seuils de référence (V.ANA) respectivement associé, sur le comparateur (10) selon le signal d'entrée traité (ENR ou ENV).  4. Device according to claim 3, characterized in that it comprises means (S) defining several variable reference thresholds (V.ANA), whose changes are controlled respectively by the level of an associated input signal (ENR, ENV) and sequentially applying one of the reference thresholds (V.ANA) respectively associated, on the comparator (10) according to the input signal processed (ENR or ENV). 5. Dispositif selon l'une des revendications I à 4, caractérisé par le fait qu'il comprend deux interrupteurs (23, 33) commandés par multiplexage pour appliquer alternativement deux signaux d'entrée différents (ENR ENV) sur la première entrée (12) du comparateur (15) et par le fait que les moyens de réinitlallsatlon comprennent un compteur (91ru) qui reçoit, sur son entrée de comptage, un signal d'horloge de fréquence fixe. et un sélecteur (900) qui surveille alternativement le franchissement d'un seuil de référence par le signal d'entrée (ENR) associé, puis le franchissement de l'autre seuil de référence par le signal d'entrée (ENV) associé, et impose une remise à zéro du compteur lorsqu'un franchissement de seuil est détecté dans le délai prédéterminé. 5. Device according to one of claims I to 4, characterized in that it comprises two switches (23, 33) controlled by multiplexing to alternately apply two different input signals (ENR ENV) on the first input (12 ) of the comparator (15) and by the fact that the reinitlallsatlon means comprise a counter (91ru) which receives, on its counting input, a clock signal of fixed frequency. and a selector (900) which alternately monitors the crossing of a reference threshold by the associated input signal (ENR), then the crossing of the other reference threshold by the associated input signal (ENV), and imposes a reset of the counter when a threshold crossing is detected within the predetermined time. 6. Dispositif selon la revendication 5, caractérisé par le fait que le sélecteur (9Si) délivre sur sa sortie (956) un signal logique qui bascule entre un premier niveau logique lorsque un premier signal d'entrée (ENR) est surveillé et un second niveau logique lorsque un second signal d'entrée (ENV) est surveilié, que les basculements du signal en sortie du sélecteur (95r) assurent la remise à zéro du compteur (915), que lorsque le signal de sortie du sélecteur (900) est à un premier niveau, le sélecteur surveille le franchissement du seuil de référence associé par le premier signal d'entrée (ENR) pour basculer le signal de sortie du sélecteur (9 00) au second niveau, lors d'un tel franchissement, et que lorsque le signal de sortie du sélecteur (950) est au second niveau, le sélecteur surveille le franchissement du seuil de référence associé par le second signal d'entrée (ENV) pour basculer le signal de sortie du sélecteur (905) au premier niveau lors d'un tel franchissement. 6. Device according to claim 5, characterized in that the selector (9Si) delivers on its output (956) a logic signal which switches between a first logic level when a first input signal (ENR) is monitored and a second logic level when a second input signal (ENV) is monitored, that the switching of the signal at the output of the selector (95r) ensures the reset of the counter (915), that when the output signal of the selector (900) is at a first level, the selector monitors the crossing of the associated reference threshold by the first input signal (ENR) to switch the output signal of the selector (9 00) to the second level, during such a crossing, and that when the selector output signal (950) is at the second level, the selector monitors the crossing of the associated reference threshold by the second input signal (ENV) to switch the selector output signal (905) to the first level when of such crossing. 7. Dispositif selon l'une des revendications 5 ou 6, caractérisé par le fait que le compteur (910) est remis à zéro et le signal de sortie du sélecteur (soc) change de niveau lorsque le compteur atteint le nombre prédéterminé.  7. Device according to one of claims 5 or 6, characterized in that the counter (910) is reset to zero and the output signal of the selector (soc) changes level when the counter reaches the predetermined number. 8. Dispositif selon l'une des revendications 5 à 7, caractérisé par le fait que la sortie (912) du compteur validée lorsque celui-ci atteint le nombre prédéterminé est reliée à une entrée de deux portes logiques (93O, 945) qui reçoivent respectivement sur leur seconde entrée, I'une le signal de sortie du sélecteur (900), l'autre le signal de sortie complémenté du sélecteur (9O0).  8. Device according to one of claims 5 to 7, characterized in that the output (912) of the counter validated when the latter reaches the predetermined number is connected to an input of two logic gates (93O, 945) which receive respectively on their second input, one the output signal from the selector (900), the other the output signal supplemented by the selector (9O0). 9; Dispositif selon l'une des revendications 1 à 8, caractérisé par le fait que les moyens définissant le seuil de référence comprennent un réseau (100) apte à transformer un signal numérique (TODAC) qu'il 9; Device according to one of Claims 1 to 8, characterized in that the means defining the reference threshold comprise a network (100) capable of transforming a digital signal (TODAC) which it reçoit en entrée en un signal analogique (V.ANA) de référence receives as input a reference analog signal (V.ANA) disponible sur sa sortie, reliée à Itentrée de référence (14) du available on its output, connected to the reference input (14) of the comparateur (mû), . des moyens à registre numérique (3O0) qui contiennent un nombre de X comparator (moved),. digital register means (3O0) which contain a number of X bits représentant le seuil de référence, . un circuit à portes (250) placé entre l'entrée du réseau (IOG) et la bits representing the reference threshold,. a door circuit (250) placed between the network input (IOG) and the sortie des moyens à regtstre (300), pour appliquer sélectivement le output of the regtstre means (300), to selectively apply the signal disponible dans les moyens à registre (30û) sur l'entrée du signal available in register means (30û) on the input of the réseau (10G), des moyens additionneurslsoustracteurs (400) aptes à incrémenterl  network (10G), adders and subtractors (400) capable of incrementing décrémenter le contenu des moyens à registre (30), et . des moyens logiques (500) sensibles au niveau détecté en sortie du decrement the content of the register means (30), and. logic means (500) sensitive to the level detected at the output of the comparateur (îo) qui contrôlent les moyens à registre (300), le circuit à comparator (îo) which control the register means (300), the circuit portes (200) et les moyens additionneurs/soustracteurs (400). doors (200) and the adding / subtracting means (400). 10. Dispositif selon la revendication 9, caractérisé par le fait qu' il comprend des moyens d'échantillonnage (600, 654, D4) qui échantillonnent le signal disponible à la sortie du comparateur (10, et par le fait que les moyens logiques (500) sont sensibles au niveau détecté en sortie du comparateur (10) au cours de plusieurs périodes d'échantillonnage consécutives.  10. Device according to claim 9, characterized in that it comprises sampling means (600, 654, D4) which sample the signal available at the output of the comparator (10, and in that the logic means ( 500) are sensitive to the level detected at the output of the comparator (10) during several consecutive sampling periods. Il. Dispositif selon l'une des revendications 9 ou 15, caractérisé par le fait que les moyens logiques (555) contrôlent le circuit à portes (25o) à l'aide d'un signal FORSAX, que le circuit à portes (255) applique le signal disponible dans les moyens à registre (300) sur l'entrée (ICI) du réseau (105) lorsque le signal FORSAX est à un premier niveau (bas de préférence) tandis que le circuit à portes (200) applique sur l'entrée (ICI) du réseau (155) un signal imposant un seuil minimal, lorsque le signal FORSAX est à un second niveau (haut de préférence), par le fait que les moyens logiques (555) génèrent un signal FORSAX au second niveau lorsque le signal KN-1, correspondant à la sortie du comparateur (10) lors de la dernière période d'échantillonnage achevée, est au niveau bas, tandis que le signal KN-2, correspondant à la sortie du comparateur (I 0) lors de l'avant-dernière période d'échantillonnage achevée est au niveau haut, par le fait que les moyens logiques (500) contrôlent les moyens à registre (30'5) à l'aide d'un signal NOC, que le signal NOC est déterminé en fonction du niveau du comparateur (15) au cours de trois périodes d'échantillonnage consécutives (N, N-l, N-2), que le signal NOC Impose l'état des moyens à registre (3reg) pour la période d'échantillonnage suivante (N-1), et que ie signal NOC autorise l'évolution du contenu des moyens à registre (355) s'il est à un premier niveau (bas de préférence) tandis qu'il interdit l'évolution du contenu des moyens à registre (300) s'il est à un second niveau (haut de préférence), par le fait que les moyens logiques (500) génèrent un signal NOC de second niveau si -a) les signaux KN, KN-1 et KN-2 échantillonnés à la sortie du He. Device according to one of claims 9 or 15, characterized in that the logic means (555) control the door circuit (25o) using a FORSAX signal, that the door circuit (255) applies the signal available in the register means (300) on the input (HERE) of the network (105) when the FORSAX signal is at a first level (preferably low) while the gate circuit (200) applies to the input (HERE) from the network (155) a signal imposing a minimum threshold, when the FORSAX signal is at a second level (preferably high), by the fact that the logic means (555) generate a FORSAX signal at the second level when the signal KN-1, corresponding to the output of the comparator (10) during the last completed sampling period, is at low level, while the signal KN-2, corresponding to the output of the comparator (I 0) during the penultimate sampling period completed is at the high level, by the fact that the means logiq ues (500) control the register means (30'5) using an NOC signal, that the NOC signal is determined as a function of the level of the comparator (15) during three consecutive sampling periods (N , Nl, N-2), that the signal NOC Imposes the state of the register means (3reg) for the next sampling period (N-1), and that the signal NOC authorizes the evolution of the content of the means to register (355) if it is at a first level (preferably low) while it prohibits the evolution of the content of the register means (300) if it is at a second level (preferably high), by the the logic means (500) generate a second level NOC signal if -a) the signals KN, KN-1 and KN-2 sampled at the output of the comparateur sont au niveau bas, ou -b) les signaux KN, KN-2 sont au niveau bas tandis que (KN-I) est au comparator are at low level, or -b) signals KN, KN-2 are at low level while (KN-I) is at niveau haut, ou -c) les signaux KN, KN-2 sont au niveau haut tandis que le signal (Kn-l)  high level, or -c) the signals KN, KN-2 are at the high level while the signal (Kn-l) est au niveau bas. ou -d) les signaux KN-I, KN-2 sont au niveau haut tandis que le signal (KN) is at the low level. or -d) the signals KN-I, KN-2 are at the high level while the signal (KN) est au niveau bas, par le fait que les moyens' logiques (5go) contrôlent les moyens addltlonneurs/soustracteurs (4Par) à l'aide d'un signal POM, que le signal POM est déterminé en fonction du niveau du comparateur (15) au cours de trois périodes d'échantillonnage consécutives (N, N-l et N-2), is at the low level, by the fact that the logic means (5go) control the add / subtractor means (4Par) using a POM signal, that the POM signal is determined as a function of the level of the comparator (15) during three consecutive sampling periods (N, Nl and N-2), que le signal POM impose l'état des moyens additionneurs/soustracteurs (40CI) pour la période suivante (D 1), et que le signal POM commande l'lncrémentatlon des moyens à registre (300) s'il est dans un premier niveau (bas de préférence) et qu'il commande par contre la décrémentation des moyens à registre (300) s'il est dans un second niveau (haut de préférence), et par le fait que les moyens logiques (500) génèrent un signal (POM) de second niveau si les signaux KN et KN-1 obtenus à la sortie du comparateur (10) sont au niveau bas tandis que le signal KN-2 est au niveau haut. that the POM signal imposes the state of the adder / subtractor means (40CI) for the following period (D 1), and that the POM signal controls the incrementation of the register means (300) if it is in a first level ( preferably low) and that it controls on the other hand the decrementation of the register means (300) if it is in a second level (preferably high), and by the fact that the logic means (500) generate a signal (POM ) second level if the signals KN and KN-1 obtained at the output of the comparator (10) are at the low level while the signal KN-2 is at the high level. 12. Dispositif selon l'une des revendications 1 à Il prise en combinaison avec la revendication 9, caractérisé par le fait que le réseau (in0) est un réseau résistif non linéaire. 12. Device according to one of claims 1 to II taken in combination with claim 9, characterized in that the network (in0) is a non-linear resistive network. 13. Dispositif selon l'une des revendications 1 à 11 prise en combinaison avec la revendication 9, caractérisé par le fait que le réseau (155) est un réseau linéaire. 13. Device according to one of claims 1 to 11 taken in combination with claim 9, characterized in that the network (155) is a linear network. 14. Dispositif selon l'une des revendications 1 à 13 prise en combinaison avec la revendication 9, caractérisé par le fait que les moyens additionneurs/soustracteurs génèrent des pas d'incrémentatlon d'une unité pour les moyens a registre (300), et génèrent des pas de décrémentation de deux unités pour les moyens à registre (300).  14. Device according to one of claims 1 to 13 taken in combination with claim 9, characterized in that the adding / subtracting means generate increments of one unit for the register means (300), and generate decrement steps of two units for the register means (300). 15. Dispositif selon l'une des revendications 1 à 14 prise en combinaison avec la revendication 9, caractérisé par le fait que le réseau (100) comprend un pont résistif (R 110 à R 118) dont les points intermédiaires sont reliés à la sortie (102) par un réseau d'interrupteurs (S12G à SI 32) commandés par le signal numérique d'entrée (TODAC) issu du circuit à portes (200), que le pont résistif (R 110 à R 118) est relié entre deux points d'alimentation (CRN, VRF'. dont l'un correspond à un signal de codage (CRN) évoluant entre deux niveaux. haut, bas, selon que le signal d'entrée présente des Impulsions positives ou négatives, que ie second point d'alimentation du pont résistif évolue entre deux valeurs selon le niveau du signal de codage (CRN), et que le second point d'alimentation (VRF) du pont résistif (R 111 à R118) est généré par un étage suiveur (156) qui reçoit en entrée l1un ou l'autre de deux potentiels définis par un pont résistif (RI5û, R 151, R152), par l'intermédiaire d'interrupteurs (SI 53, S 154) commandés par le signal de codage (CRN) et son complément. 15. Device according to one of claims 1 to 14 taken in combination with claim 9, characterized in that the network (100) comprises a resistive bridge (R 110 to R 118) whose intermediate points are connected to the output (102) by a network of switches (S12G to SI 32) controlled by the digital input signal (TODAC) coming from the door circuit (200), that the resistive bridge (R 110 to R 118) is connected between two supply points (CRN, VRF '. one of which corresponds to a coding signal (CRN) moving between two levels: high, low, depending on whether the input signal has positive or negative pulses, than the second point of the resistive bridge changes between two values according to the level of the coding signal (CRN), and that the second supply point (VRF) of the resistive bridge (R 111 to R118) is generated by a follower stage (156) which receives as input one or the other of two potentials defined by a resistive bridge (RI5û, R 15 1, R152), via switches (SI 53, S 154) controlled by the coding signal (CRN) and its complement. 16. Dispositif selon la revendication 15, caractérisé par le fait que le signal de sortie du comparateur (1G) est appliqué à l'entrée d'une porte OU exclusif dont la seconde entrée reçoit la valeur logique du signai de codage (CRN).  16. Device according to claim 15, characterized in that the comparator output signal (1G) is applied to the input of an exclusive OR gate whose second input receives the logic value of the coding signal (CRN). 17. Dispositif selon l'une des revendications I à 16 prise en combinaison avec la revendication 10, caractérisé par le fait que les signaux (KN-1, KN-2) échantillonnés en sortie du comparateur (10) sont mémorisées sur des bascules (600, 655). 17. Device according to one of claims I to 16 taken in combination with claim 10, characterized in that the signals (KN-1, KN-2) sampled at the output of the comparator (10) are stored on flip-flops ( 600, 655). 18. Dispositif selon l'une des revendications 1 à 17, caractérisé par le fait que les moyens à registre (355) comprennent X bascules (D). 18. Device according to one of claims 1 to 17, characterized in that the register means (355) comprise X flip-flops (D). 19. Dispositif selon l'une des revendications 1 à 18 prise en combinaison avec la revendication 1G, caractérisé par le fait que le signal de sortie est formé par combinaison logique des signaux KN-1 et 19. Device according to one of claims 1 to 18 taken in combination with claim 1G, characterized in that the output signal is formed by logical combination of the signals KN-1 and KN-2 obtenus en sortie du comparateur lors de la dernière et de l'avant-dernière période d'échantillonnage complète.KN-2 obtained at the output of the comparator during the last and penultimate full sampling period. 20. Dispositif selon les revendications 3 et 1O prises en combinaison, caractérisé par le fait qu'il comprend une paire de registres (6ûCR, 650R 600V, 65GV) associée à chaque signal d'entrée (ENR ;ENV) pour mémoriser les états (KN-I et KN-2) en sortie du comparateur (10) pendant les deux périodes d'échantillonnage antérieures associées respectivement à chaque signal d'entrée (ENR, ENV), par le fait qu'un registre (600R, 6OOV) de chaque paire est -reliée à la sortie du comparateur (1G) par un ensemble de multiplexage (800) qui aiguille le signal de sortie du comparateur (10) vers le registre (600R, 60GV) approprié selon le signal d'entrée traité (ENR) ou (ENV), que les registres (60cl, 650R ; 60cl, 650V) sont reliés aux moyens logiques (50O) par un ensemble de démultiplexage (810) qui applique le contenu de l'une ou l'autre paire de registres aux moyens logiques (5GO), selon le signal d'entrée traité (ERN) ou (ENV), par le fait qu'il comprend un ensemble de X registres (30cl, 3GOV), associé respectivement à chaque signal d'entrée ENR, ENV pour mémoriser chacun un nombre de X bits associé à chaque signal d'entrée (ENR, ENV), que les ensembles de X registres (30 OR, 355V) sont reliés à la sortie des moyens additionneurs/ soustracteurs (400) par un ensemble de multiplexage (820) qui aiguille la sortie des moyens additlonneurs/soustracteurs (400) vers l'un ou l'autre des ensembles selon le signal d'entrée traité (ENR) ou (ENV), et que les ensembles de X registres (35GR, 300V), de chaque ensemble sont reliés au circuit à portes (255) par l'intermédiaire d'un ensemble de démultiplexage (830) qui applique le contenu de l'un ou l'autre des ensembles de registres au cirait à portes (200) selon le signal d'entrée traité (ENR) ou (ENV). 20. Device according to claims 3 and 1O taken in combination, characterized in that it comprises a pair of registers (6ûCR, 650R 600V, 65GV) associated with each input signal (ENR; ENV) for memorizing the states ( KN-I and KN-2) at the output of the comparator (10) during the two previous sampling periods associated respectively with each input signal (ENR, ENV), by the fact that a register (600R, 6OOV) of each pair is linked to the comparator output (1G) by a multiplexing assembly (800) which switches the comparator output signal (10) to the appropriate register (600R, 60GV) according to the processed input signal (ENR ) or (ENV), that the registers (60cl, 650R; 60cl, 650V) are connected to the logic means (50O) by a demultiplexing assembly (810) which applies the content of one or the other pair of registers to the logic means (5GO), according to the processed input signal (ERN) or (ENV), by the fact that it comprises a set of X r egistres (30cl, 3GOV), associated respectively with each input signal ENR, ENV to memorize each one a number of X bits associated with each input signal (ENR, ENV), than the sets of X registers (30 OR, 355V ) are connected to the output of the adding / subtracting means (400) by a multiplexing assembly (820) which directs the output of the adding / subtracting means (400) to one or the other of the assemblies according to the input signal processed (ENR) or (ENV), and that the sets of X registers (35GR, 300V), of each set are connected to the gate circuit (255) via a demultiplexing set (830) which applies the content of one or other of the sets of registers at the door circuit (200) according to the processed input signal (ENR) or (ENV). 21. Dispositif selon la revendication 20, caractérisé par le fait que les différents ensembles de multiplexage ou démultiplexage (800, 810, 820, 830), sont pilotés par un meme signal d'adresse (D5 > qui bascule entre deux états selon le signal d'entrée traité (ENR) ou (ENV > .  21. Device according to claim 20, characterized in that the various multiplexing or demultiplexing assemblies (800, 810, 820, 830) are controlled by the same address signal (D5> which switches between two states depending on the signal input processed (ENR) or (ENV>. 22. Dispositif selon l'une des revendications 18, 20, 21, caractérisé par le fait que les moyens d'initialisation (900, 910, 920, 930, 940) remettent à zéro le contenu d'un ensemble de X registres si le signal d'entrée associé ne franchit pas le seuil de référence correspondant dans la période prédéterminée.  22. Device according to one of claims 18, 20, 21, characterized in that the initialization means (900, 910, 920, 930, 940) reset the content of a set of X registers if the associated input signal does not cross the corresponding reference threshold in the predetermined period.