FR2569495A1 - Procede pour la fabrication de dispositifs a semi-conducteur comportant des jonctions planaires a concentration de charge variable et a tres haute tension de rupture - Google Patents
Procede pour la fabrication de dispositifs a semi-conducteur comportant des jonctions planaires a concentration de charge variable et a tres haute tension de rupture Download PDFInfo
- Publication number
- FR2569495A1 FR2569495A1 FR8512091A FR8512091A FR2569495A1 FR 2569495 A1 FR2569495 A1 FR 2569495A1 FR 8512091 A FR8512091 A FR 8512091A FR 8512091 A FR8512091 A FR 8512091A FR 2569495 A1 FR2569495 A1 FR 2569495A1
- Authority
- FR
- France
- Prior art keywords
- dose
- region
- zone
- atoms
- formation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 5
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 230000005684 electric field Effects 0.000 claims abstract description 3
- 239000000463 material Substances 0.000 claims abstract description 3
- 238000002513 implantation Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 8
- 230000001186 cumulative effect Effects 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims 5
- 230000007423 decrease Effects 0.000 claims 1
- 239000011810 insulating material Substances 0.000 claims 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 239000002019 doping agent Substances 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 7
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 150000001768 cations Chemical class 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- 241000283986 Lepus Species 0.000 description 1
- 241000208202 Linaceae Species 0.000 description 1
- 235000004431 Linum usitatissimum Nutrition 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000005352 clarification Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/01—Bipolar transistors-ion implantation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/965—Shaped junction formation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
L'INVENTION CONCERNE UN PROCEDE POUR LA FABRICATION DE DISPOSITIFS A SEMI-CONDUCTEUR A HAUTE TENSION, COMPORTANT AU MOINS UNE JONCTION PLANAIRE A CONCENTRATION DE CHARGE VARIABLE. LE PROCEDE CONSISTE A DOPER AVEC UNE IMPURETE D'UN MEME TYPE, DANS UNE REGION DE MATIERE SEMI-CONDUCTRICE MONOCRISTALLINE, UNE PREMIERE ZONE, PUIS UNE SECONDE ZONE QUI COMPREND LA PRECEDENTE ET AINSI DE SUITE, PUIS A EFFECTUER UN TRAITEMENT THERMIQUE, DE MANIERE A REALISER UNE JONCTION PLANAIRE AYANT UN PROFIL EN GRADINS ET UNE CONCENTRATION D'IMPURETE QUI DECROIT DU CENTRE A LA PERIPHERIE SUR UNE ETENDUE PREDETERMINEE. DE CETTE MANIERE, L'INTENSITE DU CHAMP ELECTRIQUE SUPERFICIEL, LORSQUE LA JONCTION EST POLARISEE EN SENS INVERSE, EST REDUITE, CE QUI FAIT QU'IL EST POSSIBLE DE REALISER DES JONCTIONS PLANAIRES AYANT DES TENSIONS DE RUPTURE TRES ELEVEES, DE L'ORDRE DE QUELQUES MILLIERS DE VOLTS.
Description
L'invention concerne des dispositifs électroniques à semi-
conducteur et, plus précisément, des dispositifs comprenant au moins une jonction planaire P-N, par exemple des diodes, des transistors bipolaires, des transistors à effet de champ, des circuits intégrés, capables de fonctionner sous des tensions élevées, c'est-à-dire sous des tensions de l'ordre de quelques
milliers de volts.
On sait que pour atteindre et maintenir des tensions éle-
vées dans les dispositifs à semiconducteur à jonctions planaires P-N, la technique actuelle propose divers procédés. Tous ont en commun pour but de réaliser une jonction qui s'approche le plus
possible du cas idéal d'une jonction à surfacesplanes, paral-
lèles et indéfinitivement étendues. Un procédé connu, décrit dans la publication "Solid State Electronics", 1972, vol. 15, pp. 93-105, prévoit l'utilisation d'une plaque métallique de champ (metallic field plate) qui s'étend sur une couche d'oxyde
de silicium d'épaisseur constante au-dessus du bord d'une jonc-
tion planaire. Une telle structure a pour effet, dans des conditions de polarisation inverse de la jonction, d'élargir
la région de charge spatiale sous la plaque de champ et d'aug-
menter le rayon de courbure des lignes équipotentielles, pro-
duisant ainsi une réduction du champ électrique et, par suite,
une augmentation de la tension de rupture (breakdown voltage).
Mais dans ce cas, la tension de rupture reste limitée aux alentours de 600 V, en raison des effets au bord que la plaque
de champ introduit sur la jonction.
ha même publication décrit aussi une structure de jonction planaire, la "plaque métallique de champ" étant placée sur une couche d'oxyde de silicium d'épaisseur variable, ce qui permet de dépasser les limites de tension indiquées ci-dessus en modifiant les conditions sur le contour et en élevant ainsi la tension de rupture jusqu'à une valeur d'environ 1000 V.
Un autre procédé connu prévoit de modifier la partie ter-
minale de la jonction. Cette technique, dénommée par certains "junction termination extension (JTE)" et par d'autres "Implanted field plate", est décrite par exemple dans la publication "IEEE Transactions on Electron Devices" 1983, vol. ED-30, pp.
954-957. En particulier, sur les fig. 10 et 11 de cette publi-
cation, il est représenté une jonction P-N terminée par deux zones implantées. Une telle structure permet d'atteindre une tension de rupture de 1400 V, en utilisant un substrat dopé N
avec 1,15. 1014 atomes/cm3, dans lequel est diffusée une impu-
reté de type P avec une concentration de 1017 atomes/cm3 et
dans lequel sont implantées deux zones JTE ayant des concentra-
tions en surface de 3. 1015 et 1. 1015 atomes/cm3 respecti-
vement.
Aujourd'hui, on demande des dispositifs électroniques à semiconducteur comportant des jonctions P-N qui soient capables de supporter des tensions de l'ordre de quelques milliers de volts, ces dispositifs étant stables, fiables et de coût
limité. Ils sont demandés par exemple dans le domaine des dis-
positifs d'alimentation à haute tension, des radars, des appa-
reils électro-médicaux à rayons X et, d'une manière générale,
dans le domaine des applications à tensions élevées.
Le but de la présente invention est de répondre à de telles nécessités, en dépassant et en éliminant les limitations
et les inconvénients de la technique connue. Ces buts et d'au-
tres sont atteints par l'application du procédé suivant l'in-
vention. En bref, ce procédé prévoit le traitement d'un subs-
trat de matière semiconductrice monocristalline à basse con-
centration d'impuretés et de conductibilité électrique pré-
établie, par les opérations suivantes: on dope, avec une impureté dont la conductibilité est de type opposé à celle du substrat, une première zone du substrat avec une quantité pré-établie d'impureté; on dope ensuite cette première zone et une seconde zone, qui comprend la précédente, avec une deuxième quantité pré-établie d'impureté; puis, si nécessaire, on dope la première, la seconde et une troisième zones, qui
comprend les précédentes, avec une troisième quantité pré-
établie d'impureté; et ainsi de suite, jusqu'à effectuer le nombre de dopages voulu sur des zones dont l'aire est de plus en plus grande, mais avec des concentrations d'impureté décroissantes. Ces dopages sont suivis d'un traitement thermique qui produit la diffusion des impuretés dans le substrat jusqu'à la profondeur voulue et permet d'obtenir une jonction PN dont
le profil en gradins a des concentrations d'impuretés décrois-
santes du centre à la périphérie sur une étendue prédéterminée, par le fait que zone par zone, les concentrations du dopant s'additionnent.
Une forme de réalisation de l'invention est décrite ci-
après, à titre d'exemple non limitatifs en référence aux
dessins annexés.
La fig. 1 est une vue en coupe, non à l'échelle, d'une partie d'une plaquette de silicium comprenant un transistor NPN de puissance, dont la jonction collecteur-base à très haute
tension est réalisée suivant l'invention.
Ta fig. 2 est une vue en coupe, non à l'échelle, d'une partie d'une plaquette de silicium comprenant un dispositif
monolithique constitué par un transistor bipolaire de puissan-
ce et par un circuit intégré, tous deux intégrés sur la même plaquette. On se référera à la fig. 1 pour décrire le dispositif comportant la jonction P-:; à très-haute tension, dont la
réalisation s'effectue d'après les phases suivantes du pro-
cédé, appliquées, pour simplifier l'exposé, à une plaquette
(chip) de la tranche (wafer) de silicium monocristallin.
1ère phase.- On utilise un substrat 1 de silicium monocristal-
lin de type N à faible dopage, c'est-à-dire ayant une valeur de résistivité supérieure à 500 ohms-cm, d'épaisseur égale à 425/um.
On procède à l'oxydation des surfaces du substrat.
2ème phase.- Sur l'une des faces du substrat de la plaquette - face qui sera appelée "front" de la plaquette dans la suite
de la description - la couche d'oxyde 10 est enlevée par
photomasquage et attaque, dans une zone limitée à la surface surmontant la région 3. Sur cette surface dégagée d'oxyde et large de 3000/um, on procède à l'implantation ionique d'un dopant de type P, c'est-à-dire de conductivité de type opposé à celui qui existe dans la région 1. ne dopant est constitué de bore qui est implanté à la dose de 5 x 1014 atomes/cm2 avec une énergie d'implantation de 100 keV. A titre de variante, étant donné le fort dopage de cette région, le bone peut être, non pas implanté, mais déposé au
moyen d'une source de nitrure de bore BN (A) de type A à 950 C.
3ème phase.- Sur le front de la plaquette, la couche d'oxyde 10
est enlevée, par photomasquage et attaque, dans une zone limi-
tée à la surface surmontant la région 4. Du fait que la surface
surmontant la région 3 était déjà dégagée d'oxyde, il en résul-
te que la surface entière de la zone continue 3 - 4, o la zone 4 est large de 180/um, est dégagée d'oxyde. Sur la surface entière de cette zone 3 - 4, on effectue l'implantation ionique du même dopant de type P déjà utilisé pour le dopage de la région 3, c'est-à-dire le boreà la dose de 1,5 x 1012 atomes/
cm2 avec une énergie d'implantation de 180 keV.
4ème phase.- On répète les opérations déjà décrites pour déga-
ger de l'oxyde et implanter, sur la surface entière de la zone continue 3 - 4 - 5, o la zone 5 est large de 180/um, le même dopant de type P déjà utilisé, c'est-à-dire le bore, à la dose de 1,5 x 1012 atomes/cm2 avec une énergie d'implantation de keV.
Sème phase.- On répète les opérations déjà décrites pour déga-
ger de l'oxyde et implanter, sur la surface entière de la zone continue 3 - 4 - 5 - 6, oà la zone 6 est large de 180/um, le même dopant de type P déjà utilisé, c'est-à-dire le bore, à la dose de 2,5 x 1012 atomes/cm2 avec une énergie d'implantation
de 180 keV.
6ème phase.- On répète enfin les opérations déjà décrites pour dégager de l'oxyde et implanter, sur la surface entière de la zone continue 3 - 4 - 5 - 6 - 7, o la zone 7 est large de /um, le même dopant de type P déjà utilisé, c'est-à-dire le
bore, à la dose de 0,2 x 1012 atomes/cm2 avec une énergie d'im-
plantation de 180 keV.
En conclusion, il reste confinées dans les zones 3, 4, 5, 6, 7, qui donneront lieu ensemble à la région de base du transistor, les doses de bore implantées correspondant, dans
chaque zone, à la somme des implantations successives, réca-
pitulées dans le tableau suivant.
Zone largeur Dose d'implantation Dose cumulée d'im-
(/um) (atomes/cm2) plantation (atomes/cm2) 3 3000 5,0 x 1014 505,7 x 1012 4 180 1,5 x 1i12 5,7 x 1012 180 1,5 x 1012 4,2 x 1012 1C 6 180 2,5 x 1012 2,7 x 1012 7 90 0,2 x 1012 0,2 x 1012 7ème hase.- les implantations précitées étant terminées, il est procédé à la diffusion du dopant de type P (bore) à 1200 C pendant une durée de 8 h, pour obtenir une unique région de base ayant, à la fin de l'opération de production, le développement indiqué par 8 sur la fig. 1. I1 y a lieu de préciser que la profondeur de ce profil 8 à l'intérieur de la région 1 au-dessous de la surface 9 de la couche d'oxyde est sans importance aux fins de l'invention, alors que la 2C distribution de la quantité de dopant à l'intérieur des régions de base 3, 4, 5, 6, 7 du transistor est déterminante. Cette précision est nécessaire, eu égard au fait que les opérations suivantes à haute température ont tendance à rendre plus profond le profil 8 de la région de base à l'intérieur de la région 1
de collecteur de la plaquette.
8ème phase.- Les phases suivantes n'entrent que marginalement dans le cadre de l'invention, mais elles seront indiquées pour
que la description soit complète.
On procède à la formation de la région 2 de faible résis-
tivité en diffusant, dans la surface entière du " verso e, de la plaquette, après enlèvement de l'oxyde qui la recouvre, le même dopant de type N, par exemple du phosphore, déjà présent dans tout le substrat 1 de silicium. Ainsi reste définie la région de collecteur du transistor, avec les caractéristiques
électriques voulues.
9ème phase.- On procède à la formation simultanée de la région d'émetteur 13 du transistor et de la région 12 dénommée "channel stopper" (bloqueur de canal), dont la fonction est connue de l'homme de l'art, par la diffusion d'un dopant N, par exemple de phosphore, à partir du "front" de la plaquette, à l'intérieur des régions 3 et 1 respectivement, sur-la profondeur voulue. 10ème phase.- On termine par la formation des métallisations
14, 15, 16, indiquées par des hachures sur la fig. 1, respecti-
vement nécessaires pour les contacts des électrodes d'émetteur
E, de base B et de collecteur C du transistor.
Etant donné qu'il n'a été décrit et représenté qu'une seule forme d'exécution de la présente invention, il est évident
qu'il peut y être apporté de nombreuses variantes et modifica-
tions, sans que l'on s'écarte pour autant du cadre de l'inven-
tion. Par exemple, pour se référer toujours à la fig. 1, la région de base 3, 4, 5, 6, 7 de type P, qui constitue, avec la
région de collecteur 1 de type N opposé au précédent, la jonc-
tion planaire P-N 8 à très haute tension, peut être formée d'un nombre variable de zones implantées additionnelles, avec un minimum d'une au moins (dans ce dernier cas, la jonction 8 représentée sur la fig. 1 est modifiée pour se terminer suivant
le trait courbe 4' sous la surface 9 recouverte d'oxyde 10).
Un tel nombre de zones implantées additionnelles > 1 dans la région de base du transistor dépend avant tout de la tension maximale que la jonction P-N doit supporter sans rupture: plus le nombre de zones implantées additionnelles est élevé, plus s'élève la tension que la jonction peut supporter. Par exemple,
la jonction représentée sur la fig. 1 avec quatre zones implan-
tées additionnelles supporte plus de 3700 V. Il est évident par ailleurs que le procédé décrit pour
la fabrication d'un transistor NPE s'applique, avec les modi-
fications nécessaires, connues de l'homme de l'art, à la fabri-
cation d'un transistor PNP, dans lequel la jonction à très haute tension de rupture est obtenue à partir d'un substrat de type P dans lequel, d'après l'invention, on implante et on diffuse des impuretés de type N.
Il est enfin évident que les formes géométriques hori-
zontales de la jonction P-N peuvent avoir n'importe quelle
forme, comme tel est le cas des structures interdigitées cons-
tituant les régions de base et d'émetteur d'un transistor.
L'invention ne s'applique pas seulement aux dispositifs simples ou discrets, tels que diodes, transistors bipolaires, transistors MOS, mais à tout dispositif à semiconducteur dans lequel il est nécessaire de réaliser au moins une jonction P-N à très haute tension. Par exemple, la fig. 2 est une vue en coupe, non à l'échelle, d'une partie d'une plaquette de silicium comprenant un dispositif monolithique constitué, sur la même plaquette, par un transistor bipolaire de puissance représenté dans la partie à gauche de la figure et par un circuit intégré dont un seul transistor est représenté dans la partie droite de
la figure, ces deux dispositifs étant interconnectés électri-
quement par des pistes métallisées appliquées sur la couche
d'oxyde 27. On voit deux jonctions P-N réalisées suivant l'in-
vention: la première 25 qui représente la jonction collecteur-
base du transistor de puissance et la seconde 22 qui représente la jonction de la poche d'isolation (isolation region) 23 qui
entoure le circuit intégré.
Dans la structure du dispositif représenté sur la fig. 2, la jonction 22 à haute tension est destinée à rendre ladite poche d'isolement 23 capable de supporter la même tension appliquée sur la jonction collecteur-base à haute tension 25 du transistor de puissance. On notera que cette jonction 22 est présente seulement du c8té de la région 21 à haute tension, constituant la région de collecteur du transistor de puissance du dispositif monolithique, et non du côté de la région 24 à basse tension, constituant la région de collecteur du circuit intégré. Après avoir diffusé et, par conséquent, obtenu la couche horizontale 23 d!isolement, avoir réalisé les couches enterrées (buried layers) dans le circuit intégré et avoir procédé à une croissance épitaxiale de silicium monocristallin
dopé N sur la surface entière du substrat 21, on effectue l'im-
plantation ionique, puis la diffusion des dopants de type P, de manière à former simultanément les deux jonctions P-N 22 et à très haute tension, suivant les phases déjà décrites du procédé de l'invention. INais à la différence du transistor de la fig. 1, dans lequel la jonction 8 est réalisée avec quatre zones additionnelles, dans le dispositif de la fig. 2 les jonctions 22 et 25 présentent l'une et l'autre deux zones additionnelles capables de supporter une tension de 1000 V au moins.
Pour conclure, l'invention s'applique également aux dispo-
sitifs bipolaires et unipolaires de type latéral, c'est-à-dire à ceux dans lesquels le flux des porteurs de charge électrique s'effectue en direction horizontale. Par exemple, un transistor MOS latéral à haute tension sera réalisé de- telle manière que sa région de drain présente une concentration d'impureté décroissante du centre à la périphérie, suivant un profil en
gradins.
Claims (14)
1. Procédé pour la fabrication d'un dispositif à semiconduc-
teur comprenant un substrat de matière semiconductrice mono-
cristalline ayant une surface partiellement recouverte d'une couche de matière isolante (10), une première région (1) d'un
premier type de conductivité formée dans le substrat et confi-
nant, au moins en partie, à ladite surface et une seconde région
(3) d'un second type de conductivité opposé au premier, immer-
gée dans la première région (1) de manière à former avec celle-
ci une jonction planaire, caractérisé par le fait que ladite seconde région est formée par des opérations successives de
dopage, au moyen d'impuretés du même type en quantités pré-
établies, de zones de la première région (1) comprenant chaque fois les zones dopées par l'opération précédente, et par un traitement à haute température pour la diffusion simultanée desdites impuretés dans le substrat, les paramètres du mode opératoire étant choisis de telle manière que la concentration
d'impuretés dans la seconde région (3, 4, 5, 6, 7) soit décrois-
sante du centre vers la périphérie suivant un profil en gradins.
2. Procédé selon la revendication 1, caractérisé en ce que le nombre des opérations successives de dopage, la quantité d'impuretés et l'étendue horizontale de chaque zone de ladite seconde région constituant avec la première région ladite jonction planaire, sont optimisés de manière à rendre minimes les intensités mioyennes du champ électrique superficiel pour
une tension de rupture prédéfinie de la jonction.
3. Procédé selon la revendication 1 ou 2, caractérisé en ce que parmi les deux régions contiguës ayant des conductivités
de types opposés et constituant la jonction planaire, la pre-
mière région (1) est formée avec une concentration d'impuretés
inférieure à la concentration minimale de la seconde région (3).
Z2569495
4. Procédé selon l'une quelconque des revendications 1 à 3,
caractérisé en ce que les opérations successives de dopage pour
la formation de la seconde région (3, 4, 5, 6, 7) sont effec-
tuées par implantation ionique.
5. Procédé selon la revendication 4, caractérisé en ce que la première région (1) du dispositif est constituée de silicium
monocristallin et en ce que l'impureté implantée pour la for-
mation de la seconde région comprend des atomes de bore et chaque zone implantée de la seconde région a une largeur d'au
moins 10/um.
6. Procédé selon la revendication 5, caractérisé en ce que, dans le cas o l'on procède à la formation de la seconde région
avec trois zones implantées adjacentes, la première zone cen-
trale reçoit une dose cumulée d'implantation comprise entre 1.1014 et 1. 1015, la seconde zone ou zone intermédiaire une
dose comprise entre 2.1012 et 2.1013 et la troisième zone péri-
phérique une dose comprise entre 1.1012 et 1.1013 atomes/cm2.
7. Procédé selon la revendication 5, caractérisé en ce que, dans le cas o l'on procède à la formation de la seconde région
avec quatre zones implantées adjacentes, la première zone cen-
trale reçoit une dose cumulée d'implantation comprise entre 1.1014 et 1. 1015 la seconde une dose comprise entre 3.1012 et 3.1013, la troisième une dose comprise entre 2.1012 et 2.1013, et la quatrième zone périphérique une dose comprise entre
1.1012 et 1.1013 atomes/cm2.
8. Procédé selon la revendication 5, caractérisé en ce que, dans le cas o l'on procède à la formation de la seconde région
avec cinq zones implantées adjacentes, la première zone cen-
trale reçoit une dose cumulée d'implantation comprise entre 1.1014 et 1. 1015, la seconde une dose comprise entre 4.1012 et 4.1013 la troisième une dose comprise entre 3.1012 et 3.1013 la quatrième une dose comprise entre 2.1012 et 2.1013 et la cinquième zone périphérique une dose comprise entre 1.1012 et
1.1013 atomes/cm2.
9. Procédé selon la revendication 5, caractérisé en ce que, dans le cas o l'on procède à la formation de la seconde région avec six zones implantées adjacentes, la première zone centrale reçoit une dose cumulée d'implantation comprise entre 1.1014 et 1.1015, la seconde une dose comprise entre 5.1012 et 5.1013 la troisième une dose comprise entre 4. 1012 et 4.1013, la
quatrième une dose comprise entre 3.1012 et 3.1013, la cinquiè-
me une dose comprise entre 2.1012 et 2.1013 et la sixième zone périphérique une dose comprise entre 1.1012 et 1.1013 atomes/cm2. 10. Procédé selon la revendication 5, caractérisé en ce que, dans le cas o l'on procède à la formation de la seconde région avec sept zones implantées adjacentes, la première zone centrale reçoit une dose cumulée d'implantation comprise entre 1.1014 et
1213
1.1015, la seconde une dose comprise entre 6.1012 et 6.1013, la troisième une dose comprise entre 5.1012 et 5.1013, la
quatrième une dose comprise entre 4.101-2 et 4.1013, la cinquiè-
me une dose comprise entre 3.1012 et 3.1013, la sixième une dose comprise entre 2.1012 et 2.1013 et la septième zone périphérique
une dose comprise entre 1.10o12 et 1.10o13 atomes/cm2.
11. Procédé selon la revendication 5, caractérisé en ce que, dans le cas o l'on procède à la formation de la seconde région avec huit zones implantées adjacentes, la première zone centrale reçoit une dose cumulée d'implantation comprise entre 1.1014 et 1.1015, la seconde une dose comprise entre 7.1012 et 7.1013, la troisième une dose comprise entre 6. 1012 et 6.1013, la quatrième une dose comprise entre 5.1012 et 5.1013 la cinquième une dose comprise entre 4.1012 et 4.1013, la sixième une dose comprise entre 3.1012 et 3.1013, la septième une dose comprise entre 2. 1012 et 2.1013 et la huitième une dose comprise entre 1.1012
et 1.1013 atomes/cm2.
12. Procédé selon la revendication 5, caractérisé en ce que, dans le cas ou l'on procède à la formation de la seconde région
avec neuf zones implantées adjacentes, la première région cen-
trale reçoit une dose cumulée d'implantation comprise entre 1.1014 et 1. 1015, la seconde une dose comprise entre 8.1012 et 8.1013, la troisième une dose comprise entre 7.1012 et 7.1013,
la quatrième une dose comprise entre 6.1012 et 6.1013, la cin-
quième une dose comprise entre 5.1012 et 5.1013, la sixième une
dose comprise entre 4.1012 et 4.1013, la septième une dose com-
prise entre 3.1012 et 3.1013, la huitième une dose comprise entre 2.1012 et 2.1013 et la neuvième zone périphérique une dose comprise entre 1.1012 et 1.1013 atomes/cm2
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8406616A IT1214805B (it) | 1984-08-21 | 1984-08-21 | Spositivi a semiconduttore con giunprocesso per la fabbricazione di dizioni planari a concentrazione di carica variabile e ad altissima tensione di breakdown |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2569495A1 true FR2569495A1 (fr) | 1986-02-28 |
Family
ID=11121466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8512091A Withdrawn FR2569495A1 (fr) | 1984-08-21 | 1985-08-07 | Procede pour la fabrication de dispositifs a semi-conducteur comportant des jonctions planaires a concentration de charge variable et a tres haute tension de rupture |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4667393A (fr) |
| JP (1) | JPH0793312B2 (fr) |
| FR (1) | FR2569495A1 (fr) |
| GB (1) | GB2163597A (fr) |
| IT (1) | IT1214805B (fr) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0262356B1 (fr) * | 1986-09-30 | 1993-03-31 | Siemens Aktiengesellschaft | Méthode de fabrication d'une jonction P-N à haute tenue en tension |
| IT1215024B (it) * | 1986-10-01 | 1990-01-31 | Sgs Microelettronica Spa | Processo per la formazione di un dispositivo monolitico a semiconduttore di alta tensione |
| IT1221587B (it) * | 1987-09-07 | 1990-07-12 | S G S Microelettronics Spa | Procedimento di fabbricazione di un dispositivo integrato monolitico a semiconduttore avente strati epitas siali a bassa concentrazione di impurita' |
| IT1217323B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Struttura integrata di transistor bipolare di potenza di alta tensione e di transistor mos di potenza di bassa tensione nella configurazione"emitter switching"e relativo processo di fabbricazione |
| USRE35642E (en) * | 1987-12-22 | 1997-10-28 | Sgs-Thomson Microelectronics, S.R.L. | Integrated high-voltage bipolar power transistor and low voltage MOS power transistor structure in the emitter switching configuration and relative manufacturing process |
| US5011784A (en) * | 1988-01-21 | 1991-04-30 | Exar Corporation | Method of making a complementary BiCMOS process with isolated vertical PNP transistors |
| US4999684A (en) * | 1988-05-06 | 1991-03-12 | General Electric Company | Symmetrical blocking high voltage breakdown semiconducotr device |
| US4927772A (en) * | 1989-05-30 | 1990-05-22 | General Electric Company | Method of making high breakdown voltage semiconductor device |
| US5246871A (en) * | 1989-06-16 | 1993-09-21 | Sgs-Thomson Microelectronics S.R.L. | Method of manufacturing a semiconductor device comprising a control circuit and a power stage with a vertical current flow, integrated in monolithic form on a single chip |
| EP0609351A4 (fr) * | 1991-10-23 | 1995-01-04 | Microunity Systems Eng | Transistor bipolaire presentant des caracteristiques ameliorees de gain en courant et de claquage. |
| EP0632502B1 (fr) * | 1993-06-28 | 1999-03-17 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Transistor bipolaire de puissance ayant une tension de claquage de collecteur élevée et procédé pour sa fabrication |
| DE69331052T2 (de) * | 1993-07-01 | 2002-06-06 | Cons Ric Microelettronica | Integrierte Randstruktur für Hochspannung-Halbleiteranordnungen und dazugehöriger Herstellungsprozess |
| US5448104A (en) * | 1993-07-17 | 1995-09-05 | Analog Devices, Inc. | Bipolar transistor with base charge controlled by back gate bias |
| US5426325A (en) * | 1993-08-04 | 1995-06-20 | Siliconix Incorporated | Metal crossover in high voltage IC with graduated doping control |
| US5633180A (en) * | 1995-06-01 | 1997-05-27 | Harris Corporation | Method of forming P-type islands over P-type buried layer |
| US5869371A (en) * | 1995-06-07 | 1999-02-09 | Stmicroelectronics, Inc. | Structure and process for reducing the on-resistance of mos-gated power devices |
| EP0757382B1 (fr) | 1995-07-31 | 2005-09-28 | STMicroelectronics S.r.l. | Dispositif monolitique semi-conducteur haute-tension avec une structure de bord intégrée et méthode de fabrication |
| US5967795A (en) * | 1995-08-30 | 1999-10-19 | Asea Brown Boveri Ab | SiC semiconductor device comprising a pn junction with a voltage absorbing edge |
| US6002159A (en) * | 1996-07-16 | 1999-12-14 | Abb Research Ltd. | SiC semiconductor device comprising a pn junction with a voltage absorbing edge |
| SE9700156D0 (sv) * | 1997-01-21 | 1997-01-21 | Abb Research Ltd | Junction termination for Si C Schottky diode |
| KR100248115B1 (ko) * | 1997-05-20 | 2000-03-15 | 김덕중 | 필드 플레이트를 채용한 전력용 반도체소자 및 그 제조방법 |
| US5930660A (en) * | 1997-10-17 | 1999-07-27 | General Semiconductor, Inc. | Method for fabricating diode with improved reverse energy characteristics |
| DE19816448C1 (de) | 1998-04-14 | 1999-09-30 | Siemens Ag | Universal-Halbleiterscheibe für Hochspannungs-Halbleiterbauelemente, ihr Herstellungsverfahren und ihre Verwendung |
| EP1011146B1 (fr) | 1998-12-09 | 2006-03-08 | STMicroelectronics S.r.l. | Méthode de fabrication d'un dispositif semi-conducteur à haute tension |
| JP2000252456A (ja) * | 1999-03-02 | 2000-09-14 | Hitachi Ltd | 半導体装置並びにそれを用いた電力変換器 |
| US6215168B1 (en) | 1999-07-21 | 2001-04-10 | Intersil Corporation | Doubly graded junction termination extension for edge passivation of semiconductor devices |
| KR100485297B1 (ko) | 2001-02-21 | 2005-04-27 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US7033950B2 (en) * | 2001-12-19 | 2006-04-25 | Auburn University | Graded junction termination extensions for electronic devices |
| EP1635397A1 (fr) * | 2004-09-14 | 2006-03-15 | STMicroelectronics S.r.l. | Dispositif de puissance intégré comprenant une terminaison de bord d'effectivité améliorée |
| DE102005004355B4 (de) * | 2005-01-31 | 2008-12-18 | Infineon Technologies Ag | Halbleitereinrichtung und Verfahren zu deren Herstellung |
| US7541660B2 (en) * | 2006-04-20 | 2009-06-02 | Infineon Technologies Austria Ag | Power semiconductor device |
| US8106487B2 (en) | 2008-12-23 | 2012-01-31 | Pratt & Whitney Rocketdyne, Inc. | Semiconductor device having an inorganic coating layer applied over a junction termination extension |
| JP5583846B2 (ja) | 2011-04-05 | 2014-09-03 | 三菱電機株式会社 | 半導体装置 |
| US20220157951A1 (en) * | 2020-11-17 | 2022-05-19 | Hamza Yilmaz | High voltage edge termination structure for power semicondcutor devices and manufacturing method thereof |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1463247A (fr) * | 1964-12-28 | 1966-06-03 | Gen Electric | Perfectionnements aux dispositifs semiconducteurs |
| US3997367A (en) * | 1975-11-20 | 1976-12-14 | Bell Telephone Laboratories, Incorporated | Method for making transistors |
| US4198250A (en) * | 1979-02-05 | 1980-04-15 | Intel Corporation | Shadow masking process for forming source and drain regions for field-effect transistors and like regions |
| US4356623A (en) * | 1980-09-15 | 1982-11-02 | Texas Instruments Incorporated | Fabrication of submicron semiconductor devices |
| EP0095658A2 (fr) * | 1982-05-27 | 1983-12-07 | Deutsche ITT Industries GmbH | Dispositif semi-conducteur planaire et son procédé de fabrication |
| GB2134705A (en) * | 1983-01-28 | 1984-08-15 | Philips Electronic Associated | Semiconductor devices |
| EP0232510A2 (fr) * | 1985-12-11 | 1987-08-19 | SGS MICROELETTRONICA S.p.A. | Dispositif semi-conducteur à jonction plane à bords autopassivants |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3551760A (en) * | 1966-03-28 | 1970-12-29 | Hitachi Ltd | Semiconductor device with an inversion preventing layer formed in a diffused region |
| DE1764908B2 (de) * | 1968-08-31 | 1972-03-30 | Telefunken Patentverwertungsgesellschaft Mbh, 7900 Ulm | Verfahren zur herstellung einer halbleiteranordnung |
| US3697829A (en) * | 1968-12-30 | 1972-10-10 | Gen Electric | Semiconductor devices with improved voltage breakdown characteristics |
| CA932072A (en) * | 1970-12-23 | 1973-08-14 | J. Kannam Peter | High frequency planar transistor employing highly resistive guard ring |
| IN144488B (fr) * | 1974-02-11 | 1978-05-06 | Rca Corp | |
| US4099998A (en) * | 1975-11-03 | 1978-07-11 | General Electric Company | Method of making zener diodes with selectively variable breakdown voltages |
| DE2619663C3 (de) * | 1976-05-04 | 1982-07-22 | Siemens AG, 1000 Berlin und 8000 München | Feldeffekttransistor, Verfahren zu seinem Betrieb und Verwendung als schneller Schalter sowie in einer integrierten Schaltung |
| JPS5368581A (en) * | 1976-12-01 | 1978-06-19 | Hitachi Ltd | Semiconductor device |
| DE2706623A1 (de) * | 1977-02-16 | 1978-08-17 | Siemens Ag | Mis-fet fuer hohe source-drain-spannungen |
| JPS53118982A (en) * | 1977-03-28 | 1978-10-17 | Seiko Instr & Electronics Ltd | Electrostatic induction transistor logic element |
| US4393575A (en) * | 1979-03-09 | 1983-07-19 | National Semiconductor Corporation | Process for manufacturing a JFET with an ion implanted stabilization layer |
| US4443931A (en) * | 1982-06-28 | 1984-04-24 | General Electric Company | Method of fabricating a semiconductor device with a base region having a deep portion |
| US4473941A (en) * | 1982-12-22 | 1984-10-02 | Ncr Corporation | Method of fabricating zener diodes |
| US4551909A (en) * | 1984-03-29 | 1985-11-12 | Gte Laboratories Incorporated | Method of fabricating junction field effect transistors |
-
1984
- 1984-08-21 IT IT8406616A patent/IT1214805B/it active
-
1985
- 1985-07-25 GB GB08518801A patent/GB2163597A/en not_active Withdrawn
- 1985-08-07 FR FR8512091A patent/FR2569495A1/fr not_active Withdrawn
- 1985-08-21 JP JP60181920A patent/JPH0793312B2/ja not_active Expired - Fee Related
- 1985-08-21 US US06/768,028 patent/US4667393A/en not_active Expired - Lifetime
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1463247A (fr) * | 1964-12-28 | 1966-06-03 | Gen Electric | Perfectionnements aux dispositifs semiconducteurs |
| US3997367A (en) * | 1975-11-20 | 1976-12-14 | Bell Telephone Laboratories, Incorporated | Method for making transistors |
| US4198250A (en) * | 1979-02-05 | 1980-04-15 | Intel Corporation | Shadow masking process for forming source and drain regions for field-effect transistors and like regions |
| US4356623A (en) * | 1980-09-15 | 1982-11-02 | Texas Instruments Incorporated | Fabrication of submicron semiconductor devices |
| US4356623B1 (fr) * | 1980-09-15 | 1989-07-25 | ||
| EP0095658A2 (fr) * | 1982-05-27 | 1983-12-07 | Deutsche ITT Industries GmbH | Dispositif semi-conducteur planaire et son procédé de fabrication |
| GB2134705A (en) * | 1983-01-28 | 1984-08-15 | Philips Electronic Associated | Semiconductor devices |
| EP0232510A2 (fr) * | 1985-12-11 | 1987-08-19 | SGS MICROELETTRONICA S.p.A. | Dispositif semi-conducteur à jonction plane à bords autopassivants |
Non-Patent Citations (2)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN, vol. 22, no. 11, avril 1980, pages 5146-5147, New York, US; E. BASSOUS et al.: "Self-aligned polysilicon gate MOSFETS with tailored source and drain profiles" * |
| INTERNATIONAL ELECTRON DEVICES MEETING, Washington, 6-8 décembre 1976, pages 202-204, IEEE, New York, US; T.N. TSAI et al.: "Low noise microwave bipolar transistors fabricated by electron and photon lithography" * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB8518801D0 (en) | 1985-08-29 |
| US4667393A (en) | 1987-05-26 |
| IT8406616A0 (it) | 1984-08-21 |
| IT1214805B (it) | 1990-01-18 |
| JPH0793312B2 (ja) | 1995-10-09 |
| JPS6159868A (ja) | 1986-03-27 |
| GB2163597A (en) | 1986-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2569495A1 (fr) | Procede pour la fabrication de dispositifs a semi-conducteur comportant des jonctions planaires a concentration de charge variable et a tres haute tension de rupture | |
| FR2488733A1 (fr) | Procede de fabrication de transistor mos a effet de champ, de forte puissance, a haute densite de porteur repartie lateralement au-dessous de l'oxyde de gachette | |
| FR2744836A1 (fr) | Substrat epitaxial a concentration progressive pour dispositif a semi-conducteurs a diffusion par resurf | |
| FR2662025A1 (fr) | Dispositif a transistor de puissance ayant une region a concentration accrue ultra-profonde. | |
| FR2530867A1 (fr) | Dispositifs mos a barriere de schottky et leur procede de fabrication | |
| CH493094A (fr) | Dispositif semiconducteurs multicanaux à effet de champ | |
| US20080099870A1 (en) | Method of manufacturing a photodiode array with through-wafer vias | |
| EP0057126A2 (fr) | Procédé de fabrication d'une structure de transistors | |
| FR2575330A1 (fr) | Procede pour la formation d'une couche enterree et d'une region de collecteur dans un dispositif monolithique a semi-conducteur | |
| FR2950735A1 (fr) | Dispositif semi conducteur a substrat soi et son procédé de fabrication | |
| EP0581625B1 (fr) | Composant életronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant | |
| EP0843350B1 (fr) | Transistor bipolaire à émetteur inhomogène dans un circuit intégré BICMOS | |
| US5641691A (en) | Method for fabricating complementary vertical bipolar junction transistors in silicon-on-sapphire | |
| FR2756664A1 (fr) | Procede de fabrication d'un dispositif a porte mos a canal p avec implantation de base au travers de la fenetre de contact, et dispositif ainsi fabrique | |
| FR2819342A1 (fr) | Transistor bipolaire a heterojonction, a auto-alignement, et son procede de realisation | |
| EP0624943B1 (fr) | Composant limiteur de courant série | |
| JPH05235014A (ja) | 半導体装置 | |
| US7491632B2 (en) | Buried subcollector for high frequency passive semiconductor devices | |
| WO2000038243A1 (fr) | Structure peripherique pour dispositif monolithique de puissance | |
| EP1517377A1 (fr) | Transistor bipolaire | |
| FR2858877A1 (fr) | Transistor bipolaire a heterojonction | |
| FR2556882A1 (fr) | Composant semiconducteur rapide, notamment diode pin haute tension | |
| US6806159B2 (en) | Method for manufacturing a semiconductor device with sinker contact region | |
| EP0109331B1 (fr) | Thyristor asymétrique à forte tenue en tension inverse | |
| EP0015835B1 (fr) | Dispositif semiconducteur de commutation à fréquence élevée et procédé pour sa fabrication |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| CD | Change of name or company name | ||
| RE | Withdrawal of published application |