FR2497428A1 - High voltage IIL logic gate - has NPN transistor base to injection input, collector to output and emitter region at least as large as that of inverter transistor - Google Patents

Abstract

The logic gate has an injection PNP transistor (T1) and an inverting NPN transistor. The collector and base of the PNP transistor (T1) are connected to the base and emitter of the NPN transistor (T2) respectively. The injected current is fed into the emitter of the PNP transistor (T1) and a logic signal is input into the base of the NPN transistor (T2). In this operator, another NPN transistor (T3) is added, and its base is connected to the injecting input. The emitter is connected to one collector of the original NPN transistor (T2) and its collector forms the output of the operator. The emitter surface of this additional NPN transistor (T3) is at least as large as the emitter surface of the original NPN transistor (T2).

Description

OPERATEUR LOGIQUE BIPOLAIRE A INJECTION
CAPABLE D'ALIbENTER EN COURANT UNE CHARGE
SOUS LNE TENSION ELEVEE
La présente invention concerne les circuits logiques bipolaires à injection, plus généralement connus sous le nom de circuits I 1.. INJECTION BIPOLAR LOGIC OPERATOR
CAPABLE OF SUPPLYING A LOAD
UNDER HIGH VOLTAGE
The present invention relates to bipolar logic injection circuits, more generally known as I 1 circuits.

L'opérateur fondamental en général utilisé dans ces circuits comprend un transistor PNP d'injection dont le collecteur et la base sont respectivement reliés a la base et à l'émetteur d'un transistor NPN inverseur; une entrée d'injection de courant est prévue sur l'émetteur du transistor PNP et une entrée de signal logique sur la base du transistor NPN; le ou les collecteurs du transistor NPN constituent la ou les sorties de l'opérateur. Un tel opérateur présente l'intéret de consommer une puissance extrêmement faible tout en ayant une grande rapidité de fonctionnement. D'autre part, il occupe une très petite surface et peut être fabriqué avec une très forte densité d'intégration sur une plaquette de silicium. The fundamental operator in general used in these circuits comprises a PNP injection transistor whose collector and base are respectively connected to the base and to the emitter of an NPN inverter transistor; a current injection input is provided on the emitter of the PNP transistor and a logic signal input on the base of the NPN transistor; the collector (s) of the NPN transistor constitute the operator output (s). Such an operator has the advantage of consuming an extremely low power while having a high speed of operation. On the other hand, it occupies a very small area and can be manufactured with a very high integration density on a silicon wafer.

Un inconvénient de cet opérateur est son faible courant de sortie lorsque le transistor NPN est rendu conducteur. De plus, lorsque ce transistor est bloqué, il ne supporte qu'une faible tension de quelques volts entre son collecteur et son émetteur, une tension supérieure risquant de produire un claquage de la jonction collecteur-base lorsque la base est reliée au même potentiel que l'émetteur. Ces deux contraintes font qu'il est difficile de connecter directement une charge en sortie de l'opérateur I2L. On est amené en particulier à interposer des étages d'adaptation et d'amplification, qui ont l'inconvénient de nécessiter plusieurs composants supplémentaires pour chaque sortie de l'opérateur logique (dont le transistor NPN comporte le plus souvent plusieurs collecteurs de sortie).Ces composants sont encombrants et réduisent considérablement la densité d'intégration du circuit intégré. A disadvantage of this operator is its low output current when the NPN transistor is made conductive. In addition, when this transistor is blocked, it only supports a low voltage of a few volts between its collector and its emitter, a higher voltage likely to produce a breakdown of the collector-base junction when the base is connected to the same potential as the transmitter. These two constraints make it difficult to directly connect a load at the output of the I2L operator. In particular, it is necessary to interpose adaptation and amplification stages, which have the drawback of requiring several additional components for each output of the logic operator (whose NPN transistor most often comprises several output collectors). These components are bulky and considerably reduce the integration density of the integrated circuit.

La présente invention s'intéresse particulièrement au cas où on desire que l'opérateur logique commande une charge devant être alimentée par une forte tension (plusieurs dizaines de volts éventuellement) même avec un courant faible. C'est le cas par exemple pour réaliser la commande d'un dispositif d'affichage à cristaux liquides où une tension d'environ 40 volts est nécessaire. The present invention is particularly interested in the case where it is desired that the logic operator controls a load to be supplied by a high voltage (several tens of volts possibly) even with a low current. This is the case for example for controlling a liquid crystal display device where a voltage of around 40 volts is required.

Il est hors de question d'aappliquer 40 volts aux bornes du transistor NPN de sortie de l'opérateur logique classique lorsque le courant doit entre interrompu dans la charge. En effet. It is out of the question to apply 40 volts across the terminals of the NPN transistor output from the conventional logic operator when the current must be interrupted in the load. Indeed.

transistor NPN de sortie de l'opérateur logique est généralement constitué avec un collecteur fortement dopé, en surface de la plaquette de silicium dans lequel l'opérateur est réalisé. Ce fort dopage du collecteur réduit considérablement la tension de claquage de la jonction collecteur-base qui ne peut alors supporter que quelques volts.NPN transistor for the logic operator output is generally made up of a highly doped collector on the surface of the silicon wafer in which the operator is made. This high doping of the collector considerably reduces the breakdown voltage of the collector-base junction which can then only support a few volts.

L'idée de l'invention est d'utiliser un transistor supplémentaire, qui est un transistor normal dont le collecteur est peu dopé, et qui de plus est monté en base commune, c'est-à-dire avec une tension de base constante, tandis que l'application d'un signal logique a transmettre a la charge se fait par l'émetteur de ce transistor supplementaire, le collecteur constituant la sorti de l'opérateur logique modifié.Contrairement a la technique antérieure connue dans laquelle on a déjà propose d'adjoindre un transistor supplémentaire sous forme d'un étage d'amplification dans lequel le transistor supplémentaire est polarisé par des résistances, des diodes etc, on propose ici une dispositicn extrêmement simple nécessitant un minimum de composants, avec une capacité de tenir en sortie une tension très élevée. The idea of the invention is to use an additional transistor, which is a normal transistor whose collector is little doped, and which moreover is mounted in common base, that is to say with a constant base voltage , while the application of a logic signal to be transmitted to the load is done by the emitter of this additional transistor, the collector constituting the output of the modified logic operator. Contrary to the known prior art in which there is already proposes to add an additional transistor in the form of an amplification stage in which the additional transistor is biased by resistors, diodes, etc., an extremely simple arrangement is proposed here requiring a minimum of components, with a capacity to hold in output a very high voltage.

L'opérateur logique bipolaire a injection selon l'invention comprend donc, outre le transistor PNP d'injection et le transistor NPN d'inversion, le collecteur et la base du premier étant reliés respectivement à la base et à l'émetteur du second, un second transistor NPN dont la base est reliée à l'émetteur du transistor PNP, dont l'émetteur est relit à un collecteur du premier transistor NPN, et dont le collecteur constitue la sortie de l'opérateur, l'entrée de signal etant constituée par la base du premier transistor NPN et l'en- trée d'injection de courant étant prévue sur l'émetteur du transistor PNP de même que dans le cas d'un opérateur logique à injection classique. The bipolar logic injection operator according to the invention therefore comprises, in addition to the injection PNP transistor and the reversing NPN transistor, the collector and the base of the first being connected respectively to the base and to the emitter of the second, a second NPN transistor whose base is connected to the emitter of the PNP transistor, whose emitter is connected to a collector of the first NPN transistor, and whose collector constitutes the operator output, the signal input being constituted by the base of the first NPN transistor and the current injection input being provided on the emitter of the PNP transistor as in the case of a conventional logic operator with injection.

Le second transistor NPN a une surface d'émetteur au moins aussi grande que celle du premier transistor NPN afin que des conditions de polarisation convenables soient appliquées au second transistor NPN quel que soit le signal logique appliqué à l'entrée de l'opérateur. The second NPN transistor has an emitter area at least as large as that of the first NPN transistor so that suitable bias conditions are applied to the second NPN transistor regardless of the logic signal applied to the operator input.

Cette disposition utilise comme on le voit un minimum de composants puisque l'opérateur modifié ne comporte qu'un transistor supplémentaire qui peut être connecté directement à la charge à commander alimentée par une tension élevée. This arrangement uses, as can be seen, a minimum of components since the modified operator only has one additional transistor which can be connected directly to the load to be controlled supplied by a high voltage.

Le Le second transistor NPN est capable de supporter une forte tension base-collecteur à courant émetteur nul et c'est ce qui permet cette alimentation par une tension élevée. On prévoit de préférence pour cela que le second transistor NPN possède un collecteur et une base formés par des régions de silicium peu dopées. The second NPN transistor is able to withstand a high base-collector voltage at zero emitter current and this is what allows this supply by a high voltage. It is preferably provided for this that the second NPN transistor has a collector and a base formed by regions of lightly doped silicon.

Dans le cas général, le premier transistor NPN est un transistor à plusieurs collecteurs et on relie un second transistor
NPN respectif à chaque collecteur du premier transistor NPN; les collecteurs des seconds transistors NPN forment les sorties multiples de l'opérateur, si du moins on a besoin de-plusieurs sorties pour des charges à tension élevée; dans le cas contraire, seules certaines sorties peuvent comporter un transistor NPN supplémentaire.In the general case, the first NPN transistor is a transistor with several collectors and a second transistor is connected
Respective NPN to each collector of the first NPN transistor; the collectors of the second NPN transistors form the multiple outputs of the operator, if at least several outputs are required for high voltage loads; otherwise, only certain outputs may have an additional NPN transistor.

Pour minimiser l'encombrement de l'opérateur ainsi mo difié, tout en respectant les conditions de polarisation nécessaires, on prévoit de préférence que le ou les seconds transistors NPN ont des surfaces d'émetteur identiques à la surface d'émetteur du premier transistor. To minimize the size of the operator thus modified, while respecting the necessary polarization conditions, provision is preferably made for the second NPN transistor (s) to have emitter surfaces identical to the emitter surface of the first transistor.

Il est parfois souhaitable de prévoir de plus une résistance de limitation de courant insérée en série entre l'entrée d'injection de courant. c'est-à-dire l'émetteur du transistor PNP, et la base du second transistor NPN. Cette résistance permet une limitation de la saturation du second transistor NPN. It is sometimes desirable to additionally provide a current limiting resistor inserted in series between the current injection input. that is to say the emitter of the PNP transistor, and the base of the second NPN transistor. This resistance allows a limitation of the saturation of the second NPN transistor.

D'autres caractéristiques et avantages de l'invention apparaitront à la lecture de la description détaillée qui suit et qui est faite en référence au dessin annexé dans lequel
- la figure 1 représente un opérateur logique à injection classique;
- la figure 2 représente l'opérateur logique à injection selon l'invention;
- la figure 3 représente une variante du schéma de la figure 2.Other characteristics and advantages of the invention will appear on reading the detailed description which follows and which is given with reference to the appended drawing in which
- Figure 1 shows a conventional injection logic operator;
- Figure 2 shows the logic injection operator according to the invention;
- Figure 3 shows a variant of the diagram in Figure 2.

On a represente à la figure 1 l'opérateur de base clas- sique à injection : un transistor PNP T1 et un transistor NPN T sont interconnectés. La base du transistor Ti est reliée à l'émetteur du transistor T2; le collecteur du transistor T1 est LE à la base du transistor T2; l'émetteur du transistor T1 sert d'entrée d'injection de courant ídesignee par T); la base du transistor T sert d'entré de signal logique (designee par E), sur laquelle on applique un niveau logique o ou 1 correspondant respectivement soit au blocage du transistor T2, soit à une autorisation de passage d'un courant du collecteur du transistor T1 vers la base du transistor T2; le tran- sistor T2 possède un ou plusieurs collecteurs constituant une ou plusieurs sorties distinctes de l'opérateur. Figure 1 shows the conventional basic injection operator: a PNP transistor T1 and an NPN transistor T are interconnected. The base of transistor Ti is connected to the emitter of transistor T2; the collector of transistor T1 is LE at the base of transistor T2; the emitter of transistor T1 serves as a current injection input (designated by T); the base of transistor T serves as a logic signal input (designated by E), to which a logic level o or 1 is applied corresponding respectively to either the blocking of transistor T2, or to an authorization for passage of a current from the collector of the transistor T1 to the base of transistor T2; the transistor T2 has one or more collectors constituting one or more separate outputs for the operator.

Une tension Vinj est appliquée à l'entrée I d'injection de courant, par exemple par l'intermédiaire d'une tension d'alimentation générale débitant dans une résistance en série avec l'entrée I. A voltage Vinj is applied to the current injection input I, for example via a general supply voltage supplying a resistor in series with the input I.

En réalité, la tension d'alimentation générale et ladite résistance, non représentées, alimentent tout un groupe d'opérateur logiques en parallèle dont les entrées d'injection sont communes. La valeur de la tension Vinj dépend du courant qui est à injecter, lequel dépend de la résistance; cette tension Vinj correspond, comme on peut le voir sur la figure 1, à une tension de jonction émetteur-base,polarisée en direct,du du transistor T1. Cette tension est constante et commune aux transistors PNP d'injection de toute une serie d'opérateurs d'une pastille de semiconducteur.In reality, the general supply voltage and said resistor, not shown, supply a whole group of logic operators in parallel, the injection inputs of which are common. The value of the voltage Vinj depends on the current which is to be injected, which depends on the resistance; this voltage Vinj corresponds, as can be seen in FIG. 1, to an emitter-base junction voltage, forward biased, of the transistor T1. This voltage is constant and common to PNP transistors for injecting a whole series of operators of a semiconductor wafer.

La figure 2 représente la modification apportée par l'invention : un transistor T3, NPN, a son émetteur relié à la sortie du transistor T2, c'est-à-dire à l'un des collecteurs du transistor T2 s'il en a plusieurs (un seul collecteur a été représenté sur la figure 2); la base du transistor T3 est reliée à l'entrée d'injection I, c'est-à-dire à l'émetteur du transistor T1; le collecteur du transistor T3 sert de sortie a l'opérateur logique. Il peut être relié à une charge constituée par exemple par une résistance R qui est alimentée par ailleurs par une tension Vht qui peut être une tension relativement élevée.Si le transistor T2 a plusieurs collecteurs et que lton désire alimenter ainsi plusieurs charges, on prévoira un transistor T3 supplémentaire pour chaque collecteur du transistor T2. FIG. 2 represents the modification made by the invention: a transistor T3, NPN, has its emitter connected to the output of transistor T2, that is to say to one of the collectors of transistor T2 if it has any several (only one collector has been represented in FIG. 2); the base of transistor T3 is connected to the injection input I, that is to say to the emitter of transistor T1; the collector of transistor T3 serves as an output for the logic operator. It can be connected to a load constituted for example by a resistor R which is also supplied by a voltage Vht which can be a relatively high voltage. additional transistor T3 for each collector of transistor T2.

Lorsqu'on applique à l'entrée de signal logique E un niveau logique 0, le transistor T2 est bloqué puisque sa base et son émetteur sont au même potentiel. Son courant collecteur est donc nul et par conséquent le courant d'émetteur du transistor T3 est également nul. Il en résulte qu'aucun courant ne parcourt la charge R, mais la tension élevée Vht ne se retrouve pas pour autant aux bornes du transistor T2 mais plutôt aux bornes du transistor T3; en effet la base du transistor T3 reste polarisée à la faible tension Vinj (d'une valeur égale à une tension de polarisation directe d'une jonction PN), et l'émetteur du transistor T3 n'a pas de raison de monter au-dessus de ce potentiel Vi j lorsque les transistors T3 et T2 sont bloqués. When a logic level 0 is applied to the logic signal input E, the transistor T2 is blocked since its base and its emitter are at the same potential. Its collector current is therefore zero and therefore the emitter current of transistor T3 is also zero. It follows that no current flows through the load R, but the high voltage Vht is not found for all that across the terminals of transistor T2 but rather across the terminals of transistor T3; in fact the base of transistor T3 remains polarized at low voltage Vinj (of a value equal to a direct bias voltage of a PN junction), and the emitter of transistor T3 has no reason to go up above this potential Vi j when the transistors T3 and T2 are blocked.

Il en résulte que la condition pour qu'on puisse appliquer à la charge R une tension élevée Vht est que le transistor T3 supporte cette tension entre son collecteur et sa base lorsque son émetteur est en circuit ouvert. On peut facilément réaliser un transitor NPN dont la tension de claquage collecteur-base, émetteur en circuit ouvert, atteint environ 50 volts, pourvu que la base et le collecteur soient peu dopés. It follows that the condition for applying a high voltage Vht to the load R is that the transistor T3 supports this voltage between its collector and its base when its emitter is in open circuit. It is easy to make an NPN transitor whose collector-base breakdown voltage, open circuit emitter, reaches about 50 volts, provided that the base and the collector are lightly doped.

Il faut ensuite vérifier que lorsqu'un niveau logique l est appliqué à l'entrée de signal logique E, le transistor T3 soit polarisé convenablement pour laisser passer un courant suffisant dans la charge R. En même temps, le transistor T3 doit être pratiquement saturé de manière que la charge R retrouve bien à ses bornes la totalité de la tension Vht sans qu'une fraction de cette tension subsiste aux bornes du transistor T3. It must then be verified that when a logic level l is applied to the logic signal input E, the transistor T3 is suitably biased to allow sufficient current to pass through the load R. At the same time, the transistor T3 must be practically saturated so that the load R finds at its terminals all of the voltage Vht without a fraction of this voltage remaining at the terminals of the transistor T3.

Lorsque l'entrée de signal E reçoit un niveau logique ), la jonction base-émetteur du transistor NPN'T2 peut être polarisée en direct, et la base du transistor T2 reçoit le courant collecteur du transistor TW qui est saturé. Cette polarisation en direct du transistor T2 permet le passage d'un courant collecteur du transistor T2 et on s'arrange, comme d'ailleurs dans un opérateur logique classique tel que ne;u de la figure 1, pour que le cransistor soit saturé par sa tension base-émetteur lorsque l'entrée de signal logique E reçoit un niveau 1 (cette saturation a lieu si on prévoit une tension et un courant d'infection suffisants à l'entrée I).Les valeurs d'infection déterminent le courant maximum qui peut parcouri le transistor T2 lorsqu'il est ainsi saturé, Soit I cc courant.  When the signal input E receives a logic level), the base-emitter junction of the transistor NPN'T2 can be biased directly, and the base of the transistor T2 receives the collector current of the transistor TW which is saturated. This direct bias of the transistor T2 allows the passage of a collector current of the transistor T2 and it is arranged, as indeed in a conventional logic operator such as ne; u of FIG. 1, so that the cransistor is saturated by its base-emitter voltage when the logic signal input E receives a level 1 (this saturation takes place if there is a sufficient voltage and infection current at input I). The infection values determine the maximum current which can traverse the transistor T2 when it is thus saturated, Let I cc current.

Dans ces conditions, le transistor T2 étant saturé, sa tension collecteur-émetteur est très faible et il apparaît aux ber- nes de la jonction base-emetteur du transistor T3, une tension qui est pratiquement Vinj et qui est suffisante pour polariser en direct cette jonction et donc pour rendre conducteur le transistor T3. Il faut de plus que T3 soit saturé et laisse passer un courant pratiquement égal au courant 10. Ceci nécessite que la tension base-emet- teur du transistor T3 corresponde bien à un état de saturation du transistor T3 pour le courant IO.On obtient ce résultat si on prévoit que le transistor T3 a une transconductance au moins égale a celle du transistor 2, c'est-à-dire en pratique si le transistor T3 a une surface d'émetteur au moins égale à celle du transistor T2. Under these conditions, the transistor T2 being saturated, its collector-emitter voltage is very low and it appears at the banks of the base-emitter junction of the transistor T3, a voltage which is practically Vinj and which is sufficient to directly bias this junction and therefore to make the transistor T3 conductive. It is also necessary that T3 is saturated and lets pass a current practically equal to current 10. This requires that the base-emitter voltage of transistor T3 corresponds well to a saturation state of transistor T3 for current IO. result if it is expected that the transistor T3 has a transconductance at least equal to that of the transistor 2, that is to say in practice if the transistor T3 has an emitter surface at least equal to that of the transistor T2.

Si cette condition n'était pas remplie, on aboutirait a une situation dans laquelle,en état de conduction des transistors
T2 et T3, une tension subsisterait aux bornes du transistor T3 et la charge ne recevrait pas à ses bornes toute la tension Vht
Comme d'autre part il est souhaitable de minimiser les dimensions de l'opérateur logique, on choisira un transistor T3 ayant pratiquement la même surface d'émetteur que le transistor T2.If this condition were not fulfilled, one would end up in a situation in which, in state of conduction of the transistors
T2 and T3, a voltage would remain at the terminals of transistor T3 and the load would not receive at its terminals all the voltage Vht
As, on the other hand, it is desirable to minimize the dimensions of the logic operator, a transistor T3 will be chosen having practically the same emitter surface as the transistor T2.

Il est souhaitable de perfectionner encore le schéma en utilisant la variante représentée à la figure 3. Cette variante consiste à insérer une résistance R' entre la base du transistor T3 et l'entrée d'injection I. It is desirable to further refine the diagram using the variant shown in FIG. 3. This variant consists in inserting a resistor R 'between the base of the transistor T3 and the injection input I.

En effet, la tension d'injection Vinj est fixe, et la tension de saturation du transistor T2 va avoir une vaieur à peu près constante dans l'état de conduction. Il peut se faire que la difference entre ces valeurs, différence qui est justenlent appliquée entre la base et l'émetteur du transistor T3 corresponde à une trop forte tension base-émetteur du transistor T3 et donc à un fort courant base qui est consommé inutilement puisqu'un plus faible courant suffirait ï saturer le transistor T3. In fact, the injection voltage Vinj is fixed, and the saturation voltage of the transistor T2 will have an almost constant value in the conduction state. It may be that the difference between these values, which difference is justenenent applied between the base and the emitter of transistor T3 corresponds to an excessively high base-emitter voltage of transistor T3 and therefore to a strong base current which is consumed unnecessarily since a lower current would suffice to saturate the transistor T3.

La résistance R' évite cet inconvénient en faisant chuter la tension base-émetteur du transistor T3 d'autant plus que le courant base est important. On calculera la résistance R' de manière que le transistor T3 soit en principe juste saturé pour les valeurs probables de Vinj j et de la tension de saturation collecteur-émetteur du transistor T2. S'il y a un risque de sursaturation du transistor
T3, la résistance R' fera chuter en conséquence la tension base-émet- teur du transistor T3 et rétablira une situation normale.The resistor R ′ avoids this drawback by causing the base-emitter voltage of the transistor T3 to drop all the more so when the base current is high. The resistance R ′ will be calculated so that the transistor T3 is in principle just saturated for the probable values of Vinj j and of the collector-emitter saturation voltage of the transistor T2. If there is a risk of oversaturation of the transistor
T3, the resistance R 'will cause the base-emitter voltage of the transistor T3 to drop accordingly and will restore a normal situation.

A titre d'exemple, on peut prévoir une résistance R' d'environ 10 kilohms. By way of example, a resistance R ′ of around 10 kilohms can be provided.

On a ainsi décrit un opérateur logique à injection à trois transistors et éventuellement une résistance, capable de fournir directement une alimentation en courant d'une charge reliée à une tension relativement élevée.  We have thus described an injection logic operator with three transistors and possibly a resistor, capable of directly supplying a current supply of a load connected to a relatively high voltage.

Claims (6)

REVENDICATIONS 1. Opérateur logique bipolaire a injection, comprenant un transistor PNP d'injection (T1) dont le collecteur et la base sont respectivement reliés la base et l'émetteur d'un transistor NPN inverseur (T2), une entrée d'injection de courant étant prévue sur l'émetteur du transistor PNP et une entrée de signal logique sur la base du transistor NPN, caractérisé par le fait qu'il comprend en outre un second transistor NPN (T3) dont la hase est reliée à l'entrée d'injection, dont l'émetteur est relié à un collecteur dkl premier transistor NPN et dont le collecteur constitue la sortie de l'opérateur, le second transistor NPN ayant une surface d'éroettew au moins aussi grande que celle du premier transistor NPN. 1. Bipolar injection logic operator, comprising a PNP injection transistor (T1) whose collector and base are respectively connected to the base and the emitter of an NPN inverter transistor (T2), a current injection input being provided on the emitter of the PNP transistor and a logic signal input on the base of the NPN transistor, characterized in that it further comprises a second NPN transistor (T3) whose base is connected to the input of injection, the emitter of which is connected to a collector dkl first NPN transistor and the collector of which constitutes the output of the operator, the second NPN transistor having a surface area at least as large as that of the first NPN transistor. 2. Opérateur logique selon la revendication 1, caractérisé par le fait que le second transistor NPN peut spporter une forte tension base-collecteur a courant émetteur nul. 2. Logical operator according to claim 1, characterized in that the second NPN transistor can support a high base-collector voltage at zero emitter current. 3. Opérateur logique selon la revendication 2, caractérisé par le fait que le second transistor NPN possède un collecteur et une base formes par des régions de silicium peu dopées. 3. Logical operator according to claim 2, characterized in that the second NPN transistor has a collector and a base formed by regions of lightly doped silicon. 4. Opérateur logique selon l'une des revendications 1 a 3, caractérisé par le fait que le premier transistor NPN est un transistor a plusieurs collecteurs et qu'un second transistor NPN respectif est relié à chaque collecteur du premier, les collecteurs des seconds transistors NPN fermnt les sorties de l'opérateur.  4. Logical operator according to one of claims 1 to 3, characterized in that the first NPN transistor is a transistor with several collectors and that a respective second NPN transistor is connected to each collector of the first, the collectors of the second transistors NPN closes the operator outputs. 5. Opérateur logique selon l'une des revendications 1 a 4, caractérisé par le fait que le ou les seconds transistors NPN ont des surfaces d'émetteur identiques a la surface d'émetteur du premier transistor de manière à présenter la même transconductance. 5. Logical operator according to one of claims 1 to 4, characterized in that the second NPN transistor or transistors have emitter surfaces identical to the emitter surface of the first transistor so as to have the same transconductance. 6. Opérateur logique selon l'une des revendications 1 a 5, caractérisé par le fait qu'une résistance (R') de limitation de courant est inséré en série entre l'entrée d'injection de courant et la base du second transistor Np'.  6. Logical operator according to one of claims 1 to 5, characterized in that a resistor (R ') for current limitation is inserted in series between the current injection input and the base of the second transistor Np '.