FR2482800A1 - Transistor power amplifier overload protector - is integrable on same substrate and consists of input shunting transistor switched by AND=gate connected to output and inverted input - Google Patents
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Abstract
Description
L'invention concerne un dispositif de protection d'un amplificateur de puissance et plus particulièrement un dispositif de protection contre les surintensités. The invention relates to a device for protecting a power amplifier and more particularly to a device for protecting against overcurrents.
Une solution pour protéger un amplificateur consiste à le dimensionner pour résister aux surintensités. Mais cette première solution a pour inconvénient d'augmenter considérablement le coût et la taille des équipements et,en outre, elle est inexploitable si l'on désire obtenir un dispositif de protection intégrable facilement. One solution to protect an amplifier is to size it to withstand overcurrents. However, this first solution has the drawback of considerably increasing the cost and the size of the equipment and, moreover, it cannot be used if it is desired to obtain a protection device that can be easily integrated.
Une autre solution consiste à utiliser des composants discrets tels que fusibles, résistances à coefficient de température positif ou négatif, et qui ne sont pas intégrables. Another solution is to use discrete components such as fuses, resistors with a positive or negative temperature coefficient, which cannot be integrated.
L'invention propose un dispositif de protection facilement intégrable qui assure la protection de l'amplificateur en présence d'une anomalie, avant qu'une détérioration ne se produise, et qui revient à l'état initial dès que l'anomalie disparaît. The invention provides an easily integrated protection device which protects the amplifier in the presence of an anomaly, before deterioration occurs, and which returns to the initial state as soon as the anomaly disappears.
Selon une caractéristique de l'invention, le dispositif de protection d'un amplificateur de puissance, comporte un premier inverseur dont l'entrée est reliée à la sortie du circuit qui fournit le signal à amplifier, et dont la sortie est reliée à la borne d'entrée de l'amplificateur, et un circuit logique de protection qui comprend des moyens de détection d'une anomalie qui sont connectés d'une part à la borne de sortie de l'amplificateur et d'autre part à l'entrée du premier inverseur, et des moyens de blocage de l'amplificateur reliés d'une part à la sortie des précédents moyens et d'autre part à la borne d'entrée de l'amplificateur. According to a characteristic of the invention, the protection device of a power amplifier, comprises a first inverter whose input is connected to the output of the circuit which supplies the signal to be amplified, and whose output is connected to the terminal input of the amplifier, and a logic protection circuit which includes means for detecting an anomaly which are connected on the one hand to the output terminal of the amplifier and on the other hand to the input of the first inverter, and amplifier blocking means connected on the one hand to the output of the previous means and on the other hand to the input terminal of the amplifier.
Selon une autre caractéristique de l'invention, le dispositif de protection concerne la protection d'un transistor type MOS utilisé comme amplificateur ayant un temps de réponse 0, dont la grille, constituant la borne d'entrée, est reliée à la sortie du premier inverseur ayant un temps de réponse 91, dont la source est reliée à la masse, et dont le drain, constituant la sortie est relié via une résistance de charge à la source de tension d'ali mentation, les moyens de détection d'anomalies comprennent un second inverseur, ayant un temps de réponse e2 supérieur à O + 61, dont l'entrée est reliée à l'entrée du premier inverseur, et une porte logique "ET" dont l'une des entrées est reliée à la sortie du second inverseur, et dont l'autre entrée est reliée au drain du transistor amplificateur, et les moyens de blocage comprennent un transistor de type MOS dont la grille est reliée à la sortie de la porte "ET" des moyens de détection d'anomalie, dont la source est reliée à la masse et dont le drain est relié à la grille du transistor amplificateur. According to another characteristic of the invention, the protection device relates to the protection of a MOS type transistor used as an amplifier having a response time 0, the gate of which, constituting the input terminal, is connected to the output of the first inverter having a response time 91, the source of which is connected to ground, and the drain of which, constituting the output is connected via a load resistor to the supply voltage source, the means for detecting anomalies include a second inverter, with a response time e2 greater than O + 61, the input of which is connected to the input of the first inverter, and a logic "AND" gate of which one of the inputs is connected to the output of the second inverter, and the other input of which is connected to the drain of the amplifier transistor, and the blocking means comprise an MOS type transistor whose gate is connected to the output of the "AND" gate of the anomaly detection means, the source is connected to ground and whose the drain is connected to the gate of the amplifier transistor.
Selon une autre caractéristique de l'invention, le dispositif de protection comporte un circuit d'alarme. According to another characteristic of the invention, the protection device comprises an alarm circuit.
Selon une autre caractéristique de l'invention, le dispositif de protection est intégrable et peut être intégré sur le même substrat que le transistor amplificateur. According to another characteristic of the invention, the protection device can be integrated and can be integrated on the same substrate as the amplifier transistor.
D'autres caractéristiques de la présente invention appa raîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, cette description étant faite en relation avec les figures ci-annexées dans lesquelles - la figure 1 représénte, schématiquement, un émetteur classique
comportant un transistor de type MOS comme amplificateur de
puissance pour transmettre des informations sur une ligne à
transformateur d'impulsion ;; - la figure 2 donne les diagrammes des temps relatifs au fonction
nement de émetteur de la figure 1, d'une part en fonction-
nement normal, d'autre part en cas d'anomalies - la figure 3 représente un émetteur identique à celui de la
figure 1, mais équipé d'un dispositif de protection de l'ampli
ficateur de puissance conforme à l'invention - la figure 4 donne les diagrammes des temps relatifs au fonc
tionnement de l'émetteur de la figure 3
La figure I représente, schématiquement, un émetteur classique qui comprend un amplificateur de puissance constitué par un transistor 1 de type MOS dont la grille G constitue la borne d'entrée, dont la source S est reliée à la masse, et dont le drain D constitue la borne de sortie. Other characteristics of the present invention will appear more clearly on reading the following description of an exemplary embodiment, this description being made in relation to the appended figures in which - FIG. 1 schematically represents a transmitter classic
comprising a MOS type transistor as an amplifier
power to transmit information on a line to
pulse transformer; - Figure 2 gives the time diagrams relating to the function
emitter of FIG. 1, on the one hand in function-
otherwise normal, on the other hand in the event of anomalies - Figure 3 represents an emitter identical to that of the
Figure 1, but equipped with an amplifier protection device
power ficator according to the invention - Figure 4 gives the time diagrams relating to the function
Figure 3 transmitter operation
FIG. I represents, diagrammatically, a conventional transmitter which comprises a power amplifier constituted by a MOS type transistor 1 whose gate G constitutes the input terminal, whose source S is connected to ground, and whose drain D constitutes the output terminal.
Dans notre exemple, cet émetteur est destine à émettre sur une ligne à transformateur d'impulsion 2 de rapport n.. In our example, this transmitter is intended to transmit on a line with pulse transformer 2 of ratio n ..
La ligne de transmissicn est reliée aux bornes L et L' de l'enroulement secondaire du transformateur 2, et l'enroulement primaire est relié d'une part à la borne D de sortie du transistor 1 et d'autre part à la source de tension d'alimentation VDD. The transmission line is connected to the terminals L and L 'of the secondary winding of the transformer 2, and the primary winding is connected on the one hand to the output terminal D of the transistor 1 and on the other hand to the source of supply voltage VDD.
Dans notre exemple, les informations numériques F reçues en entrée de l'émetteur, doivent être transmises sur la ligne en code RZ ("retour à zéro"). C'est pourquoi, cet émetteur comporte en entrée une porte logique "ET" 3 dont l'une des entrées reçoit le signal F à amplifier et transmettre, dont l'autre entrée reçoit un signal d'horloge H qui donne le gabarit des impulsions à transmettre et dont la sortie est reliée à la borne d'entrée G de l'amplificateur 1. In our example, the digital information F received at the input of the transmitter must be transmitted on the line in code RZ ("return to zero"). This is why, this transmitter comprises as input a logic gate "AND" 3 of which one of the inputs receives the signal F to be amplified and transmitted, whose other input receives a clock signal H which gives the template of the pulses to be transmitted and the output of which is connected to the input terminal G of amplifier 1.
La figure 2 donne les diagrammes des temps relatifs au fonctionnement de l'émetteur représenté à la figure 1. Figure 2 gives diagrams of the times relating to the operation of the transmitter shown in Figure 1.
La ligne 1 représente le signal d'informations F. Line 1 represents the information signal F.
Les lignes 2 à 5, regroupées par une accolade verticale, sont. Lines 2 to 5, grouped by a vertical brace, are.
relatives au fonctionnement normal N de l'émetteur.relating to normal operation N of the transmitter.
La ligne 2 représente le signal d'horloge H, et la ligne 3 représente le signal C issu de la porte logique "ET" 3, qui fournit les informations F codées en code RZ ("retour à zéro"). Line 2 represents the clock signal H, and line 3 represents the signal C coming from the "AND" logic gate 3, which supplies the information F coded in code RZ ("return to zero").
La ligne 4 représente le signal D issu de l'amplificateur 1. Line 4 represents the signal D from amplifier 1.
Lorsque le signal H est à l'état logique "1" en même temps que le signal F, le signal C, et donc la grille G du transistor, est à- l'état logique "I" ; ce qui entraîne que le transistor 1 est passant et par conséquent le signal D passe au niveau logique "O".When the signal H is in the logic state "1" at the same time as the signal F, the signal C, and therefore the gate G of the transistor, is in the logic state "I"; which results in transistor 1 being on and therefore signal D goes to logic level "O".
Le transistor présente une faible impédance et engendre un courant à travers le primaire du transformateur 2 ; la valeur du courant est donné par le rapport de transformation n du transformateur 2.The transistor has a low impedance and generates a current through the primary of the transformer 2; the value of the current is given by the transformation ratio n of the transformer 2.
En régime impulsionnel, la résistance série de charge vue par R2 l'amplificateur est égale à R1 + nz , R1 étant la résistance de l'enroulement primaire et R2 la résistance de l'enroulement secondaire.In pulse mode, the series load resistance seen by R2 the amplifier is equal to R1 + nz, R1 being the resistance of the primary winding and R2 the resistance of the secondary winding.
Lorsque le signal C revient à l'état "O", la grille G du transistor 1 est, donc, à l'état "0" et le transistor 1 est à nouveau bloqué ; il présente une impédance infinie et coupe le courant primaire, et par conséquent le courant secondaire. Le signal D revient à l'état "1". When the signal C returns to the state "O", the gate G of the transistor 1 is, therefore, in the state "0" and the transistor 1 is again blocked; it presents an infinite impedance and cuts the primary current, and consequently the secondary current. Signal D returns to state "1".
La ligne 5 schématise la valeur du courant I qui circule dans l'enroulement primaire du transformateur 2 et dans le transistor 1, et qui prend la valeur Io quand le signal C est au niveau logique "1". Line 5 shows diagrammatically the value of the current I which flows in the primary winding of the transformer 2 and in the transistor 1, and which takes the value Io when the signal C is at logic level "1".
Les lignes 6 à 9, regroupées par une accolade verticale, sont relatives au fonctionnement CC en cas de court-circuit en ligne, c'est-à-dire sur le secondaire du transformateur. Lines 6 to 9, grouped together by a vertical brace, relate to DC operation in the event of an online short circuit, that is to say on the transformer secondary.
Les lignes 6 et 7 sont identiques respectivement aux lignes 2 et 3. Lines 6 and 7 are identical to lines 2 and 3 respectively.
Puisqu'il y a un court-circuit au secondaire, la résistance secondaire ramenée au primaire est nulle et la résistance de charge de l'amplificateur devient Ri qui est très faible (inférieure à 1 Q). Lorsque le signal C est au niveau "1", le, transistor I doit supporter la tension d'alimentation VDD entre ses bornes drain D et source S. Le signal D représenté à la figure 8 est au niveau logique "1". Un courant important IM, représenté à la ligne 9, traverse le transistor 1, et laforte puissance dissipée dans le transistor 1 le détériore. Since there is a short circuit in the secondary, the secondary resistance reduced to the primary is zero and the load resistance of the amplifier becomes Ri which is very low (less than 1 Q). When the signal C is at level "1", the, transistor I must support the supply voltage VDD between its drain D and source S terminals. The signal D shown in FIG. 8 is at logic level "1". A large current IM, shown on line 9, flows through transistor 1, and the high power dissipated in transistor 1 deteriorates it.
Les lignes 10 à 13, regroupées par une accolade verticale, sont relatives au fonctionnement DC en cas de signal d'horloge bloqué en permanence au niveau "1". Lines 10 to 13, grouped by a vertical brace, relate to DC operation in the event of a clock signal permanently blocked at level "1".
La ligne 10 représente le signal d'horloge H qui passe du niveau "O" au niveau et reste bloqué à "1". Line 10 represents the clock signal H which passes from level "O" to level and remains blocked at "1".
La ligne 11 représente le signal C qui est en permanence au niveau "1", lorsque le signal d'informations F est au niveau "1". Sa grille étant au niveau "1", le transistor 1 de type MOS est passant et un niveau continu apparaît aux bornes du transformateur 2 d'impulsion ; par conséquent, l'amplificateur 1 n'a plus pour résistance, de charge que la tres faible résistance du primaire Ri (inférieur a 1 Q). Line 11 represents the signal C which is permanently at level "1", when the information signal F is at level "1". Its gate being at level "1", the MOS type transistor 1 is on and a continuous level appears across the terminals of the pulse transformer 2; consequently, amplifier 1 no longer has any resistance or load except the very low resistance of primary Ri (less than 1 Q).
Le signal D représenté à la ligne 12 est en permanence à "1" et un fort courant IM représenté à la ligne 13 traverse le transsistor 1, qui dissipe une puissance très importante tant que
le signal C reste au niveau "1", ce qui le détériore et risque de
le détruire.The signal D represented on line 12 is permanently at "1" and a strong current IM represented on line 13 passes through the transistor 1, which dissipates a very large power as long as
signal C remains at level "1", which deteriorates it and risks
destroy it.
La figure 3 représente un exemple de réalisation d'un dispo
sitif de protection, conforme à l'invention,et se rapportant à
l'émetteur que l'on vient de décrire.Figure 3 shows an example of an available
protective sitive, in accordance with the invention, and relating to
the transmitter that has just been described.
Sur les figures 1 et 3, les éléments identiques portent les mêmes références. In Figures 1 and 3, identical elements have the same references.
L'émetteur représenté à la figure 3, comprend un amplifi
cateur de puissance constitué par un transistor 1 de type MOS,
ayant un temps de réponse 6, dont la source S est reliée à la
masse, un transformateur d'impulsion 2 de rapport n dont l'enrou-
lement primaire est relié d'un côté au drain D du transistor 1
et de l'autre côté à la source de tension d'alimentation VDD, et
dont l'enroulement secondaire a ses bornes L et L' connectées
à la ligne de transmission.The transmitter shown in Figure 3, includes an amplifier
power cator constituted by a MOS type transistor 1,
having a response time 6, the source S of which is connected to the
ground, a pulse transformer 2 of ratio n whose winding
elementary is connected on one side to the drain D of transistor 1
and on the other side to the supply voltage source VDD, and
whose secondary winding has its terminals L and L 'connected
to the transmission line.
L'émetteur comprend, également une porte logique "NON ET" 4
dont l'une des entrées reçoit le signal d'informations F, dont
l'autre entrée reçoit le signal d'horloge H et dont la sortie
fournit le signal A.The transmitter also includes a "NAND" logic gate 4
one of whose inputs receives the information signal F, of which
the other input receives the clock signal H and the output of which
provides signal A.
L'émetteur comprend, enfin, un dispositif de protection 5
qui comprend un premier inverseur 6, ayant un temps de réponse 61,
dont l'entrée est reliée à la sortie de la porte "NON ET" 4 et
dont la sortie fournit le signal C à l'entrée G du transistor 1,
un circuit logique de protection 7 et un circuit d'alarme 8.The transmitter finally includes a protection device 5
which includes a first inverter 6, having a response time 61,
whose input is connected to the output of the "NAND" gate 4 and
whose output supplies the signal C to the input G of transistor 1,
a protection logic circuit 7 and an alarm circuit 8.
Le circuit logique de protection 7 comprend des moyens de
détection d'anomalies de fonctionnement constitués par un second
inverseur 9, ayant un temps de réponse 62, dont l'entrée est
reliée à la sortie de la porte "NON ET" 4 de laquelle il reçoit
le signal A, par une porte logique "ET" 10 dont l'une des entres
est reliée au drain D du transistor 1, et dont l'autre entrée
est reliée à la sortie de l'inverseur 9 qui lui fournit un
signal B.The protection logic circuit 7 comprises means for
detection of operating anomalies consisting of a second
inverter 9, having a response time 62, the input of which is
connected to the output of the "NAND" door 4 from which it receives
signal A, by an "AND" logic gate 10, one of the inputs
is connected to the drain D of transistor 1, and the other input of which
is connected to the output of the inverter 9 which provides it with a
signal B.
En outre, le circuit logique de protection 7 comprend des
moyens de blocage de l'amplificateur constitués par un tran sistor 11 de type MOS dont la source S' est reliée à la masse,
dont la grille G' est reliée à la sortie du circuit "ET" 10 qui lui fournit un signal E, et dont le drain D' est relié à la grille
G du transistor amplificateur 1.In addition, the protection logic circuit 7 includes
means for blocking the amplifier constituted by a MOS type transistor 11 of which the source S 'is connected to ground,
whose gate G 'is connected to the output of the "AND" circuit 10 which supplies it with a signal E, and whose drain D' is connected to the gate
G of the amplifier transistor 1.
Le circuit d'alarme 8 est constitué par une bascule 12 de mémorisation d'alarme dont l'entrée est reliée à la sortie du circuit "ET" 10 duquel elle reçoit le signal E, et dont la sortie est reliée à l'entrée de déclenchement d'un dispositif 13 capable de fournir une alarme qui peut être, par exemple, une alarme visuelle, ou un organe de supervision. The alarm circuit 8 consists of a flip-flop 12 for storing the alarm, the input of which is connected to the output of the "AND" circuit 10 from which it receives the signal E, and the output of which is connected to the input of triggering of a device 13 capable of providing an alarm which can be, for example, a visual alarm, or a supervisory member.
Le fonctionnement de l'émetteur muni du dispositif de protection 5 est décrit ci-dessous à l'aide des diagrammes des temps représentés à la figure 4. The operation of the transmitter fitted with the protection device 5 is described below using the time diagrams represented in FIG. 4.
La ligne 1 représente le signal d'informations F. Line 1 represents the information signal F.
La ligne 2 représente le signal d'horloge H et
la ligne 3 représente le signal A, qui est issu de la porte logique "NON ET" 4 et qui est égal à F.H.Line 2 represents the clock signal H and
line 3 represents signal A, which comes from logic gate "NAND" 4 and which is equal to FH
La ligne 4 représente le signal B qui est issu de l'inverseur 9 et qui est l'inverse du signal A. Line 4 represents the signal B which comes from the inverter 9 and which is the inverse of the signal A.
La ligne 5 représente le signal C issu de l'inverseur 6. Line 5 represents the signal C from the inverter 6.
Dans les conditions initiales données à l'instant to le signal d'informations est au niveau logique "1", le signal d'horloge H est au niveau "O" ; par conséquent le signal A est au niveau "1" et les signaux B et C sont au niveau "O". In the initial conditions given at time to the information signal is at logic level "1", the clock signal H is at level "O"; therefore signal A is at level "1" and signals B and C are at level "O".
Le signal C étant au niveau "O", la grille G du transistor amplificateur 1 est au niveau "O" et par conséquent, le transistor
I est bloque, son drain D est à la tension d'alimentation VDD, et le signal D, issu du drain D du transistor 1 et représenté à la ligne 6, est au niveau logique "1".The signal C being at level "O", the gate G of the amplifier transistor 1 is at level "O" and consequently, the transistor
I is blocked, its drain D is at the supply voltage VDD, and the signal D, coming from the drain D of transistor 1 and shown in line 6, is at logic level "1".
I1 n'y a pas de courant I, représenté à la ligne 8, dans l'enroulement primaire du transformateur 2. I1 there is no current I, shown on line 8, in the primary winding of transformer 2.
Le signal B étant au niveau "O", le signal D étant au niveau "1" et le signal E issu de la porte "ET" 10 étant égal à B.D, le signal E est au niveau "O" ; il est représenté à la ligne 7. Par conséquent, le transistor de protection Il est bloqué. The signal B being at level "O", the signal D being at level "1" and the signal E coming from the gate "AND" 10 being equal to B.D, the signal E is at level "O"; it is shown on line 7. Consequently, the protection transistor Il is blocked.
Toujours en fonctionnement normal, à l'instant tl, le signal d'horloge H passe au niveau "1" ; le signal F étant toujours à "1", le signal A passe à "O" et les signaux B et C passent à "1". Still in normal operation, at time tl, the clock signal H goes to level "1"; signal F still being at "1", signal A goes to "O" and signals B and C go to "1".
Le signal C étant au niveau "1", la grille G du transistor i est au niveau "1" et par conséquent, le transistor est passant ; un courant de valeur Io traverse ce transistor 1 et l'enroulement primaire du transformateur 2. The signal C being at level "1", the gate G of transistor i is at level "1" and consequently, the transistor is on; a current of value Io passes through this transistor 1 and the primary winding of the transformer 2.
Puisque aucune anomalie ne s'est produite, la tension au drain D du transistor 1 est faible (par exemple, inférieure à 0,5V pour un courant Io de 20mA), et le signal D est considére comme étant à l'état logique "O". Le signal E, égal à B.D, est encore au niveau "0" et le transistor de protection 11 est toujours bloqué. Since no anomaly has occurred, the voltage at the drain D of transistor 1 is low (for example, less than 0.5V for an Io current of 20mA), and the signal D is considered to be in the logic state " O ". The signal E, equal to B.D, is still at level "0" and the protection transistor 11 is always blocked.
En fonctionnement normal, le transistor de protection 11 est bloqué, et le fonctionnement de l'émetteur doit être identique à celui représenté dans l'accolade N de la figure 2. In normal operation, the protection transistor 11 is blocked, and the operation of the emitter must be identical to that shown in the brace N in FIG. 2.
Pour cela, il faut que le signal E soit au niveau "0", et il faut que, dans le cas représenté à l'instant tl, la validation du circuit de protection par le signal B (signal B à "1") ne se présente pas avant que le signal D ntait atteint son niveau normal "0". C'est pourquoi, il faut que le temps de réponse 62 de l'inverseur 9 duquel est issu le signal B, soit supérieur à la somme des temps de réponse 61 de l'inverseur et 6 du transistor amplificateur 1. For this, it is necessary that the signal E is at level "0", and it is necessary that, in the case represented at time tl, the validation of the protection circuit by the signal B (signal B at "1") does not does not occur before signal D has reached its normal level "0". This is why, the response time 62 of the inverter 9 from which the signal B is derived must be greater than the sum of the response times 61 of the inverter and 6 of the amplifier transistor 1.
Lorsqu'une anomalie se présente, comme par exemple à l'instant t2. Le courant I croît et la tension au drain D du transistor 1 aussi, jusqu'à ce qu'elle atteigne le seuil correspondant à un signal D au niveau logique "1". When an anomaly occurs, such as at time t2. The current I increases and the voltage at the drain D of the transistor 1 also, until it reaches the threshold corresponding to a signal D at logic level "1".
Le signal D étant passé au niveau "1", et le signal B étant déjà au niveau "1", le signal E égal à B.D passe à "1", et la grille G' du transistor de protection Il passe au niveau logique sw1 "
Par conséquent, le transistor il est rendu passant, son drain D' passe à la masse, et le signal C passe au niveau logique "0". The signal D having passed to level "1", and the signal B already being at level "1", the signal E equal to BD goes to "1", and the gate G 'of the protection transistor It goes to logic level sw1 "
Consequently, the transistor is turned on, its drain D 'goes to ground, and the signal C goes to logic level "0".
Le drain D' du transistor il étant relie à la grille G du transistor 1, le transistor 1 est bloqué, ce qui annule le courant I qui venait de prendre naissance. The drain D 'of the transistor being connected to the gate G of the transistor 1, the transistor 1 is blocked, which cancels the current I which had just started.
Le transistor 1 n'a eu à supporter qu'un courant de valeur réduite pendant un temps très court, ce qui ne risque pas de le détériorer. The transistor 1 only had to support a current of reduced value for a very short time, which is not likely to deteriorate it.
Si à l'instant t3, le signal d'horloge H passe au niveau logique "0", le signal B passe au niveau "O" et le signal E passe à "O" et le transistor de protection il est à nouveau bloqué ; le dispositif est revenu à l'état initial défini par l'instant to. If at time t3, the clock signal H goes to logic level "0", signal B goes to level "O" and signal E goes to "O" and the protection transistor is again blocked; the device has returned to the initial state defined by time to.
Le dispositif est prêt à fonctionner à nouveau, comme on l'a représenté à l'instant t4 à la figure 4. The device is ready to operate again, as shown at time t4 in FIG. 4.
On a vu ci-dessus que toute anomalie constatée se traduit par le passage au niveau logique "1" du signal E. Le circuit d'alarme 8 enregistre cette condition au moyen de la bascule IZ, qui est reliée à un dispositif 13 capable de signaler l'anomalie et qui peut être une alarme visuelle ou un organe de supervision, ce dernier pouvant etre extérieur au circuit. We have seen above that any anomaly observed results in the passage to logic level "1" of the signal E. The alarm circuit 8 records this condition by means of the flip-flop IZ, which is connected to a device 13 capable of report the anomaly and which can be a visual alarm or a supervisory device, the latter being external to the circuit.
Un tel dispositif de protection permet une intégration conventionnelle des éléments utilisés : transistors de type MOS, et portes logiques réalisables par des transistors de type MOS. Such a protection device allows conventional integration of the elements used: MOS type transistors, and logic gates achievable by MOS type transistors.
De plus, le retard de l'inverseur 9 par rapport à l'inverseur 6 et au transistor 1 est très facilement réalisable et contrôlable en jouant sur la géométrie des transistors intégrés. In addition, the delay of the inverter 9 relative to the inverter 6 and to the transistor 1 is very easily achievable and controllable by playing on the geometry of the integrated transistors.
Enfin, le transistor émetteur 1 ne dissipant plus qu'une puissance très faible il peut entre aussi intégré et l'on peut réaliser un émetteur muni de son dispositif de protection sur un circuit intégré monolithique. Finally, the emitter transistor 1 does not dissipate any more than a very low power, it can also be integrated, and an emitter provided with its protection device can be produced on a monolithic integrated circuit.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8010843A FR2482800A1 (en) | 1980-05-14 | 1980-05-14 | Transistor power amplifier overload protector - is integrable on same substrate and consists of input shunting transistor switched by AND=gate connected to output and inverted input |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8010843A FR2482800A1 (en) | 1980-05-14 | 1980-05-14 | Transistor power amplifier overload protector - is integrable on same substrate and consists of input shunting transistor switched by AND=gate connected to output and inverted input |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2482800A1 true FR2482800A1 (en) | 1981-11-20 |
| FR2482800B1 FR2482800B1 (en) | 1985-05-10 |
Family
ID=9241990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8010843A Granted FR2482800A1 (en) | 1980-05-14 | 1980-05-14 | Transistor power amplifier overload protector - is integrable on same substrate and consists of input shunting transistor switched by AND=gate connected to output and inverted input |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2482800A1 (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3042415A1 (en) * | 1980-11-11 | 1982-07-29 | AEG-Telefunken Kabelwerke AG, Rheydt, 4050 Mönchengladbach | CIRCUIT FOR ERROR SIGNALING IN A POWER CONSUMER SWITCHED BY AN ELECTRONIC SWITCHING DEVICE |
| EP0090280A2 (en) * | 1982-03-25 | 1983-10-05 | Nissan Motor Co., Ltd. | Semiconductor integrated circuit device and method of making the same |
| EP0107137A1 (en) * | 1982-10-12 | 1984-05-02 | Nissan Motor Co., Ltd. | A semiconductor switching circuit with an overcurrent protection |
| EP0127693A1 (en) * | 1983-06-03 | 1984-12-12 | ANT Nachrichtentechnik GmbH | Method for the automatic output power control of an amplifier |
| DE3533523A1 (en) * | 1984-09-22 | 1986-04-17 | Sharp K.K., Osaka | FAILURE DETECTOR |
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-
1980
- 1980-05-14 FR FR8010843A patent/FR2482800A1/en active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3042415A1 (en) * | 1980-11-11 | 1982-07-29 | AEG-Telefunken Kabelwerke AG, Rheydt, 4050 Mönchengladbach | CIRCUIT FOR ERROR SIGNALING IN A POWER CONSUMER SWITCHED BY AN ELECTRONIC SWITCHING DEVICE |
| EP0090280A3 (en) * | 1982-03-25 | 1986-03-19 | Nissan Motor Co., Ltd. | Semiconductor integrated circuit device and method of making the same |
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| US4562407A (en) * | 1983-06-03 | 1985-12-31 | Ant Nachrichtentechnik Gmbh | Automatic regulation of the output power of an amplifier |
| DE3533523A1 (en) * | 1984-09-22 | 1986-04-17 | Sharp K.K., Osaka | FAILURE DETECTOR |
| EP0255067A1 (en) * | 1986-07-29 | 1988-02-03 | Siemens Aktiengesellschaft | Current limitation circuit arrangement |
| EP0268930A1 (en) * | 1986-11-11 | 1988-06-01 | Siemens Aktiengesellschaft | Circuit arrangement with a self-protecting power switch |
| US4866556A (en) * | 1986-11-11 | 1989-09-12 | Siemens Aktiengesellschaft | Circuit arrangement of a self protecting power switch |
| FR2710191A1 (en) * | 1993-09-14 | 1995-03-24 | Int Rectifier Corp | Power MOSFET with overcurrent and overheating protection. |
| US5497285A (en) * | 1993-09-14 | 1996-03-05 | International Rectifier Corporation | Power MOSFET with overcurrent and over-temperature protection |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2482800B1 (en) | 1985-05-10 |
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