FI77955C - ANPASSNINGSFILTER. - Google Patents

Description

I KUULUTU8JULKAI8U nnn r r lB1 111 UTLÄeeN,N08SKR,FT ' 7 9 b j (51) Kv.lk.4/lm.Cl4 H 03 K 5/00, H 03 H 17/00I HEARD 8PUBLICATION8 nnn r r lB1 111 UTLÄee, N08SKR, FT '7 9 b j (51) Kv.lk.4 / lm.Cl4 H 03 K 5/00, H 03 H 17/00

SUOMI-FINLANDSUOMI FINLAND

CFI) (21) Patenttihakemus - Patentansökning 790900 (22) Hakemispäivä - Ansökningsdag 16.03.79CFI) (21) Patent application - Patentansökning 790900 (22) Application date - Ansökningsdag 16.03.79

Patentti- ja rekilterihallitu· (23) Alkupäivä - Giltighetsdag 16.03.79National Board of Patents and Registration · (23) Start date - Giltighetsdag 16.03.79

Patent- och ragiatarstyralaan (41) Tullut julkiseksi - Bhvit offentiig 23.09.79 (44) Nähtäväksipanon ja kuul.julkaisun pvm. - 31.01.89Patent- och ragiatarstyralaan (41) Has become public - Bhvit offentiig 23.09.79 (44) Date of dispatch and of publication. - 31.01.89

Ansökan utlagd och utl.skritten publicerad (86) Kv. hakemus — Int ansökan (32)(33)(31) Pyydetty etuoikeus - Begärd prioritet 22.03*78 22.03.78, 22.03.78, 22.03.78, 22.03.78 Japani-Japan(JP) 33288/78, 33290/78, 33291/78, 33293/78, 3329^/78 (71) Mitsubishi Denki Kabushiki Kaisha, 2-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo, Japani-Japan(JP) (72) Masaharu Hirooka, Amagasaki-shi, Hyogo-ken, Masumi Kosaka, Amagasaki-shi, Hyogo-ken, Susumu Kato, Amagasaki-shi, Hyogo-ken, Japani-Japan(JP) (74) Oy Kolster Ab (54) Sovitettu suodin - Anpassningsfi1ter Tämä keksintö kohdistuu sovitettuun suotimeen, joka saavuttaa optimin signaalikohinasuhteen lähetettäessä suorakaideaaltoa. Erityisesti kohdistuu keksintö sovitettuun suotimeen, jossa on muodostettu integroiva purkauspiiri laskimella tai akulla, jotta saavutettaisiin täydellinen digitalisointi, ja pulssin syöttöpii-ri muodostuu käyttäen vaihelukittua silmukkaa (phase locked loop), jotta saavutettaisiin nopea lukitus synkronisoinnissa, parannettu luotettavuus ja synkronointiviiveen esto säädettäessä vaiheluki-tussilmukkaa, jolloin seurauksena on parannettu luotettavuus sovitetulle suotimelle.Ansökan utlagd och utl.skritten publicerad (86) Kv. Application - United Kingdom (32) (33) (31) Privilege claimed - Begärd priority 22.03 * 78 22.03.78, 22.03.78, 22.03.78, 22.03.78 Japan-Japan (JP) 33288/78, 33290/78, 33291/78, 33293/78, 3329 ^ / 78 (71) Mitsubishi Denki Kabushiki Kaisha, 2-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo, Japan-Japan (JP) (72) Masaharu Hirooka, Amagasaki-shi This invention relates to a matched filter - Anpassningsfi1ter This invention relates to a matched filter, Hyogo-ken, Masumi Kosaka, Amagasaki-shi, Hyogo-ken, Susumu Kato, Amagasaki-shi, Hyogo-ken, Japan-Japan (JP) to a filter that achieves the optimum signal-to-noise ratio when transmitting a rectangular wave. In particular, the invention relates to an adapted filter having an integrating discharge circuit formed by a calculator or a battery to achieve complete digitization, and a pulse input circuit formed using a phase locked loop to achieve fast locking in synchronization, improved reliability and synchronization delay , resulting in improved reliability for the matched filter.

Kuvio 1 on piirikaavio tavanomaisesta sovitetusta suotimesta. Kuviossa 1 viitenumero 1 osoittaa vahvistinta, n:o 2 tarkoittaa kondensaattoria, viitenumero 3 tarkoittaa purkauspiiriä, jolla puretaan oikosulkien kondensaattorin 2 molemmat navat, Λ tarkoittaa sisääntulonapaa kantoaaltosignaalille, B tarkoittaa si-sääntulonapaa purkauksen säätösignaalille, joka säätää purkamista, ja C tarkoittaa ulostulonapaa integroinnin ulostulolle.Figure 1 is a circuit diagram of a conventional matched filter. In Fig. 1, reference numeral 1 denotes an amplifier, No. 2 denotes a capacitor, reference numeral 3 denotes a discharge circuit for short-circuiting both terminals of capacitor 2, Λ denotes an input terminal for a carrier signal, B denotes an input terminal for a discharge control signal which controls discharge, and C denotes an output .

2 779552 77955

Nyt esitetään toimenpide, jossa vastaanotetaan binäärinen koodi "O", joka on havainnollistettu kuvion 6 kohdassa a. Tietty kohinaa sisältävä signaali (kuvio 6, kohta b) muodostetaan, joka signaali on sisääntulona sisääntulonavan A kautta, ja se integroidaan signaalin yksikköaikavälin yli (tällöin tarkoitetaan 1 bitin pituutta binäärikoodissa), jolloin aikavälin rajat ilmaistaan asetussignaalilla (e) ja palautussignaalilla (f) käyttäen integrointipiiriä, johon sisältyy suodin 1 ja kondensaattori 2. Tämän bittiaikavälin lopussa otetaan näyte kuvion 6 kohdan d integroinnin ulostulosta sen käyttämiseksi vastaanotettuna tietona. Kondensaattorin 2 jäännösvaraus, jonka integrointi aikaansaa, purkautuu purkamisyksikön 3 kautta, jotta estettäisiin vaikutus integrointiin seuraavan bittikoodipituuden osalla.A procedure for receiving the binary code "O" illustrated in Fig. 6 (a) is now shown. A certain noise-containing signal (Fig. 6, item b) is generated, which signal is input through input terminal A, and is integrated over a unit time interval of the signal (in this case 1 bit length in binary code), where the time slot limits are indicated by a setting signal (e) and a reset signal (f) using an integration circuit including a filter 1 and a capacitor 2. At the end of this bit time, a sample of the integration output of Fig. 6 is sampled. The residual charge of the capacitor 2 generated by the integration is discharged through the discharge unit 3 in order to prevent the effect of the integration on a part of the next bit code length.

Kuvion 6 kohdan c signaali saadaan digitoimalla vastaanotettu signaali (b) tietyltä tasolta, ja kuvion 6 kohdan g signaali on demoludointisignaali lähetyssignaalille (a), ja se vastaa kohdan a signaalia, joka on ulostulona intergoinnin arvosta d riippuen.The signal at point c in Fig. 6 is obtained by digitizing the received signal (b) from a certain level, and the signal at point g in Fig. 6 is a demolition signal for the transmission signal (a), and corresponds to the signal at point a as an output depending on the integration value d.

Tavanomaisessa integroivassa purkamisyksikössä integroidut arvot varastoidaan varausjännitteinä tälle kondensaattorille, jolloin on tarpeen oikosulkua käyttäen purkaa molemmat kytkinnavat kytkimen välityksellä. Kun käytetään kytkintä, jolla on rajoitettu impedanssi, tulisi tämän integrointiajän olla lyhyempi kuin purkausaika, joka määräytyy kytkimen vastuksesta ja kondensaattorin kapasiteetista tämän signaalin bittipituutta kohden. Integ-rointiajan lyheneminen aikaansaa haittapuolena vastaanotetun signaalin signaalikohinasuhteen huonontumisen, jolloin maksimitiedonsiirtonopeus laskee.In a conventional integrating discharge unit, the integrated values are stored as charge voltages for this capacitor, in which case it is necessary to discharge both switching terminals via a switch using a short circuit. When using a switch with a limited impedance, this integration time should be shorter than the discharge time determined by the switch resistance and capacitor capacity per bit length of this signal. The shortening of the integration time causes a disadvantage of the signal-to-noise ratio of the received signal, whereby the maximum data rate decreases.

Tavanomaisessa piirissä on täytynyt käyttää analogisia osia, ja on ollut vaikeaa toteuttaa sovitetun suotimen täydellinen digitalisointi .Analog components have had to be used in a conventional circuit, and it has been difficult to achieve complete digitization of the matched filter.

Tämän keksinnön tarkoituksena on aikaansaada sovitettu suodin, jolla on maksimi signaalikohinasuhde.It is an object of the present invention to provide a matched filter with a maximum signal-to-noise ratio.

Tämän keksinnön eräs toinen tarkoitus on aikaansaada sovitettu suodin, joka muodostetaan IC-digitoinnilla.Another object of the present invention is to provide a matched filter formed by IC digitization.

3 77955 Tämän keksinnön vielä eräs tarkoitus on aikaansaada sovitettu suodin muodostettuna IC-digitoinnilla, millä on etunaan alhainen hinta, korkea luotettavuus ja alhaiset vaihteluominaisuu-det.Another object of the present invention is to provide a matched filter formed by IC digitization, which has the advantage of low cost, high reliability and low variation characteristics.

Tämän keksinnön vielä eräs tarkoitus on aikaansaada sovitettu suodin, jolla on tarkka digitaalinen toiminta.Yet another object of the present invention is to provide a matched filter having precise digital operation.

Lisäksi keksinnön tarkoituksena on parantaa siirtonopeutta. Edellä kuvatun päämäärät saavutetaan keksinnön mukaisella suotimella, jossa on digitaalinen toimilaite vastaanotetun kanto-aaltosignaalin käsittelemiseksi bittiaikavälillä ja pulssinsyöt-töpiiri, joka syöttää asetus- ja palautuspulsseja, jotka ohjaavat bittiaikavälillä tapahtuvaa käsittelyä siten, että pulssinsyöttö-piiri muodostuu vaihelukitusta silmukasta, jossa on vaihevertai-lija, joka vertailee kullakin aikavälillä taajuudeltaan luvulla N jaetun vertailusignaalin vaiheita edistys- tai jättöpulssin tuottamiseksi riippuen siitä, onko vaihe edellä vai jäljessä; edistä-mä/jättölaskuri, joka laskee vaihevertailijasta saatujen edistys-ja jättöpulssien lukumäärän edistysohjaussignaalin tai jättöohjaus-signaalin tuottamiseksi silloin, kun laskettu lukumäärä saavuttaa ennaltamäärätyn luvun; ja säädettävä taajuusjakaja, joka jakaa vertailusignaalin taajuudeltaan luvulla N+l tai N-l jaetuksi riippuen siitä, saadaanko edistämälaskurista tai jättölaskurista edis-tysohjaussignaali tai jättöohjaussignaali.It is a further object of the invention to improve the transfer rate. The objects of the above are achieved by a filter according to the invention having a digital actuator for processing a received carrier signal in a bit slot and a pulse input circuit which supplies setting and reset pulses controlling the processing in the bit interval so that the pulse input circuit consists of a phase comparing the phases of the reference signal divided by the number N in each time slot to produce a progress or output pulse depending on whether the phase is ahead or behind; a boost / drop counter that counts the number of progress and output pulses obtained from the phase comparator to produce a progress control signal or a drop control signal when the calculated number reaches a predetermined number; and an adjustable frequency divider that divides the reference signal by a frequency of N + 1 or N-1 depending on whether the advance counter or the drop counter obtains a progress control signal or a drop control signal.

Seuraavassa keksintöä selitetään tarkemmin viitaten oheisten piirustusten mukaisiin esimerkkeihin, joissa kuvio 1 on lohkokaavio tavanomaisesta sovitetusta suotimesta, kuvio 2 on lohkokaavio eräästä keksinnön mukaisen sovitetun suotimen suoritusmuodosta, kuviot 3, 4 ja 5 ovat vastaavasti muita suoritusmuotoja tälle keksinnölle, kuvio 6 esittää aaltomuotoja, jotta havainnollistettaisiin kuvioiden 2-5 sovitettujen suotimien toimintaa, kuvio 7 on lohkokaavio vaihelukitusta silmukasta, jota käytetään kuvioiden 3 ja 5 suoritusmuodoissa, kuvio 8 esittää aaltomuotoja, jotta havainnollistettaisiin kuviossa 7 esitetyn vaihelukitun silmukan toimintaa.The invention will now be described in more detail with reference to the examples according to the accompanying drawings, in which Figure 1 is a block diagram of a conventional matched filter, Figure 2 is a block diagram of an embodiment of a matched filter according to the invention, Figures 3, 4 and 5 are other embodiments of the invention. Figure 7 is a block diagram of the phase locked loop used in the embodiments of Figures 3 and 5, Figure 8 shows waveforms to illustrate the operation of the phase locked loop shown in Figure 7.

4 77955 kuvio 9 on lohkokaavio tämän keksinnön toisesta suoritusmuodosta , kuvio 10 esittää aaltomuotoja, jotta havainnollistettaisiin kuvion 9 suoritusmuodon toimintaa, kuvio 11 on lohkokaavio eräästä toisesta suoritusmuodosta tälle keksinnölle, kuvio 12 esittää aaltomuotoja, jotta havainnollistettaisiin kuvion 11 suoritusmuodon toimintaa, kuvio 13 on lohkokaavio tämän keksinnön vielä eräästä suoritusmuodosta, ja kuvio 14 esittää aaltomuotoja, jotta havainnollistettaisiin kuvion 13 suoritusmuodon toimintaa.Fig. 9,7955 Fig. 9 is a block diagram of another embodiment of the present invention; Fig. 10 shows waveforms to illustrate the operation of the embodiment of Fig. 9. Fig. 11 is a block diagram of another embodiment of the present invention; Fig. 12 shows waveforms to illustrate the operation of the embodiment of Fig. 11; of another embodiment of the invention, and Fig. 14 shows waveforms to illustrate the operation of the embodiment of Fig. 13.

Kuviossa 2 on viitenumerolla 4 osoitettu ylös ja alas laskevaa laskinta, merkintä A osoittaa napaa ylös ja alas laskemisen toimintatavan säädön sisääntulolle, merkintä B osoittaa napaa, jolla tapahtuu palautuksen sisääntulo laskimelle, merkintä C tarkoittaa napaa tämän ylös ja alas laskevan laskimen laskentaulostulolle, sekä merkintä D tarkoittaa napaa tämän laskimen kellopulssia varten.In Fig. 2, reference numeral 4 denotes an up and down counter, an indication A indicates a pole for the input of the up and down operation mode adjustment, an indication B indicates a pole for a reset input to the calculator, an indication C denotes a pole for the calculation output of this up and down counter, and an indication D means the pole for the clock pulse of this calculator.

Kantoaaltosignaali, joka sisältää kohinaa kuvion 6 kohdan b tapaan, on sisääntulona ylös ja alas laskevalle laskimelle 4 kyt-kinnavan A kautta, joka kytkinnapa on ylös ja alas laskemisen toimintatavan säädön sisääntulo. Tämä ylös ja alas laskeva laskin 4 toteuttaa laskemisen ylös ja alas kellosignaalin (h) sisääntulolle napaan D tämän toimintatavan säädön alaisena. Laskeminen toteutetaan bitin pituuden alusta loppuun saakka asetussignaalin (e) kohdalta palautussignaaliin (f) saakka.The carrier signal containing noise as in Fig. 6 (b) is input to the up and down counter 4 via the switching terminal A, which switching terminal is the input for the control of the up and down operation mode. This up and down counting counter 4 performs counting up and down at the input of the clock signal (h) to terminal D under the control of this mode of operation. The calculation is performed from the beginning to the end of the bit length at the setting signal (e) to the reset signal (f).

Laskin palautetaan palautussingaalilla (f), joka on sisääntulona kytkinnapaan B bitin pituuden lopussa, jolloin laskin palautetaan sen alkuarvoon. Asetussignaali (e) ja palautussignaali (f) ovat sisääntuloja pulssin syöttöpiiristä 5 kytkinnapaan B. Kun laskennan ulostulosta (i) kytkinnavassa C otetaan näyte sillä signaalilla, joka on sama kuin palautussignaalin sisääntulo kytkinnapaan B, tämä näytteenotto suoritetaan ennen täsmällistä palauttamista sen viiveajan johdosta, joka on vaihtelulla tämän laskimen ulostulossa. Tämän laskimen 4 näytearvoa voidaan käyttää keinotekoisena integroituna arvona. Laskimen 4 palautus voidaan toteuttaa suuruus- 5 77955 -ο luokaltaan 10 sekunnissa jopa käyttäen tavanomaista IC-tekniik-kaa. Kun kuvion 6 kohdan g signaali muodostetaan laskimen 4 arvosta riippuen, tämä merkitsee, että toteutetaan lähetyssignaalin a demodulointi.The counter is reset by a reset signal (f) which is input to the terminal B at the end of the bit length, whereby the counter is reset to its initial value. The setting signal (e) and the reset signal (f) are inputs from the pulse input circuit 5 to the switch terminal B. When the calculation output (i) in the switch terminal C is sampled with the same signal as the reset signal input to the switch terminal B, this sampling is performed before accurate reset due to delay time is the variation at the output of this calculator. The 4 sample values of this calculator can be used as an artificial integrated value. The reset of the calculator 4 can be performed in the order of magnitude of 5 77955 -ο even in 10 seconds even using conventional IC technology. When the signal g of Fig. 6 is generated depending on the value of the calculator 4, this means that demodulation of the transmission signal a is performed.

Tässä suoritusmuodossa on havainnollistettu suorakaiteen muotoiselle aallolle sovitettu suodin. Täten on mahdollista aikaansaada sovitettu suodin muita aaltomuotoja varten, kuten esim. jaetun vaiheen signaalille, vaihtamalla sisääntulosignaali kuvion 2 sisääntulonavassa A vastakkaiseksi haluttuun tapaan, ja tuomalla se ylös ja alas toimintatavan säädön sisääntuloksi, riippuen odotetusta vastaanottosignaalista kulloinkin.In this embodiment, a filter fitted to a rectangular wave is illustrated. Thus, it is possible to provide a matched filter for other waveforms, such as a split phase signal, by reversing the input signal at the input terminal A of Figure 2 as desired, and bringing it up and down as the mode control input, depending on the expected reception signal in each case.

Kun kohdassa a esitetty binäärisignaali "O" moduloidaan jaetun vaiheen signaaliksi (SP-signaali), ja tämä lähetetään, on aaltomuotona signaali (n) ideaalitapauksessa, mutta signaali (m) , johon sisältyy kohinaa, vastaanotetaan. Ensimmäinen puolisko vastaanotetusta signaalista (m) käännetään päinvastaiseksi, ja jaetun vaiheen signaali muunnetaan binääriseksi signaaliksi, joka sitten demoduloidaan.When the binary signal "O" shown in a is modulated into a split-phase signal (SP signal), and this is transmitted, the waveform is signal (n) in the ideal case, but the signal (m) containing noise is received. The first half of the received signal (m) is reversed, and the split-phase signal is converted to a binary signal, which is then demodulated.

Kuvion 2 pulssin syöttöpiiri 5 voidaan toteuttaa tavanomaisella vaihelukitulla silmukalla 6.The pulse supply circuit 5 of Fig. 2 can be implemented with a conventional phase-locked loop 6.

Kuvio 3 esittää rakenteen tämän keksinnön toisesta suoritusmuodosta, joka on kokonaisuudessaan digitoitu vaihelukitun silmukan 6 avulla.Figure 3 shows the structure of a second embodiment of the present invention which is fully digitized by means of a phase-locked loop 6.

Näissä suoritusmuodoissa muodostetaan integroinnin purkamis-piiri sovitetulle suotimelle täysin digitalisoituna käyttäen las-kinpiiriä.In these embodiments, the decoupling circuit is formed for the matched filter fully digitized using a calculator circuit.

Toisessa tämän keksinnön suoritusmuodossa käytetään akkua laskimen sijaan.In another embodiment of the present invention, a battery is used instead of a calculator.

Kuvio 4 on lohkokaavio sovitetusta suotimesta, johon sisältyy akku.Figure 4 is a block diagram of a matched filter that includes a battery.

Kuviossa 4 tarkoittaa viitenumero 7 analogiadigitaalimuun-ninta (AD-muunnin), viitenumero 8 tarkoittaa digitaalista akkua, A tarkoittaa signaalin sisääntulonapaa, D tarkoittaa akun palautus-sisääntuloa, E tarkoittaa kellon sisääntulonapaa, ja F tarkoittaa akun ulostulonapaa.In Fig. 4, reference numeral 7 denotes an analog-to-digital converter (AD converter), reference numeral 8 denotes a digital battery, A denotes a signal input terminal, D denotes a battery reset input, E denotes a clock input terminal, and F denotes a battery output terminal.

Kuvion a kohdan a suorakaideaalto, johon sisältyy kohinaa, on sisääntulona sisääntulonavan A kautta AD-muuntiraeen 7. sisään- 6 77955 tulosignaali muunnetaan digitaaliseksi signaaliksi j AD-muunti-mella 7, ja muunnettu ulostulo on sisääntulona akkuun 8. Akkua 8 käytetään kellosignaalin (h) sisääntulolla kytkinnapaan E, ja ulostulo AD-muuntimesta 7 syötetään akkuun.The rectangular wave of point a in Figure a, which includes noise, is input through input terminal A to the AD converter 7. The input signal is converted to a digital signal j by the AD converter 7, and the converted output is input to the battery 8. The battery 8 is used for the clock signal (h ) at the input to the switch terminal E, and the output from the AD converter 7 is fed to the battery.

Toiminta suoritetaan suorakaideaallon bittipituuden alusta loppuun, kuten on esitetty kuvion 6 kohdassa k. Tämän bittipituuden jälkeen arvo palautetaan alkuarvoonsa, mikä saadaan palautus-sisääntulolla kytkinnapaan B, mikä synkronisoidaan bittipituuden loppukohdassa.The operation is performed from the beginning to the end of the bit length of the rectangular wave, as shown in k of Fig. 6. After this bit length, the value is reset to its initial value, which is obtained by a reset input at switch terminal B, which is synchronized at the end of the bit length.

Akkuun 5 kasautuneesta arvosta otetaan samanaikaisesti näyte palautussisääntulolla kytkinnapaan B, jolloin näytteenotto suoritetaan virheettömästi ennen palauttamista. Alkuperäinen signaali (a) demoduloidaan, kuten kuvion 6 kohdassa g esitetään, näytteenottoarvosta riippuvaisesti.The value accumulated in the battery 5 is simultaneously sampled at the reset input to switch terminal B, whereby sampling is performed without error before resetting. The original signal (a) is demodulated, as shown in Fig. 6 (g), depending on the sampling value.

Tässä suoritusmuodossa on havainnollistettu suorakaidemuo-dolle sovitettu suodin. On mahdollista muodostaa sovitettu suodin myös muita aaltomuotoja, kuten esim. jaetun vaiheen signaalia varten, asettamalla mukaan komplementaarinen piiri AD-muuntimen 4 ja digitaalisen akun 5 väliin kuviossa 4, jotta joko lisättäisiin tai vähennettäisiin AD-muuntimen 4 ulostulo akkuun 5, riippuen aaltomuodosta odotetussa vastaanotetussa aallossa.This embodiment illustrates a filter adapted to a rectangular shape. It is also possible to form a matched filter for other waveforms, such as a split phase signal, by including a complementary circuit between the AD converter 4 and the digital battery 5 in Figure 4 to either increase or decrease the output of the AD converter 4 to the battery 5, depending on the expected received waveform. wave.

Kun kuvion 6 signaali(1) (ensimmäinen puolisko aallosta on vaihdettu) on käytössä kuvion 6 signaalin (a) sijaan, on tarpeen muuntaa vastaanotettu signaali (m) signaaliksi (b) vaihtamalla ensimmäinen puolisko vastakkaiseksi.When the signal (1) of Fig. 6 (the first half of the wave is switched) is used instead of the signal (a) of Fig. 6, it is necessary to convert the received signal (m) to the signal (b) by switching the first half to the opposite.

Kuvio 4 esittää pulssin syöttöpiiriä 5, jolla syötetään palautuspulssi sisääntuloksi akkuun. Tässä suoritusmuodossa muodostuu, kuten on esitetty kuviossa 5, pulssin syöttöpiiri 5 vaihe-lukitusta silmukasta 6.Fig. 4 shows a pulse input circuit 5 for supplying a reset pulse as an input to the battery. In this embodiment, as shown in Fig. 5, a pulse supply circuit 5 is formed of a phase-locked loop 6.

Vaihelukitulla silmukalla 6 on sama tehtävä kuin kuviossa 3. Tavanomainen vaihelukittu silmukka 6 on esitetty kuviosas 7.The phase-locked loop 6 has the same function as in Fig. 3. A conventional phase-locked loop 6 is shown in Fig. 7.

Vaihelukitulla silmukalla 6 on vaihevertailun synkronointi-tehtävä vastaanotettaessa suorakaideaaltosignaalia, johon sisältyy kohinaa (kuvio 6, kohdat a tai m), ja vaihelukittu silmukka 6 muodostuu vaihesynkronisesta silmukasta, joka sisältää vaihever-tailijan 9, alipäästösuotimen ja jänniteohjatun oskillaattorin (VCO) 11.The phase-locked loop 6 has a phase comparison synchronization function when receiving a rectangular wave signal including noise (Fig. 6, points a or m), and the phase-locked loop 6 consists of a phase synchronous loop including a phase comparator 9, a low-pass filter 11 and a voltage controlled oscillator 11

7 779557 77955

Nyt tullaan havainnollistamaan, että jaetun vaiheen signaali (SP-signaali), joka on esitetty kuviossa 8 (fi) joko lähetetään tai vastaanotetaan. Tämä SP-signaali poikkeaa kuvion 6 kohdan suorakaiteen muotoisesta signaalista ainoassaan signaalimuodoltaan, ja toiminta sekä tulos nyt kyseessä olevan keksinnön kannalta ei ole oleellisesti erilainen kuin tämän keksinnön muissa suoritusmuodoissa. Sisääntulonavan 1 kautta sisääntulevaa signaalia (fi) (kuten SP-signaalia, joka on jaetun vaiheen signaali, jolloin "1" saadaan muutoksesta 0—*1 ja ”0" saadaan vastakkaisesta muutoksesta 1—^0), verrataan vaihevertailijän 9 avulla vaiheeltaan vertai-lusignaaliin (fo) (ulostulosignaali) ja jännite, joka riippuu vaihe-erosta, muodostaa ulostulon vaihevertailijasta 9. Ulostulojännitteeseen sisältyy harmonisen aallon komponentit ja kohinaa, ja se muunnetaan jatkuvaksi säätöjännitteeksi, kun sitä käsitellään alipäästösuodatinpiirillä 10, jotta se tasoitettaisiin integroiden, ja se tuodaan jänniteohjatulle oskillaattorille 11. Tämä jännite-ohjattu oskillaattori 11 säätää vertailusignaalin (fo) värähtely-vaihetta (värähtelytaajuutta) säätöjännitteellä niin, että sisään-tulosignaalin (fi) vaihe sopeutuu vertailusignaalin (fo) vaiheeseen.It will now be illustrated that the split phase signal (SP signal) shown in Figure 8 (fi) is either transmitted or received. This SP signal differs from the rectangular signal of Figure 6 in its only signal shape, and the operation and result for the present invention are not substantially different from other embodiments of the present invention. The incoming signal (fi) through the input terminal 1 (such as the SP signal, which is a split-phase signal, where "1" is obtained from change 0— * 1 and "0" is obtained from the opposite change 1— ^ 0), is compared by phase comparator 9 signal (fo) (output signal) and the voltage depending on the phase difference forms the output of the phase comparator 9. The output voltage includes harmonic wave components and noise and is converted to a continuous control voltage when processed by the low pass filter circuit 10 to be smoothed to integrate to the oscillator 11. This voltage-controlled oscillator 11 adjusts the oscillation phase (oscillation frequency) of the reference signal (fo) with a control voltage so that the phase of the input signal (fi) adapts to the phase of the reference signal (fo).

Kun muotoiltu SP-sisääntulosignaali (fi), joka on esitetty kuvion 8 kohdassa a, on sisääntulona sisääntulonapaan 1, ja napaisuuden muutosta ei esiinny tx pisteessä, alkaa kuvion 7 vaihesynk-ronisointisilmukka säätötoimintansa niin, että synkronisoidaan ver-tailusignaali (fo) tähän SP-sisääntulosignaaliin (fi) nähden.When the shaped SP input signal (fi) shown in Fig. 8 (a) is input to input terminal 1, and there is no change in polarity at tx, the phase synchronization loop of Fig. 7 begins its control operation by synchronizing the reference signal (fo) to this SP relative to the input signal (fi).

Vertailusignaalin (fo) vaihetta siirretään määrän 77* verran, kuten on esitetty kuvion 7 vaiheessa b, tai suhteellisen pitkä lu-kinta-aika tarvitaan synkronoinnin palauttamiseksi normaaliin synkroniseen tilaan alipäästösuodattimen 10 intergroinnin vaikutuksesta. Tavanomaisesesa piirissä aikaansaadaan virheellinen synkronointi tai pitkä lukinta-aika synkronoinnille on tarpeen. Tämän johdosta suoritetaan esillä olevan keksinnön mukaiseen sovitettuun suotimeen yhdistetyssä vaihelukitussa silmukassa pakollinen vaihe-siirto lukinta-ajan lyhentämiseksi synkronoitaessa.The phase of the reference signal (fo) is shifted by 77 *, as shown in step b of Fig. 7, or a relatively long lock-in time is required to return the synchronization to the normal synchronous state by the integration of the low-pass filter 10. In a conventional circuit, erroneous synchronization is achieved or a long lock time is required for synchronization. As a result, in the phase-locked loop connected to the matched filter according to the present invention, a mandatory phase shift is performed to shorten the lock-in time during synchronization.

Kuvio 9 esittää tämän keksinnön erästä toista suoritusmuotoa.Figure 9 shows another embodiment of the present invention.

β 77955β 77955

Kuviossa 9 havaitsee napaisuuden ajoitusporttipiiri 12 napaisuuden muutoksen ajoituksen tälle SP-sisääntulosignaalille fi, joka on sisääntulona sisääntulonapaan A, ja antaa ulostuloon toi-mintasignaalin E, kun napaisuuden muutoksen ajoitusta ei havaita tietyssä ennakolta määrätyssä aikavälissä T tietyn ylösnousuajän keskikohdalla vertailusignaalin fp jaksossa, joka vertailusignaali syötetään vaihevertailijaan 9, ja vaiheen siirtäjä 13 siirtää määrän 7Γ verran jänniteohjatusta oskillaattorista 11 tulevan vertailusignaalin fo vaihetta napaisuuden ajoitusporttipiiristä 12 ulos-tulevan toimintasignaalin E avulla.In Fig. 9, the polarity timing gate circuit 12 detects the polarity change timing for this SP input signal fi as an input to the input terminal A, and outputs an operation signal E when the polarity change timing is not detected in a predetermined time interval T at the center of a given rise time to the phase comparator 9, and the phase shifter 13 transfers the phase fo of the reference signal from the voltage controlled oscillator 11 by 7 määrän by the operation signal E output from the polarity timing port circuit 12.

Kuvion 9 suoritusmuodon toiminta tullaan nyt kuvaamaan viitaten kuviossa 10 esitettyihin toiminta-aaltomuotoihin.The operation of the embodiment of Figure 9 will now be described with reference to the operation waveforms shown in Figure 10.

Kun SP-sisääntulosignaali fi, joka on esitetty kuvion 10 kohdassa a, on sisääntulona sisääntulonapaan A, vertailusignaali fo, joka on synkronoitu tähän nähden, tulee ulos jänniteohjatusta oskillaattorista 11, jolloin vaiheen suhteen synkroninen silmukka, joka muodostuu vaihevertailijasta 9, alipäästösuodattimesta 10 sekä jänniteohjatusta oskillaattorista 11, on synkronisessa tilassa (kyseessä t^ - t2 termi), ja jänniteohjatusta oskillaattorista 11 ulostuleva vertailusignaali fo (kuvio 10, kohta b) on samassa vaiheessa vaihevertailijaan 9 syötetyn vertailusignaalin fp (kuvio 10, kohta d) kanssa, jolloin nousuaika sopii yhteen SP-sisääntu-losignaalin fi napaisuuden muutoksen ajoituksen kanssa, eivätkä napaisuuden ajoitusporttipiiri 12 ja vaiheen siirtäjä 13 joudu toimintaan.When the SP input signal fi shown in point a in Fig. 10 is input to the input terminal A, the reference signal fo synchronized with respect to this is output from the voltage controlled oscillator 11, whereby a phase synchronous loop consisting of a phase comparator 9, a low pass filter 10 and a voltage filter 10 11, is in synchronous mode (term t1 to t2), and the reference signal fo output from the voltage controlled oscillator 11 (Fig. 10, point b) is in phase with the reference signal fp (Fig. 10, point d) input to the phase comparator 9, where the rise time coincides with SP with the timing of the change in polarity of the input signal fi, and the polarity timing port circuit 12 and the phase shifter 13 do not operate.

Sitten, kun napaisuuden muutoksen ajoitusta SP-sisääntulo-signaalille fi ei ole havaittu vertailusignaalin fp tietyssä ennakolta määritellyssä aikavälissä T ylösnousuajän keskikohdassa (aika t2> » syöttää napaisuuden ajoitusporttipiiri 12 ulostulona toimintasignaalin E (kuvio 10, kohta c) vaiheen siirtäjään 13 ajanhetkenä t^. Vaiheen siirtäjä 13 siirtää määrän H verran jän-niteohjatusta oskillaattorista 11 tulevan vertailusignaalin fo vaihetta, ja sen vaihesiirretty ulostulo (vertailusignaali fp) on sisääntulona vaihevertailijaan 9, jotta lyhennettäisiin lukinta-aikaa synkronoinnille tässä vaiheeltaan synkronisessa silmukassa. Kun napaisuuden muutoksen ajoitus SP-signaalille fi on ennakolta 9 77955 määritellyllä aikavälillä T vertailusignaalin fp nousuajan keskikohdassa, toisin sanoen, kun lukinta-aikaa synkronoinnille ei tarvitse ottaa huomioon, saadaan lukinta-aika synkronoinnille synkronoinnin säätötoiminnasta vaiheen suhteen synkronisessa silmukassa, jolloin napaisuuden ajoitusporttipiiri 12 ja vaiheen siirrin 13 eivät nyt noudu toimintaan.Then, when the polarity change timing for the SP input signal fi is not detected in a certain predetermined time interval T of the reference signal fp at the center of the rise time (time t2> », the polarity timing gate circuit 12 outputs the operation signal E (Fig. 10, point c) to the phase shifter 13 at time t. The phase shifter 13 shifts the number of phases of the reference signal fo from the voltage-controlled oscillator 11 by H, and its phase-shifted output (reference signal fp) is input to the phase comparator 9 to shorten the lock time for synchronization in this phase synchronous loop. at a predetermined time interval 9 77955 T at the center of the rise time of the reference signal fp, i.e., when the lock time for synchronization need not be taken into account, the lock time for synchronization is obtained from the synchronization control operation with respect to the phase in the synchronous loop, the circuit 12 and the phase shifter 13 now do not operate.

Tässä suoritusmuodossa napaisuuden ajoitusporttipiiri 12 ja vaiheen siirtäjä 13 on yhdistetty digitaaliseen vaihelukittuun silmukkaan, johon muotoiltu SP-signaali on sisääntulona. On myös mahdollista saavuttaa samanlainen vaikutus yhdistämällä nämä analogiseen vaihelukittuun silmukkaan.In this embodiment, the polarity timing port circuit 12 and the phase shifter 13 are connected to a digital phase-locked loop to which the shaped SP signal is input. It is also possible to achieve a similar effect by combining these with an analog phase-locked loop.

Kuvioiden 3 ja 5 suoritusmuodoissa käytetyllä vaihelukitulla silmukalla 6 on rakenne,jolla muunnetaan jännitteen ulostulo vaiheilmaisimesta 2 analogiseksi arvoksi suorittamalla integrointi ja tasoitus alipäästösuodattimella 10 ja syöttämällä analoginen arvo vaihelukittuun silmukkaan 11, jolloin tarvitaan analogisia osia alipäästösuodattimen 10 suodinosassa ja vielä toinen ulompi osa, jolla asetetaan jänniteohjatun oskillaattorin 11 värähtelyn taajuusalue. Tämän johdosta on vaikeaa muodostaa IC-piiriä ja luotettavuus on heikompi johtuen epätyydyttävästä tasalaatuisuudesta tai ominaisarvojen huonontumisesta analogisissa osissa.The phase-locked loop 6 used in the embodiments of Figures 3 and 5 has a structure for converting the voltage output from the phase detector 2 to an analog value by performing integration and equalization with a low pass filter 10 and supplying an analog value to the phase locked loop 11, requiring analog components in the low pass filter 10 the frequency range of the oscillation of the oscillator 11. As a result, it is difficult to form an IC circuit and the reliability is lower due to unsatisfactory uniformity or deterioration of the characteristic values in the analog parts.

Seuraavana suoritusmuotona on laite laskintyyppisen vaihe-lukitun silmukan 6 aikaansaamiseksi, jotta voitaisiin voittaa mainitut haittapuolet.Another embodiment is an apparatus for providing a counter-type phase-locked loop 6 in order to overcome said disadvantages.

Kuvio 11 esittää erästä laskintyyppistä vaihelukittua silmukkaa 6. Kuviossa 11 havaitsee napaisuuden muutoksen ilmaisin 14 napaisuuden muutoksen sisääntulonapaan A tulevassa SP-sisääntulo-signaalissa fi kullakin jaksolla (bitti) T ja syöttää ulostuloksi sisääntulopulssin Pi havaitun ajoituksen kohdalla, vaihevertailija 9 vertailee ilmaisimesta 14 tulevan sisääntulopulssin Pi vaihetta vertailupulssin Po vaiheeseen nähden kullakin jaksolla ja aikaansaa ulostulona edistyspulssin Pa, kun sisääntulopulssin Pi vaihe edistää vertailupulssiin Po verrattuna tai syöttää ulos jättöpulssin Pb, kun sisääntulopulssin Pi vaihe on jäljessä vertailupulssin Po vaiheeseen verrattuna, jolloin vaihevertailija 9 muodostuu RS-kii-kusta tai vastaavasta. Laskuri 15 sisältää edistämälaskurin 15 ja 10 77955 jättölaskurin 15b, jotka laskevat vaihevertailijasta 9 ulostulevia edistys- ja jättöpulsseja Pa ja Pb antamaakseen ulostuloonsa vastaavan edistyssäätösignaalin Ea ja jättösäätösignaalin Eb, kun laskettu arvo saavuttaa tietyn ennakolta määritellyn tason M (ylivuodon arvo). Muuttuvan taajuuden omaava jakajalaite 16 suorittaa kellopulssien sisääntulonapaan 17 tulevien kellopulssien CP taajuuden jakamisen luvulla N+l tai N-l (luvulla N, kun Ea- ja Eb-signaaleja ei löydetä) laskurista 15 tulevien edistyssäätösignaa-lien Ea ja jättösäätösignaalien Eb avulla. Vertailupulssin ulos-tulopiiri 18 syöttää ulostulona vertailupulssin Po taajuusjaka-jasta 16 tulevan vertailusignaalin fo kullakin ylösnousuhetkellä.Fig. 11 shows a calculator-type phase-locked loop 6. In Fig. 11, the polarity change detector 14 detects a polarity change in the SP input signal fi at the input terminal A at each period (bit) T and outputs the input pulse Pi at the detected timing, the phase comparator 9 compares phase with respect to the phase of the reference pulse Po in each period and outputs a progress pulse Pa when the phase of the input pulse Pi advances relative to the reference pulse Po or outputs an output pulse Pb when the phase of the input pulse Pi lags behind the phase of the reference pulse Po, the phase comparator 9 The counter 15 includes a boost counter 15 and 10 77955 drop counters 15b, which count the progress and output pulses Pa and Pb output from the phase comparator 9 to give a corresponding progress control signal Ea and a drop control signal Eb when the calculated value reaches a certain predetermined level M. The variable frequency divider 16 performs frequency division of the clock pulses CP coming to the clock pulse input terminal 17 by the number N + 1 or N-1 (number N when the Ea and Eb signals are not found) by the progress control signals Ea and the drop control signals Eb from the counter 15. The output pulse output circuit 18 of the reference pulse outputs the reference signal fo from the frequency divider 16 of the reference pulse Po at each rising moment.

Kuvion 11 suoritusmuodon toiminta tullaan nyt kuvaamaan viitaten kuviossa 12 esitettyihin aaltomuotoihin.The operation of the embodiment of Figure 11 will now be described with reference to the waveforms shown in Figure 12.

SP-sisääntulosignaali fi (kuvio 12, kohta a), joka on sisääntulona sisääntulonapaan A muunnetaan ilmaisimella 14 sisääntu-lopulssiksi Pi (kohta b), joka vastaa napaisuuden muutosajanhetkiä, ja muunnettu pulssi tuodaan sisääntuloksi vaihevertailijaan 9.The SP input signal fi (Fig. 12, point a), which is input to the input terminal A, is converted by the detector 14 into an input pulse Pi (point b) corresponding to the polarity change time moments, and the converted pulse is input to the phase comparator 9.

Kun vaiheen suhteen synkroninen silmukka, joka muodostuu vaihevertaili jasta 9, laskimesta 15, säädettävästä taajuusjakajasta 16 ja vertailupulssin ulostulopiiristä 18, on synkronisessa tilassa ja sisääntulopulssin Pi vaihe sopii yhteen vertailupulssin Po vaiheen kanssa (kuvio 12, kohta c), joka pulssi on ulostulona vertailupulssin ulostulopiiristä 18 (aikavälillä t^ - t), ei ulostuloa saada vaihevertailijasta 9 ja laskimesta 15, minkä takia säädettävän taajuuden omaava jakajalaite 16 jakaa luvulla N (N = 5) kellopuls-sin CP (kuvio 12, kohta c), joka saadaan kellopulssin sisääntulo-navasta 17, ja taajuudeltaan jaettu ulostulo eli toisin sanoen vertailusingaali fo synkronoituna sisääntulopulssiin Pi saadaan ulostuloksi.When the phase synchronous loop consisting of the phase comparator 9, the counter 15, the adjustable frequency divider 16 and the reference pulse output circuit 18 is in the synchronous state and the phase of the input pulse Pi coincides with the phase of the reference pulse Po (Fig. 12, point c), the pulse is 18 (in the time range t 1 - t), no output is obtained from the phase comparator 9 and the counter 15, so that the divider device 16 having an adjustable frequency divides by a number N (N = 5) the clock pulse CP (Fig. 12, point c) obtained from the clock pulse input. from terminal 17, and the frequency divided output, i.e. the reference singular fo synchronized to the input pulse P1, is output.

Kun sisääntulopulssi Pi edistää vertailupulssiin Po nähden (ajankohta t2) tietystä syystä syöttää vaihevertailija 9 ulos edis-tyspulssin Pa (kuvio 12, kohta f), joka on sisääntulona edistys-laskuriin 15a ja jättölaskuriin 15b. Edistyspulssi Pa, joka on sisääntulona jättölaskuriin 15b, on käytössä palautussignaalina, jolloin jättölaskuri 15b palautetaan (tyhjäksi), kun jättölaskuri 15b on laskenut. Edistyslaskuri 15a laskee siihen syötettyjen 11 77955 edistyspulssien Pa lukumäärän, ja kun laskurin lukumäärä pääsee ylivuotokohtaan (ylivuodon arvo M = 3) (ajanhetki tj), ylivuodon laskentasuroma palautetaan, jotta saataisiin edistyssäätösignaali Ea ulostuloon (kuvio 12, johta h). Säädettävän taajuuden omaava jakajalaite 16 muuttaa lukua, jolla kellosignaali jaetaan luvusta N lukuun N+l niin, että saadaan vertailusignaalin fo vaihe edistämään.When the input pulse Pi advances with respect to the reference pulse Po (time t2) for some reason, the phase comparator 9 outputs a propagation pulse Pa (Fig. 12, point f), which is an input to the progress counter 15a and the drop counter 15b. The progress pulse Pa, which is input to the drop counter 15b, is used as a reset signal, whereby the drop counter 15b is reset (blank) when the drop counter 15b has counted. The progress counter 15a counts the number of 11 77955 progress pulses Pa input thereto, and when the number of the counter reaches the overflow point (overflow value M = 3) (time tj), the overflow counting current is reset to obtain a progress control signal Ea at the output (Fig. 12, lead h). The adjustable frequency divider 16 changes the number by which the clock signal is divided from N to N + 1 so that the phase of the reference signal fo is promoted.

Kun sisääntulopulssi Pi on viivästynyt (ajanhetki ts) ver-tailupulssiin Po nähden, syöttää vaihevertailija 12 ulos jättöpuls-sin Pb (kuvio 12, kohta g) tuoden jättöpulssin jättölaskuriin 15b ja edistyslaskuriin 15a. Edistyslaskuriin 15a tulevia jättöpulsseja Pb käytetään palautussignaalina, jolloin tämän edistyspulssin Pa laskentasumma palautetaan ajanhetkellä t4- Jättölaskuri 15b laskee jättöpulsseja Pb, jotka ovat sisääntulona jättölaskuriin 15b, ja kun laskentasumma vuotaa yli (ajanhetki tg), tämä ylivuodon laskentasumma palautetaan ja jättösäätösignaali Eb (kuvio 12, kohta i) on ulostulona. Säädettävän taajuuden omaava jakajalaite 16 muuttaa kellopulssin CP taajuutta jakavaa lukua luvusta N lukuun N+l niin, että saadaan vertailusignaalin fo vaihe viivästymään. Vertailusig-naali fo, joka on vaiheeltaan säädetty, muutetaan vertailupulssik-si Po vertailupulssin ulostulopiirillä 18, ja se on sisääntulona vaihevertailijaan 9.When the input pulse Pi is delayed (time ts) with respect to the reference pulse Po, the phase comparator 12 outputs the output pulse Pb (Fig. 12, item g), bringing the output pulse to the output counter 15b and the progress counter 15a. The output pulses Pb coming to the progress counter 15a are used as a reset signal, whereby the count sum of this progress pulse Pa is reset at time t4. point (i) is the output. The adjustable frequency divider 16 changes the frequency division number of the clock pulse CP from N to N + 1 so as to cause the phase of the reference signal fo to be delayed. The reference signal fo, which is phase-adjusted, is converted into a reference pulse Po by the reference pulse output circuit 18, and is input to the phase comparator 9.

Kyseisessä suoritusmuodossa on laskimen ylivirtauksen lukumäärä M edistyslaskurissa 15a ja jättölaskurissa 15b asetettu tasolle M = 3 ja vertailutaajuusjakaja N säädettävässä taajuusjaka-jassa 16 asetettu tasolle N = 5. Kun luvut M ja N voidaan asettaa •V.: vaihtelevasti ja soveliaalla tavalla, voidaan helposti aikaansaa da sopivat suotimen läpäisyn ominaisarvot ja sovelias suodatettu aaltoalue.In this embodiment, the number M of the counter overflow M in the progress counter 15a and the drop counter 15b is set to M = 3 and the reference frequency divider N in the adjustable frequency divider 16 is set to N = 5. When the numbers M and N can be set • V .: variably and appropriately da suitable filter transmission characteristics and a suitable filtered wavelength range.

Koska tässä suoritusmuodossa ilmaistaan jatkuvasti tiedon, kuten SP-sisääntulosignaalin jännitemuunnos kahden tai useamman bi-tin aikana, estetään synkronoinnin epätahtiin joutuminen pysäyttävä mällä jättösäätö.Since in this embodiment the voltage conversion of information such as the SP input signal is continuously detected during two or more bits, the synchronization is prevented from stopping by stopping the skip control.

Kuvio 13 esittää tämän keksinnön erästä toista suoritusmuotoa .Figure 13 shows another embodiment of the present invention.

Kuviossa 13 on vastaanotettu tietosignaali, kuten SP-signaa-li, sisääntulona sisääntulonapaan A ja jännitteen muutoskohdat vas- 12 77955 taanotetun tietosignaalin pulssien etu- ja takareunoilla havaitaan muutoskohdan ilmaisinpiirillä 14. Vaihevertailija 9 (sama kuin kuviossa 11) vertailee muutoskohdan ilmaisinpiiristä 14 ulostulevan muutoskohtasignaalin vaihetta vertailuajastuspiiristä (jänniteoh-jattu oskillaattori) ulostulevan vertailusignaalin vaiheeseen, ja edistyssignaali annetaan ulostulona kytkinnapaan C, kun muutoskohta-signaali ilmaistaan ennen vertailusignaalia, muuten on jättösig-naali ulostulona kytkinnapaan D. Säädön pysäytyspiiri 19 syöttää vaihevertailijapiiristä 9 tulevan jättösignaalin vertailuajastus-piiriin 11 säädön pysäytysmerkiksi F, kunnes havaitaan muutoskohta-signaali tapauksissa, joissa muutoskohtasignaalia ei ole havaittu vastaanotetun tietosignaalin kahdessa tai useammassa bittiaikavä-lissä, ottaen huomioon, että vertailuajastussignaali on normaalissa tilassaan, mutta vastaanotettua sisääntulosignaalia ei ole. Vertailua jastuspiiri 11, kuten jänniteohjattu oskillaattori edistää vertailuajastussignaalin vaihetta edistyssignaalin avulla ja viivyttää vertailuajastussignaalin vaihetta säädön jättösignaalin avulla. Ulostulonapa E syöttää ulos vertailuajastussignaalin.In Fig. 13, a received data signal, such as an SP signal, is input to the input terminal A, and voltage change points at the leading and trailing edges of the received data signal pulses are detected by the change point detector circuit 14. The phase comparator 9 (same as in Fig. 11) compares the change point to the phase of the reference signal output from the reference timing circuit (voltage-controlled oscillator), and the progress signal is output to switch terminal C when the change point signal is detected before the reference signal, otherwise the output signal is output to switch terminal D. The control stop circuit 19 until a change point signal is detected in cases where no change point signal is detected in two or more bit intervals of the received data signal, taking into account that the reference timing signal is in a normal state but there is no input signal received. The comparison division circuit 11, such as a voltage-controlled oscillator, promotes the phase of the reference timing signal by the progress signal and delays the phase of the reference timing signal by the control output signal. Output terminal E outputs a reference timing signal.

Tämän suoritusmuodon toiminta tullaan nyt kuvaamaan.The operation of this embodiment will now be described.

Jännitteen muutoskohdat (kohdat, joissa vertailujännitteessä tapahtuu muutos plussasta miinukseen tai miinuksesta plussaan) vastaanotetussa tietosignaalissa ilmaistaan muutoskohdan ilmaisupiirillä 14 ja signaalin vaihetta verrataan vertailun ajastuspiiristä 11 tulevan vertailuajastussignaalin vaiheeseen vaihevertailupii-rissä 9, ja edistyssignaali on ulostulona, kun vastaanotettu tieto-signaali on edistänyt, tai jättösignaali on ulostulona, kun vastaanotettu tietosignaali on viivästynyt.Voltage change points (points where the reference voltage changes from Plus to minus or minus to plus) in the received data signal are detected by the change point detecting circuit 14 and the phase of the signal is compared with the phase of the reference timing signal from the comparison timing circuit 11 the output signal is output when the received data signal is delayed.

Toisaalta, kun vastaaotettua tietosignaalia ei havaita säädön pysäytyspiirissä 19 kahden tai useamman bitin aikana, muunnetaan jättösignaali jättösäätöpysäytyssignaaliksi muutoskohtasignaa-lilla ja vertailuajastussignaalilla, ja tämä syötetään vertailu-ajastuspiiriin niin, että pysäytetään jättösäätö.On the other hand, when the received data signal is not detected in the control stop circuit 19 for two or more bits, the output signal is converted to an output control stop signal by a change point signal and a reference timing signal, and this is input to the reference timing circuit to stop the output control.

Tässä suoritusmuodossa vertailuajastuspiiriä säädetään edis-tyssignaalilla, jättösignaalilla ja jättösäätösignaalilla, jotta säädettäisiin vertailuajastussignaalia missä tahansa ennakolta määritellyssä vaiheessa, jolloin ajastus voidaan säilyttää ja es- 13 77955 tää haitat valittaessa vastaanotettua tietoa silloinkin, kun vastaanotettu tietosignaali on keskeytynyt.In this embodiment, the reference timing circuit is adjusted by a progress signal, a skip signal, and a skip control signal to adjust the reference timing signal at any predetermined stage so that the timing can be maintained and prevent disadvantages in selecting received information even when the received information signal is interrupted.

Kuvioiden 2, 3, 4 ja 5 mukaisten suoritusmuotojen tapakses- sa voidaan alkuperäinen integrointiarvo, joka integrointi tulisi suorittaa signaalin kullekin yksikköpituudelle, voidaan saavuttaa -9 suuruusluokaltaan 10 sekunnissa, jolloin signaalien suurinta siirtonopeutta voidaan lisätä. Sovitettu suodin voidaan toteuttaa AD-muuntimella ja digitaalisella piirillä, jolloin se voidaan muodostaa IC-piiristä, joka on parempi kuin piiri, jossa käytetään analogisia osia, ottaen huomioon hinta, luotettavuus, koko ja tasalaatuisuus.In the case of the embodiments according to Figures 2, 3, 4 and 5, the initial integration value, which integration should be performed for each unit length of the signal, can be achieved in the order of -9 in 10 seconds, whereby the maximum transmission rate of the signals can be increased. The matched filter can be implemented with an AD converter and a digital circuit, whereby it can be formed from an IC circuit that is better than a circuit using analog components, taking into account price, reliability, size and uniformity.

Kuvioiden 3 ja 5 suoritusmuotojen mukaisesti käytetään vaihe-lukittua silmukkaa, ja vaiheen suhteen synkroninen silmukka yhdistetään napaisuuden ajoitusporttipiiriin ja vaihelukitun silmukan vaiheensiirto-osaan, kuten on esitetty kuviossa 9, jolloin vertai-lusignaalin vaihe siirtyy määrän // , kun napaisuuden muutosta si-sääntulosignaalissa ei ole havaittu tietyn ennakolta määritellyn aikavälin kuluessa vertailusignaalin jaksossa. Tämän johdosta lukin-ta-aika synkronoinnille on lyhennettävissä ilman, että muutettaisiin lähetyksen ominaisarvoja vaiheen suhteen synkronisessa silmukassa.According to the embodiments of Figures 3 and 5, a phase-locked loop is used, and the phase-synchronous loop is connected to the polarity timing gate circuit and the phase-shifted loop phase shift section as shown in Figure 9, wherein the phase of the reference signal shifts by // when no polarity change in the input signal. not detected within a predetermined time interval in the reference signal period. As a result, the lock-ta time for synchronization can be shortened without changing the transmission characteristics with respect to the phase in the synchronous loop.

Kuvion 11 suoritusmuodon mukaisesti lasketaan vastaavasti edistyspulssien ja jättöpulssien vaihevertailijasta tulevat pulssi-määrät, ja säädettävän taajuusjakajan jakoluku muutetaan, kun laskennan lukumäärä saavuttaa tietyn ennakolta määritellyn arvon, jotta muodostettaisiin digitaalinen, vaiheen suhteen synkroninen silmukka, jollon halutut suotimen siirto-ominaisuudet (integroitu vaikutus) ovat toteuttavissa halutulla tavalla, ja IC-piiri voidaan muodostaa helposti, koska tällöin ei tarvita analogisia osia.According to the embodiment of Fig. 11, the number of pulses from the phase comparator of the progress pulses and the output pulses are calculated, respectively, and the adjustable frequency divider is changed when the count reaches a predetermined value to form a digital, phase-synchronous loop with desired filter transfer characteristics. feasible as desired, and the IC circuit can be easily formed because no analog components are required.

Kuvion 13 toisen suoritusmuodon mukaisesti pysäytetään viiveen säätö potentiaalisesti silloinkin, kun jännitteen muutoskohtaa tiedoissa, kuten SP-signaalissa, ei havaita kahden tai useamman bitin aikana kohinan tai silmänräpäyksellisen keskeytyksen vaikutuksesta, jolloin voidaan edullisesti estää synkronoinnin epätahtiin joutuminen.According to the second embodiment of Fig. 13, the delay adjustment is potentially stopped even when a voltage change point in the data, such as the SP signal, is not detected during two or more bits due to noise or blinking interruption, thereby advantageously preventing synchronization asynchronous.

Claims (3)

77955 1477955 14 1. Sovitettu suodin, jossa on digitaalinen toimilaite (4) vastaanotetun kantoaaltosignaalin käsittelemiseksi bittiaikavälil-lä ja pulssinsyöttöpiiri (5), joka syöttää asetus- ja palautus-pulsseja, jotka ohjaavat bittiaikavälillä tapahtuvaa käsittelyä, tunnettu siitä, että pulssinsyöttöpiiri muodostuu vaihelukitusta silmukasta (6), jossa on vaihevertailija (9), joka vertailee kullakin aikavälillä taajuudeltaan luvulla N jaetun vertailusig-naalin vaiheita edistys- tai jättöpulssin (Pa,Pb) tuottamiseksi riippuen siitä, onko vaihe edellä vai jäljessä; edistämä/jättölas-kuri (15), joka laskee vaihevertailijasta (9) saatujen edistys- ja jättöpulssien lukumäärän edistysohjaussignaalin (Ea) tai jättö-ohjaussignaalin (Eb) tuottamiseksi silloin, kun laskettu lukumäärä saavuttaa ennaltamäärätyn luvun (M); ja säädettävä taajuusja-kaja (16), joka jakaa vertailusignaalin taajuudeltaan luvulla N+l tai N-l jaetuksi riippuen siitä, saadaanko edistämälaskuris-ta (15a) tai jättölaskurista (15b) edistysohjaussignaali (Ea) tai jättöohjaussignaali (Eb).Adapted filter having a digital actuator (4) for processing a received carrier signal in a bit interval and a pulse input circuit (5) supplying set and reset pulses controlling the processing in the bit interval, characterized in that the pulse input circuit consists of 6 phases , having a phase comparator (9) that compares the phases of the reference signal divided by the number N in each time slot to produce a progress or output pulse (Pa, Pb) depending on whether the phase is upstream or downstream; a boost / drop counter (15) that counts the number of progress and drop pulses obtained from the phase comparator (9) to produce a progress control signal (Ea) or a drop control signal (Eb) when the calculated number reaches a predetermined number (M); and an adjustable frequency divider (16) that divides the reference signal by a frequency of N + 1 or N-1 divided depending on whether a progress control signal (Ea) or a drop control signal (Eb) is obtained from the advance counter (15a) or the drop counter (15b). 2. Patenttivaatimuksen 1 mukainen sovitettu suodin, tunnettu siitä, että edistämälaskurin (15a) tai jättölaskurin (15b) laskeminen ja palautus toteutetaan jättöpulssilla (Pb) tai edistyspulssilla (Pa).Matched filter according to Claim 1, characterized in that the counting and resetting of the advance counter (15a) or the drop counter (15b) is carried out by a drop pulse (Pb) or a feed pulse (Pa). 3. Sovitettu suodin, jossa on digitaalinen toimilaite (4) vastaanotetun kantoaaltosignaalin käsittelemiseksi bittiaikavälillä ja pulssinsyöttöpiiri (5), joka syöttää asetus- ja palautus-pulsseja, jotka ohjaavat bittiaikavälillä tapahtuvaa käsittelyä, tunnettu siitä, että pulssinsyöttöpiiri muodostuu vaihelukitusta silmukasta (6), jossa on vaihevertailija (9), joka vertailee kantoaaltosignaalin vaihetta vertailusignaalin vaiheeseen, joka vertailusignaali saadaan jänniteohjatusta oskillaattorista (11), ja alipäästösuodin (10), johon viedään ohjausjännitesignaa-li, joka vastaa vaihevertailijasta (9) saatua vaihe-eroulostulo-signaalia, jolloin vaihetta säädetään syöttämällä ohjausjännite-signaali jänniteohjattuun oskillaattoriin (11) siten, että vertailusignaali synkronoidaan kantoaaltosignaaliin, ja että siihen 15 77955 sisältyy ohjauksen pysäytyspiiri (19), joka pysäyttää jänniteohja-tun oskillaattorin jättöohjauksen silloin, kun jännitteen muutos-kohtaa kantoaaltosignaalissa ei havaita kahden tai useamman bitin kuluessa. 16 77955Adaptive filter with a digital actuator (4) for processing a received carrier signal in a bit slot and a pulse input circuit (5) supplying set and reset pulses controlling the processing in the bit slot, characterized in that the pulse input circuit consists of a phase lock (s), a phase lock is a phase comparator (9) which compares the phase of the carrier signal with the phase of the reference signal obtained from the voltage controlled oscillator (11) and a low pass filter (10) to which a control voltage signal corresponding to the phase difference output signal from the phase comparator (9) is applied, supplying a control voltage signal to the voltage-controlled oscillator (11) so that the reference signal is synchronized with the carrier signal, and that it includes a control stop circuit (19) that stops the output control of the voltage-controlled oscillator when no voltage change point is detected in the carrier signal a within two or more bits. 16 77955