DE102007010731A1 - Verfahren zum Einbetten von Chips und Leiterplatte - Google Patents

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Abstract

Es wird ein Verfahren und eine nach dem Verfahren hergestellten Leiterplatte vorgeschlagen. In der Leiterplatte wird, von einer ihrer Flachseiten ausgehend, eine Kavität gebildet, beispielsweise dadurch, dass mit einem CO2-Laser eine Vertiefung frei gefräst wird. Der Boden der Kavität enthält eine Strukturierung, also Anschlusspads, die zur elektrischen Verbindung dienen. In die Kavität wird ein Chip eingesetzt, der auf seiner dem Boden der Kavität zugewandten Unterseite mit den Anschlusspads der Leiterplatte in Übereinstimmung bringbare Anschlusspads aufweist. Zur Befestigung des Chips in der Kavität wird ein Kleber in die Kavität eingebracht, in den der Chip eingedrückt wird. Beim Aushärten schrumpft der Kleber und presst dadurch die Anschlüsse des Chips gegen die Anschlüsse auf dem Boden der Kavität. Dadurch bildet sich eine feste elektrische und auch mechanische Verbindung zwischen den miteinander in Berührung stehenden Anschlusspads. Zusätzlich wird der Chip durch den Kleber gehalten. Es entsteht eine Leiterplatte mit einem in der Kavität enthaltenen Chip, der nach außen hin vollständig abgedeckt sein kann. Die elektrischen Verbindungen sind in dem Raum zwischen dem Boden der Kavität und dem elektronischen Chip sicher untergebracht.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen einer Leiterplatte, die in einer Kavität einen aktiven elektronischen Chip aufweist, sowie eine einen elektronischen Chip in einer Kavität aufweisende Leiterplatte.
  • Es ist bekannt, dass man für spezielle Anwendungen aktive elektronische Bauteile, so genannte Chips, in Vertiefungen von Leiterplatten unterbringen kann. Dies ist beispielsweise bei Chipkarten bekannt. Dies hat den Vorteil, dass die Leiterplatten mit den Chips flach sind.
  • Bei den bisherigen Leiterplatten geschieht die elektrische Verbindung zwischen den Anschlüssen des Chips und der Leiterplatte in der Weise, dass auf der Außenseite des Chips angebrachte Anschlusspads über Drähte mit ebenfalls auf der Außenseite der Leiterplatte angebrachten Anschlusspads verbunden werden. Das ganze kann dann vergossen und mit einer weiteren äußeren Schicht laminiert werden.
  • Ebenfalls bekannt sind Verfahren, bei denen in der Leiterplatten eingebettete Chips von außen mittels Mikrovias direkt angebunden werden. Diese Chips werden mit verpresst.
  • Der Erfindung liegt die Aufgabe zu Grunde, ein Verfahren zum Einbetten elektronischer Chips in Leiterplatten zu schaffen, das sich einfach durchführen lässt und gute Ergebnisse liefert.
  • Zur Lösung dieser Aufgabe schlägt die Erfindung ein Verfahren mit den im Anspruch 1 genannten Merkmalen vor. Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
  • Die Erfindung schlägt ebenfalls eine Leiterplatte mit den Merkmalen des Anspruchs 8 vor.
  • Bei dem von der Erfindung vorgeschlagenen Verfahren wird der Chip in der Kavität untergebracht, wobei seine mechanische und elektrische Verbindung mit der Leiterplatte auf dem Boden der Kavität und der diesen Boden zugewandten Unterseite des Chips geschieht. Dabei wird ein in der Elektronik üblicher Kleber verwendet, der ungezielt in die Kavität eingebracht wird. Beim Aushärten dieses Klebers entwickelt er eine Zugkraft, die dazu führt, dass der Chip fester in die Kavität eingezogen wird und sich seine Anschlüsse mit den Anschlüssen auf dem Boden der Kavität verbinden. Dies geschieht soweit, dass nicht nur eine elektrische Verbindung durch ein Berühren von Flächen geschieht, sondern sogar eine mechanische Verbindung nach Art einer Kaltverschweißung. Der Kleber ist bis zu einer Temperatur temperaturbeständig, die höher liegt als die beim Verarbeiten der Leiterplatte entstehenden Temperaturen. Die mit dem Chip versehene Leiterplatte kann also weiterbehandelt werden.
  • Die elektrische Verbindung zwischen den Anschlusspads ist auf der Rückseite des Chips zwischen diesem und dem Boden der Kavität an einer geschützten Stelle angeordnet.
  • In Weiterbildung der Erfindung kann vorgesehen sein, dass die Kavität mithilfe einer weiteren Schicht abgedeckt wird, die auf die Leiterplatte auflaminiert wird, wobei dann der elektronische Chip vollständig in der Leiterplatte eingeweiht dort ist.
  • Die Strukturierung des Bodens der Kavität, also die Anordnung der Anschlusspads, kann vor der Herstellung der Leiterplatte aus einzelnen Schichten schon geschehen, also vor der Herstellung der Kavität.
  • Es ist aber ebenfalls möglich und wird von der Erfindung vorgeschlagen, die notwendige Strukturierung des Bodens der Kavität erst nach dem Herstellen der Kavität durchzuführen.
  • Zur Herstellung der Kavität kann jedes geeignete Mittel verwendet werden, wobei die Erfindung vorzugsweise die Herstellung mithilfe eines Lasers vorschlägt, der die obere Schicht bis zu der metallischen den Boden der Kavität bildenden Schicht öffnet.
  • In Weiterbildung der Erfindung kann vorgesehen sein, die Anschlusspads auf dem Boden der Kavität autokatalytisch mit Gold zu beschichten. Es ist aber auch möglich, andere metallische Oberflächen zu verwenden, die eine Kontaktierung des Chips ermöglichen.
  • Beim Einsetzen des Chips kann erfindungsgemäß vorgesehen sein, den Chip in die Kavität einzudrückende, um in fest gegen den Kleber anzudrücken und den Kleber gleichmäßig zur Anlage an der Unterseite des Chips zu bringen.
  • Der von der Erfindung vorgeschlagene Leiterplattenaufbau ist im Anspruch 8 beschrieben.
  • Weitere Merkmale, Einzelheiten und Vorzüge der Erfindung ergeben sich aus den Ansprüchen und der Zusammenfassung, deren beider Wortlaut durch Bezugnahme zum Inhalt der Beschreibung gemacht wird, der folgenden Beschreibung bevorzugter Ausführungsformen der Erfindung sowie anhand der Zeichnung. Hierbei zeigen:
  • 1 schematisch den Schnitt durch einen Abschnitt einer Leiterplatte zu Beginn des erfindungsgemäßen Verfahrens;
  • 2 den Schnitt der 1 nach dem Öffnen der oberen Kupferschicht;
  • 3 den Schnitt der 1 und 2 nach Herstellen der Kavität;
  • 4 den gleichen Schnitt nach dem Einbringen des Klebers;
  • 5 die Anordnung des elektronischen Chips oberhalb der Kavität;
  • 6 den Schnitt mit dem in der Kavität eingesetzten und verklebten Chip;
  • 7 den gleichen Schnitt nach Auflaminieren einer äußeren Deckschicht.
  • Die in 1 in einem Schnitt dargestellte den Ausgangspunkt für das erfindungsgemäße Verfahren darstellende Leiterplatte enthält eine mittlere Kernschicht 1, die ihrerseits mehrlagig aufgebaut sein kann. Die Kernschicht 1 weist an ihrer einen Seite, in 1 oben, eine geätzte Struktur mit Anschlusspads 2 auf. Diese stehen über Leiterbahnen innerhalb der Kernschicht 1 mit anderen Anschlusspads in Verbindung.
  • Oberhalb und unterhalb der Kernschicht 1 ist diese mit jeweils einem Prepreg 3, 4 verbunden, und die beiden Außenseiten sind mit einer Kupferfolie 5, 6 versehen, wobei die gesamte Leiterplatte verpresst ist.
  • Als erster Schritt bei dem dargestellten Ausführungsbeispiel wird nun die obere Kupferschicht 5 in dem Bereich, wo eine Kavität angebracht werden soll, geöffnet. Dies geschieht durch freiätzen der Kupferschicht 5, so dass dort ein Fenster 7 entsteht, wo der Prepreg 3 die Oberseite beziehungsweise Außenseite der Leiterplatte bildet.
  • Innerhalb dieses so gebildeten Fensters 7 wird nun in einem nächsten Schritt mithilfe eines Lasers das Material des Prepregs 3 entfernt, so dass jetzt eine Kavität 8 entsteht, die innerhalb des Fensters 7 bis auf die Oberseite der Kernschicht 1 reicht. Die Anschlusspads 2 liegen jetzt frei.
  • Anschließend wird die Kavität gesäubert und die Oberfläche mit Auresist abgedeckt. Dann wird die Kavität im Resist durch Fotostrukturieren geöffnet und die Anschlusspads 2 vorzugsweise autokatalytisch mit einer Nickel/Goldschicht überzogen.
  • Danach wird das Au-Resist wieder entfernt.
  • Dies ist im Einzelnen nicht dargestellt, da es sich um in der Leiterplattenherstellung übliche Vorgänge handelt. Anschließend wird in einem nächsten Schritt ein Kleber 9 in die Kavität eingebracht, beispielsweise mit einem Dispenser, der eine erforderliche Portion abgibt. Dies ist in 4 dargestellt.
  • Nun wird der elektronische Chip 12 herbeigeführt, der auf seiner in das Innere der Kavität gerichteten Unterseite 10 ebenfalls Anschlusspads 11 aufweist, die in ihrer Anordnung den Anschlusspads 2 der Leiterplatte entsprechen. Dies ist schematisch in 5 darzustellen versucht worden. Der Chip 12 wird nun in die Kavität eingesetzt und angedrückt, so dass sich der Kleber 9 auch mit der Unterseite 10 des Chips 12 verbindet. Dies ist in 6 dargestellt. Der Kleber härtet nun aus und schrumpft dabei. Dabei werden die Gold-Kontakte des Chips 12 fest an die ebenfalls vergoldeten Kontaktflächen der Anschlusspads 2 der Leiterplatte angezogen. Dies führt zu einer Art Kaltverschweißung zwischen den Anschlusspads 11 des Chips 12 und den Anschlusspads 2 der Leiterplatte.
  • Der Chip 12 ist also mit den Anschlusspads 2 der Leiterplatte elektrisch und mechanisch verbunden, und wird außerdem von dem ausgehärteten Kleber 9 mechanisch in der Kavität gesichert.
  • Gegebenenfalls ist es auch möglich, den zwischen dem Chip 12 und den Wänden der Kavität gebildeten Spalt auszugießen.
  • Nach dem Aushärten des Klebers 9 wird eine weitere Schicht 14 auf die Oberseite der Leiterplatte auflaminiert, die damit die Kavität mit dem darin enthaltenen Chip 12 abschließt.
  • Die elektrische Einbindung des Chips in das elektronische Netzwerk erfolgt über innenliegende Leiterbahnen.
  • Was hier für einen einzelnen Chip 12 an der Oberseite der Leiterplatte gezeigt und beschrieben wurde, kann selbstverständlich für mehrere derartige Chips durchgeführt werden, die auch auf beiden Seiten der Kernschicht 1 beziehungsweise in unterschiedlichen Lagen/Tiefen des Multilayeraufbaus vorhanden sein können.

Claims (10)

  1. Verfahren zum Anordnen elektronischer Chips (12) in Leiterplatten, mit folgenden Verfahrensschritten: 1.1 in einer Leiterplatte wird eine Kavität (8) gebildet, 1.2 der Boden der Kavität (8) wird zur Bildung von Anschlussstellen (2) strukturiert, 1.3 in die Kavität (8) wird Kleber (9) eingebracht, 1.4 ein mit Anschlussstellen (11) versehener Chip (12) wird mit den Anschlussstellen (11) voraus in die Kavität (8) eingebracht, 1.5 beim Aushärten des Klebers (9) werden die Anschlussstellen (2) der Leiterplatte und die Anschlussstellen (11) des Chips (12) miteinander elektrisch leitend verbunden, insbesondere stoffschlüssig verbunden.
  2. Verfahren nach Anspruch 1, bei dem auf die mit dem Chip (12) versehene Leiterplatte zur Abdeckung der Kavität (8) in eine weitere Schicht (14) auflaminiert wird.
  3. Verfahren nach Anspruch 1 oder 2, bei dem die Strukturierung des späteren Bodens der Kavität (8) vor dem Herstellen der Kavität (8) geschieht.
  4. Verfahren nach Anspruch 1 oder 2, bei dem die Strukturierung des Bodens der Kavität (8) nach dem Herstellen der Kavität (8) geschieht.
  5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Herstellung der Kavität (8) mithilfe eines Lasers, insbesondere eines CO2 Lasers, geschieht.
  6. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die auf dem Boden der Kavität (8) vorhandenen Anschlusspads (2) autokatalytisch mit Gold beschichtet werden.
  7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der mit den Anschlussstellen (11) versehene Chip (12) gegen die Anschlusspads (2) angedrückt wird.
  8. Multilayerplatte, mit einer in der Leiterplatte gebildeten Kavität (8), deren Boden Anschlusspads (2) aufweist, sowie mit einem in der Kavität (8) angeordneten elektronischen Chip (12), der auf seiner dem Boden der Kavität (8) zugewandten Unterseite (10) Anschlusspads (11) aufweist, mit denen er mit den Anschlusspads (2) der Leiterplatte elektrisch leitend und mechanisch verbunden ist.
  9. Multilayerplatte nach Anspruch 8, bei der die Kavität (8) mit dem darin enthaltenen elektronischen Chip (12) von einem weiteren Lager (14) abgedeckt ist, der mit der Leiterplatte laminiert ist.
  10. Multilayerplatte, insbesondere nach Anspruch 8 oder 9, herstellbar nach dem Verfahren nach einem der Ansprüche 1 bis 7.
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