ES2883568T3 - Módulo de entrada para controlador lógico programable - Google Patents

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ES2883568T3 ES15184101T ES15184101T ES2883568T3 ES 2883568 T3 ES2883568 T3 ES 2883568T3 ES 15184101 T ES15184101 T ES 15184101T ES 15184101 T ES15184101 T ES 15184101T ES 2883568 T3 ES2883568 T3 ES 2883568T3
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Abstract

Módulo de entrada (32) para un controlador lógico programable adecuado para su conexión a una pluralidad de elementos de una cadena automatizada, comprendiendo el módulo de entrada (32): - entradas (32A, 32B), estando cada entrada (32A, 32B) adaptada para recibir una señal de al menos uno (14A, 18) de la pluralidad de elementos (12, 14A, 14B, 16, 18, 20A, 20B, 20C, 20D), - interfaces (40A, 40B), estando cada interfaz (40A, 40B) asociada a una única entrada y comprendiendo al menos una salida (40A6, 40B6) capaz de operar en tres estados distintos: - un estado de forzamiento correspondiente a la tensión máxima que la salida (40A6, 40B6) de la interfaz (40A, 40B) es apta para entregar, - un estado bajo correspondiente a la tensión mínima que la salida (40A6, 40B6) de la interfaz (40A, 40B) es apta para entregar, y - un estado de lectura en el que la salida (40A6, 40B6) de la interfaz (40A, 40B) está adaptada para entregar una imagen de la señal recibida por la entrada (32A, 32B) asociada a la interfaz (40A, 40B) en cuestión, - un bloque de prueba (42) conectado a cada una de las interfaces (40A, 40B) y adaptado para imponer el estado de la salida (40A6, 40B6) de cada interfaz (40A, 40B), y - un submódulo de procesamiento (24) adaptado para comparar el estado de la salida (40A6, 40B6) de cada interfaz (40A, 40B) con el estado impuesto por el bloque de prueba (42) y deducir de él una anomalía de funcionamiento del módulo de entrada (32, 34) cuando el estado de la salida (40A6, 40B6) de al menos una interfaz (40A, 40B) difiere del estado impuesto por el bloque de prueba (42).

Description

DESCRIPCIÓN
Módulo de entrada para controlador lógico programare
La presente invención se refiere a un módulo de entrada para un controlador lógico programare, un controlador que comprende dicho módulo y un procedimiento para probar dicho módulo.
Un controlador lógico programa r e, en lo sucesivo denominado PLC, es un equipo de automatización adecuado para conducir, controlar y/o supervisar uno o más procesos. Este tipo de controlador suele denominarse por el acrónimo API o PLC por el término inglés ”programable logic controller”. Por ejemplo, el PLC puede utilizarse para controlar las máquinas de una cadena de montaje en una fábrica o para controlar los sistemas automáticos de manipulación
El controlador programable se construye generalmente sobre una arquitectura modular. Además, el controlador incluye diferentes módulos. En particular, el controlador incluye un módulo de comunicación para intercambiar datos entre los otros módulos del controlador. Este módulo de comunicación constituye, por tanto, un bus de transmisión, normalmente llamado bus “fondo de cesta” (o según la terminología inglesa bus "backplane").
El número de módulos del controlador depende de los requisitos del proceso o procesos a automatizar. Normalmente, el PLC comprende un módulo de alimentación, una unidad central de procesamiento, módulos de procesamiento y módulos de entrada.
El módulo de alimentación proporciona, a través del módulo de comunicación, la energía eléctrica para hacer funcionar los demás módulos del PLC.
La unidad central es una unidad de cómputo o procesador, usualmente referida por el acrónimo inglés como CPU por “central processing unit” (unidad central de procesamiento). La unidad central es un módulo que comprende un software integrado que comprende las instrucciones a ejecutar el software integrado para realizar las operaciones de automatización deseadas. La unidad central también suele incluir una conexión frontal para las herramientas de programación tipo ordenador personal.
Cada módulo de procesamiento se dedica a procesar datos.
Cada módulo de entrada proporciona una interfaz segura entre la unidad central y los elementos que interactúan con el PLC. A modo de ejemplo, estos elementos son sensores, pulsadores, actuadores, indicadores, válvulas. Esta diversidad significa que un PLC suele tener varios módulos de entrada, siendo algunos de ellos digitales y otros analógicos.
Para garantizar la seguridad de la interconexión y, más generalmente, la seguridad y el buen funcionamiento del controlador, cada módulo de entrada es capaz de detectar una anomalía de funcionamiento. Según el caso, se produce una avería si falla el elemento que interactúa con el PLC, la conexión entre el elemento y el PLC o el módulo de entrada.
Para detectar la presencia de una anomalía de este tipo, se sabe que cada módulo de entrada está provisto de al menos dos interfaces idénticas por entrada, estando la salida de las dos interfaces conectada a un comparador adecuado para comparar las señales de salida. Si no hay ninguna avería, el comparador no detecta ninguna diferencia entre las dos señales, ya que las dos interfaces son idénticas. Cuando el comparador detecta una diferencia significativa entre las dos señales de salida, significa que se está produciendo una avería. Los interruptores de los circuitos de cada interfaz permiten realizar una secuencia de prueba de las interfaces para determinar si el mal funcionamiento se origina en el módulo de entrada o en algo externo al módulo de entrada. Además, para evitar casos de fallo de la interfaz que provoquen una señal idéntica en ambas señales de salida, la secuencia de prueba debe realizarse periódicamente para garantizar el funcionamiento normal. Cuando se lleva a cabo esta secuencia de prueba, ninguna de las dos interfaces bajo prueba transmitirá la señal cuando ambas interfaces se prueben simultáneamente. Por ello, a menudo se opta por utilizar un módulo de entrada con tres interfaces idénticas por entrada.
Sin embargo, estos módulos son voluminosos.
Por lo tanto, existe la necesidad de un módulo de entrada de PLC con una huella pequeña que proporcione un buen nivel de seguridad para el PLC.
El documento US2004/010324 describe un módulo de interfaz de componentes de centrales nucleares que tiene un procesador no software para arbitrar las señales de control de los componentes y para integrar las señales de control con las señales de retroalimentación de los componentes para generar una señal de control de los componentes.
El documento US4593380 proporciona circuitos que pueden ser operados selectivamente como un punto de entrada o un punto de salida en un controlador programable que tiene múltiples puntos de entrada y salida para intercambiar señales entre una unidad central de procesamiento (CPU) del controlador y un proceso controlado.
Para ello, se propone un módulo de entrada para un controlador industrial programare, apto para ser conectado a una pluralidad de elementos de una cadena automatizada, comprendiendo el módulo de entrada entradas, siendo cada una de ellas apta para recibir una señal de al menos un elemento de la pluralidad de elementos. El módulo de entrada comprende interfaces, cada una de las cuales está asociada a una única entrada y comprende al menos una salida capaz de funcionar en tres estados distintos: un estado de forzamiento correspondiente a la tensión máxima que la salida de la interfaz es capaz de entregar, un estado de baja correspondiente a la tensión mínima que la salida de la interfaz es capaz de entregar, y un estado de lectura en el que la salida de la interfaz es capaz de entregar una imagen de la señal recibida por la entrada asociada a la interfaz en cuestión. El módulo de entrada también comprende un bloque de prueba conectado a cada una de las interfaces y adaptado para imponer el estado de la salida de cada interfaz, y un submódulo de procesamiento adaptado para comparar el estado de la salida de cada interfaz con el estado impuesto por el bloque de prueba y deducir de ello una anomalía de funcionamiento del módulo de entrada cuando el estado de la salida de al menos una interfaz difiere del estado impuesto por el bloque de prueba.
En determinadas realizaciones, el módulo de entrada comprende una o más de las siguientes características, tomadas solas o en cualquier combinación técnicamente posible:
• cada interfaz comprende componentes que tienen un modo de fallo conocido, siendo preferentemente cada componente seleccionado de forma única entre el grupo formado por una resistencia, un transistor y un diodo.
• cada interfaz es idéntica.
• cada interfaz tiene un único transistor que cambia el estado de la salida de la interfaz.
• el módulo de entrada comprende además una parte de aislamiento que aísla el submódulo de procesamiento de las interfaces y del bloque de prueba.
• el módulo de entrada también dispone de una fuente de alimentación específica para el bloque de pruebas. • el submódulo de procesamiento está adaptado para determinar una anomalía de funcionamiento de al menos uno de los elementos del grupo formado por las dos interfaces, el bloque de prueba y la parte de aislamiento cuando el estado de la salida de al menos una interfaz difiere del estado de forzamiento mientras el estado impuesto por el bloque de prueba es el estado de forzamiento, el bloque de pruebas y la parte de aislamiento cuando el estado de la salida de al menos una interfaz difiere del estado de forzamiento mientras el estado impuesto por el bloque de pruebas es el estado de forzamiento, una ausencia de mal funcionamiento cuando el bloque de pruebas no está alimentado, y un mal funcionamiento de al menos uno de los elementos del grupo formado por las interfaces y el bloque de pruebas cuando el estado de la salida de al menos una interfaz difiere del estado bajo mientras el estado impuesto por el bloque de pruebas es el estado bajo.
• el submódulo de procesamiento es capaz de imponer cíclicamente el estado de forzado, el estado de baja y luego el estado de lectura en cada salida de cada interfaz.
La invención también se refiere a un controlador lógico programable que comprende al menos un módulo de entrada como el mencionado anteriormente.
La invención también se refiere a un procedimiento de prueba de un módulo de entrada para un controlador industrial programable adecuado para ser conectado a una pluralidad de elementos de una cadena automatizada, el módulo de entrada que comprende entradas, siendo cada entrada adecuada para recibir una señal de al menos un elemento de la pluralidad de elementos. El módulo de entrada comprende interfaces, cada una de las cuales está asociada a una única entrada y comprende al menos una salida apta para funcionar en tres estados distintos: un estado de forzamiento correspondiente a la tensión máxima que la salida de la interfaz es apta para entregar, un estado de baja correspondiente a la tensión mínima que la salida de la interfaz es apta para entregar, y un estado de lectura en el que la salida de la interfaz es apta para entregar una imagen de la señal recibida por la entrada asociada a la interfaz en cuestión. El módulo de entrada comprende un bloque de prueba conectado a cada una de las interfaces y adaptado para imponer el estado de la salida de cada interfaz, y un submódulo de procesamiento adaptado para comparar el estado de la salida de cada interfaz con el estado impuesto por el bloque de prueba y deducir de ello una anomalía de funcionamiento del módulo de entrada cuando el estado de la salida de al menos una interfaz difiere del estado impuesto por el bloque de prueba. El procedimiento comprende las etapas de imponer un estado de forzamiento en cada salida de cada interfaz, comprobar el estado de funcionamiento del módulo de entrada cuando se impone un estado de forzamiento en cada salida de cada interfaz, imponer un estado bajo en cada salida de cada interfaz, comprobar el estado de funcionamiento del módulo de entrada, deduciré inferir el estado de funcionamiento del módulo de entrada en base a los resultados de las etapas de comprobación.
Otras características y ventajas de la invención se harán evidentes a partir de la siguiente descripción de las realizaciones de la invención, dadas sólo a modo de ejemplo y con referencia a los dibujos en los que:
• la figura 1, es un diagrama de un ejemplo de un PLC que interactúa con una pluralidad de elementos, y
• la figura 2, es un diagrama de un módulo de entrada del controlador de la figura 1.
Como se muestra en la figura 1, se propone un PLC 10 para interactuar con una pluralidad de elementos 12 que forman parte de una cadena automatizada.
De los elementos 12 de la cadena automatizada, por simplicidad, sólo se muestran ocho en la figura 1, teniendo en cuenta que en la práctica el número de elementos 12 depende del proceso que pueda ser automatizado por el controlador 10. En los procesos complejos, el número de elementos suele ser superior a cien.
En la figura 1, se muestran dos sensores 14A, 14D, un actuador 16 y un botón de parada de emergencia 18. Los dos sensores 14A, 14D, el actuador 16 y el botón de parada de emergencia 18 están conectados por un cable 20A, 20D, 20C, 20B respectivamente al PLC 10.
El controlador 10 es un controlador lógico programable.
El controlador 10 comprende entradas/salidas 10A, 10B, 10C y 10D, un módulo de alimentación 22, una unidad central de procesamiento 28, un módulo de comunicación 30 y un primer módulo de entrada 32 que comprende un primer submódulo de procesamiento 24 y un segundo módulo de entrada/salida 34 que comprende un segundo submódulo de procesamiento 26.
La primera entrada 10A está conectada al primer sensor 14A a través del primer cable 20A.
La segunda entrada 10B está conectada al botón de parada de emergencia 18 a través del segundo cable 20B. La tercera salida 10C está conectada al actuador 16 a través del tercer cable 20C.
La cuarta entrada 10D está conectada al segundo sensor 14D a través del cuarto cable 20D.
El módulo de alimentación 22 proporciona, a través del módulo de comunicación 30, la energía eléctrica para hacer funcionar los otros módulos 28, 30, 32, 34 del PLC 10.
El primer submódulo de procesamiento 24 está adaptado para procesar los datos del primer módulo de entrada 32. Por ejemplo, el primer módulo de procesamiento 24 es adecuado para filtrar los datos.
Del mismo modo, el módulo de procesamiento sub-segundo 26 está adaptado para procesar los datos del segundo módulo de entrada 34.
La unidad central 28 está adaptada para recoger los datos procesados por los submódulos de procesamiento 24 y 26 y para tomar e implementar decisiones en base a los datos procesados.
El módulo de comunicación 30 está adaptado para proporcionar comunicaciones de datos entre los diversos módulos 22, 28, 32 y 34 del PLC 10. Esto se indica en la figura 1 con líneas de puntos.
El primer módulo de entrada 32 está conectado a las dos primeras entradas 10A y 10B del PLC 10. El primer módulo de entrada 32 está conectado al primer módulo de procesamiento 24 y está adaptado para proporcionar una interfaz segura entre el primer módulo de procesamiento 24 y el sensor 14A y el botón de parada de emergencia 18 conectados a las entradas 10A y 10B respectivamente.
En la Figura 2 se muestra un diagrama de circuito de ejemplo para el primer módulo de entrada 32.
El primer módulo de entrada 32 comprende dos entradas 32A, 32B, una primera interfaz 40A, una segunda interfaz 40B, un bloque de prueba 42, una porción de aislamiento 44, un primer bloque de diagnóstico 46A, un segundo bloque de diagnóstico 46B, cuatro comandos de prueba para las interfaces 40A y 40B que son cuatro salidas 48A1, 48A2, 50B1 y 50B2, y cinco entradas 52, 54, 56, 58 y 60.
La primera entrada 32A del primer módulo de entrada 32 está conectada a la primera entrada 10A del PLC 10. La segunda entrada 32B del primer módulo de entrada 32 está conectada a la segunda entrada 10B del PLC 10. La primera interfaz 40A comprende dos diodos 62A, 64A, cuatro resistencias 66A, 68A, 70A, 72A, un transistor 74A y seis terminales 40A1, 40A2, 40A3, 40A4, 40A5 y 40A6.
El primer diodo 62A tiene un ánodo 62AA y un cátodo 62AC.
El segundo diodo 64A comprende un ánodo 64AA y un cátodo 64AC.
La primera resistencia 66A tiene un primer terminal 66A1 y un segundo terminal 66A2.
La segunda resistencia 68A tiene un primer terminal 68A1 y un segundo terminal 68A2.
La tercera resistencia 70A tiene un primer terminal 70A1 y un segundo terminal 70A2.
La cuarta resistencia 72A tiene un primer terminal 72A1 y un segundo terminal 72A2.
El transistor 74A es, según el ejemplo de la figura 2, un transistor bipolar PNP que tiene tres electrodos: una base 74AB, un colector 74AC y un emisor 74AE.
El ánodo 62AA del primer diodo 62A está conectado al primer terminal 40A1 de la primera interfaz 40A. El cátodo 62AC del primer diodo 62A está conectado al primer terminal 72A1 de la cuarta resistencia 72A.
El ánodo 64AA del segundo diodo 64A está conectado al segundo terminal 40A2 de la primera interfaz 40A y al primer terminal 70A1 de la tercera resistencia 70A. El cátodo 64AC del segundo diodo 64A está conectado al segundo terminal 72A2 de la cuarta resistencia 72A y al colector 74AC del transistor 74A.
El primer terminal 66A1 de la primera resistencia 66A está conectado al cuarto terminal 40A4 de la primera interfaz 40A mientras que el segundo terminal 66A2 de la primera resistencia 66A está conectado al quinto terminal 40A5 de la primera interfaz 40A.
El primer terminal 68A1 de la segunda resistencia 68A está conectado al tercer terminal 40A3 de la primera interfaz 40A. El segundo terminal 68A2 de la segunda resistencia 68A está conectado a la base 74AB del transistor 74A y al segundo terminal 70A2 de la tercera resistencia 70A.
El primer terminal 70A1 de la tercera resistencia 70A está conectado al segundo terminal 40A2 de la primera interfaz 40A y al ánodo 64AA del segundo diodo 64A. El segundo terminal 70A2 de la tercera resistencia 70A está conectado a la base 74AB del transistor 74A y al segundo terminal 68A2 de la segunda resistencia 68A.
El primer terminal 72A1 de la cuarta resistencia 72A está conectado al cátodo 62AC del primer diodo 62A. El segundo terminal 72A2 de la cuarta resistencia 72A está conectado al cátodo 64AC del segundo diodo 64A y al colector 74AC del transistor 74A.
La base 74AB del transistor 74A está conectada al segundo terminal 68A2 de la segunda resistencia 68A y al segundo terminal 70A2 de la tercera resistencia 70A. El emisor 74AE del transistor 74A está conectado al sexto terminal 40A6 de la primera interfaz 40A. El colector 74AC del transistor 74A está conectado al cátodo 64AC del segundo diodo 64A y al segundo terminal 72A de la cuarta resistencia 72A.
El primer terminal 40A1 de la primera interfaz 40A está conectado a la primera entrada 32A del primer módulo de entrada 32.
El segundo terminal 40A2, el tercer terminal 40A3 y el cuarto terminal 40A4 de la primera interfaz 40A están conectados al bloque de prueba 42. En aras de la simplicidad, las conexiones asociadas no son visibles en la figura 2. Los puntos simbolizan la existencia de estas conexiones. Además, el cuarto terminal 40A4 de la primera interfaz 40A está conectado a tierra.
El quinto terminal 40A5 y el sexto terminal 40A6 de la primera interfaz 40A están conectados a la porción de aislamiento 44.
Cabe señalar que el sexto terminal 40A6 de la primera interfaz 40A es una salida capaz de operar en tres estados distintos: un estado de forzado, un estado bajo y un estado de lectura. En el estado de forzamiento, el sexto terminal 40A6 de la primera interfaz 40A está adaptado para entregar una tensión de forzamiento entregada por el bloque de prueba 42 (por ejemplo, 5V en el caso particular de la figura 2, la tensión de forzamiento que corresponde la mayoría de las veces a la tensión máxima que el bloque de prueba 42 es capaz de entregar), desde el estado de baja, el sexto terminal 40A6 de la primera interfaz 40A está adaptado para entregar una tensión mínima (normalmente 0V) y en el estado de lectura, el sexto terminal 40A6 de la primera interfaz 40A está adaptado para entregar una imagen de la señal recibida por la primera entrada o para recibir la señal de control del primer sensor 14A, es decir, la corriente entregada por el primer sensor 14A.
La segunda interfaz 40B es similar a la primera interfaz 40A pero interactúa con el segundo sensor 14B en lugar del primer sensor 14A. Por lo tanto, se aplican las mismas observaciones anteriores para la segunda interfaz 40B, sustituyendo la letra A por la letra B en el signo de referencia cuando corresponda.
El bloque de prueba 42 comprende tres resistencias 76, 78, 80, un transistor 82, un regulador de tensión 84 y once terminales 42_1, 42_2, 42_3, 42_4, 42_5, 42_6, 42_7, 42_8, 42 9, 42_10 y 42_11.
La primera resistencia 76 del bloque de prueba 42 tiene un primer terminal 76_1 y un segundo terminal 76_2.
La segunda resistencia 78 del bloque de prueba 42 tiene un primer terminal 78_1 y un segundo terminal 78_2.
La tercera resistencia 80 del bloque de prueba 42 tiene un primer terminal 80_1 y un segundo terminal 80_2.
El transistor 82 del bloque de prueba 42 es, según el ejemplo de la figura 2, un transistor de efecto de campo que tiene tres electrodos: una puerta 82g , un drenaje 82D y una fuente 82S.
El transistor 82 se utiliza para conectar el voltaje de referencia del regulador de voltaje 84 a las interfaces 40A y 40B para limitar la corriente que fluye a través de cada interfaz en modo de lectura. El transistor 82 también permite desconectar la referencia de tensión del regulador de tensión 84 de las interfaces 40A y 40B para poner estas interfaces 40A y 40B en estado bajo.
El regulador de tensión 84 comprende un primer terminal 84_1, un segundo terminal 84_2 y un tercer terminal 84_3. El primer terminal 84_1 corresponde a la salida, el segundo terminal 84_2 a la entrada y el tercer terminal 84_3 a 0V.
El regulador de voltaje 84 está adaptado para proporcionar un voltaje de referencia a las interfaces 40A y 40B para limitar la corriente que fluye a través de la interfaz en modo de lectura. El regulador también es adecuado para suministrar la tensión de forzamiento para las interfaces 40A y 40B en modo de forzamiento. Por ejemplo, en este modo de forzamiento, el regulador de tensión es adecuado para suministrar una tensión de 5 V.
El primer terminal 76_1 de la primera resistencia 76 del bloque de prueba 42 está conectado al octavo terminal 42_8 del bloque de prueba 42. El segundo terminal 76_2 de la primera resistencia 76 del bloque de prueba 42 está conectado al noveno terminal 42_9 del bloque de prueba 42.
El primer terminal 78_1 de la segunda resistencia 78 del bloque de prueba 42 está conectado al cuarto terminal 42_4 del bloque de prueba 42 y a la puerta 82G del transistor 82 del bloque de prueba 42. El segundo terminal 78_2 de la segunda resistencia 78 del bloque de prueba 42 está conectado al segundo terminal 84_2 del regulador de tensión 84 y al primer terminal 80_1 de la tercera resistencia 80 del bloque de prueba 42.
El primer terminal 80_1 de la tercera resistencia 80 del bloque de prueba 42 está conectado al segundo terminal 78_2 de la segunda resistencia 78 del bloque de prueba 42 y al segundo terminal 84_2 del regulador de tensión 84. El segundo terminal 80_2 de la tercera resistencia 80 del bloque de prueba 42 está conectado al primer terminal 42_1 del bloque de prueba 42.
La puerta 82G del transistor 82 del bloque de prueba 42 está conectada al cuarto terminal 42_4 del bloque de prueba 42 y al primer terminal 78_1 de la segunda resistencia 78 del bloque de prueba 42. El drenaje 82D del transistor 82 del bloque de prueba 42 está conectado al quinto terminal 42_5 del bloque de prueba 42 y al primer terminal 84_1 del regulador de tensión 84. La fuente 82S del transistor 82 del bloque de prueba 42 está conectada al séptimo terminal 42_7 y al décimo terminal 42_10 del bloque de prueba 42.
Es notable que según un modo de fallo (cortocircuito del regulador de tensión 84), tanto la puerta 82G como la fuente 82S reciben una tensión de 24V. El transistor 82 del bloque de prueba 42 se encuentra así en estado de bloqueo y se evita así la emisión de una alta tensión (24V en este caso) sobre la tensión de referencia de las interfaces 40A y 40B.
El primer terminal 84_1 del regulador de tensión 84 está conectado al tercer terminal 42_3 del bloque de prueba 42 y al drenaje 82D del transistor 82 del bloque de prueba 42. El segundo terminal 84_2 del regulador de tensión 84 está conectado al primer terminal 80_1 de la tercera resistencia 80 del bloque de prueba 42 y al segundo terminal 78_2 de la segunda resistencia 78 del bloque de prueba 42. El tercer terminal 84_3 del regulador de tensión 84 está conectado al segundo terminal 42_2 del bloque de prueba 42.
El primer terminal 42_1 del bloque de prueba 42 está conectado a la quinta entrada 60 del primer módulo de entrada 32.
El segundo terminal 42_2 del bloque de prueba 42 está conectado a la cuarta entrada 58 del primer módulo de entrada 32.
La quinta entrada 60 y la cuarta entrada 58 del primer módulo de entrada 32 conectan así la fuente de alimentación de los sensores 14A, 14D, 16 y 18 al primer módulo de entrada 32. La cuarta entrada 58 del primer módulo de entrada 32 recibe el 0V que es el potencial de referencia para las interfaces 40A, 40B.
El tercer terminal 42_3, el cuarto terminal 42_4, el quinto terminal 42_5, el sexto terminal 42_6, el séptimo terminal 42_7, el octavo terminal 42_8 del bloque de prueba 42 están conectados a la porción de aislamiento 44.
El noveno terminal 42_9 del bloque de prueba 42 está conectado al cuarto terminal 40A4 de la primera interfaz 40A y al cuarto terminal 40B4 de la segunda interfaz 40B.
El décimo terminal 42_10 del bloque de prueba 42 está conectado, por una parte, al séptimo terminal 42_7 del bloque de prueba 42 y, por otra parte, al tercer terminal 40A3 de la primera interfaz 40A y al tercer terminal 40B3 de la segunda interfaz 40B.
El undécimo terminal 42_11 del bloque de prueba 42 está conectado, por una parte, al sexto terminal 42_6 del bloque de prueba 42 y, por otra parte, al segundo terminal 40A2 de la primera interfaz 40A y al segundo terminal 40B2 de la segunda interfaz 40B.
El bloque de prueba 42 proporciona una corriente entre el séptimo terminal 42_7 del bloque de prueba 42 y el octavo terminal que indica la presencia de una fuente de alimentación de 24V. Un cortocircuito entre el quinto terminal 42_5 y el sexto terminal 42_6 del bloque de prueba 42 también pone las interfaces 40A y 40B en modo de forzado. Un cortocircuito entre el cuarto terminal 42_4 y el tercer terminal 42_3 del bloque de prueba 42 también permite que las interfaces 40A y 40B se pongan en baja.
La porción de aislamiento 44 comprende un primer optotransistor 85A, un segundo optotransistor 85B y tres aisladores 86, 88, 90.
En el ejemplo mostrado en la figura 2, el primer optotransistor 85A, el segundo optotransistor 85B y el primer aislador 86 son entradas, mientras que el segundo aislador 88 y el tercer aislador 90 son salidas de control. Por otro lado, en el primer módulo de entrada 32, el primer optotransistor 85A, el segundo optotransistor 85B y el primer aislador 86 son salidas, mientras que el segundo aislador 88 y el tercer aislador 90 son entradas de control.
Específicamente, el primer aislador 86 es adecuado para indicar la presencia de una fuente de alimentación de 24V, mientras que el segundo aislador 88 y el tercer aislador 90 son adecuados para controlar los cortocircuitos entre el quinto terminal 42_5 y el sexto terminal 42_6 del bloque de prueba 42 y el segundo terminal 42_2 y el tercer terminal 42_3 del bloque de prueba 42 respectivamente.
Según el ejemplo de la figura 2, un optotransistor es un conjunto de un fotodiodo y un fototransistor en comunicación óptica. El fotodiodo y el fototransistor están aislados. El sentido del montaje se indica con flechas en la figura 2, correspondiendo la dirección indicada por las flechas a la transmisión de emisión a recepción.
Por ejemplo, en el caso de la figura 2, los aislantes 86, 88 y 90 son también optotransistores.
Alternativamente, cada aislante 86, 88 y 90 se sustituye por cualquier otro dispositivo para proporcionar aislamiento, como un dispositivo capacitivo o inductivo.
Para simplificar, las diversas conexiones internas del optotransistor 85A que comprende un optoacoplador 92A, una resistencia 94A y cuatro terminales 85A1, 85A2, 85A3 y 85A4 no se detallan a continuación. En efecto, las conexiones internas del optotransistor 85A resultan del hecho de que la salida del fototransistor 85A está conectada a la resistencia 94A.
El primer terminal 85A1 del primer optotransistor 85A está conectado al sexto terminal 40A6 de la primera interfaz 40A.
El segundo terminal 85A2 del primer optotransistor 85A está conectado al quinto terminal 40A5 de la primera interfaz 40A. El tercer terminal 85A3 del primer optotransistor 85A está conectado al primer bloque de diagnóstico 46A.
El cuarto terminal 85A4 está conectado a la segunda salida 48A2 del primer módulo de entrada 32.
Como resultado de estas conexiones, el voltaje aplicado a la entrada del primer bloque de diagnóstico 46A es proporcional a la corriente que fluye a través del fotodiodo (en modo de lectura) del primer optotransistor 85A y, por tanto, proporcional a la corriente suministrada por el primer sensor 14A. Esto permite diagnosticar un número de valores de corriente producidos por el primer sensor 14A conectado a la primera entrada 10A dentro de un cierto rango y el funcionamiento de ciertos elementos del primer módulo de entrada 32.
El segundo optotransistor 85B es similar al primer optotransistor 85A pero interactúa con la segunda interfaz 40B en lugar de la primera interfaz 40A. Por lo tanto, para el segundo optotransistor 85B se aplican las mismas observaciones anteriores, sustituyendo la letra A por la letra B en el signo de referencia cuando corresponda.
El primer aislante 86 comprende un primer terminal 86_1, un segundo terminal 86_2 y un tercer terminal 86_3. El tercer terminal 86_3 del primer aislante 86 está aislado del primer terminal 86_1 y del segundo terminal 86_2 del primer aislante 86.
El primer terminal 86_1 del primer aislante 86 está conectado al octavo terminal 42_8 del bloque de prueba 42. El segundo terminal 86_2 del primer aislante 86 está conectado al séptimo terminal 42_7 del bloque de prueba 42. El tercer terminal 86_3 del primer aislador 86 está conectado a la primera entrada 52 del módulo de entrada 32.
El segundo aislante 88 comprende un primer terminal 88_1, un segundo terminal 88_2 y un tercer terminal 88_3. El tercer terminal 88_3 del segundo aislante 88 está aislado del primer terminal 88_1 y del segundo terminal 86_2 del segundo aislante 88.
El primer terminal 88_1 del segundo aislante 88 está conectado al sexto terminal 42_6 del bloque de prueba 42. El segundo terminal 88_2 del segundo aislante 88 está conectado al quinto terminal 42_5 del bloque de prueba 42. El tercer terminal 88_3 del segundo aislador 88 está conectado a la segunda entrada 54 del módulo de entrada 32 a través de una resistencia 92.
El tercer aislante 90 comprende un primer terminal 90_1, un segundo terminal 90_2 y un tercer terminal 90_3. El tercer terminal 90_3 del tercer aislante 90 está aislado del primer terminal 90_1 y del segundo terminal 90_2 del tercer aislante 90.
El primer terminal 90_1 del tercer aislante 90 está conectado al cuarto terminal 42_4 del bloque de prueba 42. El segundo terminal 90_2 del tercer aislante 90 está conectado al tercer terminal 423 del bloque de prueba 42. El tercer terminal 90_3 del tercer aislador 90 está conectado a la tercera entrada 56 del módulo de entrada 32 a través de una resistencia 94.
Por lo tanto, es aparente que los segundos y terceros aisladores 88 y 90 representan un interruptor programable para alterar la operación del bloque de prueba 42.
El primer bloque de diagnóstico 46A comprende un comparador 100A, una unidad de decodificación 102A.
El comparador 100A es un comparador multiumbral, es decir, el comparador es adecuado para comparar una tensión en varios umbrales, tres en el caso de la figura 2.
El comparador 100A tiene cuatro terminales 100A1, 100A2, 100A3 y 100A4.
La unidad de decodificación 102A está adaptada para deducir el diagnóstico del elemento bajo prueba a partir del resultado de la comparación por el comparador 100A cuando la interfaz 40A o 40B está en estado de lectura. Por ejemplo, si se alcanza el segundo umbral, la unidad de decodificación 102A determina que el elemento bajo prueba no está recibiendo más corriente que la corriente nominal esperada.
La unidad de decodificación 102A comprende cuatro terminales 102A1, 102A2, 102A3 y 102A4.
El primer terminal 100A1 del comparador 100A está conectado al tercer terminal 85A3 del primer optotransistor 85A. El segundo terminal 100A2 del comparador 100A está conectado al primer terminal 102A1 de la unidad decodificadora 102A. El tercer terminal 100A3 del comparador 100A está conectado al segundo terminal 102A2 de la unidad decodificadora 102A. El cuarto terminal 100A4 del comparador 100A está conectado al tercer terminal 102A3 de la unidad decodificadora 102A.
El primer terminal 102A1 de la unidad de decodificación 102A está conectado al segundo terminal 100A2 del comparador 100A. El segundo terminal 102A2 de la unidad decodificadora 102A está conectado al tercer terminal 100A3 del comparador 100A. El tercer terminal 102A3 de la unidad decodificadora 102A está conectado al cuarto terminal 100A4 del comparador 100A. El cuarto terminal 102A4 de la unidad de decodificación 102A está conectado a la primera salida 48A1 del primer módulo de entrada 32.
El segundo bloque de diagnóstico 46B es similar al primer bloque de diagnóstico 46A pero interactúa con el segundo optotransistor 85B en lugar del primer optotransistor 85A. Por lo tanto, para el segundo bloque de diagnóstico 46B se aplican las mismas observaciones anteriores, sustituyendo la letra A por la letra B en el signo de referencia cuando sea pertinente.
La primera salida 48A1 del primer módulo de entrada 32 está conectada a la cuarta salida 102A4 de la unidad decodificadora 102A del primer bloque de diagnóstico 46A. Por lo tanto, esta es la línea de diagnóstico del primer sensor 14A conectado a la interfaz 40A.
La segunda salida 48A2 del primer módulo de entrada 32 se conecta al cuarto terminal 85A4 del primer optotransistor 85A.
La tercera salida 50B1 del primer módulo de entrada 32 se conecta al cuarto terminal 102B4 de la unidad decodificadora 102B del segundo bloque de diagnóstico 46B.
La cuarta salida 50B2 del primer módulo de entrada 32 se conecta al cuarto terminal 85B4 del segundo optotransistor 85B.
La primera entrada 52 del primer módulo de entrada 32 está conectada al tercer terminal 86_3 del primer aislador 86. La primera entrada 52 es adecuada para dar el estado de funcionamiento de la fuente de alimentación de 24 V. La segunda entrada 54 del primer módulo de entrada 32 está conectada al tercer terminal 88_3 del segundo aislador 88 a través de la resistencia 92.
La tercera entrada 56 del primer módulo de entrada 32 está conectada al tercer terminal 90_3 del tercer aislador 90 a través de la resistencia 94.
La cuarta entrada 58 del primer módulo de entrada 32 está conectada a una fuente de tensión de 0V correspondiente al estado bajo y al segundo terminal 42_2 del bloque de prueba 42.
La quinta entrada 60 del primer módulo de entrada 32 está conectada a una fuente de tensión de 24V correspondiente al estado de forzamiento y al primer terminal 42_1 del bloque de prueba 42.
El segundo módulo de entrada/salida 34 está conectado a la tercera salida 10C y a la cuarta entrada 10D del controlador 10. El segundo módulo de entrada/salida 34 está adaptado para proporcionar una interfaz segura entre la unidad central 28 y el actuador 16 y el sensor 14B conectados a la tercera salida 10C y a la cuarta entrada 10D respectivamente.
El funcionamiento del controlador 10, y más específicamente del primer módulo de entrada 32, se describe ahora con referencia a un ejemplo de procedimiento para probar el primer módulo de entrada 32.
El procedimiento de prueba comprende una primera etapa en la que el bloque de prueba 42 impone un estado de forzamiento en cada sexto terminal 40A6, 40B6 de cada interfaz 40A, 40B. Para ello, según el ejemplo de las figuras 1 y 2, la primera unidad de procesamiento 24 aplica un estado de forzamiento a la segunda entrada 54 del primer módulo de entrada 32. Este estado de forzamiento es transmitido por el segundo aislador 88 al sexto terminal 42_6 del bloque de prueba 42. Como el sexto terminal 42_6 del bloque de prueba 42 está conectado al undécimo terminal 42_11 del bloque de prueba 42, este undécimo terminal 42_11 está en estado de forzamiento. Esto requiere que los segundos terminales 40A2 y 40B2 de cada una de las interfaces 40A, 40B estén en estado de forzamiento. Cada segundo diodo 64A, 64B se enciende entonces y se aplica una tensión al colector 74AC, 74BC de cada transistor 74A, 74B. Como resultado, en ausencia de un fallo de funcionamiento normal, el sexto terminal 40_A6, 40B_6 de cada una de las interfaces 40A, 40B está también en el estado de forzado.
El procedimiento incluye entonces una segunda etapa de verificación del estado de funcionamiento del módulo de entrada 32 cuando el bloque de prueba 42 impone un estado de forzamiento en cada sexto terminal 40A6, 40B6 de cada interfaz 40A, 40B. Esta segunda etapa es implementada por el submódulo de procesamiento 24. El submódulo de procesamiento 24 evalúa el estado de la segunda salida 48A2 del primer módulo de entrada 32, el estado de la cuarta salida 50B2 del primer módulo de entrada 32 y el estado de la primera entrada 52 del módulo de entrada 32. Por un lado, la presencia de un estado alto en la segunda salida 48A2 del primer módulo de entrada 32 y en la cuarta salida 50B2 del primer módulo de entrada 32 significa que las interfaces 40A y 40B son capaces de producir un estado alto en la segunda salida 48A2 del primer módulo de entrada 32 y en la cuarta salida 50B2 del primer módulo de entrada 32. Por otro lado, la presencia de un estado alto en la primera entrada 52 del módulo de entrada 32 muestra que el bloque de prueba 42 es capaz de producir la tensión de referencia que se aplicará al módulo de entrada 32 y que el módulo de entrada 32 está alimentado.
El procedimiento de prueba comprende una tercera etapa en la que el bloque de prueba 42 impone un estado bajo en cada sexto terminal 40A6, 40B6 de cada interfaz 40A, 40B. Para ello, según el ejemplo de las figuras 1 y 2, la primera unidad de procesamiento 24 aplica un estado de forzamiento a la tercera entrada 56 del primer módulo de entrada 32. Este estado de forzamiento es transmitido por el tercer aislador 90 que presenta entonces un cortocircuito entre el segundo terminal 422 del bloque de prueba 42 y el tercer terminal 423 del bloque de prueba 42. El transistor 82 del bloque de prueba 42 está entonces en un estado bloqueado y el décimo terminal 42_10 del bloque de prueba 42 ya no produce una tensión de referencia en el tercer terminal 40A3 de la primera interfaz 40A y el tercer terminal 40B3 de la segunda interfaz 40B. Para ello es necesario que los terceros terminales 40A3 y 40B3 de cada una de las interfaces 40A, 40B estén en estado bajo. Dado que estos terceros terminales 40A3 y 40B3 están conectados respectivamente a la base 74AB y 74BB de cada transistor 74A, 74B de cada interfaz 40A, 40B, se deduce, en ausencia de un fallo de funcionamiento normal, que el sexto terminal 40_A6, 40B_6 de cada una de las interfaces 40A, 40B está en estado bajo.
El procedimiento incluye entonces una cuarta etapa de verificación del estado operativo del módulo de entrada 32 cuando el bloque de prueba 42 impone un estado bajo en cada sexto terminal 40A6, 40B6 de cada interfaz 40A, 40B. Esta cuarta etapa es implementada por el submódulo de procesamiento 24. El submódulo de procesamiento 24 evalúa el estado de la segunda salida 48A2 del primer módulo de entrada 32, el estado de la cuarta salida 50B2 del primer módulo de entrada 32 y el estado de la primera entrada 52 del módulo de entrada 32. Por un lado, la presencia de un estado bajo en la segunda salida 48A2 del primer módulo de entrada 32 y en la cuarta salida 50B2 del primer módulo de entrada 32 significa que las interfaces 40A y 40B son capaces de producir un estado bajo en la segunda salida 48A2 del primer módulo de entrada 32 y en la cuarta salida 50B2 del primer módulo de entrada 32 a través de los optotransistores 85A y 85B. Por otra parte, la presencia de un estado bajo en la primera entrada 52 del módulo de entrada 32 indica que el primer aislador 86 es capaz de señalar una ausencia de tensión de señal de referencia.
El procedimiento de prueba incluye entonces una etapa para inferir el estado de funcionamiento del primer módulo de entrada 32 en base a los resultados de la segunda y cuarta etapas de verificación.
Para simplificar la notación, los resultados obtenidos de la segunda etapa de verificación y de la cuarta etapa de verificación se anotan como un vector de resultados (E1, E2, E3, E4, E5, E6) donde E1 representa el estado de la segunda salida 48A2 del primer módulo de entrada 32 en la segunda etapa, E2 representa el estado de la cuarta salida 50B2 del primer módulo de entrada 32 en la segunda etapa, E3 representa el estado de la primera entrada 52 del módulo de entrada 32 en la segunda etapa, E4 representa el estado de la segunda salida 48A2 del primer módulo de entrada 32 en la cuarta etapa, E5 representa el estado de la cuarta salida 50B2 del primer módulo de entrada 32 en la cuarta etapa y E6 representa el estado de la primera entrada 52 del módulo de entrada 32 en la cuarta etapa. Además, cada uno de los estados E1, E2, E3, E4, E5, E6 toma un valor de 0 cuando el estado es un estado bajo y un valor de 1 cuando el estado es un estado alto.
Cuando el vector de resultados es (0, 0, 0, 0, 0, 0), significa que la fuente de alimentación está ausente. El PLC 10 es informado de que el estado de las entradas 10A y 10B no refleja el estado del sensor 14A y del botón de parada de emergencia 18. Además, se indica al PLC 10 que el módulo de entrada 32 no está averiado.
Cuando el vector de resultados es (1, 1, 1, 0, 0, 0), la información del estado de la entrada se comunica al PLC 10 sin indicar un fallo. Más concretamente, en este caso, el sensor 14A y el botón de parada de emergencia 18 están en estado cerrado. No se puede indicar un estado alto en la segunda etapa cuando el elemento conectado a la entrada correspondiente está abierto
Para todos los demás vectores de resultados. Se determina que se ha producido un mal funcionamiento y que el módulo de entrada 32 ya no es capaz de entregar información segura.
En particular, cuando el vector de resultados es (1, 0, 1, 1, 0, 0), (1, 0, 1, 0, 1, 0), (0, 1, 1, 0, 0) o (0, 1, 1, 0, 1, 0), significa que una de las dos interfaces 40A o 40B tiene un fallo.
Cuando el vector de resultados es (0, 0, 1, - , -, -) o (-, -, -, 1, 1, 0), con "-" significando 0 o 1, significa que ambas interfaces 40A, 40B tienen un fallo o que un comando de forzado está roto.
Cuando el vector de resultados es (1, 1, 0, 0, 0, 0), significa que el regulador de tensión 84 está cortocircuitado.
Cuando el vector de resultados es (1, 1, 1, 0, 0, 1), significa que la primera entrada 52 del módulo de entrada 32 está rota.
Así, el submódulo de procesamiento 24 está adaptado para determinar un mal funcionamiento de una o ambas interfaces 40A, 40B y/o el bloque de prueba 42 y/o la porción de aislamiento 44 cuando el estado del sexto terminal 40A6, 40B6 de al menos una interfaz 40A, 40B difiere del estado de forzamiento mientras el estado impuesto por el bloque de prueba 42 es el estado de forzamiento.
Del mismo modo, el submódulo de procesamiento 24 está adaptado para determinar una anormalidad en el funcionamiento de la porción de aislamiento 44 cuando el estado del sexto terminal 40A6, 40B6 de al menos una interfaz 40A, 40B difiere del estado bajo mientras el estado impuesto por el bloque de prueba 42 es el estado bajo.
Con el fin de comprender mejor la capacidad del procedimiento de prueba para determinar un mal funcionamiento, es necesario considerar los casos de fallo a considerar para los diferentes componentes pertenecientes al primer módulo de entrada 32. En lo que sigue, un fallo de un componente se considera un fallo sólo si dicho fallo afecta a la medición de nivel de la entrada 32A del módulo de entrada 32 y no es detectable por las distintas pruebas realizadas en cada periodo de diagnóstico del módulo de entrada 32. Como corolario, un fallo de un componente que interrumpe la medición del nivel de entrada 32A del módulo de entrada 32 que sería detectado por al menos uno de los diagnósticos no se considera un fallo, aunque dicho fallo implicaría la sustitución del módulo de entrada 32.
Por definición, el período de diagnóstico se establece para garantizar la fiabilidad del módulo de entrada 32: al reducir el período de diagnóstico, la probabilidad de que un componente falle entre dos pruebas disminuye proporcionalmente. En el extremo, cuando el período de diagnóstico es igual al período de muestreo, sólo los fallos indetectables por el diagnóstico y con consecuencias indeseables participarán en la evaluación del tiempo medio entre fallos para el módulo de entrada 32, expresión a menudo referida por su acrónimo MTTF (del inglés mean time between failures). El siguiente análisis pretende identificar los fallos de los componentes que no serán detectados por los diagnósticos. Para mayor claridad, el término "tiempo medio entre fallos" se reserva para los componentes del primer módulo de entrada 32, mientras que el término "periodo de diagnóstico" se reserva para el primer módulo de entrada 32 en su conjunto.
Para el aislante 92A del primer optotransistor 85A, el fotodiodo puede romperse antes del periodo de diagnóstico. Esto evita que se detecte un estado de forzamiento en el sexto terminal 40A6 de la primera interfaz 40A mientras se impone un estado de forzamiento.
Para el aislador 92A del primer optotransistor 85A, el fototransistor puede estar en cortocircuito, evitando así que se detecte un estado bajo en el sexto terminal 40A6 de la primera interfaz 40A mientras se impone un estado bajo.
Para el aislante 92B del segundo optotransistor 85B, el fotodiodo puede romperse antes del periodo de diagnóstico. Esto evita que se detecte un estado de forzamiento en el sexto terminal 40B6 de la segunda interfaz 40B mientras se impone un estado de forzamiento.
Para el aislante 92B del segundo optotransistor 85B, el fototransistor puede estar en cortocircuito, evitando así que se detecte un estado bajo en el sexto terminal 40B6 de la segunda interfaz 40B mientras se impone un estado bajo.
Para el transistor 74A de la primera interfaz 40A, el enlace entre el emisor 74AE y el colector 74AC puede estar roto. Esto evita que se detecte un estado de forzamiento en el sexto terminal 40A6 de la primera interfaz 40A mientras se impone un estado de forzamiento.
Para el transistor 74A de la primera interfaz 40A, un cortocircuito entre el emisor 74AE y el colector 74AC no interfiere con el funcionamiento del primer módulo de entrada 32, más específicamente con la seguridad de la información producida por la primera interfaz 40A.
Para el transistor 74B de la segunda interfaz 40B, el enlace entre el emisor 74BE y el colector 74BC puede romperse. Esto evita que se detecte un estado de forzamiento en el sexto terminal 40B6 de la segunda interfaz 40B mientras se impone un estado de forzamiento.
Para el transistor 74B de la segunda interfaz 40B, un cortocircuito entre el emisor 74BE y el colector 74BC no interfiere con la seguridad de la información producida por la segunda interfaz 40B del primer módulo de entrada 32.
Para el transistor 82 del bloque de prueba 42, el enlace entre la fuente 82S y el drenaje 82D puede romperse. Esto evita que la tercera entrada 52 del primer módulo de entrada 32 esté en un estado alto mientras se impone un estado de forzamiento de entrada.
Para el transistor 82 del bloque de prueba 42, un cortocircuito entre la fuente 82S y el drenaje 82D no interfiere con la seguridad de la información producida por la primera interfaz 40A y la segunda interfaz 40B del primer módulo de entrada 32.
Dado que el tiempo medio entre fallos de una resistencia es mayor que el periodo de diagnóstico de un módulo de entrada 32, ninguna de las resistencias 66A, 66B, 68A, 68B, 70A, 70b , 72A, 72B, 76, 78, 80, 94A, 94B, 92, 94 del primer módulo de entrada 32 interfiere con el funcionamiento del primer módulo de entrada 32.
Del mismo modo, el tiempo medio entre fallos de un diodo es mayor que el periodo de diagnóstico de un módulo de entrada 32, ninguno de los diodos 62A, 62B, 64A, 64B del primer módulo de entrada 32 interfiere con el funcionamiento del primer módulo de entrada 32.
Para el primer aislador 86, el fotodiodo del aislador 86 puede fallar durante el período de diagnóstico de un módulo de entrada 32. Este fallo impide que la tercera entrada 52 del primer módulo de entrada 32 esté en estado alto mientras se impone un estado de forzamiento de entrada.
Además, para el primer aislador 86, el fototransistor puede estar en cortocircuito. En este caso, se evita que la tercera entrada 52 del primer módulo de entrada 32 esté en un estado bajo mientras la referencia de tensión ha sido desconectada.
Para el segundo aislador 88, el fotodiodo puede romperse antes del período de diagnóstico. Este fallo impide forzar el undécimo terminal 42_11 del bloque de prueba 42 mientras se impone un estado de forzamiento o un estado bajo.
Para el segundo aislador 88, el fototransistor puede estar en cortocircuito, imponiendo así un estado alto en el undécimo terminal 42_11 del bloque de prueba 42 y un estado bajo en el décimo terminal 42_10 del bloque de prueba 42 mientras se impone un estado de forzamiento. Como resultado, las entradas de las interfaces 40A, 40B son forzadas a un estado alto.
Para el tercer aislador 90, el fotodiodo puede romperse antes del período de diagnóstico. Este fallo impide que el décimo terminal 42_10 del bloque de prueba 42 se ponga en estado de baja mientras se impone un estado de forzamiento respectivamente de baja.
Para el tercer aislador 90, el fototransistor puede estar en cortocircuito, evitando así que se detecte un estado alto en el sexto terminal 40A6 de la primera interfaz 40A y el sexto terminal 40B6 de la segunda interfaz 40B mientras se impone un estado de forzamiento.
Para el regulador de tensión 84, un cortocircuito entre su segundo terminal 84_2 y su tercer terminal 84_3 impide que se detecte un estado de forzamiento en la tercera entrada 52 del primer módulo de entrada 32 mientras se impone un estado de forzamiento.
En resumen, en otras palabras, la primera etapa del procedimiento requiere que el segundo aislador 88 se comporte como un circuito cerrado. Esto implica que la corriente del regulador de tensión 84 se inyecta en los dos optotransistores 85A y 85B a través de los segundos diodos 64A y 64B y de los transistores 74A y 74B de las dos interfaces 40A y 40B. Además, se verifica que la tensión de referencia también está presente en el séptimo terminal 42_7 y en el décimo terminal 42_10 del bloque de prueba 42.
En ausencia de un mal funcionamiento, uno de cada seis terminales 40A6 y 40B6 de ambas interfaces 40A y 40B está en estado de forzamiento, validando así la ausencia de un mal funcionamiento del regulador de tensión 84, de los aisladores 92A y 92B de ambos optotransistores 85A y 85B (el fototransistor no está en cortocircuito), de los transistores 74A y 74B de ambas interfaces 40A y 40B, y del segundo aislador 88.
En la tercera etapa del procedimiento, el tercer aislante 90 genera un cortocircuito entre la fuente 82S y la puerta 82G del transistor 82 del bloque de prueba 42. Así, el regulador de tensión 84 ya no está conectado a los terceros terminales 40A3 y 40B3 de ambas interfaces 40A y 40B. Como resultado, no puede fluir corriente a través de los fotodiodos de los optotransistores 85A y 85B cuando se impone una tensión de 24 V en su entrada. Además, el primer aislante 83 ya no recibe ninguna corriente en el fotodiodo.
En ausencia de un mal funcionamiento, uno de cada seis terminales 40A6 y 40B6 de las dos interfaces 40A y 40B es bajo, lo que valida que los dos optotransistores 85A y 85B no están en cortocircuito (es decir, que los transistores no están en cortocircuito), que los primeros y segundos aisladores 86 y 88 no están en cortocircuito, y que el tercer aislador 90 no está cortado.
En consecuencia, se ha demostrado que el primer módulo de entrada 32 permite que el procedimiento de prueba de ejemplo descrito anteriormente compruebe el correcto funcionamiento de los componentes del primer módulo de entrada 32.
Cabe señalar que, según el ejemplo descrito, cada interfaz 40A, 40B comprende únicamente componentes cuyo modo de fallo es conocido, a saber, las resistencias 66A, 68A, 70A, 72A, 66B, 68B, 70B, 72B, un diodo 62A, 64A, 62b , 64B, un transistor 74A, 74B o un único regulador de tensión.
En concreto, puede demostrarse que dicho módulo es compatible con los requisitos de la norma SIL4 definida en el documento normativo EN61508, norma que trata de la seguridad funcional de los sistemas eléctricos/electrónicos/electrónicos programables relacionados con la seguridad. Esto significa, en particular, que el porcentaje de fallos es inferior al 1%.
Además, esto evita proporcionar una arquitectura para el primer módulo de entrada 32 en la que cada entrada 10A, 10B está provista de al menos dos interfaces. En este caso, sólo se proporciona una interfaz 40A, 40B para cada entrada 10a , 10B. Cabe señalar que el primer módulo de entrada 32 se ha descrito para dos entradas 10A, 10B para simplificar los diagramas pero, por supuesto, el número de interfaces 40 puede ser tan grande como se desee ya que cada interfaz 40 se conecta en paralelo. En la práctica, el número de interfaces 40 corresponde al número de entradas del módulo de entrada en cuestión. De este modo, se reduce la necesidad de espacio asociada al primer módulo de entrada 32, al tiempo que se garantiza un buen nivel de seguridad.
Además, parece que la secuencia de prueba es sencilla, ya que implica una fase de forzar los sextos terminales 40A, 40B de las interfaces 40A, 40B al estado de forzamiento para verificar que no hay ningún fallo de interferencia para producir un estado de forzamiento, seguido de una fase de forzar los sextos terminales 40A, 40B de las interfaces 40A, 40B al estado de baja para verificar que no hay ningún fallo de interferencia para producir un estado de baja. Esta sencillez permite realizar la secuencia de pruebas en cada ciclo de lectura. Así, según una realización preferida, el procedimiento comprende la fase de prueba con los dos forzamientos y luego una fase de lectura de datos en la que el sexto terminal 40A6, 40B6 de la interfaz 40A, 40B está adaptado para dar salida a una imagen de la señal recibida por la entrada 32A, 32B asociada a la interfaz 40A, 40B considerada. Este procedimiento es cíclico, es decir, una vez terminada la fase de lectura, se realiza una nueva fase de prueba, seguida de nuevo por una fase de lectura y así sucesivamente.
En la realización particular mostrada, los transistores 74A y 74B de cada interfaz 40A, 40B se utilizan para limitar la corriente del sexto terminal 40A6, 40B6 de la interfaz 40A, 40B. Esto da lugar a una limitación de la potencia disipada por la interfaz 40A, 40B.
Como alternativa a los componentes propuestos para el módulo de entrada particular 32 de la figura 2, el experto en la materia puede proponer otros componentes que proporcionen funciones similares, sabiendo que se preferirán los componentes cuyo tiempo medio entre fallos sea estrictamente superior al periodo de diagnóstico del módulo de entrada 32, ya que permiten obtener un procedimiento de prueba más sencillo de implementar.

Claims (10)

REIVINDICACIONES
1. Módulo de entrada (32) para un controlador lógico programare adecuado para su conexión a una pluralidad de elementos de una cadena automatizada, comprendiendo el módulo de entrada (32):
- entradas (32A, 32B), estando cada entrada (32A, 32B) adaptada para recibir una señal de al menos uno (14A, 18) de la pluralidad de elementos (12, 14A, 14B, 16, 18, 20A, 20B, 20C, 20D),
- interfaces (40A, 40B), estando cada interfaz (40A, 40B) asociada a una única entrada y comprendiendo al menos una salida (40A6, 40B6) capaz de operar en tres estados distintos:
° un estado de forzamiento correspondiente a la tensión máxima que la salida (40A6, 40B6) de la interfaz (40A, 40B) es apta para entregar,
° un estado bajo correspondiente a la tensión mínima que la salida (40A6, 40B6) de la interfaz (40A, 40B) es apta para entregar, y
° un estado de lectura en el que la salida (40A6, 40B6) de la interfaz (40A, 40B) está adaptada para entregar una imagen de la señal recibida por la entrada (32A, 32B) asociada a la interfaz (40A, 40B) en cuestión,
- un bloque de prueba (42) conectado a cada una de las interfaces (40A, 40B) y adaptado para imponer el estado de la salida (40A6, 40B6) de cada interfaz (40A, 40B), y
- un submódulo de procesamiento (24) adaptado para comparar el estado de la salida (40A6, 40B6) de cada interfaz (40A, 40B) con el estado impuesto por el bloque de prueba (42) y deducir de él una anomalía de funcionamiento del módulo de entrada (32, 34) cuando el estado de la salida (40A6, 40B6) de al menos una interfaz (40A, 40B) difiere del estado impuesto por el bloque de prueba (42).
2. Módulo de entrada según la reivindicación 1, en el que cada interfaz (40A, 40B) comprende componentes que tienen un modo de fallo conocido, siendo preferentemente cada componente seleccionado de forma única del grupo que consiste en una resistencia (66A, 68A, 70A, 72A, 66B, 68B, 70B, 72B), un transistor (74A, 74B) y un diodo (62A, 64A, 62B, 64B).
3. Módulo de entrada según la reivindicación 1 o 2, en el que cada interfaz (40A, 40B) es idéntica.
4. Módulo de entrada según una cualquiera de las reivindicaciones 1 a 3, en el que cada interfaz (40A, 40B) comprende un único transistor capaz de modificar el estado de la salida (40A6, 40B6) de la interfaz (40A, 40B).
5. Módulo de entrada según una cualquiera de las reivindicaciones 1 a 4, en el que el módulo de entrada (32, 34) comprende además una porción de aislamiento (44) que aísla el submódulo de procesamiento (24) de las interfaces (40A, 40B) y del bloque de prueba (42).
6. Módulo de entrada según una cualquiera de las reivindicaciones 1 a 5, en el que el módulo de entrada (32, 34) comprende además una fuente de alimentación específica para el bloque de prueba (42).
7. Módulo de entrada según la reivindicación 6, en el que el submódulo de procesamiento (24) está adaptado para determinar:
- un mal funcionamiento de al menos uno de los elementos del grupo formado por las dos interfaces (40A, 40B), del bloque de prueba (42) y de la parte de aislamiento (44) cuando el estado de la salida (40A6, 40B6) de al menos una interfaz (40A, 40B) difiere del estado de forzamiento mientras el estado impuesto por el bloque de prueba (42) es el estado de forzamiento,
- no hay mal funcionamiento cuando el bloque de prueba (42) no está alimentado, y
- un mal funcionamiento de al menos uno de los elementos del grupo formado por las interfaces (40A, 40B) y el bloque de prueba (42) cuando el estado de la salida (40A6, 40B6) de al menos una interfaz (40A, 40B) difiere del estado bajo mientras el estado impuesto por el bloque de prueba (42) es el estado bajo.
8. Módulo de entrada según una cualquiera de las reivindicaciones 1 a 7, en el que el submódulo de procesamiento está adaptado para imponer cíclicamente el estado de forzamiento, el estado de baja y luego el estado de lectura en cada salida (40A6, 40B6) de cada interfaz (40A, 40B).
9. Controlador lógico programable (10) que comprende al menos un módulo de entrada (32) según una cualquiera de las reivindicaciones 1 a 8.
10. Procedimiento de prueba de un módulo de entrada (32) para un controlador lógico programable apto para ser conectado a una pluralidad de elementos de una cadena automatizada, comprendiendo el módulo de entrada (32):
- entradas (32A, 32B), estando cada entrada (32A, 32B) adaptada para recibir una señal de al menos uno (14A, 18) de la pluralidad de elementos (12, 14, 16, 18, 20A, 20B, 20C, 20D),
- interfaces (40A, 40B), estando cada interfaz (40A, 40B) asociada a una única entrada y comprendiendo al menos una salida (40A6, 40B6) capaz de operar en tres estados distintos:
° un estado de forzamiento correspondiente a la tensión máxima que la salida (40A6, 40B6) de la interfaz (40A, 40B) es apta para entregar,
° un estado bajo correspondiente a la tensión mínima que la salida (40A6, 40B6) de la interfaz (40A, 40B) es apta para entregar, y
° un estado de lectura en el que la salida (40A6, 40B6) de la interfaz (40A, 40B) está adaptada para entregar una imagen de la señal recibida por la entrada (32A, 32B) asociada a la interfaz (40A, 40B) en cuestión,
- un bloque de prueba (42) conectado a cada una de las interfaces (40A, 40B) y adaptado para imponer el estado de la salida (40A6, 40B6) de cada interfaz (40A, 40B), y
- un submódulo de procesamiento (24) adaptado para comparar el estado de la salida (40A6, 40B6) de cada interfaz (40A, 40B) con el estado impuesto por el bloque de prueba (42) y deducir de él una anomalía de funcionamiento del módulo de entrada (32, 34) cuando el estado de la salida (40A6, 40B6) de al menos una interfaz (40A, 40B) difiere del estado impuesto por el bloque de prueba (42),
comprendiendo el procedimiento las etapas de:
- imponer un estado de forzamiento en cada salida (40A6, 40B6) de cada interfaz (40A, 40B),
- comprobar el estado de funcionamiento del módulo de entrada (32) cuando se impone un estado de forzamiento en cada salida (40A6, 40B6) de cada interfaz (40A, 40B),
- imponer un estado bajo en cada salida (40A6, 40B6) de cada interfaz (40A, 40B),
- comprobar el estado de funcionamiento del módulo de entrada (32) cuando se impone un estado bajo en cada salida (40A6, 40B6) de cada interfaz (40A, 40B), e
- inferir el estado de funcionamiento del módulo de entrada (32) en base a los resultados de las etapas de verificación.
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