ES2636371T3 - Aparato y método de decodificación para un código LDPC de 64K y tasa 2/3 - Google Patents

Aparato y método de decodificación para un código LDPC de 64K y tasa 2/3 Download PDF

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Abstract

Un aparto de decodificación para decodificar palabras de código codificadas con Comprobación de Paridad de Baja Densidad, LDPC, que comprende: una unidad de decodificación (1021) para decodificar una palabra de código LDPC en base a una matriz de comprobación de paridad, la palabra de código LDPC que tiene una longitud de código de N >= 64.800 bits y que se ha codificado según una tasa de codificación de r >= 2/3 usando la matriz de comprobación de paridad; en donde la matriz de comprobación de paridad incluye una matriz de información HA M x K y una matriz de paridad HT M x M que es una parte que corresponde a bits de paridad de la palabra de código LDPC, donde K >= Nr >= N-M >= 43.200, y una longitud de paridad de M >= 21.600; la matriz de paridad HT que tiene una estructura de escalera, en la que los elementos "1" se disponen de una forma escalonada, en la que la ponderación de fila es 1 en una primera fila y 2 en las filas restantes y en la que la ponderación de columna es de 1 en la última columna y 2 en las columnas restantes; la matriz de información HA se representa por una tabla de valores iniciales de matriz de comprobación de 15 paridad, que muestra en su fila de orden j, 1 <= j <= 120 las posiciones de los elementos de valor 1 en la columna de orden (1 + 360 x (j-1)) de la matriz de información, y en base a cada columna de orden (1 + 360 x (j-1)), 1 <= j <= 120, se determinan las columnas (2 + 360 x (j-1)) hasta (360 x j) de la matriz de información desplazando hacia abajo cíclicamente la columna anterior respectiva por M/ 360, y la tabla de valores iniciales de matriz de comprobación de paridad se forma como sigue: 317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039, 1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 19245 21272 21379, 127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954 21002, 2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236 20393, 1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 16727 19884 21325, 706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335, 4257 10449 12406 14561 16049 16522 17214 18029 18033 18802 19062 19526 20748, 412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 14486 16860, 777 5906 7403 8550 8717 8770 11436 12846 13629 14755 15688 16392 16419, 4093 5045 6037 7248 8633 9771 10260 10809 11326 12072 17516 19344 19938, 30 2120 2648 3155 3852 6888 12258 14821 15359 16378 16437 17791 20614 21025, 1085 2434 5816 7151 8050 9422 10884 12728 15353 17733 18140 18729 20920, 856 1690 12787, 6532 7357 9151, 4210 16615 18152, 11494 14036 17470, 2474 10291 10323, 1778 6973 10739, 4347 9570 18748, 2189 11942 20666, 3868 7526 17706, 8780 14796 18268, 160 16232 17399, 1285 2003 18922, 4658 17331 20361, 2765 4862 5875, 4565 5521 8759, 3484 7305 15829, 5024 17730 17879, 7031 12346 15024, 179 6365 11352, 2490 3143 5098, 2643 3101 21259, 4315 4724 13130, 594 17365 18322, 5983 8597 9627, 10837 15102 20876, 10448 20418 21478, 3848 12029 15228, 708 5652 13146, 5998 7534 16117, 2098 13201 18317, 9186 14548 17776, 5246 10398 18597, 3083 4944 21021, 13726 18495 19921, 6736 10811 17545, 10084 12411 14432, 1064 13555 17033, 679 9878 13547, 3422 9910 20194, 3640 3701 10046, 5862 10134 11498, 5923 9580 15060, 1073 3012 16427, 5527 20113 20883, 7058 12924 15151, 9764 12230 17375, 772 7711 12723, 555 13816 15376, 10574 11268 17932, 15442 17266 20482, 390 3371 8781, 10512 12216 17180, 4309 14068 15783, 3971 11673 20009, 9259 14270 17199, 2947 5852 20101, 3965 9722 15363, 1429 5689 16771, 6101 6849 12781, 3676 9347 18761, 350 11659 18342, 5961 14803 16123, 2113 9163 13443, 2155 9808 12885, 2861 7988 11031, 7309 9220 20745, 6834 8742 11977, 2133 12908 14704, 10170 13809 18153, 13464 14787 14975, 799 1107 3789, 3571 8176 10165, 5433 13446 15481, 3351 6767 12840, 8950 8974 11650, 1430 4250 21332, 6283 10628 15050, 8632 14404 16916, 6509 10702 16278, 15900 16395 17995, 8031 18420 19733, 35 3747 4634 17087, 4453 6297 16262, 2792 3513 17031 14846 20893 21563, 17220 20436 21337, 275 4107 10497, 3536 7520 10027, 14089 14943 19455, 1965 3931 21104, 2439 11565 17932, 154 15279 21414, 10017 11269 16546, 7169 10161 16928, 10284 16791 20655, 36 3175 8475, 2605 16269 19290, 8947 9178 15420, 5687 9156 12408, 8096 9738 14711, 4935 8093 19266, 2667 10062 15972, 6389 11318 14417, 8800 18137 18434, 5824 5927 15314, 6056 13168 15179, 3284 13138 18919, 13115 17259 17332.

Description

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La FIG. 40 es una vista que ilustra una tabla de valores iniciales de matriz de comprobación de paridad de una tasa de codificación de 4/5 y una longitud de código de 16.200.
La FIG. 41 es una vista que ilustra una tabla de valores iniciales de matriz de comprobación de paridad de una tasa de codificación de 4/5 y una longitud de código de 64.800.
La FIG. 42 es una vista que ilustra la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 4/5 y la longitud de código de 64.800.
La FIG. 43 es una vista que ilustra la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 4/5 y la longitud del código de 64.800.
La FIG. 44 es una vista que ilustra la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 4/5 y la longitud de código de 64.800.
La FIG. 45 es una vista que ilustra una tabla de valores iniciales de matriz de comprobación de paridad de una tasa de codificación de 5/6 y una longitud de código de 16.200.
La FIG. 46 es una vista que ilustra una tabla de valores iniciales de matriz de comprobación de paridad de una tasa de codificación de 5/6 y una longitud de código de 64.800.
La FIG. 47 es una vista que ilustra la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 5/6 y la longitud del código de 64.800.
La FIG. 48 es una vista que ilustra la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 5/6 y la longitud de código de 64.800.
La FIG. 49 es una vista que ilustra la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 5/6 y la longitud de código de 64.800.
La FIG. 50 es una vista que ilustra una tabla de valores iniciales de matriz de comprobación de paridad de una tasa de codificación de 8/9 y una longitud de código de 16.200.
La FIG. 51 es una vista que ilustra la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 8/9 y la longitud de código de 64.800.
La FIG. 52 es una vista que ilustra la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 8/9 y la longitud de código de 64.800.
La FIG. 53 es una vista que ilustra la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 8/9 y la longitud de código de 64.800.
La FIG. 54 es una vista que ilustra la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 8/9 y la longitud de código de 64.800.
La FIG. 55 es una vista que ilustra una tabla de valores iniciales de matriz de comprobación de paridad de una tasa de codificación de 9/10 y una longitud de código de 64.800.
La FIG. 56 es una vista que ilustra la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 9/10 y la longitud de código de 64.800.
La FIG. 57 es una vista que ilustra la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 9/10 y la longitud de código de 64.800.
La FIG. 58 es una vista que ilustra la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 9/10 y la longitud de código de 64.800.
La FIG. 59 es una vista que ilustra un método de determinación de una matriz de comprobación de paridad H de una tabla inicial de matriz de comprobación de paridad.
La FIG. 60 es una vista que ilustra un proceso de sustitución según los métodos existentes.
La FIG. 61 es una vista que ilustra un proceso de sustitución según los métodos existentes.
La FIG. 62 es una vista que ilustra grupos de bits de código y grupos de bits de símbolos donde un código LDPC que tiene una longitud de código de 64.800 y una tasa de codificación de 2/3 se modula por 256QAM y el múltiplo b es 2.
La FIG. 63 es una vista que ilustra una regla de asignación donde un código LDPC que tiene una longitud de código de 64.800 y una tasa de codificación de 2/3 se modula por 256QAM y el múltiplo b es 2.
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La FIG. 86 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 3/4 y la longitud de código de 64.800.
La FIG. 87 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobación de paridad de una tasa de codificación de 4/5 y una longitud de código de 16.200.
La FIG. 88 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobación de paridad de una tasa de codificación de 4/5 y una longitud de código de 64.800.
La FIG. 89 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 4/5 y la longitud de código de 64.800.
La FIG. 90 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 4/5 y la longitud de código de 64.800.
La FIG. 91 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 4/5 y la longitud de código de 64.800.
La FIG. 92 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobación de paridad de una tasa de codificación de 5/6 y una longitud de código de 16.200.
La FIG. 93 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobación de paridad de una tasa de codificación de 5/6 y una longitud de código de 64.800.
La FIG. 94 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 5/6 y la longitud de código de 64.800.
La FIG. 95 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 5/6 y la longitud de código de 64.800.
La FIG. 96 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 5/6 y la longitud de código de 64.800.
La FIG. 97 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobación de paridad de una tasa de codificación de 8/9 y una longitud de código de 16.200.
La FIG. 98 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 8/9 y la longitud de código de 64.800.
La FIG. 99 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 8/9 y la longitud de código de 64.800.
La FIG. 100 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 8/9 y la longitud de código de 64.800.
La FIG. 101 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 8/9 y la longitud de código de 64.800.
La FIG. 102 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobación de paridad de una tasa de codificación de 9/10 y una longitud de código de 64.800.
La FIG. 103 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 9/10 y la longitud de código de 64.800.
La FIG. 104 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 9/10 y la longitud de código de 64.800.
La FIG. 105 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 9/10 y la longitud de código de 64.800.
La FIG. 106 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobación de paridad de una tasa de codificación de 1/4 y una longitud de código de 64.800.
La FIG. 107 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad de la tasa de codificación de 1/4 y la longitud de código de 64.800.
La FIG. 108 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobación de paridad de una tasa de codificación de 1/3 y una longitud de código de 64.800.
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La FIG. 137 es una vista que ilustra un ejemplo aún adicional de sustitución de bits de código.
La FIG. 138 es una vista que ilustra un ejemplo aún adicional de sustitución de bits de código.
La FIG. 139 es una vista que ilustra un ejemplo aún adicional de sustitución de bits de código.
La FIG. 140 es una vista que ilustra un ejemplo aún adicional de sustitución de bits de código.
La FIG. 141 es una vista que ilustra un ejemplo aún adicional de sustitución de bits de código.
La FIG. 142 es una vista que ilustra un ejemplo aún adicional de sustitución de bits de código.
La FIG. 143 es una vista que ilustra un ejemplo aún adicional de sustitución de bits de código.
La FIG. 144 es una vista que ilustra un ejemplo aún adicional de sustitución de bits de código.
La FIG. 145 es una vista que ilustra un procesamiento de un multiplexor 54 que compone un desintercalador 53.
La FIG. 146 es una vista que ilustra un procesamiento de un desintercalador de torsión de columna 55.
La FIG. 147 es un diagrama de bloques que muestra otro ejemplo de una configuración del aparato de recepción 12.
La FIG. 148 es un diagrama de bloques que muestra un primer ejemplo de una configuración de un sistema de recepción que se puede aplicar al aparato de recepción 12.
La FIG. 149 es un diagrama de bloques que muestra un segundo ejemplo de la configuración del sistema de recepción que se puede aplicar al aparato de recepción 12.
La FIG. 150 es un diagrama de bloques que muestra un tercer ejemplo de la configuración del sistema de recepción que se puede aplicar al aparato de recepción 12.
Explicación de los símbolos de referencia
11 Aparato de transmisión, 12 Aparato de recepción, 21 Sección de codificación LDPC, 22 Intercalador de bits, 23 Intercalador de paridad, 24 Intercalador de torsión de columna, 25 Demultiplexor, 26 Sección de correspondencia, 27 Sección de modulación ortogonal, 31 Memoria, 32 Sección de sustitución, 51 Sección de demodulación ortogonal, 52 Sección de descorrespondencia, 53 Desintercalador, 54 Multiplexor, 55 Desintercalador de torsión de columna, 56 Sección de decodificación LDPC, 300 Memoria de almacenamiento de datos de borde, 301 Selector, 302 Sección de cálculo de nodo de comprobación, 303 Circuito de desplazamiento cíclico, 304 Memoria de almacenamiento de datos de borde, 305 Selector, 306 Memoria de datos de recepción, 307 Sección de cálculo de nodo variable, 308 Circuito de desplazamiento cíclico, 309 Sección de cálculo de palabra decodificada, 310 Sección de reordenación de datos de recepción, 311 Sección de reordenación de datos decodificados, 601 Bloque de procesamiento de codificación, 602 Bloque de almacenamiento, 611 Parte de ajuste de tasa de codificación, 612 Parte de lectura de tabla de valores iniciales, 613 Parte de producción de matriz de comprobación de paridad, 614 Parte de lectura de bit de información, 615 Parte de operación matemática de paridad de codificación, 616 Parte de control, 701 Bus, 702 CPU, 703 ROM, 704, RAM, 705 Disco duro, 706 Sección de salida, 707 Sección de entrada, 708 Sección de comunicación, 709 Unidad, 710 Interfaz de entrada/salida, 711 Medio de grabación extraíble, 1001 Sección de sustitución inversa, 1002 Memoria, 1011 Desintercalador de paridad, 1021 Sección de decodificación LDPC, 1101 Sección de adquisición, 1101 Sección de procesamiento de decodificación de línea de transmisión, 1103 Sección de procesamiento de decodificación de fuente de información, 1111 Sección de salida, 1121 Sección de grabación.
Mejor modo para llevar a cabo la invención
La FIG. 7 muestra un ejemplo de una configuración de una realización de un sistema de transmisión al cual se aplica la presente invención (el término sistema significa un agregado lógico de una pluralidad de aparatos con independencia de si el aparato de componente individual se incluye o no en el mismo alojamiento).
Con referencia a la FIG. 7, el sistema de transmisión incluye un aparato de transmisión 11 y un aparato de recepción
12.
El aparato de transmisión 11 lleva a cabo, por ejemplo, la transmisión (difusión) (transferencia) de un programa de difusión de televisión. Es decir, el aparato de transmisión 11, por ejemplo, codifica datos de objeto que son un objeto de transmisión tal como datos de imagen, datos de sonido, etc. como un programa de difusión de televisión en un código LDPC y transmite los datos resultantes a través, por ejemplo, de un camino de comunicación 13 tal como un canal por satélite, ondas terrestres y red de CATV.
El aparato de recepción 12 es, por ejemplo, un sintonizador, un receptor de televisión o un STB (Decodificador) para recibir un programa de difusión de televisión o PC (Ordenador Personal) para recibir IPTV (Televisión de Protocolo de Internet), y recibe códigos LDPC transmitidos al mismo desde el aparato de transmisión 11 a través de un camino de comunicación 13, decodifica los códigos LDPC a datos de objeto y emite los datos de objeto.
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Aquí, se ha sabido que los códigos LDPC utilizados en el sistema de transmisión de la FIG. 7 presentan una capacidad muy alta en un camino de comunicación AWGN (Ruido Blanco Gaussiano Aditivo).
No obstante, en el camino de comunicación 13, tal como ondas terrestres, ocurren algunas veces errores de ráfaga o borrado. Por ejemplo, en un sistema OFDM (Multiplexación por División de Frecuencia Ortogonal), en un entorno multitrayecto en donde la D/U (Relación Deseado a Indeseado) es 0 dB (potencia de Indeseado = eco es igual a la potencia de Deseado = camino principal), la potencia de un símbolo particular llega a ser en cero (borrado) en respuesta a un retardo de un eco (caminos distintos del camino principal).
Además, también en una fluctuación (camino de comunicación en el que se añade un eco cuyo retardo es cero y al que se aplica una frecuencia Doppler (doppler)), donde la D/U es 0 dB, ocurre un caso en donde la potencia de un símbolo OFDM entero en un punto específico de tiempo se reduce a cero (borrado) por la frecuencia Doppler.
Además, a partir de una situación de líneas de cableado en el lado del aparato de recepción 12 desde una sección de recepción (no mostrada) tal como una antena o similar para recibir una señal del aparato de transmisión 11 al aparato de recepción 12 o de la inestabilidad de la fuente de alimentación al aparato de recepción 12, aparecen algunas veces errores de ráfaga.
Mientras tanto, en la decodificación de códigos LDPC, dado que la operación matemática de nodo variable de la expresión (1) en donde la adición de (valores de recepción uoi de) bits de código de un código LDPC como se ve en la FIG. 5 descrita anteriormente se lleva a cabo en una columna de la matriz de comprobación de paridad H y por lo tanto un nodo variable que corresponde a un bit de código del código LDPC, si ocurre un error con el bit de código usado para la operación matemática de nodo variable, entonces cae la precisión de un mensaje a ser determinado.
Entonces, dado que, en la decodificación del código LDPC, el mensaje determinado en el nodo variable que se conecta al nodo de comprobación se usa para llevar a cabo la operación matemática de nodo de comprobación de la expresión (7) en el nodo de comprobación, si el número de nodos de comprobación donde (bits de código del código LDPC que corresponde a) una pluralidad de nodos variables conectados a los mismos presentan un error (incluyendo borrado) al mismo tiempo llega a ser grande, entonces se deteriora el rendimiento de la decodificación.
Por ejemplo, si dos o más de los nodos variables conectados al nodo de comprobación sufren de borrado al mismo tiempo, el nodo de comprobación devuelve un mensaje de que la probabilidad de que el valor pueda ser 0 y la probabilidad de que el valor pueda ser 1 son iguales entre sí para todos los nodos variables. En este caso, aquellos nodos de comprobación a los que el mensaje de las probabilidades iguales no contribuye a un ciclo de procesamiento de decodificación (un conjunto de operación matemática de nodo variable y de operación matemática de nodo de comprobación), y como resultado, se requiere un número aumentado de veces de repetición del procesamiento de decodificación. Por consiguiente, se deteriora el rendimiento de la decodificación. Además, aumenta el consumo de potencia de un aparato de recepción 12 que lleva a cabo la decodificación del código LDPC.
Por consiguiente, el sistema de transmisión mostrado en la Fig. 7 está configurado de manera que la tolerancia a errores de ráfaga o borrado se mejora mientras que se mantiene el rendimiento en un camino de comunicación AWGN.
La FIG. 8 muestra un ejemplo de una configuración del aparato de transmisión 11 de la FIG. 7.
Con referencia a la FIG. 8, el aparato de transmisión 11 incluye una sección de codificación LDPC 21, un intercalador de bits 22, una sección de correspondencia 26 y una sección de modulación ortogonal 27.
A la sección de codificación LDPC 21, se suministran datos de objeto.
La sección de codificación LDPC 21 lleva a cabo codificación LDPC de los datos de objeto suministrados a la misma según una matriz de comprobación de paridad en la que una matriz de paridad que es una parte que corresponde a los bits de paridad de un código LDPC tiene una estructura de escalera y emite un código LDPC en donde los datos de objeto son bits de información.
En particular, la sección de codificación LDPC 21 lleva a cabo codificación LDPC de codificación de los datos de objeto en un código LDPC prescrito, por ejemplo, en los estándares DVB-S.2 o DVB-T.2 y emite un código LDPC obtenido como resultado de la codificación LDPC.
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Aquí, en el estándar DVB-T.2, se programa para adoptar los códigos LDPC prescritos en el estándar DVB-S.2. El código LDPC prescrito en el estándar DVB-S.2 es un código IRA (Acumulación de Repetición Irregular), y la matriz de paridad en la matriz de comprobación de paridad del código LDPC tiene una estructura de escalera. La matriz de paridad y la estructura de escalera se describen en lo sucesivo. Además, el código IRA se describe, por ejemplo, en “Irregular Repeat-Accumulate Codes”, H. Jin., A. Khandekar, y R. J. McEliece, en las Actas del 2º Simposio Internacional sobre Turbo códigos y Temas Relacionados, páginas 1-8, septiembre de 2000.
El código LDPC emitido desde la sección de codificación LDPC 21 se suministra al intercalador de bits 22.
El intercalador de bits 22 es un aparato de procesamiento de datos para intercalar datos e incluye un intercalador de paridad 23, un intercalador de torsión de columna 24 y un demultiplexor (DEMUX) 25.
El intercalador de paridad 23 lleva a cabo el intercalado de paridad de intercalado de bits de paridad del código LDPC desde la sección de codificación LDPC 21 a posiciones de otros bits de paridad y suministra el código LDPC después del intercalado de paridad al intercalador de torsión de columna 24.
El intercalador de torsión de columna 24 lleva a cabo intercalado de torsión de columna para el código LDPC desde el intercalador de paridad 23 y suministra el código LDPC después del intercalado de torsión de columna al demultiplexor 25.
En particular, el código LDPC se transmite después de que se mapean dos o más bits de código del mismo a puntos de señal que representan un símbolo de modulación ortogonal por la sección de correspondencia 26 descrita en lo sucesivo.
El intercalador de torsión de columna 24 lleva a cabo, por ejemplo, tal intercalado de torsión de columna como se describe en lo sucesivo como un proceso de reordenación de reordenación de bits de código del código LDPC desde el intercalador de paridad 23 de manera que una pluralidad de bits de código del código LDPC que corresponde al valor 1 incluido en una fila arbitraria de la matriz de comprobación de paridad usada en la sección de codificación LDPC 21 no se incluyen en un símbolo.
El demultiplexor 25 lleva a cabo un proceso de sustitución de las posiciones de dos o más bits de código del código LDPC (que ha de ser un símbolo) desde el intercalador de torsión de columna 24 para obtener un código LDPC cuya tolerancia a AWGN se refuerza. Entonces, el demultiplexor 25 suministra dos o más bits de código de un código LDPC obtenido por el proceso de sustitución como un símbolo a la sección de correspondencia 26.
La sección de correspondencia 26 mapea el símbolo desde el demultiplexor 25 a puntos de señal determinados por un método de modulación de modulación ortogonal (modulación de múltiples valores) llevada a cabo por la sección de modulación ortogonal 27.
En particular, la sección de correspondencia 26 mapea el código LDPC desde el demultiplexor 25 a un punto de señal determinado por el sistema de modulación, en un plano IQ (constelación IQ) definido por un eje I representativo de una componente I que está en fase con una portadora y un eje Q representativo de una componente Q que es ortogonal a la onda portadora.
Aquí, como el método de modulación de modulación ortogonal llevada a cabo por la sección de modulación ortogonal 27, están disponibles métodos de modulación que incluyen, por ejemplo, un método de modulación definido en los estándares DVB-T, es decir, por ejemplo, QPSK (Modulación por Desplazamiento de Fase en Cuadratura), 16QAM (Modulación de Amplitud en Cuadratura), 64QAM, 256QAM, 1024QAM,4096QAM, etc. Qué método de modulación se debería usar para modulación ortogonal a ser llevada a cabo por la sección de modulación ortogonal 27 se ajusta por adelantado, por ejemplo, según una operación del aparato de transmisión 11 por un operador. Se ha de señalar que la sección de modulación ortogonal 27 puede llevar a cabo alguna otra modulación ortogonal tal como, por ejemplo, 4PAM (Modulación de Amplitud de Pulsos).
El símbolo mapeado a un punto de señal por la sección de correspondencia 26 se suministra a la sección de modulación ortogonal 27.
La sección de modulación ortogonal 27 lleva a cabo modulación ortogonal de una portadora según (el símbolo mapeado a) el punto de señal de la sección de correspondencia 26 y transmite una señal de modulación obtenida mediante la modulación ortogonal a través del camino de comunicación 13 (FIG. 7).
Ahora, la FIG. 9 ilustra una matriz de comprobación de paridad H usada en codificación LDPC por la sección de codificación LDPC 21 de la FIG. 8.
La matriz de comprobación de paridad H tiene una estructura LDGM (Matriz de Generación de Baja Densidad) y se puede representar mediante una expresión H = [HA|HT] a partir de una matriz de información HA de una parte que corresponde a bits de información y un matriz de paridad HT que corresponde a bits de paridad de entre bits de código del código LDPC (matriz en la que los elementos de la matriz de información HA son elementos en el lado izquierdo y los elementos de la matriz de paridad HT son elementos en el lado derecho).
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En particular, mientras que mb bits de código (aquí, 6 bits) se leen en la dirección de fila de la memoria 31, si el bit de orden i (i = 0, 1, …, mb-1) desde el bit más significativo de entre los mb bits de código leídos de la memoria 31 se representa por el bit bi, entonces los 6 bits de código leídos en la dirección de fila de la memoria 31 se pueden representar como los bits b0, b1, b2, b3, b4 y b5 en orden comenzando con el bit más significativo.
Una relación de la ponderación de columna descrita anteriormente con referencia a la FIG. 11, conduce a que el bit de código colocado en la dirección del bit b0 sea un bit de código alto en tolerancia a un error mientras que el bit de código en la dirección del bit b5 es un bit de código bajo en tolerancia a un error.
La sección de sustitución 32 lleva a cabo un proceso de sustitución de sustitución de la posición de los 6 bits de código b0 a b5 de la memoria 31 de manera que un bit de código que es bajo en tolerancia a un error de entre los 6 bits de código b0 a b5 de la memoria 31 se puede asignar a un bit que es alto en tolerancia de entre los bits de símbolo y0 a y5 de un símbolo de 64QAM.
Aquí, para un método de sustitución para sustituir los 6 bits de código b0 a b5 de la memoria 31 para ser asignados a los 6 bits de símbolo y0 a y5 representativos de un símbolo de 64QAM, se han propuesto varios sistemas.
La FIG. 16B ilustra un primer método de sustitución; la FIG. 16C ilustra un segundo método de sustitución; y la FIG. 16D ilustra un tercer método de sustitución.
En la FIG. 16B a la FIG. 16D (de manera similar también en la FIG. 17 descrita en lo sucesivo), un segmento de línea que interconecta los bits bi e yj significa que el bit de código bi está asignado al bit de símbolo yj del símbolo (se sustituye en la posición del bit de símbolo yj).
Como el primer método de sustitución, se propone adoptar uno de tres tipos de métodos de sustitución en la FIG. 16B, y como el segundo método de sustitución, se propone adoptar uno de dos tipos de métodos de sustitución en la FIG. 16C.
Como el tercer método de sustitución, se propone seleccionar y usar seis tipos de métodos de sustitución en la FIG. 16D en orden.
La FIG.17 ilustra un ejemplo de una configuración del demultiplexor 25 en un caso en donde el método de modulación es 64QAM (por consiguiente, el número de bits m de los bits de código de un código LDPC mapeado a un símbolo es 6 de manera similar a como en la FIG. 16) y el múltiplo b es 2, y un cuarto método de sustitución.
Donde el múltiplo b es 2, la memoria 31 tiene una capacidad de almacenamiento de N/ (6 x 2) x (6 x 2) bits en la dirección de columna x la dirección de fila e incluye 12 (= 6 x 2) columnas.
La FIG. 17A ilustra un orden de escritura de un código LDPC en la memoria 31.
El demultiplexor 25 lleva a cabo la escritura de los bits de código del código LDPC en una dirección hacia abajo desde por encima de una columna que forma la memoria 31 (en la dirección de la columna) comenzando con una columna del lado izquierdo hacia una columna del lado derecho como se ha descrito anteriormente con referencia a la FIG. 16.
Entonces, si la escritura de los bits de código termina con el bit de más abajo en la columna de más a la derecha, entonces los bits de código se leen y suministran a la sección de sustitución 32 en una unidad de 12 bits (mb bits) en la dirección de fila comenzando con la primera fila de todas las columnas que forman la memoria 31.
La sección de sustitución 32 lleva a cabo un proceso de sustitución de sustitución de la posición de 12 bits de código de la memoria 31 según el cuarto método de sustitución y emite los 12 bits obtenidos mediante la sustitución como 12 bits representativos de dos símbolos (b símbolos) de 64QAM, en particular, como 6 bits de símbolo y0, y1, y2, y3, y4 e y5 representativos de un símbolo de 64QAM y 6 bits de símbolo y0, y1, y2, y3, y4 e y5 representativos de un siguiente símbolo.
Aquí, la FIG. 17B ilustra el cuarto método de sustitución del proceso de sustitución por la sección de sustitución 32 de la FIG. 17A.
Se ha de señalar que donde el múltiplo b es 2 (de manera similar también donde el múltiplo b es igual o más alto que 3), en el proceso de sustitución, mb bits de código se asignan a mb bits de símbolo de b símbolos sucesivos. En la siguiente descripción que incluye una descripción dada con referencia a la FIG. 17, el bit de orden i + 1 desde el bit más significativo de entre los mb bits de símbolo de los b símbolos sucesivos se representa como el bit (bit de símbolo) yi por la conveniencia de la descripción.
Además, qué método de sustitución es óptimo, es decir, qué método de sustitución proporciona la tasa de error mejorada en un camino de comunicación AWGN, difiere dependiendo de la tasa de codificación, la longitud de código y el método de modulación del código LDPC, etc.
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expresión M = q x P = q x 360 usando el valor q que es diferente dependiendo de la tasa de codificación. Por consiguiente, también el valor q es uno de los divisores de la longitud de paridad M excepto 1 y M de manera similar al número de columnas P de la estructura cíclica y se obtiene dividiendo la longitud de paridad M por el número de columnas P de la estructura cíclica (el producto de P y q que son divisores de la longitud de paridad M es la longitud de paridad M).
Donde la longitud de información se representa por K y un número entero mayor que 0 pero menor que P se representa por x mientras que un número entero mayor que 0 pero menor que q se representa por y, el intercalador de paridad 23 intercala, como intercalado de paridad, el bit de código de orden K+qx+y+1 de entre los bits de paridad que son los bits de orden K+1 a K+M (K + M = N) del código LDPC desde la sección de codificación LDPC 21 a la posición del bit de código de orden K+Py+x+1.
Según tal intercalado de paridad, dado que los (bits de paridad que corresponden a) nodos variables que se conectan al mismo nodo de comprobación están separados por una distancia que corresponde al número de columnas P de la estructura cíclica, aquí, por 360 bits, donde la longitud de ráfaga es menor que 360 bits, se puede evitar tal situación de que una pluralidad de nodos variables que se conectan al mismo nodo de comprobación se representen erróneos al mismo tiempo. Como resultado, se puede mejorar la tolerancia a un error de ráfaga.
Se ha de señalar que el código LDPC después del intercalado de paridad por el cual el bit de código de orden K+qx+y+1 se intercala a la posición del bit de código de orden K+Py+x+1 coincide con el código LDPC de una matriz de comprobación de paridad (en lo sucesivo conocida también como matriz de comprobación de paridad de conversión) obtenida mediante una sustitución de columnas de sustitución de la columna de orden K+qx+y+1 de la matriz de comprobación de paridad H original a la columna de orden K+Py+x+1.
Además, en la matriz de paridad de la matriz de comprobación de paridad de conversión, una estructura seudocíclica cuya unidad es P columnas (en la FIG. 20, 360 columnas) aparece como se ve en la FIG. 20.
Aquí, la estructura seudocíclica significa una estructura que tiene una parte que tiene una estructura cíclica excepto parte de la misma. En una columna de comprobación de paridad de conversión obtenida aplicando una sustitución de columnas que corresponde al intercalado de paridad para la matriz de comprobación de paridad del código LDPC prescrito en el estándar DVB-S.2, una parte de 360 filas x 360 columnas (matriz de desplazamiento descrita en lo sucesivo) en una parte de la esquina derecha le falta un elemento de 1 (que tiene el valor de 0). Por lo tanto, la matriz de comprobación de paridad de conversión no tiene una estructura cíclica (completa) sino que tiene una estructura seudocíclica.
Se ha de señalar que la matriz de comprobación de paridad de conversión de la FIG. 20 es una matriz a la que también una sustitución de filas (sustitución de filas) para configurar la matriz de comprobación de paridad de conversión de una matriz de configuración descrita en lo sucesivo se aplica a la matriz de comprobación de paridad H original además de la sustitución de columnas que corresponde al intercalado de paridad.
Ahora, el intercalado de torsión de columna como un proceso de reordenación por el intercalador de torsión de columna 24 de FIG. 8 se describe con referencia a FIG. 21 a 24.
En el aparato de transmisión 11 de la FIG. 8, dos o más de los bits de código del código LDPC se transmiten como un símbolo como se ha descrito anteriormente con el fin de mejorar la eficiencia de utilización de frecuencias. En particular, por ejemplo, donde dos bits de los bits de código se usan para formar un símbolo, por ejemplo, se usa QPSK como el método de modulación, pero donde se usan 4 bits de los bits de código para formar un símbolo, por ejemplo, se usa 16QAM como el método de modulación.
Donde dos o más unos de los bits de código se transmiten como un símbolo de esta manera, si ocurre un borrado o similar con cierto símbolo, la totalidad de los bits de código (asignados a los bits de símbolo) del símbolo llegan a ser un error (borrado).
Por consiguiente, con el fin de disminuir la probabilidad de que una pluralidad de (bits de código que corresponden a) nodos variables que se conectan al mismo nodo de comprobación puedan sufrir de borrado al mismo tiempo para mejorar el rendimiento en la decodificación, es necesario evitar que los nodos variables que corresponden a los bits de código de un símbolo se conecten al mismo nodo de comprobación.
Mientras tanto, en la matriz de comprobación de paridad H de un código LDPC prescrito en el estándar DVB-S.2 y emitido desde la sección de codificación LDPC 21, la matriz de información HA tiene una estructura cíclica y la matriz de paridad HT tiene una estructura de escalera como se ha descrito anteriormente. Entonces, en una matriz de comprobación de paridad de conversión que es una matriz de comprobación de paridad del código LDPC después de un intercalado de paridad, una estructura cíclica (con precisión, una estructura seudocíclica como se ha descrito anteriormente) aparece también en la matriz de paridad como se describe en la FIG. 20.
La FIG. 21 muestra una matriz de comprobación de paridad de conversión.
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En particular, la FIG. 21A ilustra una matriz de comprobación de paridad de conversión de una matriz de comprobación de paridad H que tiene una longitud de código N de 64.800 bits y una tasa de codificación (r) de 3/4.
En la FIG. 21A, la posición de un elemento que tiene el valor de 1 en la matriz de comprobación de paridad de conversión se indica por un punto (·).
En la FIG. 21B, un proceso llevado a cabo por el demultiplexor 25 (FIG. 8) para el código LDPC de la matriz de comprobación de paridad de conversión de la FIG. 21A, es decir, el código LDPC después del intercalado de paridad.
En la FIG. 21B, los bits de código del código LDPC después del intercalado de paridad se escriben en la dirección de columna en cuatro columnas que forman la memoria 31 del demultiplexor 25 usando 16QAM como el método de modulación.
Los bits de código escritos en la dirección de columna en las cuatro columnas que forman la memoria 31 se leen en la dirección de fila en una unidad de 4 bits que hacen un símbolo.
En este caso, los 4 bits de código B0, B1, B2 y B3 que hacen un símbolo algunas veces hacen bits de código que corresponden a 1 e incluidos en una fila arbitraria de la matriz de comprobación de paridad después de la conversión de la FIG. 21A, y en este caso, los nodos variables que corresponden a los bits de código B0, B1, B2 y B3 se conectan al mismo nodo de comprobación.
Por consiguiente, donde los 4 bits de código B0, B1, B2 y B3 de un símbolo llegan a ser los bits de código que corresponden a 1 e incluidos en una fila arbitraria de la matriz de comprobación de paridad de conversión, si el borrado ocurre con el símbolo, entonces el mismo nodo de comprobación al cual están conectados los nodos variables que corresponden a los bits de código B0, B1, B2 y B3 no puede determinar un mensaje adecuado. Como resultado, se deteriora el rendimiento en la decodificación.
También con respecto a las tasas de decodificación distintas de la tasa de codificación de 3/4, una pluralidad de bits de código que corresponden a una pluralidad de nodos variables que se conectan al mismo nodo de comprobación algunas veces hacen un símbolo de 16QAM de manera similar.
Por lo tanto, el intercalador de torsión de columna 24 lleva a cabo un intercalado de torsión de columna en donde los bits de código del código LDPC después del intercalado de paridad desde el intercalador de paridad 23 se intercalan de manera que una pluralidad de bits de código que corresponden a 1 e incluidos en una fila arbitraria de la matriz de comprobación de paridad de conversión no se incluyen en un símbolo.
La FIG. 22 es una vista que ilustra el intercalado de torsión de columna.
En particular, la FIG. 22 ilustra la memoria 31 (FIG. 16 y 17) del demultiplexor 25.
La memoria 31 tiene una capacidad de almacenamiento para almacenar mb bits en la dirección de columna (vertical) y almacena N/ (mb) bits en la dirección de fila (horizontal) e incluye mb columnas como se ha descrito en FIG. 16. Entonces, el intercalador de torsión de columna 24 escribe los bits de código del código LDPC en la dirección de columna en la memoria 31 y controla la posición de inicio de escritura cuando los bits de código se leen en la dirección de fila para llevar a cabo el intercalado de torsión de columna.
En particular, el intercalador de torsión de columna 24 cambia adecuadamente la posición de inicio de escritura en la que la escritura de bits de código ha de ser iniciada para cada una de una pluralidad de columnas de modo que una pluralidad de bits de código leídos en la dirección de fila y usados para hacer un símbolo puedan no llegar a ser bits de código que corresponden a 1 e incluidos en una fila arbitraria de la matriz de comprobación de paridad de conversión (reordena los bits de código del código LDPC de manera que una pluralidad de bits de código que corresponden a 1 e incluidos en una fila arbitraria de la matriz de comprobación de paridad pueda no ser incluida en el mismo símbolo).
Aquí, la FIG. 22 muestra un ejemplo de una configuración de la memoria 31 donde el método de modulación es 16QAM y además el múltiplo b descrito anteriormente con referencia a la FIG. 16 es 1. Por consiguiente, el número de bits m de los bits de código de un código LDPC a ser un símbolo es 4 bits, y la memoria 31 está formada de 4 (= mb) columnas.
El intercalador de torsión de columna 24 (en lugar del demultiplexor 25 mostrado en la FIG. 16) lleva a cabo la escritura de los bits de código del código LDPC en una dirección hacia abajo (dirección de columna) desde arriba en las cuatro columnas que forman la memoria 31 comenzando con una columna del lado izquierdo hacia una columna del lado derecho.
Entonces, cuando la escritura de los bits de código termina en la columna de más a la derecha, el intercalador de torsión de columna 24 lee los bits de código en una unidad de 4 bits (mb bits) en la dirección de fila comenzando con la primera fila de todas las columnas que forman la memoria 31 y emite los bits de código como un código LDPC después del intercalado de torsión de columna a la sección de sustitución 32 (FIG. 16 y 17) del demultiplexor 25.
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sexta columna se fija a la posición cuya dirección es 5, la posición de inicio de escritura para la séptima columna se fija a la posición cuya dirección es 7, y la posición de inicio de escritura para la octava columna se fija a la posición cuya dirección es 7.
Donde el múltiplo b es 1 y, además, dado que, por ejemplo, se adopta 64QAM como el método de modulación, el número de bits m de un símbolo es 6 bits, según la FIG. 23, la memoria 31 tiene seis columnas para almacenar 6 x 1 bits en la dirección de fila y almacena 64.800/ (6 x 1) bits en la dirección de columna.
Entonces, la posición de inicio de escritura para la primera de las seis columnas de la memoria 31 se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la segunda columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la tercera columna se fija a la posición cuya dirección es 5, la posición de inicio de escritura para la cuarta columna se fija a la posición cuya dirección es 9, la posición de inicio de escritura para la quinta columna se fija a la posición cuya dirección es 10, y la posición de inicio de escritura para la sexta columna se fija a la posición cuya dirección es 13.
Donde el múltiplo b es 2 y, además, dado que, por ejemplo, se adopta 64QAM como el método de modulación, el número de bits m de un símbolo es 6 bits, según la FIG. 23, la memoria 31 tiene doce columnas para almacenar 6 x 2 bits en la dirección de fila y almacena 64.800/ (6 x 2) bits en la dirección de columna.
Entonces, la posición de inicio de escritura para la primera de las doce columnas de la memoria 31 se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la segunda columna se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la tercera columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la cuarta columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la quinta columna se fija a la posición cuya dirección es 3, la posición de inicio de escritura para la sexta columna se fija a la posición cuya dirección es 4, la posición de inicio de escritura para la séptima columna se fija a la posición cuya dirección es 4, la posición de inicio de escritura para la octava columna se fija a la posición cuya dirección es 5, la posición de inicio de escritura para la novena columna se fija a la posición cuya dirección es 5, la posición de inicio de escritura para la décima columna se fija a la posición cuya dirección es 7, la posición de inicio de escritura de la undécima columna se fija a la posición cuya dirección es 8, y la posición de inicio de escritura para la duodécima columna se fija a la posición cuya dirección es 9.
Donde el múltiplo b es 1 y, además, dado que, por ejemplo, se adopta 256QAM como el método de modulación, el número de bits m de un símbolo es 8 bits, según la FIG. 23, la memoria 31 tiene ocho columnas para almacenar 8 x 1 bits en la dirección de fila y almacena 64.800/ (8 x 1) bits en la dirección de columna.
Entonces, la posición de inicio de escritura para la primera de las ocho columnas de la memoria 31 se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la segunda columna se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la tercera columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la cuarta columna se fija a la posición cuya dirección es 4, la posición de inicio de escritura para la quinta columna se fija a la posición cuya dirección es 4, la posición de inicio de escritura para la sexta columna se fija a la posición cuya dirección es 5, la posición de inicio de escritura para la séptima columna se fija a la posición cuya dirección es 7, y la posición de inicio de escritura para la octava columna se fija a la posición cuya dirección es 7.
Donde el múltiplo b es 2 y, además, dado que, por ejemplo, se adopta 256QAM como el método de modulación, el número de bits m de un símbolo es 8 bits, según la FIG. 23, la memoria 31 tiene dieciséis columnas para almacenar 8 x 2 bits en la dirección de fila y almacena 64.800/ (8 x 2) bits en la dirección de columna.
Entonces, la posición de inicio de escritura para la primera de las dieciséis columnas de la memoria 31 se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la segunda columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la tercera columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la cuarta columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la quinta columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la sexta columna se fija a la posición cuya dirección es 3, la posición de inicio de escritura para la séptima columna se fija a la posición cuya dirección es 7, la posición de inicio de escritura para la octava columna se fija a la posición cuya dirección es 15, la posición de inicio de escritura para la novena columna se fija a la posición cuya dirección es 16, la posición de inicio de escritura para la décima columna se fija a la posición cuya dirección es 20, la posición de inicio de escritura para la undécima columna se fija a la posición cuya dirección es 22, la posición de inicio de escritura para la duodécima columna se fija a la posición cuya dirección es 22, la posición de inicio de escritura para la decimotercera columna se fija a la posición cuya dirección es 27, la posición de inicio de escritura para la decimocuarta columna se fija a la posición cuya dirección es 27, la posición de inicio de escritura para la decimoquinta columna se fija a la posición cuya dirección es 28, y la posición de inicio de escritura para la decimosexta columna se fija a la posición cuya dirección es 32.
Donde el múltiplo b es 1 y, además, dado que, por ejemplo, se adopta 1024QAM como el método de modulación, el número de bits m de un símbolo es 10 bits, según la FIG. 23, la memoria 31 tiene diez columnas para almacenar 10 x 1 bits en la dirección de fila y almacena 64.800/ (10 x 1) bits en la dirección de columna.
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Entonces, la posición de inicio de escritura para la primera de las diez columnas de la memoria 31 se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la segunda columna se fija a la posición cuya dirección es 3, la posición de inicio de escritura para la tercera columna se fija a la posición cuya dirección es 6, la posición de inicio de escritura para la cuarta columna se fija a la posición cuya dirección es 8, la posición de inicio de escritura para la quinta columna se fija a la posición cuya dirección es 11, la posición de inicio de escritura para la sexta columna se fija a la posición cuya dirección es 13, la posición de inicio de escritura para la séptima columna se fija a la posición cuya dirección es 15, la posición de inicio de escritura para la octava columna se fija a la posición cuya dirección es 17, la posición de inicio de escritura para la novena columna se fija a la posición cuya dirección es 18, y la posición de inicio de escritura para la décima columna se fija a la posición cuya dirección es 20.
Donde el múltiplo b es 2 y, además, dado que, por ejemplo, se adopta 1024QAM como el método de modulación, el número de bits m de un símbolo es 10 bits, según la FIG. 23, la memoria 31 tiene veinte columnas para almacenar 10 x 2 bits en la dirección de fila y almacena 64.800/ (10 x 2) bits en la dirección de columna.
Entonces, la posición de inicio de escritura para la primera de las veinte columnas de la memoria 31 se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la segunda columna se fija a la posición cuya dirección es 1, la posición de inicio de escritura para la tercera columna se fija a la posición cuya dirección es 3, la posición de inicio de escritura para la cuarta columna se fija a la posición cuya dirección es 4, la posición de inicio de escritura para la quinta columna se fija a la posición cuya dirección es 5, la posición de inicio de escritura para la sexta columna se fija a la posición cuya dirección es 6, la posición de inicio de escritura para la séptima columna se fija a la posición cuya dirección es 6, la posición de inicio de escritura para la octava columna se fija a la posición cuya dirección es 9, la posición de inicio de escritura para la novena columna se fija a la posición cuya dirección es 13, la posición de inicio de escritura para la décima columna se fija a la posición cuya dirección es 14, la posición de inicio de escritura para la undécima columna se fija a la posición cuya dirección es 14, la posición de inicio de escritura para la duodécima columna se fija a la posición cuya dirección es 16, la posición de inicio de escritura para la decimotercera columna se fija a la posición cuya dirección es 21, la posición de inicio de escritura para la decimocuarta columna se fija a la posición cuya dirección es 21, la posición de inicio de escritura para la decimoquinta columna se fija a la posición cuya dirección es 23, la posición de inicio de escritura para la decimosexta columna se fija a la posición cuya dirección es 25, la posición de inicio de escritura para la decimoséptima columna se fija a la posición cuya dirección es 25, la posición de inicio de escritura para la decimoctava columna se fija a la posición cuya dirección es 26, la posición de inicio de escritura para la decimonovena columna se fija a la posición cuya dirección es 28, y la posición de inicio de escritura para la vigésima columna se fija a la posición cuya dirección es 30.
Donde el múltiplo b es 1 y, además, dado que, por ejemplo, se adopta 4096QAM como el método de modulación, el número de bits m de un símbolo es 12 bits, según la FIG. 23, la memoria 31 tiene doce columnas para almacenar 12 x 1 bits en la dirección de fila y almacena 64.800/ (12 x 1) bits en la dirección de columna.
Entonces, la posición de inicio de escritura para la primera de las doce columnas de la memoria 31 se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la segunda columna se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la tercera columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la cuarta columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la quinta columna se fija a la posición cuya dirección es 3, la posición de inicio de escritura para la sexta columna se fija a la posición cuya dirección es 4, la posición de inicio de escritura para la séptima columna se fija a la posición cuya dirección es 4, la posición de inicio de escritura para la octava columna se fija a la posición cuya dirección es 5, la posición de inicio de escritura para la novena columna se fija a la posición cuya dirección es 5, la posición de inicio de escritura para la décima columna se fija a la posición cuya dirección es 7, la posición de inicio de escritura para la undécima columna se fija a la posición cuya dirección es 8, y la posición de inicio de escritura para la duodécima columna se fija a la posición cuya dirección es 9.
Donde el múltiplo b es 2 y, además, dado que, por ejemplo, se adopta 4096QAM como el método de modulación, el número de bits m de un símbolo es 12 bits, según la FIG. 23, la memoria 31 tiene veinticuatro columnas para almacenar 12 x 2 bits en la dirección de fila y almacena 64.800/ (12 x 2) bits en la dirección de columna.
Entonces, la posición de inicio de escritura para la primera de las veinticuatro columnas de la memoria 31 se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la segunda columna se fija a la posición cuya dirección es 5, la posición de inicio de escritura para la tercera columna se fija a la posición cuya dirección es 8, la posición de inicio de escritura para la cuarta columna se fija a la posición cuya dirección es 8, la posición de inicio de escritura para la quinta columna se fija a la posición cuya dirección es 8, la posición de inicio de escritura para la sexta columna se fija a la posición cuya dirección es 8, la posición de inicio de escritura para la séptima columna se fija a la posición cuya dirección es 10, la posición de inicio de escritura para la octava columna se fija a la posición cuya dirección es 10, la posición de inicio de escritura para la novena columna se fija a la posición cuya dirección es 10, la posición de inicio de escritura para la décima columna se fija a la posición cuya dirección es 12, la posición de inicio de escritura para la undécima columna se fija a la posición cuya dirección es 13, la posición de inicio de escritura para la duodécima columna se fija a la posición cuya dirección es 16, la posición de inicio de escritura para la decimotercera columna se fija a la posición cuya dirección es 17, la posición de inicio de escritura para la decimocuarta columna se fija a la posición cuya dirección es 19, la posición de inicio de escritura para la
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Donde el múltiplo b es 2 y, además, dado que, por ejemplo, se adopta 64QAM como el método de modulación, el número de bits m de un símbolo es 6 bits, según la FIG. 24, la memoria 31 tiene doce columnas para almacenar 6 x 2 bits en la dirección de fila y almacena 16.200/ (6 x 2) bits en la dirección de columna.
Entonces, la posición de inicio de escritura para la primera de las doce columnas de la memoria 31 se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la segunda columna se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la tercera columna se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la cuarta columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la quinta columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la sexta columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la séptima columna se fija a la posición cuya dirección es 3, la posición de inicio de escritura para la octava columna se fija a la posición cuya dirección es 3, la posición de inicio de escritura para la novena columna se fija a la posición cuya dirección es 3, la posición de inicio de escritura para la décima columna se fija a la posición cuya dirección es 6, la posición de inicio de escritura para la undécima columna se fija a la posición cuya dirección es 7, y la posición de inicio de escritura para la duodécima columna se fija a la posición cuya dirección es 7.
Donde el múltiplo b es 1 y, además, dado que, por ejemplo, se adopta 256QAM como el método de modulación, el número de bits m de un símbolo es 8 bits, según la FIG. 24, la memoria 31 tiene ocho columnas para almacenar 8 x 1 bits en la dirección de fila y almacena 16.200/ (8 x 1) bits en la dirección de columna.
Entonces, la posición de inicio de escritura para la primera de las ocho columnas de la memoria 31 se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la segunda columna se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la tercera columna se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la cuarta columna se fija a la posición cuya dirección es 1, la posición de inicio de escritura para la quinta columna se fija a la posición cuya dirección es 7, la posición de inicio de escritura para la sexta columna se fija a la posición cuya dirección es 20, la posición de inicio de escritura para la séptima columna se fija a la posición cuya dirección es 20, y la posición de inicio de escritura para la octava columna se fija a la posición cuya dirección es 21.
Donde el múltiplo b es 1 y, además, dado que, por ejemplo, se adopta 1024QAM como el método de modulación, el número de bits m de un símbolo es 10 bits, según la FIG. 24, la memoria 31 tiene diez columnas para almacenar 10 x 1 bits en la dirección de fila y almacena 16.200/ (10 x 1) bits en la dirección de columna.
Entonces, la posición de inicio de escritura para la primera de las diez columnas de la memoria 31 se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la segunda columna se fija a la posición cuya dirección es 1, la posición de inicio de escritura para la tercera columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la cuarta columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la quinta columna se fija a la posición cuya dirección es 3, la posición de inicio de escritura para la sexta columna se fija a la posición cuya dirección es 3, la posición de inicio de escritura para la séptima columna se fija a la posición cuya dirección es 4, la posición de inicio de escritura para la octava columna se fija a la posición cuya dirección es 4, la posición de inicio de escritura para la novena columna se fija a la posición cuya dirección es 5, y la posición de inicio de escritura para la décima columna se fija a la posición cuya dirección es 7.
Donde el múltiplo b es 2 y, además, dado que, por ejemplo, se adopta 1024QAM como el método de modulación, el número de bits m de un símbolo es 10 bits, según la FIG. 24, la memoria 31 tiene veinte columnas para almacenar 10 x 2 bits en la dirección de fila y almacena 16.200/ (10 x 2) bits en la dirección de columna.
Entonces, la posición de inicio de escritura para la primera de las veinte columnas de la memoria 31 se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la segunda columna se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la tercera columna se fija a la posición cuya dirección es 0, la posición de inicio de escritura para la cuarta columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la quinta columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la sexta columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la séptima columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la octava columna se fija a la posición cuya dirección es 2, la posición de inicio de escritura para la novena columna se fija a la posición cuya dirección es 5, la posición de inicio de escritura para la décima columna se fija a la posición cuya dirección es 5, la posición de inicio de escritura para la undécima columna se fija a la posición cuya dirección es 5, la posición de inicio de escritura para la duodécima columna se fija a la posición cuya dirección es 5, la posición de inicio de escritura para la decimotercera columna se fija a la posición cuya dirección es 5, la posición de inicio de escritura para la decimocuarta columna se fija a la posición cuya dirección es 7, la posición de inicio de escritura para la decimoquinta columna se fija a la posición cuya dirección es 7, la posición de inicio de escritura para la decimosexta columna se fija a la posición cuya dirección es 7, la posición de inicio de escritura para la decimoséptima columna se fija a la posición cuya dirección es 7, la posición de inicio de escritura para la decimoctava columna se fija a la posición cuya dirección es 8, la posición de inicio de escritura para la decimonovena columna se fija a la posición cuya dirección es 8, y la posición de inicio de escritura para la vigésima columna se fija a la posición cuya dirección es 10.
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Las FIG. 27 y 28 ilustran relaciones entre la tasa de error obtenida por la simulación y la frecuencia Doppler fd de la fluctuación.
Se ha de señalar que la FIG. 27 ilustra una relación entre la tasa de error y la frecuencia Doppler fd donde el método de modulación es 16QAM y la tasa de codificación (r) es (3/4) y además el método de sustitución es el primer método de sustitución. Mientras tanto, la FIG. 28 ilustra la relación entre la tasa de error y la frecuencia Doppler fd donde el método de modulación es 64QAM y la tasa de codificación (r) es (5/6) y además el método de sustitución es el primer método de sustitución.
Además, en las FIG. 27 y 28, una curva de línea gruesa indica la relación entre la tasa de error y la frecuencia Doppler fd donde se llevaron a cabo todos del intercalado de paridad, intercalado de torsión de columna y proceso de sustitución, y una curva de línea delgada indica la relación entre la tasa de error y la frecuencia Doppler fd donde solamente se llevó a cabo el proceso de sustitución de entre el intercalado de paridad, el intercalado de torsión de columna y el proceso de sustitución.
En ambas de las FIG. 27 y 28, se puede reconocer que la tasa de error mejora (disminuye) donde se llevan a cabo todos del intercalado de paridad, intercalado de torsión de columna y proceso de sustitución, en lugar de donde solamente se lleva a cabo el proceso de sustitución.
Ahora, se describe además la sección de codificación LDPC 21 de la FIG. 8.
Como se ha descrito con referencia a la FIG. 11, en el estándar DVB-S.2, se prescribe la codificación LDPC de las dos longitudes de código N diferentes de 64.800 bits y 16.200 bits.
Y para el código LDPC cuya longitud de código N es 64.800 bits, se prescriben las 11 tasas de codificación 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 y 9/10, y para el código LDPC cuya longitud de código N es 16.200 bits, se prescriben las 10 tasas de codificación 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 y 8/9 (FIG. 11B).
La sección de codificación LDPC 21 lleva a cabo la codificación (codificación de corrección de error) en códigos LDPC de las diferentes tasas de codificación cuya longitud de código N es 64.800 bits o 16.200 bits según una matriz de comprobación de paridad H preparada para cada longitud de código N y para cada tasa de codificación.
La FIG. 29 muestra un ejemplo de una configuración de la sección de codificación LDPC 21 de la FIG. 8.
La sección de codificación LDPC 21 incluye un bloque de procesamiento de codificación 601 y un bloque de almacenamiento 602.
El bloque de procesamiento de codificación 601 incluye una parte de ajuste de tasa de codificación 611, una parte de lectura de tabla de valores iniciales 612, una parte de producción de matriz de comprobación de paridad 613, una parte de lectura de bits de información 614, una parte de operación matemática de paridad de codificación 615, y una parte de control 616, y lleva a cabo la codificación LDPC de datos de objeto suministrados a la sección de codificación LDPC 21 y suministra un código LDPC obtenido como resultado de la codificación LDPC al intercalador de bits 22 (FIG. 8).
En particular, la parte de ajuste de tasa de codificación 611 fija una longitud de código N y una tasa de codificación para códigos LDPC, por ejemplo, en respuesta a una operación de un operador.
La parte de lectura de tabla de valores iniciales 612 lee una tabla de valores iniciales de matriz de comprobación de paridad descrita en lo sucesivo, que corresponde a la longitud de código N y la tasa de codificación fijada por la parte de ajuste de tasa de codificación 611 del bloque de almacenamiento 602.
La parte de producción de matriz de comprobación de paridad 613 coloca, en base a la tabla de valores iniciales de matriz de comprobación de paridad leída por la parte de lectura de tabla de valores iniciales 612, elementos del valor 1 de una matriz de información HA que corresponde a una longitud de información K (= longitud de código N – longitud de paridad M) que corresponde a la longitud de código N y la tasa de codificación fijada por la parte de ajuste de tasa de codificación 611 en un periodo de 360 columnas (número de columnas unidad P de la estructura cíclica) en la dirección de columna para producir una matriz de comprobación de paridad H, y almacena la matriz de comprobación de paridad H en el bloque de almacenamiento 602.
La parte de lectura de bits de información 614 lee (extrae) bits de información para la longitud de información K a partir de los datos de objeto suministrados a la sección de codificación LDPC 21.
La parte de operación matemática de paridad de codificación 615 lee la matriz de comprobación de paridad H producida por la parte de producción de matriz de comprobación de paridad 613 del bloque de almacenamiento 602 y calcula los bits de paridad que corresponden a los bits de información leídos por la parte de lectura de bits de información 614 según una expresión predeterminada para producir una palabra de código (código LDPC).
La parte de control 616 controla los bloques que componen el bloque de procesamiento de codificación 601.
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Donde el método de modulación es 16QAM, 4 (= m) bits de entre los bits de código se asignan como un símbolo a
algunos de los 16 puntos de señal prescritos por 16QAM. Además, donde la longitud de código N es de 64.800 bits y el múltiplo b es 2, la memoria 31 (FIG. 16 y 17) del demultiplexor 25 tiene ocho columnas para almacenar 4 x 2 (= mb) bits en la dirección de fila y almacena 64.800/ (4 x 2) bits en la dirección de columna.
En el demultiplexor 25, cuando los bits de código del código LDPC se escriben en la dirección de columna de la memoria 31 y termina la escritura de los 64.800 bits de código (una palabra de código), los bits de código escritos en la memoria 31 se leen en una unidad de 4 x 2 (= mb) bits en la dirección de fila y se suministran a la sección de sustitución 32 (FIG. 16 y 17).
La sección de sustitución 32 sustituye los 4 x 2 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6 y b7 leídos de la memoria 31 de manera que, como se ve en la FIG. 60A, los 4 x 2 (= mb) bits de código b0 a b7 se asignan a los 4 x 2 (= mb) bits de símbolo y0, y1, y2, y3, y4, y5, y6 e y7 de dos (= b) símbolos sucesivos.
En particular, la sección de sustitución 32 lleva a cabo una sustitución para asignar
el bit de código b0 al bit de símbolo y7,
el bit de código b1 al bit de símbolo y1,
el bit de código b2 al bit de símbolo y4,
el bit de código b3 al bit de símbolo y2,
el bit de código b4 al bit de símbolo y5,
el bit de código b5 al bit de símbolo y3,
el bit de código b6 al bit de símbolo y6, y
el bit de código b7 al bit de símbolo y0. En particular, la FIG. 60B ilustra un ejemplo del método de sustitución de un método existente donde el código LDPC es un código LDPC que tiene una longitud de código N de 64.800 bits y una tasa de codificación es 3/5 y además el método de modulación es 64QAM y el múltiplo b es 2.
Donde el método de modulación es 64QAM, 6 (= m) bits de entre los bits de código se mapean como un símbolo a
algunos de los 64 puntos de señal prescritos por 64QAM. Además, donde la longitud de código N es de 64.800 bits y el múltiplo b es 2, la memoria 31 (FIG. 16 y 17) del demultiplexor 25 tiene 12 columnas para almacenar 6 x 2 (= mb) bits en la dirección de fila y almacena 64.800/ (6 x 2) bits en la dirección de columna.
En el demultiplexor 25, cuando los bits de código del código LDPC se escriben en la dirección de columna de la memoria 31 y termina la escritura de los 64.800 bits de código (una palabra de código), los bits de código escritos en la memoria 31 se leen en una unidad de 6 x 2 (= mb) bits en la dirección de fila y se suministran a la sección de sustitución 32 (FIG. 16 y 17).
La sección de sustitución 32 sustituye, por ejemplo, los 6 x 2 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 y b11 leídos de la memoria 31 de manera que, como se ve en la FIG. 60B, los 6 x 2 (= mb) bits de código b0 a b11, se asignan a 6 x 2 (= mb) bits de símbolo y0, y1, y2, y3, y4, y5, y6, y7, y8, y9, y10 e y11 de dos (= b) símbolos sucesivos.
En particular, la sección de sustitución 32 lleva a cabo una sustitución para asignar
el bit de código b0 al bit de símbolo y11,
el bit de código b1 al bit de símbolo y7,
el bit de código b2 al bit de símbolo y3,
el bit de código b3 al bit de símbolo y10,
el bit de código b4 al bit de símbolo y6,
el bit de código b5 al bit de símbolo y2,
el bit de código b6 al bit de símbolo y9,
el bit de código b7 al bit de símbolo y5,
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el bit de código b8 al bit de símbolo y1,
el bit de código b9 al bit de símbolo y8,
el bit de código b10 al bit de símbolo y4, y
el bit de código b11 al bit de símbolo y0. En particular, la FIG. 60C ilustra un ejemplo del método de sustitución de un método existente donde el código LDPC es un código LDPC que tiene una longitud de código N de 64.800 bits y una tasa de codificación es 3/5 y además el método de modulación es 256QAM y el múltiplo b es 2.
Donde el método de modulación es 256QAM, 8 (= m) bits de entre los bits de código se mapean como un símbolo a
algunos de los 256 puntos de señal prescritos por 256QAM. Además, donde la longitud de código N es de 64.800 bits y el múltiplo b es 2, la memoria 31 (FIG. 16 y 17) del demultiplexor 25 tiene 16 columnas para almacenar 8 x 2 (= mb) bits en la dirección de fila y almacena 64.800/ (8 x 2) bits en la dirección de columna.
En el demultiplexor 25, cuando los bits de código del código LDPC se escriben en la dirección de columna de la memoria 31 y termina la escritura de los 64.800 bits de código (una palabra de código), los bits de código escritos en la memoria 31 se leen en una unidad de 8 x 2 (= mb) bits en la dirección de fila y se suministran a la sección de sustitución 32 (FIG. 16 y 17).
La sección de sustitución 32 sustituye, por ejemplo, los 8 x 2 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10, b11, b12, b13, b14 y b15 leídos de la memoria 31 de manera que, como se ve en la FIG. 60C, los 8 x 2 (= mb) bits de código b0 a b15, se asignan a 8 x 2 (= mb) bits de símbolo y0, y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, y13, y14 e y15 de dos (= b) símbolos sucesivos.
En particular, la sección de sustitución 32 lleva a cabo una sustitución para asignar
el bit de código b0 al bit de símbolo y15,
el bit de código b1 al bit de símbolo y1,
el bit de código b2 al bit de símbolo y13,
el bit de código b3 al bit de símbolo y3,
el bit de código b4 al bit de símbolo y8,
el bit de código b5 al bit de símbolo y11,
el bit de código b6 al bit de símbolo y9,
el bit de código b7 al bit de símbolo y5,
el bit de código b8 al bit de símbolo y10,
el bit de código b9 al bit de símbolo y6,
el bit de código b10 al bit de símbolo y4,
el bit de código b11 al bit de símbolo y7,
el bit de código b12 al bit de símbolo y12,
el bit de código b13 al bit de símbolo y2,
el bit de código b14 al bit de símbolo y14, y
el bit de código b15 al bit de símbolo y0. La FIG. 61 muestra un ejemplo del proceso de sustitución de un método existente donde el código LDPC es un
código LDPC que tiene una longitud de código N de 16.200 bits y una tasa de codificación de 3/5. En particular, la FIG. 61A ilustra un ejemplo del método de sustitución de un método existente donde el código LDPC es un código LDPC que tiene una longitud de código N de 16.200 bits y una tasa de codificación de 3/5 y además el método de modulación es 16QAM y el múltiplo b es 2.
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Donde el método de modulación es 16QAM, 4 (= m) bits de entre los bits de código se asignan como un símbolo a algunos de los 16 puntos de señal prescritos por 16QAM.
Además, donde la longitud de código N es de 16.200 bits y el múltiplo b es 2, la memoria 31 (FIG. 16 y 17) del demultiplexor 25 tiene 8 columnas para almacenar 4 x 2 (= mb) bits en la dirección de fila y almacena 16.200/ (4 x 2) bits en la dirección de columna.
En el demultiplexor 25, cuando los bits de código del código LDPC se escriben en la dirección de columna de la memoria 31 y termina la escritura de los 16.200 bits de código (una palabra de código), los bits de código escritos en la memoria 31 se leen en una unidad de 4 x 2 (= mb) bits en la dirección de fila y se suministran a la sección de sustitución 32 (FIG. 16 y 17).
La sección de sustitución 32 sustituye, por ejemplo, los 4 x 2 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6 y b7 leídos de la memoria 31 de manera, que como se ve en la FIG. 61A, los 4 x 2 (= mb) bits de código b0 a b7 se asignan a los 4 x 2 (= mb) bits de símbolo y0, y1, y2, y3, y4, y5, y6 e y7 de dos (= b) símbolos sucesivos.
En particular, la sección de sustitución 32 lleva a cabo una sustitución para asignar los bits de código b0 a b7 a los bits de símbolo y0 a y7 como en el caso de la FIG. 60A descrito anteriormente.
En particular, la FIG. 61B ilustra un ejemplo del método de sustitución de un método existente donde el código LDPC es un código LDPC que tiene una longitud de código N de 16.200 bits y una tasa de codificación es 3/5 y además el método de modulación es 64QAM y el múltiplo b es 2.
Donde el método de modulación es 64QAM, 6 (= m) bits de entre los bits de código se mapean como un símbolo a algunos de los 64 puntos de señal prescritos por 64QAM.
Además, donde la longitud de código N es de 16.200 bits y el múltiplo b es 2, la memoria 31 (FIG. 16 y 17) del demultiplexor 25 tiene 12 columnas para almacenar 6 x 2 (= mb) bits en la dirección de fila y almacena 16.200/ (6 x 2) bits en la dirección de columna.
En el demultiplexor 25, cuando los bits de código del código LDPC se escriben en la dirección de columna de la memoria 31 y termina la escritura de los 16.200 bits de código (una palabra de código), los bits de código escritos en la memoria 31 se leen en una unidad de 6 x 2 (= mb) bits en la dirección de fila y se suministran a la sección de sustitución 32 (FIG. 16 y 17).
La sección de sustitución 32 sustituye, por ejemplo, los 6 x 2 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 y b11 leídos de la memoria 31 de manera que, como se ve en la FIG. 61B, los 6 x 2 (= mb) bits de código b0 a b11, se asignan a 6 x 2 (= mb) bits de símbolo y0, y1, y2, y3, y4, y5, y6, y7, y8, y9, y10 e y11 de dos (= b) símbolos sucesivos.
En particular, la sección de sustitución 32 lleva a cabo una sustitución para asignar los bits de código b0 a b11 a los bits de símbolo y0 a y11 como en el caso de la FIG. 60B descrito anteriormente.
En particular, la FIG. 61C ilustra un ejemplo del método de sustitución de un método existente donde el código LDPC es un código LDPC que tiene una longitud de código N de 16.200 bits y una tasa de codificación es 3/5 y además el método de modulación es 256QAM y el múltiplo b es 1.
Donde el método de modulación es 256QAM, 8 (= m) bits de entre los bits de código se mapean como un símbolo a algunos de los 256 puntos de señal prescritos por 256QAM.
Además, donde la longitud de código N es de 16.200 bits y el múltiplo b es 1, la memoria 31 (FIG. 16 y 17) del demultiplexor 25 tiene 8 columnas para almacenar 8 x 1 (= mb) bits en la dirección de fila y almacena 16.200/ (8 x 1) bits en la dirección de columna.
En el demultiplexor 25, cuando los bits de código del código LDPC se escriben en la dirección de columna de la memoria 31 y termina la escritura de los 16.200 bits de código (una palabra de código), los bits de código escritos en la memoria 31 se leen en una unidad de 8 x 1 (= mb) bits en la dirección de fila y se suministran a la sección de sustitución 32 (FIG. 16 y 17).
La sección de sustitución 32 sustituye, por ejemplo, los 8 x 1 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6 y b7 leídos de la memoria 31 de manera que, como se ve en la FIG. 61C, los 8 x 1 (= mb) bits de código b0 a b7 se asignan a 8 x 1 (= mb) bits de símbolo y0, y1, y2, y3, y4, y5, y6 e y7 de un (= b) símbolo sucesivo.
En particular, la sección de sustitución 32 lleva a cabo una sustitución para asignar
el bit de código b0 al bit de símbolo y7,
el bit de código b1 al bit de símbolo y3,
el bit de código b2 al bit de símbolo y1,
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el bit de código b3 al bit de símbolo y5,
el bit de código b4 al bit de símbolo y2,
el bit de código b5 al bit de símbolo y6,
el bit de código b6 al bit de símbolo y4, y
el bit de código b7 al bit de símbolo y0.
Ahora, se describe un proceso de sustitución según una regla de asignación (en lo sucesivo conocida también como proceso de sustitución según el nuevo método de sustitución).
Las FIG. 62 a 64 son vistas que ilustran el nuevo método de sustitución.
En el nuevo método de sustitución, la sección de sustitución 32 del demultiplexor 25 lleva a cabo la sustitución de mb bits de código según una regla de asignación determinada por adelantado.
La regla de asignación es una regla para asignar bits de código de un código LDPC a bits de símbolo. En la regla de asignación, se prescriben un conjunto de grupos que es una combinación de un grupo de bits de código de bits de código y un grupo de bits de símbolo de bits de símbolos a los que están asignados los bits de código del grupo de bits de código y un número de bits (en lo sucesivo conocido también como número de bit de grupo) de bits de código y bits de símbolo del grupo de bits de código y el grupo de bits de símbolos del conjunto de grupos.
Aquí, los bits de código son diferentes en probabilidad de error, entre los mismos y también los bits de símbolo son diferentes en probabilidad de error entre los mismos como se ha descrito anteriormente. El grupo de bits de código es un grupo en el que los bits de código se agrupan según la probabilidad de error y el grupo de bits de símbolos es un grupo en el que los bits de símbolo se agrupan según la probabilidad de error.
La FIG. 62 ilustra grupos de bits de código y grupos de bits de símbolos donde el código LDPC es un código LDPC que tiene una longitud de código N de 64.800 bits y una tasa de codificación de 2/3 y además el método de modulación es 256QAM y el múltiplo b es 2.
En este caso, 8 x 2 (= mb) bits de código b0 a b15 leídos de la memoria 31 se pueden agrupar en cinco grupos de bits de código Gb1, Gb2, Gb3, Gb4 y Gb5 como se ve en la FIG. 62A según la diferencia de probabilidad de error.
Aquí, el grupo de bits de código Gbi es un grupo en el que los bits de código que pertenecen al grupo de bits de código Gbi tienen una probabilidad de error mejor (inferior), en la medida que el sufijo i del mismo tiene un valor inferior.
En la Fig. 62A, al grupo de bits de código Gb1, pertenece el bit de código b0; al grupo de bits de código Gb2, pertenece el bit de código b1; al grupo de bits de código Gb3, pertenecen los bits de código b2 a b9; al grupo de bits de código Gb4, pertenece el bit de código b10; y al grupo de bits de código Gb5, pertenecen los bits de código b11 a b15.
Donde el método de modulación es 256QAM y el múltiplo b es 2, los 8 x 2 (= mb) bits de símbolo y0 a y15 se pueden agrupar en cuatro grupos de bits de símbolo Gy1, Gy2, Gy3 y Gy4 como se ve en la FIG. 62B según la diferencia de probabilidad de error.
Aquí, el grupo de bits de símbolo Gyi es un grupo en el que los bits de símbolo que pertenecen al grupo de bits de símbolo Gyi tienen una probabilidad de error mejor en la medida que el sufijo i del mismo tiene un valor inferior de manera similar al grupo de bits de código.
En la Fig. 62B, al grupo de bits de símbolo Gy1, pertenecen los bits de símbolo y0, y1, y8 e y9; al grupo de bits de símbolo Gy2, pertenecen los bits de símbolo y2, y3, y10 e y11; al grupo de bits de símbolo Gy3, pertenecen los bits de símbolo y4, y5, y12 e y13; y al grupo de bits de símbolo Gy4, pertenecen los bits de símbolo y6, y7, y14 e y15.
La FIG. 63 ilustra una regla de asignación donde el código LDPC es un código LDPC que tiene una longitud de código N de 64.800 bits y una tasa de codificación de 2/3 y además el método de modulación es 256QAM y el múltiplo b es 2.
En la regla de asignación de la FIG. 63, la combinación del grupo de bits de código Gb1 y el grupo de bits de símbolo Gy4 se define en el primero de la izquierda de la FIG. 63 como un conjunto de grupos. Además, el número de bits de grupo del conjunto de grupos se prescribe a 1 bit.
En la siguiente descripción, un conjunto de grupos y un número de bits de grupo del conjunto de grupos se conocen colectivamente como información de conjunto de grupos. Por ejemplo, el conjunto de grupos del grupo de bits de código Gb1 y el grupo de bits de símbolo Gy4 y 1 bit que es el número de bits de grupo del conjunto de grupos se describen como información de conjunto de grupos (Gb1, Gy4, 1).
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Claims (1)

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    594 17365 18322,
    5983 8597 9627, 10837 15102 20876, 10448 20418 21478, 3848 12029 15228, 708 5652 13146, 5998 7534 16117, 2098 13201 18317, 9186 14548 17776, 5246 10398 18597, 3083 4944 21021, 13726 18495 19921, 6736 10811 17545, 10084 12411 14432, 1064 13555 17033, 679 9878 13547, 3422 9910 20194, 3640 3701 10046, 5862 10134 11498, 5923 9580 15060, 1073 3012 16427, 5527 20113 20883, 7058 12924 15151, 9764 12230 17375, 772 7711 12723, 555 13816 15376, 10574 11268 17932, 15442 17266 20482, 390 3371 8781, 10512 12216 17180, 4309 14068 15783, 3971 11673 20009, 9259 14270 17199, 2947 5852 20101, 3965 9722 15363, 1429 5689 16771, 6101 6849 12781,
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