EP3740771A1 - Elektrische schaltung zum test primärer interner signale eines asic - Google Patents

Elektrische schaltung zum test primärer interner signale eines asic

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EP3740771A1
EP3740771A1 EP18811190.0A EP18811190A EP3740771A1 EP 3740771 A1 EP3740771 A1 EP 3740771A1 EP 18811190 A EP18811190 A EP 18811190A EP 3740771 A1 EP3740771 A1 EP 3740771A1
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EP
European Patent Office
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test
electrical circuit
input
output
gate
Prior art date
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EP18811190.0A
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Carsten Hermann
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Robert Bosch GmbH
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Robert Bosch GmbH
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Publication date
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/3167—Testing of combined analog and digital circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31703—Comparison aspects, e.g. signature analysis, comparators
    • G—PHYSICS
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3172—Optimisation aspects, e.g. using functional pin as test pin, pin multiplexing

Definitions

  • the present invention relates to an electrical circuit for testing primary internal signals of an ASIC, wherein only one test pin is provided, via which a selection of one or more digital signals to be observed or a selection of an analog signal is feasible.
  • ASIC Application-specific integrated circuits
  • SPI Serial Peripheral Interface
  • JTAG Joint Test Action Group
  • Test variables such as the primary power supply, the primary voltage reference and the reset signals of the primary
  • Power supply - an ASIC can be restricted. If primary internal signals of an ASIC can be led out to the outside via the test interface, a careful and at times complex design is required to ensure that normal operation of the ASIC, in particular its startup, is not jeopardized by the testability of the corresponding signals. If, for example, the reset signal of the primary internal power supply can be tested, then the
  • transmission gates of a distributed multiplexer could short-circuit the primary internal voltage reference to another signal under test, preventing startup, even if the wrong one
  • an electrical circuit for testing primary internal signals of an ASIC wherein only one test pin is provided, via which a selection of one or more
  • Such a circuit is particularly suitable for testing the aforementioned primary test quantities such as the primary power supply, the primary voltage reference and the primary power supply reset signals of an ASIC.
  • the electrical circuit comprises at least one sub-circuit provided for monitoring a digital signal, comprising a resistor, an NMOS transistor and an AND gate, at the first input of which the digital signal is applied.
  • the resistor between the test pin and the drain terminal of the NMOS transistor is arranged, the source terminal of the NMOS transistor is connected to ground, the gate terminal of the NMOS transistor is connected to the output of the AND gate and the second input of the AND gate is connected to the output terminal of the electrical circuit.
  • the proposed circuit is in principle suitable - depending on the corresponding realization form - to test any internal digital signal and, according to a preferred embodiment, also any desired internal analog signal of an ASIC.
  • a particular advantage of the circuit is that the ASIC infrastructure only has to be ready for operation insofar as only an internal voltage supply is available during the test of a digital or analog signal. In addition to this power supply and according to the
  • Embodiments proposed circuits no other circuit parts of the ASIC must be ready for operation.
  • the digital part of the ASIC does not have to be ready for operation, but may be in reset.
  • a communication interface operated by the digital part of the ASIC is also not required.
  • the communication for possible switching to a special test mode the communication for selecting one of the digital or analog signals to be observed and the metrological detection of these signals are effected via a single connection of the ASIC.
  • the test pin can be regarded as a bidirectional interface, because information about it, in particular what exactly should be detected by measurement or which test mode is to be activated, is transferred into the ASIC by applying different high voltages in a suitable time sequence can be. Furthermore, the test pin can also provide information about internal signals in the form of a current flowing into them.
  • the weighting of the currents is essential for a simultaneous or parallel detection of the internal digital Signals, so that a corresponding weighting of the resistors used for a function of the circuit is observed.
  • Voltage value of the one selected internal analog signal Ai, ..., A m is.
  • test mode is detected from the different levels of voltage at the test pin with the aid of a voltage divider and with the aid of Schmitt triggers and comparators and evaluated by a logic.
  • the electrical circuit also has a connection between the test pin and ground
  • the electrical circuit is further configured to observe analog signals and comprises a
  • the partial circuit provided for monitoring the analog signal comprises a two D flip-flops
  • a classic 1-of-m decoder is provided in a well-known construction, which is referred to in the art as a 1-out-n decoder, consisting of 2 d AND gates with each d inputs, the AND - Gates whose inputs are all connected to the inverted outputs Q 'of the D flip-flops, is provided for selecting the observation of all digital signals simultaneously.
  • a first input of the respective AND gate with the non-inverted or the inverted output of a first of the D flip-flops a second input of the respective AND gate with the non-inverted or the inverted output of a second of the D Flip-flops and the output of the respective AND gate with an input for controlling the respective one
  • an OR gate is further provided, the first input to the non-inverted output of the first of the at least two D flip-flops, the second input to the non-inverted output of the second of the at least two D flip-flops and whose output is connected to an input for controlling the operational amplifier.
  • an AND gate is further provided for the inventive electrical circuit whose first input to the inverted output of the first of the at least two D flip-flops whose second input connected to the inverted output of the second of the at least two D flip-flops is and whose output is connected to a respective third input of the at least one AND gate, which are arranged in the provided for the observation of a digital signal subcircuit. It can thereby be achieved that the outputs of the AND gates, which are used to observe a digital signal, can be set to LOW and thus none of the digital signals can influence the current flowing into the test pin of the ASIC. So only one
  • the output terminal of the electrical circuit is inverted by means of an inverter and in each case connected to a clear input of a D flip-flop.
  • the electrical circuit further comprises two
  • Comparators for selecting the digital or analog signals to be measured via the test pin and for activating different test modes are particularly advantageous because an electrical circuit realized in this way enables different test modes or test methods and furthermore can easily be extended to operation with a plurality of terminals, via which signals can be selected and observed in the same way.
  • a reference voltage is advantageously applied to the positive input of the comparators and the negative input of the comparators is in each case connected to the test pin.
  • the internal reference voltage reaches its target value or an internal power-on-reset signal changes state.
  • a circuit consisting of a transistor as well as of a resistor and a capacitor is provided between the negative input of the comparators and the test pin of the electrical circuit. This allows protection of the comparator inputs from excessive voltages at their inputs as well as filtering and delaying the input signals.
  • Circuit further provided a D-type flip-flop whose clock signal input is connected to the output of the Schmitt trigger and whose non-inverted output is connected to an input for controlling the respective comparator.
  • the electrical circuit comprises two D flip-flops, which are provided for the provision of output signals. Output of such output signals is advantageous because they can be used in the ASIC to provide certain test conditions.
  • a shift register consisting of D flip-flops can be provided for selecting the signals to be tested and for setting a test mode.
  • FIG. 1 shows an embodiment of an electrical circuit for testing digital signals
  • FIG. 2 shows an exemplary embodiment of an electrical circuit for testing digital and analog signals
  • FIG. 3 shows an exemplary embodiment of an electrical circuit for testing digital and analog signals with the possibility of activating various test modes
  • FIG. 4 shows a signal curve for the above-mentioned exemplary embodiment of an electrical circuit for testing digital and analog signals with the possibility of activating various test modes according to FIG. 3.
  • the voltages are referred to ground GND terminals or networks, for example, with U TEST for the terminal TEST or U VDD for the network VDD.
  • U TEST for the terminal TEST
  • U VDD for the network VDD.
  • I TEST for the ASIC terminal TEST
  • FIG. 1 shows an exemplary embodiment of an electrical circuit for testing digital signals, which according to a first circuit implementation is suitable only for testing internal digital signals.
  • the ASIC connection TEST can be used to switch to test mode when a voltage greater than the switching threshold of the Schmitt trigger SMTi is applied. This is done by a high level on the output terminal TM of the circuit connected to the output of the Schmitt trigger SMTi connected is displayed.
  • the Schmitt trigger SMTi and the AND gates Xi to X n are supplied by a supply voltage U VDD , which is not shown in FIG.
  • the switching thresholds of the Schmitt trigger are typically 2/3 or 1/3 of the supply voltage U VDD .
  • the internal digital signals Di to D n of the ASIC determine the additional current which flows into the ASIC terminal TEST, in that the transistors Mi to M n
  • FIG. 2 shows an exemplary embodiment of an electrical circuit for testing digital and analog signals, in which the circuit known from FIG. 1 has been extended by the testability of internal analog voltage signals, this being exemplified in FIG. 2 for three digital signals D 1 to D 3 and three analog signals Ai to A 3 is shown.
  • the current flowing into the ASIC terminal TEST can now be additionally influenced by the voltage U AI to U A3 of one of the analog signals Ai to A 3 , by one of these signals via one of the transmission gates TG 1 to TG 3 to the positive Input of operating using the transistor M 4 as an impedance converter operational amplifier OP 1 is performed.
  • the operational amplifier OP 1 controls the gate of the transistor M 4 in such a way that the
  • the output of the OR gate Xs is LOW and the operational amplifier OPi is deactivated.
  • the output of the operational amplifier OPi used here is then at 0 V.
  • the positive input of the operational amplifier OPi could be pulled from a transistor to ground GND (not shown in Figure 2).
  • the counter 00 is also the output of the AND gate X 4 is high, so that the digital signals Di to D 3, the current flowing into the ASIC terminal TEST, as described for Figure 1 can influence.
  • the output of the Schmitt trigger SMT 2 changes from LOW to HIGH when its input voltage rises above the switching threshold of typically 2 / 3X U VDD . It changes from HIGH to LOW when its input voltage drops below the switching threshold of typically 1 / 3X U VDD .
  • the input of the Schmitt trigger SMT 2 is connected to the ASIC test pin TEST.
  • the voltage at its source connection must be above the threshold voltage U THP of a PMOS transistor above the supply voltage U VDD . This is the case in the circuit of FIG.
  • the gate potential of M Q is raised, so that the source-gate voltage of M Q can not be much larger than the sum of the threshold voltage of a PMOS transistor and the forward voltage of a drain body diode.
  • the exemplary embodiment according to FIG. 2 is limited to three analog signals Ai, A 2 , A 3 .
  • D flip-flops and by extending the 1-out-of-m decoder in principle any number of analog signals can be observed. Accordingly, if more than three internal analog signals are to be observable, then the 1-out-of-m decoder must be extended as described above. Accordingly, in the case of more than three analog signals and more than two D flip-flops, the non-inverted outputs of the further D flip-flops must also be connected to additional inputs of the OR gate and the inverted outputs of the further D flip-flops to additional inputs of the AND gate.
  • FIG. 3 shows an exemplary embodiment of an electrical circuit for testing digital and analog signals with the possibility of activating various test modes, in which the circuit shown in FIG. 2 has been correspondingly extended.
  • Such a circuit makes it possible to activate various test modes via the ASIC terminal TEST in addition to the testability of internal digital and analog signals.
  • the voltage U TEST at the ASIC terminal TEST would have to be carried ratiometrically to the internal supply voltage U VDD , which sometimes can not be possible because the internal Supply voltage may not be measurable via a separate ASIC connection.
  • Schmitt trigger SMTi which serves to activate the test mode
  • a further Schmitt trigger with a very high threshold so that a significant reduction of the internal supply voltage U VDD can not lead to this Schmitt trigger unintentionally switches at the same voltage U TEST at the ASIC terminal TEST and greatly reduced internal supply voltage U VDD .
  • the use of multiple Schmitt triggers with very high thresholds is still possible, but requires from the components that are internally connected in the ASIC with the ASIC connector TEST, sometimes a very high
  • Schmitt trigger SMTi for activating the test mode another Schmitt trigger SMT 2 is used with a very high threshold.
  • This circuit also realizes the testability of three digital signals Di to D 3 and three analog signals Ai to A 3 .
  • four different test modes can be activated.
  • the output of the Schmitt trigger SMT 2 changes from LOW to HIGH when its input voltage rises above the switching threshold of typically 2/3 * U VDD . It changes from HIGH to LOW when its input voltage drops below the switching threshold of typically 1 / 3X U VDD .
  • the voltage at its source connection must be above the threshold voltage U THP of a PMOS transistor above the supply voltage U VDD . This is the case in the circuit according to FIG. 3, when U is TEST ⁇ 3X (U VDD + U THP ). If U TEST is smaller, then M Q blocks and the input of the Schmitt trigger SMT 2 is pulled from R 6 to ground GND. With each voltage pulse whose amplitude is greater than 3X (U VDD + U THP ), the D flip-flop FF 3 switches its output Q from LOW to HIGH
  • Comparators CMP 1 and CMP 2 activated. Using the comparators CMP 1 and CMP 2 , by varying the voltage on the ASIC test pin TEST, it is possible to select whether the digital signals Di to D 3 or one of the analog signals Ai to A 3 are to be selected via the ASIC connection TEST be metrologically detectable. On the other hand, it is possible to activate different test modes. Due to the possibility of deactivating the comparators CMP 1 and CMP 2 , the internal signals Di to D 3 or Ai to A 3 can also be tested if the operating voltage U VDD or the
  • Reference voltage U VREF have not reached their target values. It is thus possible, for example via the ASIC terminal TEST, to detect from which internal supply voltage U VDD the internal reference voltage U VREF reaches its target value or an internal power-on-reset signal changes its state without the risk that one of the Comparators CMP 1 and CMP 2 could switch unintentionally.
  • the activated comparators CMP 1 and CMP 2 provide HIGH levels when the voltage at their respective negative input is less than
  • Reference voltage U VREF is.
  • Capacitors Ci and C 2 serve as filters and delay elements.
  • the transistors M 10 and Mn protect the comparator inputs from excessive voltages at their inputs by limiting them to a maximum of U VDD -U THN , where U THN is the threshold voltage of an NMOS transistor.
  • U THN is the threshold voltage of an NMOS transistor.
  • both the flip-flops FF 1 and FF 2 and also the flip-flops FF 4 , FF 5 and FF 6 are reset.
  • the flip-flops FF 1 and FF 2 select either all digital signals simultaneously off (count 00) or one of the analog signals (count 01, 10, 11).
  • the flip-flops FFs and FF 6 are provided for selecting a test mode.
  • the voltage U TEST changes its value from 0 V to 5 V.
  • the voltage U TEST briefly changes its value from 5V to 20V (and then back to 5V). Accordingly, the output of the Schmitt trigger SMT 2 (short-term) is HIGH and that of the D flip-flop FF 3 changes from LOW to HIGH.
  • the comparators CMP 1 and CMP 2 are thus activated.
  • the voltage U TEST changes its value from 5V to 2.5V.
  • the voltage U TEST changes its value from 2.5V to 5V.
  • CMPB_P short-time HIGH the output of AND gate X 13 is HIGH for a short time. Because the output of the D flip-flop FF 4 was set to HIGH at time 3, the output of the AND gate Xu also produces a short HIGH pulse, which increments the counter consisting of the D flip-flops FF 5 and FF 6, and thus switches from test mode 00 to test mode 01.
  • the corresponding output signals MDo and MD 1 can be used in the ASIC to provide certain test conditions.
  • the D flip-flop FF 5 and FF 6 existing counter, which is also shown in Figure 3 could also be a
  • Shift registers are used to set a test mode, where the distinction between a 0 and a 1 could be made by short and long pulses.
  • the voltage U TEST changes its value from 5V to 3.5V.
  • the voltage U TEST changes its value from 3.5 V to 5 V.
  • the output of the D flip-flop FF 4 was set to LOW at time 4, the output of the AND gate X 10 is also a short HIGH pulse, the counter consisting of the D flip-flops FF 1 and FF 2 of 00 incremented to 01 and thus, as described correspondingly for FIG. 2, the analog signal Ai is switched via the transmission gate TGi to the operational amplifier OPi, so that it can be detected by measurement via the ASIC test pin TEST.
  • the voltage U TEST briefly changes its value from 5V
  • the output of the Schmitt trigger SMT 2 (short-term) is HIGH and that of the D flip-flop FF 3 changes from HIGH to LOW.
  • the comparators CMP 1 and CMP 2 are thus deactivated.
  • the internal reference voltage U VDD could be used to measure the internal reference voltage via the ASIC connection TEST

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Abstract

Es wird eine elektrische Schaltung zum Test primärer interner Signale eines ASIC beschrieben, wobei lediglich ein Test-Pin (TEST) vorgesehen ist, über welchen eine Auswahl eines zu beobachtenden digitalen oder analogen Signals (D1, D2,..., Dn; A1, A2,..., An) durchführbar ist. Die elektrische Schaltung umfasst einen zwischen dem Test-Pin (TEST) und einem Ausgangsanschluss (TM) der elektrischen Schaltung angeordneten Schmitt-Trigger (SMT1), wobei bei einem Überschreiten einer Schaltschwelle des Schmitt-Triggers (SMT1) eine Aktivierung eines Testmodus vorgesehen ist, und wenigstens eine zur Beobachtung eines digitalen Signals (D1, D2,..., Dn) vorgesehene Teilschaltung mit einem Widerstand (R1, R2,..., Rn), einem NMOS-Transistor (M1, M2,..., Mn) sowie einem UND-Gatter (X1, X2,..., Xn), an dessen ersten Eingang das digitale Signal (D1, D2,..., Dn) anliegt, wobei der Widerstand (R1, R2,..., Rn) zwischen dem Test-Pin (TEST) und dem Drain-Anschluss des NMOS- Transistors (M1, M2,..., Mn) angeordnet ist, der Source-Anschluss des NMOS- Transistors (M1, M2,..., Mn) mit Masse verbunden ist, der Gate-Anschluss des NMOS- Transistors (M1, M2,..., Mn) mit dem Ausgang des UND-Gatters (X1, X2,..., Xn) verbunden ist und der zweite Eingang des UND-Gatters (X1, X2,..., Xn) mit dem Ausgangsanschluss (TM) der elektrischen Schaltung verbunden ist.

Description

Beschreibung
Titel
Elektrische Schaltung zum Test primärer interner Signale eines ASIC
Die vorliegende Erfindung betrifft eine elektrische Schaltung zum Test primärer interner Signale eines ASIC, wobei lediglich ein Test-Pin vorgesehen ist, über welchen eine Auswahl eines oder mehrerer zu beobachtender digitaler Signale oder eine Auswahl eines analogen Signals durchführbar ist.
Stand der Technik
Anwendungsspezifische integrierte Schaltungen (englisch: application-specific integrated circuits, ASIC) werden im Zuge ihres Fertigungsprozesses und vor ihrer Auslieferung getestet. Dafür müssen interne digitale und/oder analoge Signale über eine Test-Schnittstelle beobachtbar beziehungsweise messbar bereitgestellt werden können. Das ASIC wird dazu im Allgemeinen in einen Testmodus versetzt, in dem die digitalen und/oder analogen Signale über einen Multiplexer auf einen oder mehrere gesonderte Anschlüsse des ASIC geschaltet werden können. Die Auswahl der in der Regel nacheinander zu testenden Signale kann beispielsweise über die Serial Peripheral Interface (SPI)- Schnittstelle oder mittels einer Schnittstelle gemäß dem IEEE-Standard 1149.1 (auch bekannt als: Joint Test Action Group, JTAG) erfolgen. Dies bedingt bisher, dass wesentliche Teile der ASIC-lnfrastruktur wie beispielsweise die interne Spannungsversorgung, die Spannungsreferenz, die Kommunikationsschnittstelle und der Digitalteil des ASIC oder zumindest Bereiche des Digitalteils des ASIC sowie Teile des Analogteils in Betrieb sind.
Dadurch kann die Testbarkeit - insbesondere die der primären internen
Testgrößen wie beispielsweise der primären Spannungsversorgung, der primären Spannungsreferenz und der Reset-Signale der primären
Spannungsversorgung - eines ASIC eingeschränkt werden. Sollen primäre interne Signale eines ASIC über die Test-Schnittstelle nach außen geführt werden können, ist ein sorgfältiges und mitunter aufwendiges Design erforderlich, um sicherzustellen, dass der Normalbetrieb des ASIC, insbesondere dessen Hochlauf durch die Testbarkeit der entsprechenden Signale nicht gefährdet wird. Soll beispielsweise das Reset-Signal der primären internen Spannungsversorgung getestet werden können, so muss die
Auswirkung dieses Reset-Signals im Testbetrieb mitunter unterdrückt
beziehungsweise maskiert werden können. Eine Unterdrückung im
Normalbetrieb würde jedoch die normale Funktion des ASIC beeinträchtigen. Es muss daher sichergestellt werden, dass derartige Signale im Normalbetrieb nicht beeinträchtigt werden.
Sollen des Weiteren interne analoge Spannungen, wie zum Beispiel die primäre interne Spannungsreferenz, über einen dezentralen Analog-Multiplexer nach außen geführt werden, ist sicherzustellen, dass diese Signale im Normalbetrieb nicht beeinträchtigt werden können. Im Hochlauf falsch angesteuerte
Transmissionsgatter eines verteilten Multiplexers könnten beispielsweise die primäre interne Spannungsreferenz mit einem anderen zu testenden Signal kurzschließen und so den Hochlauf verhindern, auch wenn die falsche
Ansteuerung nur kurzzeitig erfolgt.
Beispielsweise kann es unter Umständen ebenfalls nicht möglich sein, ein Reset- Signal einer internen primären Spannungsversorgung oder ein Power-on-Reset- Signal über die Testschnittstelle zu beobachten, wenn die interne primäre Spannung dabei zu Testzwecken so klein sein muss, dass die aus dieser internen primären Spannungsversorgung abgeleitete Spannungsversorgung für den Digitalteil nicht ausreicht, um diesen zu betreiben.
Offenbarung der Erfindung
Erfindungsgemäß wird daher eine elektrische Schaltung zum Test primärer interner Signale eines ASIC zur Verfügung gestellt, wobei lediglich ein Test-Pin vorgesehen ist, über welchen eine Auswahl eines oder mehrerer zu
beobachtender digitaler Signale oder eines analogen Signals durchführbar ist. Durch eine auf diese Weise ermöglichte messtechnische Erfassung des
Stromes, der in den Test-Pin-Anschluss hineinfließt, kann auf den Zustand des zu beobachtenden Signals bzw. der zu beobachtenden Signale geschlossen werden. Eine derartige Schaltung ist besonders geeignet, die vorgenannten primären Testgrößen wie die primäre Spannungsversorgung, die primäre Spannungsreferenz und die Reset-Signale der primären Spannungsversorgung eines ASIC zu testen.
Dabei ist erfindungsgemäß ein zwischen dem Test-Pin und einem
Ausgangsanschluss der elektrischen Schaltung angeordneter Schmitt-Trigger vorgesehen, wobei bei einem Überschreiten einer Schaltschwelle des Schmitt- Triggers eine Aktivierung eines Testmodus vorgesehen ist. Ferner umfasst die elektrische Schaltung gemäß der vorliegenden Erfindung wenigstens eine zur Beobachtung eines digitalen Signals vorgesehene Teilschaltung mit einem Widerstand, einem NMOS-Transistor sowie einem UND-Gatter, an dessen ersten Eingang das digitale Signal anliegt. Dabei ist der Widerstand zwischen dem Test- Pin und dem Drain-Anschluss des NMOS-Transistors angeordnet, der Source- Anschluss des NMOS-Transistors ist mit Masse verbunden, der Gate-Anschluss des NMOS-Transistors ist mit dem Ausgang des UND-Gatters verbunden und der zweite Eingang des UND-Gatters ist mit dem Ausgangsanschluss der elektrischen Schaltung verbunden.
Vorteile der Erfindung
Die vorgeschlagene Schaltung ist prinzipiell dazu geeignet - in Abhängigkeit von der entsprechenden Realisierungsform - jedes beliebige interne digitale Signal und entsprechend einer bevorzugten Ausführungsform auch jedes beliebige interne analoge Signal eines ASIC zu testen.
Besonders vorteilhaft an der Schaltung ist, dass die ASIC-lnfrastruktur nur insoweit betriebsbereit sein muss, dass während des Tests eines digitalen oder analogen Signals lediglich eine interne Spannungsversorgung zur Verfügung steht. Neben dieser Spannungsversorgung und den entsprechend der
Ausführungsbeispiele vorgeschlagenen Schaltungen müssen keine weiteren Schaltungsteile des ASIC betriebsbereit sein. Insbesondere muss der Digitalteil des ASIC nicht funktionsbereit sein, sondern kann sich im Reset befinden. Eine Kommunikations-Schnittstelle, welche vom Digitalteil des ASIC bedient wird, ist ebenfalls nicht erforderlich.
Gegenüber den aus dem Stand der Technik bekannten Lösungen erfolgen erfindungsgemäß die Kommunikation zum eventuellen Umschalten in einen besonderen Testmodus, die Kommunikation zur Auswahl eines der zu beobachtenden digitalen oder analogen Signale sowie die messtechnische Erfassung dieser Signale über einen einzigen Anschluss des ASIC.
Dadurch wird es ermöglicht, dass die primären Testgrößen - oder beliebige andere digitale oder analoge Signale - gewissermaßen in ihrer normalen Funktion, also im Normalbetrieb, getestet beziehungsweise beobachtet werden. Beispielsweise ist das Maskieren von Reset-Signalen daher nicht erforderlich. Entsprechend kann sich das Design eines ASIC zur Darstellung der eigentlichen Funktion vereinfachen.
Der Test-Pin kann erfindungsgemäß als bidirektionale Schnittstelle aufgefasst werden, weil über diesen durch Anlegen unterschiedlich hoher Spannungen in einer geeigneten zeitlichen Abfolge eine Information, insbesondere was genau messtechnisch erfasst werden soll bzw. welcher Test-Mode aktiviert werden soll, in das ASIC hinein übertragen werden kann. Des Weiteren kann der Test-Pin aber auch Informationen über interne Signale in Form eines Stromes, welcher in diesen hineinfließt, bereitstellen.
Jedes interne digitale Signal ändert vorliegend entsprechend der Formel ITEST = UTEST/ RX[1/2° + 1/(DI *21) + 1/(D2*22) + ... + 1/(Dn*2n)] gewichtet den Strom. Wenn alle digitalen Signale LOW sind, fließt nur der Strom ITEST = UTEST / R* 1/2° in den Test-Pin hinein. Ist beispielsweise das interne digitale Signal Di = HIGH, so fließt zusätzlich der Strom ITEST = UTEST / R*1/21 in den Test-Pin hinein. In analoger Weise fließt bei einem internen digitalen Signal D2 = HIGH zusätzlich der Strom ITEST = UTEST / R*1/22 in den Test-Pin hinein. Die Ströme sind gewichtet und überlagern sich. Auf diese Weise kann durch messtechnische Erfassung des Stromes gleichzeitig bzw. parallel auf die Zustände aller internen digitalen Signale geschlossen werden. Demnach ist die Gewichtung der Ströme wesentlich für eine gleichzeitige bzw. parallele Erfassung der internen digitalen Signale, so dass eine entsprechende Gewichtung der verwendeten Widerstände für eine Funktion der Schaltung zu beachten ist.
Wird anstelle aller internen digitalen Signale Di, , Dn eines der analogen Signale Ai, ... , Am ausgewählt, so kann auf dessen internen Spannungswert geschlossen werden, indem der Strom gemessen wird, der in den Test-Pin hineinfließt. Dieser ergibt sich zu ITEST=UTEST/R+UA/R, wobei UA der
Spannungswert des einen ausgewählten internen analogen Signals Ai, ... , Am ist.
Die Auswahl dessen, was am Test-Pin messtechnisch erfasst werden kann, nämlich entweder alle digitalen Signale Di, D2, ... , Dn gleichzeitig über gewichtete Ströme oder eines der analogen Signale Ai, A2, ... , Am über einen zur Spannung des Signals proportionalen Strom, als auch die Auswahl eines Test-Mode, erfolgt über ein Protokoll, das ebenfalls über den Test-Pin des ASIC in das ASIC übertragen wird. Dies geschieht, indem die Information darüber, was
messtechnisch erfasst werden soll bzw. welcher Test-Mode aktiviert werden soll, aus den unterschiedlich hohen Spannungspegeln am Test-Pin mit Hilfe eines Spannungsteilers und mit Hilfe von Schmitt-Triggern und Komparatoren detektiert und von einer Logik ausgewertet wird.
In einer besonderen Ausführungsform ist erfindungsgemäß vorgesehen, dass die elektrische Schaltung ferner einen zwischen dem Test-Pin und Masse
angeordneten Widerstand umfasst, dessen Wert ermittelt werden kann, indem der Strom gemessen wird, der in den Test-Pin hineinfließt, solange die Spannung am Test-Pin unterhalb der Schaltschwelle des Schmitt-Triggers liegt. Durch das Bekanntsein dieses Wertes und die Messung des Stromes, der in den Test-Pin hineinfließt, ist es im Folgenden möglich, auf die Zustände interner digitaler und analoger Signale schließen zu können.
Gemäß einer weiteren Ausführungsform ist die elektrische Schaltung ferner ausgebildet zur Beobachtung von analogen Signalen und umfasst einen
Operationsverstärker, eine einen Schmitt-Trigger aufweisende Schaltung zur Begrenzung der Eingangsspannung am Test-Pin sowie wenigstens eine zur Beobachtung des analogen Signals vorgesehene Teilschaltung. Auf diese Weise kann zusätzlich ein Test von analogen Signalen für die erfindungsgemäße Schaltung zum Test eines ASIC ermöglicht werden. Dabei umfasst gemäß einer bevorzugten Ausgestaltung die zur Beobachtung des analogen Signals vorgesehene Teilschaltung einen zwei D-Flipflops
aufweisenden Zähler und für jedes zu beobachtende analoge Signal einen ein UND-Gatter aufweisenden Decoder sowie ein Transmissionsgatter. Hierdurch wird es ermöglicht, dass je nach Zählerstand (00, 01 , 10 oder 11) der D-Flipflops eines der UND-Gatter an seinem Ausgang einen HIGH-Pegel führt .damit den EN-Eingang des entsprechenden Transmissionsgatters ansteuert, sodass selbiges eine niederohmige Verbindung zwischen seinen beiden anderen Anschlüssen herstellt. Bevorzugter Weise kann der Zähler auch aus mehr als zwei D-Flipflops aufgebaut sein. Entsprechend können dann m = 2d-1 analoge Signale Ai, ... , Am beobachtet werden, wobei d die Anzahl der D-Flipflops ist. Als Decoder ist ein klassischer 1-aus-m-Decoder in allgemein bekannter Bauweise vorgesehen, welcher im Stand der Technik auch als 1-aus-n-Decoder bezeichnet wird, bestehend aus 2d UND-Gattern mit jeweils d Eingängen, wobei das UND- Gatter, dessen Eingänge alle mit den invertierten Ausgängen Q‘ der D-Flipflops verbunden sind, zur Auswahl der Beobachtung aller digitalen Signale gleichzeitig vorgesehen ist.
Bevorzugter Weise sind ein erster Eingang des jeweiligen UND-Gatters mit dem nicht-invertierten bzw. dem invertierten Ausgang eines ersten der D-Flipflops, ein zweiter Eingang des jeweiligen UND-Gatters mit dem nicht-invertierten bzw. dem invertierten Ausgang eines zweiten der D-Flipflops und der Ausgang des jeweiligen UND-Gatters mit einem Eingang zur Steuerung des jeweiligen
Transmissionsgatters verbunden. Dadurch wird erreicht, dass die verwendeten D-Flipflops die Zählerstände 00, 01 , 10 und 11 einnehmen können, sodass auf diese Weise verschiedene interne analoge Signale zur Beobachtung auswählbar sind.
Gemäß einer bevorzugten Ausgestaltung der elektrischen Schaltung ist ferner ein ODER-Gatter vorgesehen, dessen erster Eingang mit dem nicht-invertierten Ausgang des ersten der wenigstens zwei D-Flipflops, dessen zweiter Eingang mit dem nicht-invertierten Ausgang des zweiten der wenigstens zwei D-Flipflops und dessen Ausgang mit einem Eingang zur Steuerung des Operationsverstärkers verbunden ist. Der Vorteil einer solchen Ausgestaltung ist, dass basierend auf den von den D-Flipflops ausgegebenen Signalen eine Steuerung des Operationsverstärkers erfolgen kann und auf diese Weise der Strom, welcher in den Test-Pin der elektrischen Schaltung fließt, von dem jeweils ausgewählten internen analogen Signal beeinflusst wird.
In einer weiteren vorteilhaften Ausgestaltung ist für die erfindungsgemäße elektrische Schaltung ferner ein UND-Gatter vorgesehen, dessen erster Eingang mit dem invertierten Ausgang des ersten der wenigstens zwei D-Flipflops, dessen zweiter Eingang mit dem invertierten Ausgang des zweiten der wenigstens zwei D-Flipflops verbunden ist und dessen Ausgang mit einem jeweils dritten Eingang des wenigstens einen UND-Gatters, welches in der für die Beobachtung eines digitalen Signals vorgesehenen Teilschaltung angeordnet sind, verbunden ist. Dadurch kann erreicht werden, dass die Ausgänge der UND- Gatter, welche der Beobachtung eines digitalen Signals dienen, auf LOW gesetzt werden können und so keines der digitalen Signale den Strom, der in den Test- Pin des ASIC fließt, beeinflussen kann. So kann ausschließlich eine
Beobachtung analoger Signale erfolgen.
Vorteilhafterweise sind bei der Schaltung zur Begrenzung der Eingangsspannung am Test-Pin deren Eingang zwischen zwei Widerständen eines zwischen Test- Pin der elektrischen Schaltung und Masse angeordneten Spannungsteilers angeordnet und deren Ausgang mit dem Taktsignal-Eingang eines D-Flipflops verbunden.
In einer bevorzugten Ausgestaltung der Erfindung ist der Ausgangsanschluss der elektrischen Schaltung mittels eines Inverters invertiert und jeweils mit einem Clear-Eingang eines D-Flipflops verbunden. Dadurch kann der Zählerstand der D-Flipflops wieder zurückgesetzt werden, da mittels des HIGH-Pegels des Inverters die D-Flipflops über Clear-Eingänge zurückgesetzt werden können.
Besonders bevorzugt umfasst die elektrische Schaltung ferner zwei
Komparatoren zur Auswahl der zu messenden digitalen oder analogen Signale über den Test-Pin und zur Aktivierung unterschiedlicher Testmodi. Eine solche Ausgestaltung ist insbesondere vorteilhaft, weil eine derart realisierte elektrische Schaltung verschiedene Testmodi beziehungsweise Testmethoden ermöglicht und sich ferner leicht auf den Betrieb mit mehreren Anschlüssen erweitern lässt, über welche auf die gleiche Art und Weise Signale ausgewählt und beobachtet werden können.
Dabei liegt vorteilhafterweise an dem positiven Eingang der Komparatoren jeweils eine Referenzspannung an und der negative Eingang der Komparatoren ist jeweils mit dem Test-Pin verbunden. Es besteht die Möglichkeit, die
Komparatoren zu deaktivieren und deshalb die internen digitalen und/oder analogen Signale zu testen, auch wenn Betriebsspannung oder
Referenzspannung nicht ihre Zielwerte eingenommen haben, sodass
beispielsweise messtechnisch erfassbar wird, ab welcher internen
Versorgungsspannung die interne Referenzspannung ihren Zielwert erreicht oder ein internes Power-on-Reset-Signal seinen Zustand ändert.
Bevorzugter Weise ist zwischen dem negativen Eingang der Komparatoren und dem Test-Pin der elektrischen Schaltung jeweils eine aus einem Transistor sowie aus einem Widerstand und einem Kondensator bestehende Schaltung vorgesehen. Dies ermöglicht einen Schutz der Komparator-Eingänge vor zu hohen Spannungen an ihren Eingängen sowie eine Filterung und Verzögerung der Eingangssignale.
Gemäß einer weiteren bevorzugten Ausgestaltung ist in der elektrischen
Schaltung ferner ein D-Flipflop vorgesehen, dessen Taktsignal-Eingang mit dem Ausgang des Schmitt-Triggers verbunden ist und dessen nicht-invertierter Ausgang jeweils mit einem Eingang zur Steuerung des jeweiligen Komparators verbunden ist.
Alternativ ist mit Vorteil vorgesehen, dass die elektrische Schaltung zwei D- Flipflops umfasst, welche zur Bereitstellung von Ausgangssignalen vorgesehen sind. Eine Ausgabe derartiger Ausgangssignale ist vorteilhaft, da diese im ASIC dazu verwendet werden können, um bestimmte Testbedingungen zu schaffen.
Alternativ kann ein aus D-Flipflops bestehendes Schieberegister zur Auswahl der zu testenden Signale und zur Einstellung eines Test-Modes vorgesehen sein.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben und in der Beschreibung beschrieben. Zeichnungen
Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen:
Figur 1 ein Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler Signale,
Figur 2 ein Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler und analoger Signale,
Figur 3 ein Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler und analoger Signale mit Möglichkeit zur Aktivierung verschiedener Testmodi, und
Figur 4 einen Signalverlauf zu dem vorgenannten Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler und analoger Signale mit Möglichkeit zur Aktivierung verschiedener Testmodi gemäß Figur 3.
Ausführungsformen der Erfindung
Im Rahmen der Beschreibung der Ausführungsbeispiele der Erfindung werden die Spannungen bezogen auf Masse GND an Anschlüssen beziehungsweise Netzen beispielsweise mit UTEST für den Anschluss TEST beziehungsweise UVDD für das Netz VDD bezeichnet. Ströme hingegen, welche in Anschlüsse hineinfließen, werden beispielsweise mit ITEST für den ASIC-Anschluss TEST bezeichnet.
In Figur 1 ist ein Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler Signale gezeigt, welches gemäß einer ersten schaltungstechnischen Realisierungsform lediglich zum Testen interner digitaler Signale geeignet ist. Über den ASIC-Anschluss TEST kann beim Anlegen einer Spannung, die größer als die Schaltschwelle des Schmitt-Triggers SMTi ist, in den Testmodus gewechselt werden. Dies wird durch einen High-Pegel am Ausgangsanschluss TM des Schaltkreises, der mit dem Ausgang des Schmitt-Triggers SMTi verbunden ist, angezeigt. Der Schmitt-Trigger SMTi und die UND-Gatter Xi bis Xn werden von einer Versorgungsspannung UVDD versorgt, welche in Figur 1 nicht dargestellt ist. Die Schaltschwellen des Schmitt-Triggers liegen typischerweise bei 2/3 beziehungsweise bei 1/3 der Versorgungsspannung UVDD.
Wird die Spannung UTEST am ASIC-Anschluss TEST von 0 V an bis zur
Betriebsspannung von UVDD erhöht, so bleibt der Ausgang des Schmitt-Triggers SMTi auf einem niedrigen LOW-Pegel, bis seine Eingangsspannung
beziehungsweise die Spannung UTEST am ASIC-Anschluss TEST oberhalb der Schaltschwelle von typischerweise 2/3* UVDD liegt. Solange ist es möglich, den Wert des Widerstandes Ro=2°xR mithilfe des OhnYschen Gesetzes zu
bestimmen, indem der Strom ITEST, der in den ASIC-Anschluss TEST bei der an diesem Anschluss angelegten Spannung UTEST fließt, bestimmt wird. Der
Widerstand ergibt sich zu RO=R=UTEST/ITEST.
Sobald das Signal am Ausgangsanschluss TM=HIGH ist, bestimmen die internen digitalen Signale Di bis Dn des ASIC den zusätzlichen Strom, welcher in den ASIC-Anschluss TEST hineinfließt, indem die Transistoren Mi bis Mn die
Widerstände Ri bis Rn mit der Masse GND verbinden. Steigen die Werte der Widerstände Ri bis Rn wie in Figur 1 beispielsweise mit Ri=21xR, R2=22xR, ... , Rn=2nxR an, so kann durch Messen des Gesamtstromes, der in den ASIC- Anschluss TEST hineinfließt und unter Berücksichtigung von Ro=R ermittelt werden, welche der internen digitalen Signale Di bis Dn einen HIGH- beziehungsweise LOW-Pegel führen, da für den am ASIC-Anschluss TEST messbaren Strom ITEST während TM=HIGH gilt: ITEST = UTEST / R c [1/2° +
1/(Dix21) + 1/(D2X22) + ... + 1/(Dnx2n)], wobei in diese Formel für Di ... Dn eine 1 beziehungsweise eine 0 für einen logischen HIGH- beziehungsweise LOW-Pegel einzusetzen ist. Da die Größen UTEST und R bekannt sind, können über den gemessenen Strom ITEST SO die Zustände der digitalen Signale Di bis Dn bestimmt werden.
Wrd die Spannung am ASIC-Anschluss TEST von UVDD bis auf 0 V reduziert, so bleibt der Ausgang des Schmitt-Triggers SMTi solange auf einem HIGH-Pegel bis seine Eingangsspannung beziehungsweise die Spannung am ASIC- Anschluss TEST unterhalb der Schaltschwelle von typischerweise 1/3X UVDD liegt. Dann ist TM=LOW und die internen digitalen Signale Di bis Dn haben keinen Einfluss mehr auf den Gesamtstrom, welcher in den ASIC-Anschluss TEST hineinfließt.
In Figur 2 ist ein Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler und analoger Signale dargestellt, bei welchem die aus Figur 1 bekannte Schaltung um die Testbarkeit interner analoger Spannungssignale erweitert wurde, wobei dies in Figur 2 bespielhaft für drei digitale Signale Di bis D3 und drei analoge Signale Ai bis A3 dargestellt ist. Der Strom, der in den ASIC- Anschluss TEST hineinfließt, kann nun zusätzlich von der Spannung UAI bis UA3 eines der analogen Signale Ai bis A3 beeinflusst werden, indem eines dieser Signale über eines der Transmissionsgatter TG1 bis TG3 auf den positiven Eingang des mithilfe des Transistors M4 als Impedanzwandler arbeitenden Operationsverstärkers OP1 geführt wird. Der Operationsverstärker OP1 steuert dabei das Gate des Transistors M4 in der Weise an, dass sich die
Eingangsdifferenzspannung zwischen seinem positiven und seinem negativen Eingang zu 0 V ergibt. Die Spannung UA am positiven Eingang des
Operationsverstärkers OP1 entspricht so dem Spannungsabfall UR4 über dem Widerstand R4=R. Entsprechend fließt durch den Widerstand R4 ein Strom IR4=UA/R, welcher proportional zu der Spannung UAI bis UA3 des ausgewählten analogen Spannungssignals Ai bis A3 ist.
Welches der internen analogen Signale Ai bis A3 am ASIC-Anschluss TEST messtechnisch erfassbar ist, wird von dem Zähler, bestehend aus den D- Flipflops aus FF1 und FF2 sowie dem aus den UND-Gattern X5 bis X7
bestehenden Decoder bestimmt. Je nach Zählerstand (01 , 10 oder 11) führt eines der UND-Gatter an seinem Ausgang einen HIGH-Pegel und steuert damit den EN-Eingang (enable) des entsprechenden Transmissionsgatters TG1 bis TG3 an, sodass dies eine niederohmige Verbindung zwischen seinen beiden anderen Anschlüssen herstellt. Die Transmissionsgatter, deren EN-Eingang auf einem LOW-Pegel liegen, sind entsprechend hochohmig.
Ist der Zählerstand nicht 00, so ist der Ausgang des ODER-Gatters Xs HIGH und der Operationsverstärker OP1 arbeitet in der zuvor beschriebenen Weise.
Gleichzeitig sind auch der Ausgang des UND-Gatters X4 und damit auch die Ausgänge der UND-Gatter Xi bis X3 auf LOW geschaltet, sodass keines der digitalen Signale Di bis D3 den Strom, welcher in den ASIC-Anschluss TEST hineinfließt, beeinflussen kann. Der Strom, der in den ASIC-Anschluss TEST hineinfließt, ergibt sich zu ITEST=UTEST/R+UA/R, wobei UA einer Spannung UAI bis UA3 entsprechend dem Zählerstand entspricht. Da die Größen UTEST und R bekannt sind, kann über den gemessenen Strom ITEST SO die Spannung des ausgewählten internen analogen Signals bestimmt werden.
Ist der Zählerstand hingegen 00, so ist der Ausgang des ODER-Gatters Xs auf LOW und der Operationsverstärker OPi ist deaktiviert. Der Ausgang des hier verwendeten Operationsverstärkers OPi liegt dann auf 0 V. Alternativ oder zusätzlich könnte der positive Eingang des Operationsverstärkers OPi von einem Transistor auf Masse GND gezogen werden (nicht dargestellt in Figur 2). Beim Zählerstand 00 ist auch der Ausgang des UND-Gatters X4 auf HIGH, sodass die digitalen Signale Di bis D3 den Strom, der in den ASIC-Anschluss TEST hineinfließt, wie für Figur 1 beschrieben beeinflussen können.
Der Zählerstand wird mit jeder steigenden Flanke des Ausgangssignals des Schmitt-Triggers SMT2 inkrementiert. Ist der Zählerstand 11 erreicht, wird er mit der nächsten steigenden Flanke am CLK-Eingang des D-Flipflops FF2 wieder auf 00 gesetzt. Mit TM=LOWwird er ebenfalls auf 00 gesetzt, weil der HIGH-Pegel des Inverters Xg die D-Flipflops FF1 und FF2 über ihre CLR-Eingänge (clear) zurücksetzt (die Ausgänge Q der D-Flipflops sind dann LOW).
Der Ausgang des Schmitt-Triggers SMT2 wechselt von LOW auf HIGH, wenn seine Eingangsspannung über die Schaltschwelle von typischerweise 2/3X UVDD steigt. Er wechselt von HIGH auf LOW, wenn seine Eingangsspannung unter die Schaltschwelle von typischerweise 1/3X UVDD sinkt. Über die Transistoren M6 und Mg sowie den aus R7 und Rs gebildeten Spannungsteiler, wobei R7=Rs=R/2, ist der Eingang des Schmitt-Triggers SMT2 mit dem ASIC-Test-Pin TEST verbunden. Damit der Transistor MQ leiten kann, muss die Spannung an seinem Source-Anschluss um die Schwellspannung UTHP eines PMOS-Transistors oberhalb der Versorgungsspannung UVDD liegen. Dies ist in der Schaltung gemäß Figur 2 der Fall, wenn UTEST^2X(UVDD+UTHP) ist. Ist UTEST kleiner, dann sperrt MQ und der Eingang des Schmitt-Triggers SMT2 wird von R6 auf GND gezogen. Mit jedem Spannungspuls, dessen Amplitude größer als 2X(UVDD+UTHP) ist, wird der Zähler demnach inkrementiert. Die Transistoren Ms und Mg dienen dem Schutz der Schmitt-Trigger SMTi und SMT2. Sie begrenzen die Eingangsspannung jeweils auf maximal UVDD-UTHN, wobei UTHN die Schwellspannung eines NMOS-Transistors ist. Der Widerstand Rs und die Transistoren M7 und Ms hingegen begrenzen die Source-Gate-Spannung von MQ. Ist die Spannung am ASIC-Anschluss TEST so groß, dass die Drain- Body-Diode von M7 leitet und sich ein Kanal in Ms ausbilden kann, wird das Gate- Potential von MQ angehoben, sodass die Source-Gate-Spannung von MQ nicht wesentlich größer werden kann als die Summe aus der Schwellspannung eines PMOS-Transistors und der Flussspannung einer Drain-Body-Diode.
Das Ausführungsbeispiel gemäß Figur 2 beschränkt sich auf drei analoge Signale Ai, A2, A3. Durch Hinzufügen weiterer Transmissionsgatter, D-Flipflops und durch Erweiterung des 1-aus-m-Decoders ist jedoch prinzipiell eine beliebige Anzahl von analogen Signalen beobachtbar. Sollen demnach mehr als drei interne analoge Signale beobachtbar sein, so muss der 1-aus-m-Dekoder gemäß den vorstehenden Ausführungen erweitert werden. Entsprechend sind bei mehr als drei analogen Signalen und mehr als zwei D-Flipflops auch die nicht invertierten Ausgänge der weiteren D-Flipflops an zusätzliche Eingänge des ODER-Gatters und die invertierten Ausgänge der weiteren D-Flipflops an zusätzliche Eingänge des UND-Gatters anzuschließen.
In Figur 3 ist ein Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler und analoger Signale mit der Möglichkeit zur Aktivierung verschiedener Testmodi dargestellt, bei welchem die in Figur 2 dargestellte Schaltung entsprechend erweitert wurde. Durch eine derartige Schaltung wird es möglich, über den ASIC-Anschluss TEST zusätzlich zu der Testbarkeit interner digitaler und analoger Signale auch verschiedene Testmodi zu aktivieren.
Es wird darauf hingewiesen, dass prinzipiell der in Figur 2 dargestellte Ansatz, bei welchem verschieden hohe Ansprechschwellen für mehrere Schmitt-Trigger geschaffen werden, weiterverfolgt werden könnte. Da sich jedoch die interne Versorgungsspannung UVDD während des Tests auch verändern kann
(insbesondere nach unten), müsste dann die Spannung UTEST am ASIC- Anschluss TEST ratiometrisch zur internen Versorgungsspannung UVDD mitgeführt werden, was mitunter nicht möglich sein kann, da die interne Versorgungsspannung eventuell nicht über einen separaten ASIC-Anschluss messbar ist.
Es kann daher von Vorteil sein, neben dem Schmitt-Trigger SMTi, der zur Aktivierung des Testmodus dient, einen weiteren Schmitt-Trigger mit einer sehr hohen Ansprechschwelle zu verwenden, sodass auch eine erhebliche Reduktion der internen Versorgungsspannung UVDD nicht dazu führen kann, dass dieser Schmitt-Trigger bei gleichbleibender Spannung UTEST am ASIC-Anschluss TEST und stark reduzierter interner Versorgungsspannung UVDD ungewollt schaltet. Die Verwendung mehrerer Schmitt-Trigger mit sehr hohen Ansprechschwellen ist dennoch möglich, verlangt aber von den Komponenten, welche im ASIC mit dem ASIC-Anschluss TEST intern verbunden sind, mitunter eine sehr hohe
Spannungsfestigkeit.
Bei der in Figur 3 dargestellten Schaltung wird daher neben dem Schmitt-Trigger SMTi zur Aktivierung des Testmodus ein weiterer Schmitt-Trigger SMT2 mit einer sehr hohen Ansprechschwelle verwendet. Auch diese Schaltung realisiert bespielhaft die Testbarkeit von drei digitalen Signalen Di bis D3 und drei analogen Signalen Ai bis A3. Zusätzlich können vier verschiedene Testmodi aktiviert werden.
Der Ausgang des Schmitt-Triggers SMT2 wechselt von LOW auf HIGH, wenn seine Eingangsspannung über die Schaltschwelle von typischerweise 2/3* UVDD steigt. Er wechselt von HIGH auf LOW, wenn seine Eingangsspannung unter die Schaltschwelle von typisch 1/3X UVDD sinkt. Über die Transistoren MQ und Mg und den Spannungsteiler aus R7 bis Rg, wobei R7=2R/3 und Rs=R/12 und Rg=R/4, ist der Eingang des Schmitt-Triggers SMT2 mit dem ASIC-Test-Pin TEST
verbunden. Damit der Transistor MQ leiten kann, muss die Spannung an seinem Source-Anschluss um die Schwellspannung UTHP eines PMOS-Transistors oberhalb der Versorgungsspannung UVDD liegen. Das ist in der Schaltung gemäß Figur 3 der Fall, wenn UTEST^3X(UVDD+UTHP) ist. Ist UTEST kleiner, dann sperrt MQ und der Eingang des Schmitt-Triggers SMT2 wird von R6 auf Masse GND gezogen. Mit jedem Spannungspuls, dessen Amplitude größer als 3X(UVDD+UTHP) ist, schaltet das D-Flipflop FF3 seinen Ausgang Q von LOW auf HIGH
(beziehungsweise von HIGH auf LOW). Mit TM=LOW werden alle D-Flipflop FF1 bis FF6 auf Q=LOW gesetzt, weil der HIGH-Pegel des Inverters Xg die D-Flipflops FFi bis FF6 über ihre CLR-Eingänge (clear) zurücksetzt (die Ausgänge Q der D- Flipflops sind dann LOW).
Ist der Ausgang des D-Flipflops (Netz EN_CMP) LOW, so sind die Komparatoren CMPi und CMP2 deaktiviert. Die Ausgänge der hier verwendeten Komparatoren sind dann LOW. Ist der Ausgang des D-Flipflops HIGH, so sind die
Komparatoren CMP1 und CMP2 aktiviert. Mithilfe der Komparatoren CMP1 und CMP2 ist es durch Variation der Spannung am ASIC-Test-Pin TEST zum einen möglich, auszuwählen, ob die digitalen Signale Di bis D3 oder eines der analogen Signale Ai bis A3 über den ASIC-Anschluss TEST messtechnisch erfassbar sein sollen. Zum anderen ist es möglich, unterschiedliche Testmodi zu aktivieren. Aufgrund der Möglichkeit, die Komparatoren CMP1 und CMP2 zu deaktivieren, können die internen Signale Di bis D3 beziehungsweise Ai bis A3 auch getestet werden, wenn die Betriebsspannung UVDD oder die
Referenzspannung UVREF nicht ihre Zielwerte eingenommen haben. Es ist so beispielsweise über den ASIC-Anschluss TEST messtechnisch erfassbar, ab welcher internen Versorgungsspannung UVDD die interne Referenzspannung UVREF ihren Zielwert erreicht oder ein internes Power-on-Reset-Signal seinen Zustand ändert, ohne das die Gefahr bestünde, dass einer der Komparatoren CMP1 und CMP2 ungewollt schalten könnte.
Die aktivierten Komparatoren CMP1 und CMP2 liefern HIGH-Pegel, wenn die Spannung an ihrem jeweiligen negativen Eingang kleiner als die
Referenzspannung UVREF ist. Die Widerstände R10 und Rn sowie die
Kondensatoren Ci und C2 dienen als Filter und Verzögerungsglieder. Die Transistoren M10 und Mn schützen die Komparator-Eingänge vor zu hohen Spannungen an ihren Eingängen, indem sie diese auf maximal UVDD-UTHN begrenzen, wobei UTHN die Schwellspannung eines NMOS-Transistors ist. Unter Berücksichtigung des Spannungsteilers aus den Widerständen R7 bis Rg sind die Komparator-Ausgänge von CMP1 beziehungsweise CMP2 entsprechend bei einer Spannung UTEST>3X UVREF beziehungsweise UTEST>4X UVREF auf HIGH, andernfalls ist der jeweilige Komparator-Ausgang auf LOW.
In den Ausführungsbeispielen gemäß Figur 2 und Figur 3 werden sowohl die Flipflops FF1 und FF2 als auch die Flipflops FF4, FF5 und FF6 zurückgesetzt. Die Flipflops FF1 und FF2 wählen dabei entweder alle digitalen Signale gleichzeitig aus (Zählerstand 00) oder eines der analogen Signale (Zählerstand 01 , 10, 11). Die Flipflops FFs und FF6 sind hingegen zur Auswahl eines Test-Mode vorgesehen.
In Figur 4 ist der Signalverlauf zu dem vorgenannten Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler und analoger Signale mit Möglichkeit zur Aktivierung verschiedener Testmodi gemäß Figur 3 dargestellt, wobei zur Darstellung der zeitlichen Signalverläufe beispielhaft eine Versorgungsspannung von UVDD=5V und eine Referenzspannung von UVREF=1V angenommen werden und die Zeitpunkte 1 bis 7 mit eingekreisten Ziffern gekennzeichnet sind.
Wie in Figur 4 dargestellt ist, treten am Test-Pin teilweise höhere Spannungen auf als von dem nachfolgenden Schmitt-Trigger verarbeitet werden können, beispielsweise bis zu 20 V. Die aus den Komponenten M6, M7, Ms, Mg, Rs und R6 gebildete Schaltung, welche in Figur 2 abgebildet ist, schützt den Eingang des Schmitt-Triggers SMT2 vor diesen hohen Spannungen.
Zum Zeitpunkt 1 ändert die Spannung UTEST ihren Wert von 0 V auf 5 V.
Entsprechend ist der Ausgang des Schmitt-Triggers SMTi auf HIGH und der des Inverters X9 auf LOW (CLR_FF=LOW).
Zum Zeitpunkt 2 ändert die Spannung UTEST ihren Wert kurzzeitig von 5 V auf 20 V (und anschließend wieder auf 5 V). Entsprechend ist der Ausgang des Schmitt-Triggers SMT2 (kurzzeitig) HIGH und der des D-Flipflop FF3 wechselt von LOW auf HIGH. Die Komparatoren CMP1 und CMP2 werden damit aktiviert.
Zum Zeitpunkt 3 ändert die Spannung UTEST ihren Wert von 5 V auf 2.5 V.
Entsprechend wechseln der Ausgang des Komparators CMP2 zeitlich verzögert von LOW auf HIGH (CMPB=HIGH) und der des Komparators CMP1 gegenüber CMP2 zeitlich verzögert ebenfalls von LOW auf HIGH (CMPA=HIGH).
Entsprechend wechseln der Ausgang des D-Flipflops FF4 von LOW auf HIGH (CMPA_Q=HIGH) und der Ausgang des ODER-Gatters X15 wechselt von LOW auf HIGH (CMPB_H=HIGH).
Zum Zeitpunkt 4 ändert die Spannung UTEST ihren Wert von 2.5 V auf 5 V.
Entsprechend wechseln der Ausgang des Komparators CMP1 zeitlich verzögert von HIGH auf LOW (CMPA=LOW) und der des Komparators CMP2 gegenüber CMP1 zeitlich verzögert ebenfalls von HIGH auf LOW (CMPB=LOW). Aufgrund des Verzögerungsgliedes, bestehend aus den Transistoren M12 und M13, dem Widerstand R12 und dem Kondensator C3, wechselt der Ausgang des ODER- Gatters X15 gegenüber dem des Komparators CMP2 zeitlich verzögert von HIGH auf LOW (CMPB_H=LOW). Mit CMPB_H=LOW werden der Ausgang des ODER- Gatters X12 auf HIGH und der des D-Flipflops FF4 auf LOW gesetzt, weil das HIGH-Signal von X12 an seinem CLR-Eingang (clear) anliegt. Während CMPB schon LOW ist und CMPB_H noch HIGH ist, ist der Ausgang des UND-Gatters X13 kurzzeitig HIGH (CMPB_P kurzzeitig HIGH). Weil der Ausgang des D- Flipflops FF4 zum Zeitpunkt 3 auf HIGH gesetzt wurde, entsteht am Ausgang des UND-Gatters Xu ebenfalls ein kurzer HIGH-Puls, welcher den Zähler, bestehend aus den D-Flipflops FF5 und FF6 inkrementiert und damit vom Testmodus 00 in den Testmodus 01 umschaltet. Die entsprechenden Ausgangssignale MDo und MD1 können im ASIC verwendet werden, um bestimmte Test-Bedingungen zu schaffen. Anstelle des vorliegend aus den D-Flipflops FF5 und FF6 bestehenden Zählers, welcher auch in Figur 3 dargestellt ist, könnte ebenfalls ein
Schieberegister zur Einstellung eines Testmodus verwendet werden, wobei die Unterscheidung zwischen einer 0 und einer 1 durch kurze und lange Pulse erfolgen könnte.
Zum Zeitpunkt 5 ändert die Spannung UTEST ihren Wert von 5 V auf 3.5 V.
Entsprechend wechselt (nur) der Ausgang des Komparators CMP2 zeitlich verzögert von LOW auf HIGH (CMPB=HIGH). Entsprechend wechselt der Ausgang des ODER-Gatter X15 von LOW auf HIGH (CMPB_H=HIGH).
Zum Zeitpunkt 6 ändert die Spannung UTEST ihren Wert von 3.5 V auf 5 V.
Entsprechend wechselt der Ausgang des Komparators CMP2 zeitlich verzögert von HIGH auf LOW (CMPB=LOW). Aufgrund des Verzögerungsgliedes (M12, M13, R12, C3) wechselt der Ausgang des ODER-Gatters X15 gegenüber dem des Komparators CMP2 zeitlich verzögert von HIGH auf LOW (CMPB_H=LOW). Während CMPB schon LOW ist und CMPB_H noch HIGH ist, ist der Ausgang des UND-Gatters X13 kurzzeitig HIGH (CMPB_P kurzzeitig HIGH). Weil der Ausgang des D-Flipflops FF4 zum Zeitpunkt 4 auf LOW gesetzt wurde, entsteht am Ausgang des UND-Gatters X10 ebenfalls ein kurzer HIGH-Puls, der den Zähler, bestehend aus den D-Flipflops FF1 und FF2 von 00 auf 01 inkrementiert und damit, wie entsprechend für Figur 2 beschrieben, das analoge Signal Ai über das Transmission-Gate TGi auf den Operationsverstärker OPi schaltet, sodass dieses über den ASIC-Test-Pin TEST messtechnisch erfassbar wird. Zum Zeitpunkt 7 ändert die Spannung UTEST ihren Wert kurzzeitig von 5 V auf
20 V (und danach wieder auf 5 V). Entsprechend ist der Ausgang des Schmitt- Triggers SMT2 (kurzzeitig) HIGH und der des D-Flipflops FF3 wechselt von HIGH auf LOW. Die Komparatoren CMP1 und CMP2 werden damit deaktiviert. Nun wäre beispielsweise über den ASIC-Anschluss TEST messtechnisch erfassbar, ab welcher internen Versorgungsspannung UVDD die interne Referenzspannung
UVREF ihren Zielwert erreicht oder ein internes Power-on-Reset-Signal seinen Zustand ändert, ohne dass die Gefahr bestünde, dass einer der Komparatoren ungewollt schalten könnte. Im weiteren zeitlichen Verlauf nach dem Zeitpunkt 7 ist in Figur 4 dargestellt, dass ein Wechsel der Spannung UTEST von 5 V auf 2.5 V nun keinen Einfluss mehr auf die Komparatoren CMP1 und CMP2 und damit auch keinen Einfluss mehr auf den Zustand der D-Flipflops hat. Wird die Spannung UTEST auf 0 V gesetzt, so wird der Testmodus ganz verlassen und alle D-Flipflops werden zurückgesetzt.

Claims

Ansprüche
1. Elektrische Schaltung zum Test primärer interner Signale eines ASIC, wobei lediglich ein Test-Pin (TEST) vorgesehen ist, über welchen eine Auswahl zu beobachtender digitaler Signale (Di, D2, , Dn) oder eines analogen Signals
(Ai, A2, ... , Am) durchführbar ist, umfassend
- einen zwischen dem Test-Pin (TEST) und einem Ausgangsanschluss (TM) der elektrischen Schaltung angeordneten Schmitt-Trigger (SMTi), wobei bei einem Überschreiten einer Schaltschwelle des Schmitt-Triggers (SMTi) eine Aktivierung eines Testmodus vorgesehen ist, und
- wenigstens eine zur Beobachtung eines digitalen Signals (Di, D2, ... , Dn) vorgesehene Teilschaltung mit einem Widerstand (Ri, R2, ... , Rn), einem NMOS-Transistor (Mi, M2, ... , Mn) sowie einem UND-Gatter (Xi, X2, ... ,
Xn), an dessen ersten Eingang das digitale Signal (Di, D2, ... , Dn) anliegt, wobei der Wderstand (Ri, R2, ... , Rn) zwischen dem Test-Pin (TEST) und dem Drain-Anschluss des NMOS-Transistors (Mi, M2, ... , Mn) angeordnet ist, der Source-Anschluss des NMOS-Transistors (Mi, M2, ... , Mn) mit Masse (GND) verbunden ist, der Gate-Anschluss des NMOS-Transistors (Mi, M2, ... , Mn) mit dem Ausgang des UND-Gatters (Xi, X2, ... , Xn) verbunden ist und der zweite Eingang des UND-Gatters (Xi, X2, ... , Xn) mit dem Ausgangsanschluss (TM) der elektrischen Schaltung verbunden ist.
2. Elektrische Schaltung nach Anspruch 1 , wobei ein am Test-Pin (TEST) messbarer Strom aufgrund der Zustände aller digitalen Signale (Di, D2, ... , Dn) oder eines ausgewählten analogen Signals (Ai, A2, ... , Am) bestimmbar ist und mittels des messbaren Stroms auf den Zustand aller digitalen Signale (Di, D2, ... , Dn) oder auf den Zustand des ausgewählten analogen Signals (Ai, A2, ... , Am) schließbar ist.
3. Elektrische Schaltung nach Anspruch 1 oder Anspruch 2, ferner umfassend einen zwischen dem Test-Pin (TEST) und Masse (GND) angeordneten Widerstand (Ro).
4. Elektrische Schaltung nach einem der Ansprüche 1 bis 3, wobei
entsprechend der Berechnung Ro=2°xR, Ri=21xR, R2=22xR, Rn=2nxR dimensionierte Widerstände (Ri, R2, Rn) vorgesehen sind.
5. Elektrische Schaltung nach einem der Ansprüche 1 bis 4, ferner ausgebildet zur Beobachtung von analogen Signalen (Ai, A2, Am), umfassend
- einen Operationsverstärker (OPi),
- eine einen Schmitt-Trigger (SMT2) aufweisende Schaltung zur
Begrenzung der Eingangsspannung am Test-Pin,
- wenigstens eine zur Beobachtung des analogen Signals (Ai, A2, , Am) vorgesehene Teilschaltung.
6. Elektrische Schaltung nach Anspruch 5, wobei die zur Beobachtung des analogen Signals (Ai, A2, ... , Am) vorgesehene Teilschaltung
- einen wenigstens zwei D-Flipflops (FFi, FF2, ... , FFd) aufweisenden
Zähler, und
- für jedes zu beobachtende analoge Signal (Ai, A2, ... , Am) einen ein UND- Gatter (X5, CQ, X7) aufweisenden Decoder sowie ein Transmissionsgatter (TG1, TG2, TG3)
umfasst.
7. Elektrische Schaltung nach Anspruch 5 oder Anspruch 6, wobei ein erster Eingang des jeweiligen UND-Gatters (X5, Cb, X7) mit dem nicht-invertierten Ausgang (Q) bzw. dem invertierten Ausgang (Q‘) eines ersten der D- Flipflops (FF1), ein zweiter Eingang des jeweiligen UND-Gatters (X5, CQ, X7) mit dem nicht-invertierten Ausgang (Q) bzw. dem invertierten Ausgang (Q‘) eines zweiten der D-Flipflops (FF2) und der Ausgang des jeweiligen UND- Gatters (X5, CQ, X7) mit einem Eingang (EN) zur Steuerung des jeweiligen Transmissionsgatters (TG1, TG2, TG3) verbunden sind.
8. Elektrische Schaltung nach einem der Ansprüche 5 bis 7, wobei ferner ein ODER-Gatter (X3) vorgesehen ist, dessen erster Eingang mit dem nicht- invertierten Ausgang (Q) des ersten der wenigstens zwei D-Flipflops (FFi, FF2), dessen zweiter Eingang mit dem nicht-invertierten Ausgang (Q) des zweiten der wenigstens zwei D-Flipflops und dessen Ausgang mit einem Eingang (EN) zur Steuerung des Operationsverstärkers (OP1) verbunden sind.
9. Elektrische Schaltung nach einem der Ansprüche 5 bis 8, wobei ferner ein UND-Gatter (X4) vorgesehen ist, dessen erster Eingang mit dem invertierten Ausgang (Q‘) des ersten der wenigstens zwei D-Flipflops, dessen zweiter Eingang mit dem invertierten Ausgang (Q‘) des zweiten der wenigstens zwei D-Flipflops verbunden ist, dessen dritter Eingang mit dem Ausgang des Schmitt-Triggers SMT1 verbunden ist und dessen Ausgang mit einem jeweils dritten Eingang des wenigstens einen UND-Gatters (Xi, X2, X3), welches in der für die Beobachtung eines digitalen Signals (Di, D2, D3, Dn)
vorgesehenen Teilschaltung angeordnet ist, verbunden ist.
10. Elektrische Schaltung nach einem der Ansprüche 5 bis 9, wobei bei der einen Schmitt-Trigger (SMT2) aufweisenden Schaltung zur Begrenzung der Eingangsspannung am Test-Pin (TEST) deren Eingang zwischen zwei Widerständen (R7, Rs) eines zwischen Test-Pin (TEST) der elektrischen Schaltung und Masse (GND) angeordneten Spannungsteilers angeordnet ist und deren Ausgang mit dem Taktsignal-Eingang (CLK) eines D-Flipflops (FF2; FF3) verbunden ist.
11. Elektrische Schaltung nach einem der Ansprüche 5 bis 10, wobei der
Ausgangsanschluss (TM) der elektrischen Schaltung mittels eines Inverters (Xg) invertiert ist und jeweils mit einem Clear-Eingang (CLR) eines D- Flipflops (FF1, FF2; FF1, FF2, FF3, FF5, FFe) verbunden ist.
12. Elektrische Schaltung nach einem der Ansprüche 5 bis 1 1 , ferner umfassend zwei Komparatoren (CMP1, CMP2) zur Auswahl der zu messenden digitalen (Di, D2, ... , Dn) oder analogen (Ai, A2, ... , Am) Signale über den Test-Pin (TEST) und zur Aktivierung unterschiedlicher Testmodi.
13. Elektrische Schaltung nach Anspruch 12, wobei an dem positiven Eingang der Komparatoren (CMP1, CMP2) jeweils eine Referenzspannung (UVREF) anliegt und der negative Eingang der Komparatoren (CMPi, CMP2) jeweils mit dem Test-Pin (TEST) verbunden ist.
14. Elektrische Schaltung nach Anspruch 13, wobei zwischen dem negativen Eingang der Komparatoren (CMP1, CMP2) und dem Test-Pin (TEST) der elektrischen Schaltung jeweils eine aus einem Transistor (M10, Mn) sowie aus einem Widerstand (R10, R11) und einem Kondensator (Ci, C2) bestehende Schaltung vorgesehen ist.
15. Elektrische Schaltung nach einem der Ansprüche 12 bis 14, wobei ferner ein D-Flipflop (FF3) vorgesehen ist, dessen Taktsignal-Eingang (CLK) mit dem Ausgang des Schmitt-Triggers (SMT2) verbunden ist und dessen nicht invertierter Ausgang (Q) jeweils mit einem Eingang (EN) zur Steuerung des jeweiligen Komparators (CMP1, CMP2) verbunden ist.
16. Elektrische Schaltung nach einem der Ansprüche 12 bis 15, ferner
umfassend zwei D-Flipflops (FFs, FFe), welche zur Bereitstellung von Ausgangssignalen (MDo, MD1) vorgesehen sind.
17. Elektrische Schaltung nach einem der Ansprüche 12 bis 15, ferner
umfassend ein aus D-Flipflops (FF1, FF2; FF5, FF6) bestehendes
Schieberegister zur Auswahl der zu testenden Signale (Di, D2, D3; Ai, A2, A3) und zur Einstellung eines Test-Modes (00 - 11).
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