EP3549172A1 - Heterojunction transistor with vertical structure - Google Patents

Heterojunction transistor with vertical structure

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EP3549172A1
EP3549172A1 EP17804252.9A EP17804252A EP3549172A1 EP 3549172 A1 EP3549172 A1 EP 3549172A1 EP 17804252 A EP17804252 A EP 17804252A EP 3549172 A1 EP3549172 A1 EP 3549172A1
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EP
European Patent Office
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layer
transistor
conductive element
semiconductor
conduction electrode
Prior art date
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Withdrawn
Application number
EP17804252.9A
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German (de)
French (fr)
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René Escoffier
Serge Loudot
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Renault SAS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Renault SAS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Filing date
Publication date
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    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the invention relates to heterojunction transistors, and in particular heterojunction transistors with a vertical structure.
  • heterojunction field effect transistors also referred to as heterostructure field effect transistors.
  • Such transistors include in particular the high electron mobility transistors known as HEMTs.
  • a high electron mobility transistor includes the superposition of two semiconductor layers having different forbidden bands which form a quantum well at their interface. Electrons are confined in this quantum well to form a two-dimensional gas of electrons. For reasons of resistance to high voltage and temperature, these transistors are chosen so as to have a wide band of forbidden energy.
  • heterojunction transistors The most common architecture for heterojunction transistors is based on a vertical stack of semiconductor layers on a substrate. Such a transistor is said to have a lateral structure, the source, the drain and the control gate of the transistor being arranged in its upper part with the source and the drain positioned on either side of the gate.
  • a lateral transistor requires a large space to have a sufficiently large electron gas layer.
  • a side transistor occupies a high surface of the substrate, such transistors are limited in size: the defect rate in a semiconductor material used to form the electron gas layer is problematic for transistors with a surface exceeding about 50 mm 2 . Beyond this surface, the proportion of transistors failing during the manufacturing process greatly affects its profitability.
  • the source and the drain necessary for a high current density occupy a significant proportion of this substrate surface, which further limits the available width for the electron gas layer.
  • heterojunction transistors with vertical structure have been developed.
  • the 'Vertical Gallium Nitride transistors with buried p-type current blocking' document published on May 21, 2015 by the University of Santa Barbara, California, by Dr. Ramya Yeluri in Applied Physics Letter Volume 106, describes an example of a configuration of a heterojunction transistor with a vertical structure.
  • This transistor comprises a first layer of GaN, N-doped on the rear face. A metal drain is formed under this first layer of GaN.
  • This first layer of GaN is surmounted by a second layer of GaN, doping N type with a lower concentration.
  • the second layer of GaN is surmounted by a third layer of GaN, P-type doping.
  • the second layer forms an extension through the third layer, this extension being designated by the term "opening".
  • the third layer of GaN is surmounted by a fourth layer of GaN, of unintentionally doped type.
  • the opening is in contact with this fourth layer of GaN. Due to the presence of the third pGaN layer under the fourth GaN layer, the voltage breakdown resistance is ensured not only by the thickness of the second layer but also by the length of the fourth layer between the source and the opening, thus reducing the amplitude of the electric field in the GaN between the source and the drain.
  • the fourth layer of GaN is surmounted by a layer of AIGaN, so as to form a layer of electron gas near their interface.
  • a grid insulator is formed on the AIGaN layer directly above the opening. This grid insulator is surmounted by the metal grid. Sources are formed on either side of the grid, offset laterally with respect to the opening. The sources are in electrical contact with the electron gas layer. Since the conduction path uses a large part of the transistor surface, a large current density can be obtained for a smaller substrate area than with a side structure transistor. The leakage currents between source and drain in the off state are also reduced. Moreover, the postponement of the drain on the rear face makes it possible to reduce the surface of the transistor on the substrate.
  • the method of manufacturing such a transistor includes the epitaxial growth deposition of the first to third layers.
  • the substrate is then removed from the epitaxial reactor, and then an etching step is performed through the third layer to form a groove, until reaching the second layer.
  • the substrate is then reintroduced into the epitaxial rector to grow the aperture, the fourth layer, and the AIGaN layer.
  • the source and the grid are formed. Due to the exit of the epitaxial reactor substrate, the bottom of the throat undergoes a pollution requiring a cleaning step before beginning the epitaxial growth of the opening.
  • Such a manufacturing process is therefore relatively complex and may lead to discontinuities during epitaxial deposition at the bottom of the groove.
  • the on-state resistance of such a transistor is still relatively high, despite the use of a heterojunction conduction between the source and the plumb of the grid.
  • US2008 / 0128862 discloses a heterojunction field effect transistor.
  • a drain is provided on the rear face against a lower layer of semiconductor material.
  • a separating layer of semiconductor material is provided on the lower layer.
  • An element passes through the separation layer and is in contact with the lower layer.
  • a source is formed in electrical contact with a layer of electron gas, and a gate is formed between the source and the through element.
  • Such a transistor has limited performance, including a relatively low conduction current density.
  • the invention aims to solve one or more of these disadvantages.
  • the invention thus relates to a heterojunction field effect transistor and a method of manufacture, as defined in the appended independent claims.
  • the invention also relates to the variants of the dependent claims. It will be understood by those skilled in the art that each of the features of the variants of the dependent claims may be independently combined with the features of the independent claims, without necessarily constituting an intermediate generalization.
  • FIG 1 is a schematic cross sectional view of an example heterojunction transistor according to a first embodiment of the invention
  • FIG. 2 is a diagram illustrating an example of current density in the on state of the transistor of FIG. 1;
  • FIG. 3 is a schematic cross-sectional view of an example of a heterojunction transistor according to a second embodiment of the invention;
  • FIG. 4 is a schematic cross-sectional view of an example of a heterojunction transistor according to a third embodiment of the invention.
  • FIG. 5 is a schematic cross-sectional view of an example of a heterojunction transistor according to a fourth embodiment of the invention.
  • FIGS. 6 to 12 illustrate various steps of an exemplary method of manufacturing the heterojunction transistor according to the fourth embodiment of the invention.
  • FIG. 13 is a schematic cross-sectional view of an example of a heterojunction transistor according to a fifth embodiment of the invention.
  • FIG. 14 is a schematic cross-sectional view of an example of a heterojunction transistor according to a sixth embodiment of the invention.
  • FIG. 15 is a schematic cross-sectional view of an example of a heterojunction transistor according to a seventh embodiment of the invention.
  • FIG. 16 is a schematic cross sectional view of an example of a heterojunction transistor according to an eighth embodiment of the invention.
  • FIG. 17 is a schematic cross sectional view of an exemplary heterojunction transistor according to an eighth embodiment of the invention.
  • FIG. 1 is a schematic cross sectional view of an example of a heterojunction transistor 1 according to a first embodiment of the invention.
  • This transistor 1 is here of the high electron mobility type.
  • This transistor 1 is here of the normally open type.
  • the transistor 1 comprises a substrate 10.
  • the substrate 10 may for example be an electrical insulator or an intrinsic silicon or p-doped semiconductor material.
  • the substrate 10 may, for example, be of silicon type with a mesh orientation (1 1 1 ).
  • the substrate 10 may also be silicon carbide, ⁇ 2 ⁇ 3 or diamond. Such substrates advantageously make it possible to grow GaN layers by epitaxy.
  • the substrate 10 may typically have a thickness of the order of 650 ⁇ , typically between 500 ⁇ and 2mm.
  • the transistor 1 here advantageously comprises one (or more) matching layer (not shown) disposed on the substrate 10.
  • the adaptation layer may be deposited in a manner known per se on the substrate 10, and serves as an intermediate between the substrate 10 and a layer of semiconductor material January 1, to allow mesh matching between the substrate 10 and the layer 1 January.
  • the matching layer may typically be aluminum nitride.
  • the layer 1 1 may have a buffer function to manage the mechanical stresses related to its possible difference in mesh parameters with the substrate 10.
  • the layer 11 can be made via the use of a III-N semiconductor material, such as unintentionally doped GaN.
  • the layer 1 1 may also advantageously be made of semiconductor material having N-type doping, for example N-doped GaN (with a dopant concentration, for example between 1 ⁇ 10 16 cm -3 and 5 ⁇ 10 16 cm -3 ). .
  • the transistor 1 comprises a separation layer 12 formed on the layer 1 January.
  • This separation layer 12 is here made of a III-V alloy type semiconductor material (for example a type III-V binary alloy, for example element III nitride, typically GaN).
  • the transistor 1 comprises a layer 13 of semiconductor material of the III-V alloy type (for example a binary alloy of the III-V type, for example element III nitride, typically GaN) disposed on the layer 12.
  • III-V alloy type for example a binary alloy of the III-V type, for example element III nitride, typically GaN
  • the transistor 1 further comprises a layer 14 of semiconductor material of the III-V alloy type (for example a ternary alloy of the III-V type, for example element III nitride, typically AIGaN or ⁇ , or alternatively a quaternary alloy of element III nitride, for example of AlxGaylnci-x-yjN, keeping a greater band gap than that of the material of the layer 13).
  • the layer 14, typically called the barrier layer can typically have a thickness of between 10 nm and 40 nm, for example 25 nm.
  • the semiconductor layers 13 and 14 are superimposed in a manner known per se to form a layer of electron gas 15 at the interface or near the interface between these layers 13 and 14.
  • the transistor 1 comprises an upper conduction electrode 21, comparable to the source.
  • the electrode 21 is here formed on the layer 14 and forms an electrical contact with the electron gas layer 15.
  • the electrical contact between the electrode 21 and the electron gas layer 15 is here formed by a zone of diffusion 210 of the metal of the electrode 21 in the layer 14.
  • the transistor 1 comprises a lower conduction electrode 22, comparable to the drain.
  • the electrode 22 is in electrical contact with a lower face of the layer 1 January.
  • the electrode 22 is here housed in a recess 101 formed in the substrate 10. Such a configuration makes it possible to benefit from the rigidity of the substrate 10 to stiffen the entire transistor.
  • the transistor 1 comprises a control gate 23 offset laterally with respect to the electrode 21.
  • the control gate 23 is here configured to forming a normally open type transistor, the control gate 23 being here of the type formed in a recess through the layer 14.
  • the control gate 23 is configured to selectively isolate and electrically connect two portions 151 and 152 of the gas layer
  • the control gate 23 is here formed in a recess interrupting the electron gas layer 15.
  • the control gate 23 comprises a gate insulator 234 covering the side walls and the bottom of this recess.
  • the control gate 23 includes a gate metal 233 provided on the gate insulator 234 and in this recess. In the absence of bias on the control gate 23, the conduction under this control gate is interrupted. When applying a bias exceeding the threshold voltage on the control gate 23, the conduction under the control gate 23 is carried out via the layer 13.
  • the transistor 1 further comprises a conductive element 24.
  • the control gate 23 is positioned between the conductive element 24 and the conduction electrode 21.
  • the conductive element 24 is in electrical contact with the portion 152 of the electron gas layer 15.
  • the conductive element 24 passes through the separation layer 12 to be in contact with the layer 1 January.
  • the conductive element 24 electrically connects the layer 1 1 with the portion 152 of the electron gas layer.
  • the conductive element 24 here comprises a conductive layer 241 covering the side walls and the bottom of a groove. The remainder of the groove is here filled with another material 242, formed on the conductive layer 241.
  • the other material 242 may be of dielectric or conductive type.
  • the separation layer 12 is made of P-type doped semiconductor material, the layers 11 and 13 being either of unintentionally doped type or of N type doping.
  • the layer 13 forms a separation between the layer 14 and the separation layer 12.
  • the conduction path in the on state extends from the electrode 21, passing through the portion 151, the layer 13 between the parts 151 and 152, the portion 152, the conductive element 24, the thickness of the layer 1 1 and the electrode 22.
  • the conduction in the conducting state between the conduction electrode 21 and the conductive element 24 being essentially ensured by the electron gas layer 15, this length affects only moderately the resistance to the on state of transistor 1.
  • the transistor 1 behaves as a lateral transistor between the electrode 21 and the conductive element 24, and as a vertical transistor between the conductive element 24 and the electrode 22.
  • a high dopant concentration can be used in the layer 12 without altering the on-state resistance of the transistor, thereby enhancing the voltage breakdown resistance of the transistor 1 .
  • Such a configuration of the Transistor with the electrode 22 offset on the rear panel further allows to retain the advantages of a reduced surface area of the occupied substrate.
  • the separation layer 12 extending from the electrode 21 to the conductive element 24, passing under the control gate 23, makes it possible to benefit from the length of the layer 13 in the plumb to participate in the resistance to breakdown. voltage in the off state of transistor 1.
  • the separation layer 12 also serves to prevent a leakage current between the conduction electrode 21 and the conduction electrode 22 in the off state of the transistor 1.
  • the separating layer 12 is here in contact with the semiconductor element 24 over a whole circumference thereof.
  • the conductive element 24 advantageously has a width of 100 nm or more.
  • the conductive element 24 advantageously has a depth of between 200 and 500 nanometers.
  • the conductive element 24 advantageously has a width-to-depth ratio of between 0.2 and 0.5, in particular to promote the filling of the groove by the conductive layer.
  • the distance between the conductive element 24 and the control gate 23 is advantageously at least equal to 2 ⁇ . Because of a small distance between the conductive element 24 and the conduction electrode 22 (detailed below), the between the conductive element 24 and the control gate 23 is advantageously increased to increase the voltage withstand of the transistor 1.
  • the conductive element 24 penetrates into the semiconductor layer 1 1 advantageously with a depth of at least 10 nm, preferably between 50 and 100 nanometers. Exceeding the conductive element
  • At least a portion of the conduction electrode 22 is positioned in line with the conductive element 24.
  • the layer 1 1 is for example GaN type unintentionally doped or having reduced concentration N type doping.
  • the layer 1 1 may be N type GaN having a dopant concentration between 1 x10 16 cm -3 and
  • the layer 12 may typically have a thickness of 30 nm to 150 nm.
  • the layer 12 is advantageously P-doped GaN with a concentration in the range of 1 ⁇ 10 17 cm -3 and 3 ⁇ 10 17 cm -3 .
  • the layer 13 may for example have a thickness typically between 50 and 200 nm.
  • the semiconductor material of the layer 13 may be identical to that of the layer 11.
  • the material of the electrode 21 is, for example, titanium, aluminum, or an alloy of titanium and aluminum.
  • the material of the electrode 21 is advantageously identical to that of the metal layer 241 of the conductive element 24.
  • the same deposition step can be used to form the metal of the electrode 21 and the metal layer 241.
  • the electrodes 21 and 22 may use the same metal.
  • the electrical contact between the electron gas layer 15 and the conduction electrode 21 can be realized laterally, for example if the conduction electrode 21 is formed in a recess passing through the layer 14 and reaching layer 13.
  • Transistor 1 is here of normally open type, obtained by interruption of the electron gas layer by a recess in the layer 14.
  • Other variants of normally open type transistor may of course be made, for example transistors comprising implantations of dopants directly above the channel zone.
  • FIG. 2 is a diagram illustrating an example of current density in the on state of transistor 1, in the sectional view of FIG. 1.
  • FIG. 3 is a schematic cross sectional view of an example of a heterojunction transistor 1 according to a second embodiment of the invention.
  • This transistor 1 is here of the high electron mobility type.
  • This transistor 1 is here of the normally open type.
  • the transistor 1 here has sources and gratings split on either side of a conductive element 24.
  • the transistor 1 of the second embodiment takes up the substrate 10 and the stack of layers 1 1 to 14 with the same thicknesses and compositions as described for the first embodiment.
  • the conductive element 24 is identical to that of the first embodiment.
  • a conduction electrode 21 1 is identical to the conduction electrode 21 of the first embodiment.
  • a gate 231 is identical to the control gate 23 of the first embodiment.
  • the transistor 1 here comprises another control gate 232.
  • the control gate 232 has the same structure as the control gate 231 and is positioned symmetrically to the control gate 231 with respect to the conductive element 24.
  • the control gate 232 is thus configured to selectively isolate and electrically connect two portions of the electron gas layer 15.
  • the control gate 232 is also formed in a recess interrupting the electron gas layer 15.
  • Transistor 1 also includes another conduction electrode
  • the conduction electrode 212 has the same structure as the conduction electrode 21 1 and is positioned symmetrically with the conduction electrode 21 1 with respect to the conductive element 24.
  • the conduction electrode 212 is electrically connected to the electron gas layer 15.
  • the control gate 232 is thus positioned between the conductive element 24 and the conduction electrode 212.
  • the drain 22 is here positioned in line with the conductive element 24, and is centered with respect to this conductive element 24.
  • the conduction path in the on state extends:
  • the electrode 21 1 passing through the part 151, the layer 13 between the parts 151 and 152, the part 152, the conductive element 24, the thickness of the layer 1 1 and the electrode 22;
  • the electrode 212 passing through the electron gas layer 15, the layer 13 under the gate 232, the electron gas layer 15, the conductive element 24, the thickness of the the layer 1 1 and the electrode 22.
  • FIG. 4 is a schematic cross-sectional view of an example of a heterojunction transistor 1 according to a third embodiment of the invention.
  • This transistor 1 is here of the high electron mobility type.
  • This transistor 1 is here of the normally open type.
  • Transistor 1 of the third embodiment has a structure substantially identical to that of transistor 1 of the second embodiment.
  • the transistor 1 of the third embodiment differs from that of the second embodiment as follows:
  • the transistor 1 here has elements 16 of semiconductor material and having the same type of doping as the separation layer 12.
  • the elements 16 are for example made of the same material as the separation layer 12.
  • the elements 16 connect the layer 14 to the separation layer 12.
  • the elements 16 thus pass through the layer 13.
  • An element 16 is positioned vertically above the conduction electrode 21 1 and connected to the potential of the conduction electrode 21 1, another element 16 being positioned vertically above the electrode conduction electrode 212 and connected to the potential of the conduction electrode 212. In this embodiment, it is thus possible to polarize the separation layer 12 to the potential of the conduction electrodes 21 1 and 212.
  • FIG. 5 is a schematic cross-sectional view of an example of a heterojunction transistor 1 according to a fourth embodiment of the invention.
  • This transistor 1 is here of the high electron mobility type.
  • This transistor 1 is here of the normally open type.
  • Transistor 1 of the fourth embodiment has a structure substantially identical to that of transistor 1 of the second embodiment.
  • the transistor 1 of the third embodiment differs from that of the second embodiment as follows: the separation layer 12 is here formed of a dielectric material. The leakage currents to the substrate in the open state of the transistor are thus substantially reduced.
  • Figures 6 to 12 illustrate various steps of an exemplary manufacturing method for a transistor 1 according to the fourth embodiment.
  • FIG. 6 gives a substrate 10 surmounted by a stack of layers of semiconductor material 11, 12, 13 and 14.
  • the layers 11 to 14 are typically produced in a manner known per se, for example by means of Epitaxial growth steps (MOCVD type for chemical vapor deposition from organometallic compounds) of the different layers.
  • the epitaxial growth deposits can be made without removing the substrate from the epitaxy reactor.
  • the layer 1 1 is here a GaN layer of unintentionally doped type, the layer 12 and a P type doped GaN layer, the layer 13 is a GaN layer of unintentionally doped type, and the layer 14 is a layer of AIGaN.
  • the layers 1 1 to 14 may have the dopant thicknesses and concentrations described with reference to the fourth embodiment. By superposing the layers 13 and 14, a layer of electron gas 15 is obtained in a manner known per se close to their interface.
  • an etching step (typically by means of preliminary non-detailed masking and photolithography steps) of a groove 240 is carried out through the layers 12, 13 and 14 (and therefore the gas layer). of electrons 15). Etching is continued here to extend the groove 240 in the layer 1 January. The etching is in particular continued to ensure that the groove 240 passes through the layer 12, and so that the distance between the bottom of the groove 240 and the bottom of the layer 1 1 is at most equal to 1 ⁇ . Such an engraving can be performed without a stop layer, by identifying a change of species etched during the process.
  • the conduction electrode 21 1 (and the split conduction electrode 212) is metallized by depositing metal on the layer 14 and then shaping it.
  • the metallization of the conductive element 24 was also carried out by depositing the metal layer 241 on the side walls and the bottom of the groove 240 in particular, and then shaping it.
  • the metal layer 241 formed on the side walls of the groove 240 then provides electrical conduction between the electron gas layer 15 and the layer 1 January.
  • the same metal deposition has been carried out for the conduction electrodes 21 1, 212 and for the conductive element 24, and then proceeded to the same shaping step.
  • the method of manufacturing a transistor according to the invention is then substantially simplified.
  • the metallization of the conduction electrode 21 (and / or the electrode 212 and the metal layer 241) may comprise the deposition of metals such as Ti, Al, AlCu or Ta.
  • the metallization may comprise the deposition of several metal layers, for example a superposition of layers of several metals.
  • the metallization can for example comprise the deposition of a superposition of layers of Ti and Al, Ti and AICu, or a superposition of layers of Ta and Al. For example, it is possible to deposit:
  • an annealing step has been carried out in order to make an ohmic contact between the conduction electrodes 21 1 and 212, and the electron gas layer 15, through the layer 14.
  • the annealing will be performed at a temperature between 500 ° and 600 ° C, for a period of between ten seconds and two minutes.
  • the annealing will advantageously be carried out at temperatures below 650 ° C., in order to avoid risking a deep diffusion of the Ti or Ta in the stack of semiconductor layers, which could affect the vertical voltage withstand of the transistor 1 under the electrodes 21 1 and 212.
  • annealing at 600 ° C under nitrogen for about 15 seconds induces the formation of TiN in layer 14, to form a connection with the gas layer. electrons 15.
  • a formation step (typically by means of etching preceded by non-detailed masking and photolithography steps) of grooves 230, on either side and away from the element, is carried out. 24.
  • the grooves 230 are here formed through the layer 14 to reach the layer 13 and thus interrupt the layer of electron gas 15.
  • the gas layer of electrons 15 is here separated into a portion 151 in electrical contact with a conduction electrode 21 1 or 212, and a portion 152 in electrical contact with the conductive element 24.
  • a dielectric layer 234 has been formed, in particular on the walls and on the bottom of the grooves 230.
  • the dielectric layer 234 is for example deposited by a method of the ALD (layer deposition) type. atomic), favoring its crystalline quality.
  • the dielectric 234 may be any type of dielectric used as control gate insulator.
  • the dielectric layer 234 may for example have a thickness of between 10 and 50 nanometers.
  • the deposited dielectric layer 234 is then suitably shaped to expose the electrodes 21, 212, and the conductive element 24. Part of the grooves 230 is retained above the bottom of the dielectric layer 234.
  • a layer of gate metal 233 has been deposited and shaped on the dielectric layers 234, and in particular in the grooves 230.
  • the gate metal layer 233 is formed, for example by tungsten deposition.
  • the choice of the output work of the gate metal 233 makes it possible, in a manner known per se, to adjust the threshold voltage of the transistor 1.
  • the control gates 231 and 232 are obtained at the end of the shaping, typically by photolithography and etching.
  • Fig. 13 is a schematic cross sectional view of an exemplary heterojunction transistor 1 according to a fifth embodiment of the invention.
  • This transistor 1 is here of the high electron mobility type.
  • This transistor 1 is here of the normally closed type.
  • the transistor 1 of the fifth embodiment takes up the substrate 10 and the stack of layers 1 1 to 14 with the same thicknesses and compositions as described for the second embodiment.
  • the conduction electrodes 21 1, 212, the conductive element 24 and the drain 22 are identical to those of the second embodiment.
  • the control gates 231 and 232 differ from those of the second embodiment in that the gate insulators 234 are formed on the layer 14.
  • the electron gas layer 15 thus remains discontinuous between the conduction electrode 21 1 and the conductive element 24 on the one hand, and between the conduction electrode 212 and the conductive element 24 on the other hand.
  • Fig. 14 is a schematic cross-sectional view of an exemplary heterojunction transistor 1 according to a sixth embodiment of the invention.
  • This transistor 1 is here of the gas type of holes.
  • This transistor 1 is here from normally open type.
  • the transistor 1 of the sixth embodiment has a structure substantially identical to that of the transistor 1 of the second embodiment.
  • the transistor 1 of the sixth embodiment differs from that of the second embodiment as follows: the separation layer 12 is here a layer of N-type doped semiconductor material.
  • Fig. 15 is a schematic cross-sectional view of an exemplary heterojunction transistor 1 according to a seventh embodiment of the invention.
  • This transistor 1 is here of the high electron mobility type.
  • This transistor 1 is here of the normally open type.
  • Transistor 1 of the seventh embodiment has a structure substantially identical to that of transistor 1 of the second embodiment.
  • the transistor 1 of the third embodiment differs from that of the second embodiment as follows:
  • the transistor 1 is devoid of substrate 10;
  • the drain 22 is housed in a recess 1 January 1 formed in the thickness of the layer 1 1 or made on the entire rear face of the layer January 1.
  • Such an embodiment is for example obtained by a method of separation of the substrate, which allows for example to use more expensive substrates to ensure the mechanical strength of the transistor 1 during the steps of its manufacturing process, and to reuse this substrate for the manufacture of subsequent transistors.
  • Fig. 16 is a schematic cross-sectional view of an exemplary heterojunction transistor 1 according to an eighth embodiment of the invention.
  • This transistor 1 is here of the high electron mobility type.
  • the transistor 1 of the eighth embodiment takes up the substrate 10 and the stack of layers with the same thicknesses and compositions as described for the layers 1 1 to 14 of the first embodiment.
  • the layers 1 1 to 13 and the substrate 10 are not illustrated in this view from above.
  • the transistor 1 comprises a conductive element 24 at the periphery, surrounding a control gate 23.
  • the control gate 23 surrounds a central conduction electrode 21.
  • the conduction electrode 21, the control gate 23 and the conductive element 24 are formed on the layer 14.
  • the transistor 1 comprises another conduction electrode 22, shown in dashed lines, and positioned on the rear face at the substrate .
  • the electrode 22 has an annular shape, positioned in line with the conductive element 24.
  • the conduction electrode 21, the control gate 23 and the conductive element 24 have a circular outer edge.
  • the conductive element 24 and the control gate 23 have a circular internal border and have an annular shape.
  • the control gate 23 is configured to selectively electrically isolate and connect an inner portion and an outer portion of an electron gas layer.
  • the conductive element 24 electrically connects a portion of the electron gas layer with the layer 1 January.
  • a thickness of the layer 1 1 is interposed between the conductive element 24 and the conduction electrode 22.
  • Such a configuration makes it possible to increase the current flow section of the conductive element 24. Since the conducting element 24 has a resistivity greater than that of the electron gas layer, it is advantageous to increase its passage section. to reduce the on-state resistance of transistor 1. There is a current passage section between the conductive element 24 and the conduction electrode 22 also greatly increased.
  • the eighth embodiment can be applied to a high electron mobility transistor, a hole gas transistor, a normally open type transistor or a normally closed type transistor.
  • Fig. 17 is a schematic cross-sectional view of an exemplary heterojunction transistor 1 according to a ninth embodiment of the invention.
  • This transistor 1 is here of the high electron mobility type.
  • This transistor 1 is here of the normally open type.
  • Transistor 1 of the ninth embodiment has a structure substantially identical to that of transistor 1 of the second embodiment.
  • the transistor 1 of the ninth embodiment differs from that of the second embodiment as follows: the conductive element 24 extends to the contact with the conduction electrode 22. Thus, the layer 1 1 is not interposed between the conductive element 24 and the conduction electrode 22.
  • the electrode 21 is isolated from the separation layer 12, to avoid forming a short circuit between the source and the drain via the layer 12 and the element 24.

Abstract

The invention concerns a heterojunction field-effect transistor (1) comprising: - a stack of first and second III-N type semiconducting layers (14, 13) forming an electron gas or hole layer (15); - a first conduction electrode (21) in electrical contact with the gas layer and a second conduction electrode (22); - a separation layer (12) positioned vertically in line with the first electrode and under the second semiconducting layer (13); - a third semiconducting layer (11) arranged under the separation layer (12) and in electrical contact with the second electrode; - a conductive element (24) in electrical contact with the gas layer (15) and electrically connecting the third semiconducting layer (11) and the gas layer (15); and - a control gate (23) positioned between the conductive element (24) and the first conduction electrode (21).

Description

TRANSISTOR A HETEROJONCTION A STRUCTURE VERTICALE  HETEROJUNCTION TRANSISTOR WITH VERTICAL STRUCTURE
L'invention concerne les transistors à hétérojonction, et en particulier les transistors à hétérojonction à structure verticale. The invention relates to heterojunction transistors, and in particular heterojunction transistors with a vertical structure.
De nombreuses applications électroniques nécessitent dorénavant une amélioration de performances surtout dans l'électronique embarquée à destination de l'automobile et des transports terrestres, dans l'aéronautique, dans les systèmes médicaux ou dans des solutions domotiques par exemple. Ces applications nécessitent pour la plupart des commutateurs pour forte puissance fonctionnant dans des gammes de fréquences souvent supérieures au mégahertz.  Numerous electronic applications now require performance improvements, especially in on-board electronics for the automotive and land transport industries, in aeronautics, in medical systems or in home automation solutions, for example. Most of these applications require high-power switches operating in frequency ranges often greater than megahertz.
Historiquement, des commutateurs à hautes fréquences ont longtemps fait appel à des transistors à effet de champ basés sur un canal semi-conducteur, le plus souvent du silicium. Pour des fréquences plus faibles, les transistors à jonction sont préférés car ils supportent des densités de courant plus élevées. Cependant, du fait de la tension de claquage relativement limitée de chacun de ces transistors, les applications de puissance nécessitent l'utilisation d'un grand nombre de transistors en série, ou des transistors présentant des zones de charges d'espace plus étendues, ce qui aboutit à une résistance de passage plus élevée. Les pertes à travers ces transistors en série sont considérables, aussi bien en régime établi qu'en commutation.  Historically, high frequency switches have long relied on field effect transistors based on a semiconductor channel, most often silicon. For lower frequencies, junction transistors are preferred because they support higher current densities. However, because of the relatively limited breakdown voltage of each of these transistors, the power applications require the use of a large number of series transistors, or transistors having larger space charge areas, which which results in a higher resistance of passage. The losses through these series transistors are considerable, both in steady state and in commutation.
Une alternative pour des commutateurs de puissance, notamment à hautes fréquences, est l'utilisation de transistors à effet de champ à hétérojonction, également désignés par le terme de transistor à effet de champ à hétérostructure. De tels transistors incluent notamment les transistors à haute mobilité électronique dits HEMT.  An alternative for power switches, especially at high frequencies, is the use of heterojunction field effect transistors, also referred to as heterostructure field effect transistors. Such transistors include in particular the high electron mobility transistors known as HEMTs.
En particulier, un transistor à haute mobilité électronique inclut la superposition de deux couches semi-conductrices ayant des bandes interdites différentes qui forment un puit quantique à leur interface. Des électrons sont confinés dans ce puits quantique pour former un gaz bidimensionnel d'électrons. Pour des raisons de tenue en haute tension et en température, ces transistors sont choisis de façon à présenter une large bande d'énergie interdite.  In particular, a high electron mobility transistor includes the superposition of two semiconductor layers having different forbidden bands which form a quantum well at their interface. Electrons are confined in this quantum well to form a two-dimensional gas of electrons. For reasons of resistance to high voltage and temperature, these transistors are chosen so as to have a wide band of forbidden energy.
L'architecture la plus courante pour des transistors à hétérojonction repose sur un empilement vertical de couches semi conductrices sur un substrat. Un tel transistor est dit à structure latérale, la source, le drain et la grille de commande du transistor étant disposés dans sa partie supérieure avec la source et le drain positionnés de part et d'autre de la grille.  The most common architecture for heterojunction transistors is based on a vertical stack of semiconductor layers on a substrate. Such a transistor is said to have a lateral structure, the source, the drain and the control gate of the transistor being arranged in its upper part with the source and the drain positioned on either side of the gate.
Cependant, pour une densité de courant élevée, un transistor latéral nécessite un encombrement conséquent pour disposer d'une couche de gaz d'électrons suffisamment large. Outre le fait qu'un tel transistor latéral occupe une surface élevée du substrat, de tels transistors sont limités en dimensions : le taux de défauts dans un matériau semi-conducteur utilisé pour former la couche de gaz d'électrons pose problème pour des transistors d'une surface dépassant 50 mm2 environ. Au-delà de cette surface, la proportion de transistors défaillants lors du procédé de fabrication affecte fortement sa rentabilité. Par ailleurs, la source et le drain nécessaires pour une forte densité de courant occupent une proportion non négligeable de cette surface de substrat, ce qui limite encore la largeur disponible pour la couche de gaz d'électrons. However, for a high current density, a lateral transistor requires a large space to have a sufficiently large electron gas layer. In addition to the fact that such a side transistor occupies a high surface of the substrate, such transistors are limited in size: the defect rate in a semiconductor material used to form the electron gas layer is problematic for transistors with a surface exceeding about 50 mm 2 . Beyond this surface, the proportion of transistors failing during the manufacturing process greatly affects its profitability. Moreover, the source and the drain necessary for a high current density occupy a significant proportion of this substrate surface, which further limits the available width for the electron gas layer.
À cet effet, des transistors à hétérojonction à structure verticale ont été développés. Le document 'Vertical Gallium Nitride transistors with buried p-type current blocking', publié le 21 mai 2015 par l'université de Santa Barbara en Californie par M. Ramya Yeluri dans le volume 106 de Applied Physics Letter, décrit un exemple de configuration d'un transistor à hétérojonction à structure verticale. Ce transistor comporte une première couche de GaN, dopée N en face arrière. Un drain métallique est formé sous cette première couche de GaN. Cette première couche de GaN est surmontée d'une deuxième couche de GaN, à dopage de type N avec une concentration inférieure. La deuxième couche de GaN est surmontée d'une troisième couche de GaN, à dopage de type P. La deuxième couche forme un prolongement à travers la troisième couche, ce prolongement étant désigné par le terme ouverture. La troisième couche de GaN est surmontée d'une quatrième couche de GaN, de type non intentionnellement dopé. L'ouverture est en contact avec cette quatrième couche de GaN. Du fait de la présence de la troisième couche pGaN sous la quatrième couche de GaN, la résistance au claquage en tension est assurée non seulement par l'épaisseur de la deuxième couche mais également par la longueur de la quatrième couche entre la source et l'ouverture, en réduisant ainsi l'amplitude du champ électrique dans le GaN entre la source et le drain.  For this purpose, heterojunction transistors with vertical structure have been developed. The 'Vertical Gallium Nitride transistors with buried p-type current blocking' document, published on May 21, 2015 by the University of Santa Barbara, California, by Dr. Ramya Yeluri in Applied Physics Letter Volume 106, describes an example of a configuration of a heterojunction transistor with a vertical structure. This transistor comprises a first layer of GaN, N-doped on the rear face. A metal drain is formed under this first layer of GaN. This first layer of GaN is surmounted by a second layer of GaN, doping N type with a lower concentration. The second layer of GaN is surmounted by a third layer of GaN, P-type doping. The second layer forms an extension through the third layer, this extension being designated by the term "opening". The third layer of GaN is surmounted by a fourth layer of GaN, of unintentionally doped type. The opening is in contact with this fourth layer of GaN. Due to the presence of the third pGaN layer under the fourth GaN layer, the voltage breakdown resistance is ensured not only by the thickness of the second layer but also by the length of the fourth layer between the source and the opening, thus reducing the amplitude of the electric field in the GaN between the source and the drain.
La quatrième couche de GaN est surmontée d'une couche d'AIGaN, de façon à former une couche de gaz d'électrons à proximité de leur interface. Un isolant de grille est formé sur la couche d'AIGaN à l'aplomb de l'ouverture. Cet isolant de grille est surmonté par la grille métallique. Des sources sont formées de part et d'autre de la grille, décalées latéralement par rapport à l'ouverture. Les sources sont en contact électrique avec la couche de gaz d'électrons. Le chemin de conduction utilisant une grande partie de la surface du transistor, une densité de courant importante peut être obtenue pour une surface de substrat plus faible qu'avec un transistor à structure latérale. Les courants de fuite entre source et drain à l'état bloqué sont également réduits. Par ailleurs, le report du drain en face arrière permet encore de diminuer la surface du transistor sur le substrat.  The fourth layer of GaN is surmounted by a layer of AIGaN, so as to form a layer of electron gas near their interface. A grid insulator is formed on the AIGaN layer directly above the opening. This grid insulator is surmounted by the metal grid. Sources are formed on either side of the grid, offset laterally with respect to the opening. The sources are in electrical contact with the electron gas layer. Since the conduction path uses a large part of the transistor surface, a large current density can be obtained for a smaller substrate area than with a side structure transistor. The leakage currents between source and drain in the off state are also reduced. Moreover, the postponement of the drain on the rear face makes it possible to reduce the surface of the transistor on the substrate.
Un tel transistor présente des inconvénients. Le procédé de fabrication d'un tel transistor inclut le dépôt par croissance par épitaxie des premières à troisièmes couches. Le substrat est ensuite sorti du réacteur d'épitaxie, puis une étape de gravure est réalisée à travers la troisième couche pour former une gorge, jusqu'à atteindre la deuxième couche. Le substrat est alors réintroduit dans le recteur d'épitaxie pour faire croître l'ouverture, la quatrième couche, et la couche d'AIGaN. Lors d'étapes ultérieures, la source et la grille sont formées. Du fait de la sortie du substrat du réacteur d'épitaxie, le fond de la gorge subit une pollution nécessitant une étape de nettoyage avant d'entreprendre la croissance par épitaxie de l'ouverture. Un tel procédé de fabrication s'avère donc relativement complexe et peut conduire à des discontinuités lors du dépôt par épitaxie au fond de la gorge. Par ailleurs, la résistance à l'état passant d'un tel transistor s'avère encore relativement élevée, malgré l'utilisation d'une conduction par hétérojonction entre la source et l'aplomb de la grille. Such a transistor has disadvantages. The method of manufacturing such a transistor includes the epitaxial growth deposition of the first to third layers. The substrate is then removed from the epitaxial reactor, and then an etching step is performed through the third layer to form a groove, until reaching the second layer. The substrate is then reintroduced into the epitaxial rector to grow the aperture, the fourth layer, and the AIGaN layer. In subsequent steps, the source and the grid are formed. Due to the exit of the epitaxial reactor substrate, the bottom of the throat undergoes a pollution requiring a cleaning step before beginning the epitaxial growth of the opening. Such a manufacturing process is therefore relatively complex and may lead to discontinuities during epitaxial deposition at the bottom of the groove. Furthermore, the on-state resistance of such a transistor is still relatively high, despite the use of a heterojunction conduction between the source and the plumb of the grid.
Le document US2008/0128862 décrit un transistor à effet de champ à hétérojonction. Un drain est ménagé en face arrière contre une couche inférieure de matériau semi-conducteur. Une couche de séparation en matériau semiconducteur est ménagée sur la couche inférieure. Un élément traverse la couche de séparation et est en contact avec la couche inférieure. Sur le côté de l'élément de l'élément traversant, une source est ménagée en contact électrique avec une couche de gaz d'électrons, et une grille est ménagée entre la source et l'élément traversant.  US2008 / 0128862 discloses a heterojunction field effect transistor. A drain is provided on the rear face against a lower layer of semiconductor material. A separating layer of semiconductor material is provided on the lower layer. An element passes through the separation layer and is in contact with the lower layer. On the side of the element of the through element, a source is formed in electrical contact with a layer of electron gas, and a gate is formed between the source and the through element.
Un tel transistor présente des performances limitées, avec notamment une densité de courant de conduction relativement réduite.  Such a transistor has limited performance, including a relatively low conduction current density.
L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un transistor à effet de champ à hétérojonction et un procédé de fabrication, tels que définis dans les revendications indépendantes annexées.  The invention aims to solve one or more of these disadvantages. The invention thus relates to a heterojunction field effect transistor and a method of manufacture, as defined in the appended independent claims.
L'invention porte également sur les variantes des revendications dépendantes. L'homme du métier comprendra que chacune des caractéristiques des variantes des revendications dépendantes peut être combinée indépendamment aux caractéristiques des revendications indépendantes, sans pour autant constituer une généralisation intermédiaire.  The invention also relates to the variants of the dependent claims. It will be understood by those skilled in the art that each of the features of the variants of the dependent claims may be independently combined with the features of the independent claims, without necessarily constituting an intermediate generalization.
D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : Other characteristics and advantages of the invention will emerge clearly from the description which is given hereinafter, by way of indication and in no way limitative, with reference to the appended drawings, in which:
-la figure 1 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction selon un premier mode de réalisation de l'invention;  FIG 1 is a schematic cross sectional view of an example heterojunction transistor according to a first embodiment of the invention;
-la figure 2 est un diagramme illustrant un exemple de densité de courant à l'état passant du transistor de la figure 1 ; -la figure 3 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction selon un deuxième mode de réalisation de l'invention ; FIG. 2 is a diagram illustrating an example of current density in the on state of the transistor of FIG. 1; FIG. 3 is a schematic cross-sectional view of an example of a heterojunction transistor according to a second embodiment of the invention;
-la figure 4 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction selon un troisième mode de réalisation de l'invention  FIG. 4 is a schematic cross-sectional view of an example of a heterojunction transistor according to a third embodiment of the invention;
-la figure 5 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction selon un quatrième mode de réalisation de l'invention ; FIG. 5 is a schematic cross-sectional view of an example of a heterojunction transistor according to a fourth embodiment of the invention;
-les figures 6 à 12 illustrent différentes étapes d'un exemple de procédé de fabrication du transistor à hétérojonction selon le quatrième mode de réalisation de l'invention ;  FIGS. 6 to 12 illustrate various steps of an exemplary method of manufacturing the heterojunction transistor according to the fourth embodiment of the invention;
-la figure 13 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction selon un cinquième mode de réalisation de l'invention ;  FIG. 13 is a schematic cross-sectional view of an example of a heterojunction transistor according to a fifth embodiment of the invention;
-la figure 14 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction selon un sixième mode de réalisation de l'invention;  FIG. 14 is a schematic cross-sectional view of an example of a heterojunction transistor according to a sixth embodiment of the invention;
-la figure 15 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction selon un septième mode de réalisation de l'invention ;  FIG. 15 is a schematic cross-sectional view of an example of a heterojunction transistor according to a seventh embodiment of the invention;
-la figure 16 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction selon un huitième mode de réalisation de l'invention ;  FIG. 16 is a schematic cross sectional view of an example of a heterojunction transistor according to an eighth embodiment of the invention;
-la figure 17 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction selon un huitième mode de réalisation de l'invention.  FIG. 17 is a schematic cross sectional view of an exemplary heterojunction transistor according to an eighth embodiment of the invention.
La figure 1 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction 1 selon un premier mode de réalisation de l'invention. Ce transistor 1 est ici du type à haute mobilité électronique. Ce transistor 1 est ici du type normalement ouvert. FIG. 1 is a schematic cross sectional view of an example of a heterojunction transistor 1 according to a first embodiment of the invention. This transistor 1 is here of the high electron mobility type. This transistor 1 is here of the normally open type.
Le transistor 1 comporte un substrat 10. Le substrat 10 peut par exemple être un isolant électrique ou un matériau semi-conducteur de type silicium intrinsèque ou dopé P. Le substrat 10 pourra par exemple être de type silicium à orientation de maille (1 1 1 ). Le substrat 10 peut également être du carbure de silicium, de ΑΙ2Ο3 ou du diamant. De tels substrats 10 permettent avantageusement de faire croître des couches de GaN par épitaxie. Le substrat 10 peut typiquement présenter une épaisseur de l'ordre de 650 μιτι, typiquement comprise entre 500 μιτι et 2mm.  The transistor 1 comprises a substrate 10. The substrate 10 may for example be an electrical insulator or an intrinsic silicon or p-doped semiconductor material. The substrate 10 may, for example, be of silicon type with a mesh orientation (1 1 1 ). The substrate 10 may also be silicon carbide, ΑΙ2Ο3 or diamond. Such substrates advantageously make it possible to grow GaN layers by epitaxy. The substrate 10 may typically have a thickness of the order of 650 μιτι, typically between 500 μιτι and 2mm.
Le transistor 1 comporte ici avantageusement une (ou plusieurs) couche d'adaptation (non illustrée) disposée sur le substrat 10. La couche d'adaptation peut être déposée de façon connue en soi sur le substrat 10, et sert d'intermédiaire entre le substrat 10 et une couche de matériau semi-conducteur 1 1 , pour permettre une adaptation de maille entre le substrat 10 et la couche 1 1 . La couche d'adaptation peut typiquement être en nitrure d'aluminium. La couche 1 1 peut présenter une fonction de tampon pour gérer les contraintes mécaniques liées à son éventuelle différence de paramètres de maille avec le substrat 10. The transistor 1 here advantageously comprises one (or more) matching layer (not shown) disposed on the substrate 10. The adaptation layer may be deposited in a manner known per se on the substrate 10, and serves as an intermediate between the substrate 10 and a layer of semiconductor material January 1, to allow mesh matching between the substrate 10 and the layer 1 January. The matching layer may typically be aluminum nitride. The layer 1 1 may have a buffer function to manage the mechanical stresses related to its possible difference in mesh parameters with the substrate 10.
La couche 1 1 peut être réalisée via l'emploi d'un matériau semiconducteur lll-N, tel que du GaN non intentionnellement dopé. La couche 1 1 peut également avantageusement être réalisée en matériau semi-conducteur présentant un dopage de type N, par exemple du GaN dopé N (avec une concentration de dopants par exemple comprise entre 1 x1016 cm-3 et 5x1016 cm-3). The layer 11 can be made via the use of a III-N semiconductor material, such as unintentionally doped GaN. The layer 1 1 may also advantageously be made of semiconductor material having N-type doping, for example N-doped GaN (with a dopant concentration, for example between 1 × 10 16 cm -3 and 5 × 10 16 cm -3 ). .
Le transistor 1 comporte une couche 12 de séparation formée sur la couche 1 1 . Cette couche de séparation 12 est ici en matériau semi-conducteur de type alliage lll-V (par exemple un alliage binaire de type lll-V, par exemple en nitrure d'élément III, typiquement du GaN).  The transistor 1 comprises a separation layer 12 formed on the layer 1 January. This separation layer 12 is here made of a III-V alloy type semiconductor material (for example a type III-V binary alloy, for example element III nitride, typically GaN).
Le transistor 1 comporte une couche 13 en matériau semi-conducteur de type alliage lll-V (par exemple un alliage binaire de type lll-V, par exemple en nitrure d'élément III, typiquement du GaN) disposée sur la couche 12.  The transistor 1 comprises a layer 13 of semiconductor material of the III-V alloy type (for example a binary alloy of the III-V type, for example element III nitride, typically GaN) disposed on the layer 12.
Le transistor 1 comporte en outre une couche 14 en matériau semi- conducteur de type alliage lll-V (par exemple un alliage ternaire de type lll-V, par exemple en nitrure d'élément III, typiquement de l'AIGaN ou de ΙηΑΙΝ, ou encore un alliage quaternaire de nitrure d'élément III, par exemple de l'AIxGaylnci-x-yjN, en gardant une bande interdite supérieure à celle du matériau de la couche 13). La couche 14, typiquement appelée couche barrière, peut typiquement présenter une épaisseur comprise entre 10nm et 40nm, par exemple de 25nm. Les couches semi-conductrices 13 et 14 sont superposées de façon connue en soi pour former une couche de gaz d'électrons 15 à l'interface ou à proximité de l'interface entre ces couches 13 et 14.  The transistor 1 further comprises a layer 14 of semiconductor material of the III-V alloy type (for example a ternary alloy of the III-V type, for example element III nitride, typically AIGaN or ΙηΑΙΝ, or alternatively a quaternary alloy of element III nitride, for example of AlxGaylnci-x-yjN, keeping a greater band gap than that of the material of the layer 13). The layer 14, typically called the barrier layer, can typically have a thickness of between 10 nm and 40 nm, for example 25 nm. The semiconductor layers 13 and 14 are superimposed in a manner known per se to form a layer of electron gas 15 at the interface or near the interface between these layers 13 and 14.
Le transistor 1 comporte une électrode de conduction supérieure 21 , assimilable à la source. L'électrode 21 est ici formée sur la couche 14 et forme un contact électrique avec la couche de gaz d'électrons 15. Le contact électrique entre l'électrode 21 et la couche de gaz d'électrons 15 est ici formé par une zone de diffusion 210 du métal de l'électrode 21 dans la couche 14.  The transistor 1 comprises an upper conduction electrode 21, comparable to the source. The electrode 21 is here formed on the layer 14 and forms an electrical contact with the electron gas layer 15. The electrical contact between the electrode 21 and the electron gas layer 15 is here formed by a zone of diffusion 210 of the metal of the electrode 21 in the layer 14.
Le transistor 1 comporte une électrode de conduction inférieure 22, assimilable au drain. L'électrode 22 est en contact électrique avec une face inférieure de la couche 1 1 . L'électrode 22 est ici logée dans un évidement 101 ménagé dans le substrat 10. Une telle configuration permet de bénéficier de la rigidité du substrat 10 pour rigidifier l'ensemble du transistor.  The transistor 1 comprises a lower conduction electrode 22, comparable to the drain. The electrode 22 is in electrical contact with a lower face of the layer 1 January. The electrode 22 is here housed in a recess 101 formed in the substrate 10. Such a configuration makes it possible to benefit from the rigidity of the substrate 10 to stiffen the entire transistor.
Le transistor 1 comporte une grille de commande 23 décalée latéralement par rapport à l'électrode 21 . La grille de commande 23 est ici configurée pour former un transistor de type normalement ouvert, la grille de commande 23 étant ici du type formé dans un renfoncement à travers la couche 14. La grille de commande 23 est configurée pour sélectivement isoler et connecter électriquement deux parties 151 et 152 de la couche de gaz d'électrons 15. La grille de commande 23 est ici formée dans un renfoncement interrompant la couche de gaz d'électrons 15. La grille de commande 23 comporte un isolant de grille 234 recouvrant les parois latérales et le fond de ce renfoncement. La grille de commande 23 comporte un métal de grille 233 ménagé sur l'isolant de grille 234 et dans ce renfoncement. En l'absence de polarisation sur la grille de commande 23, la conduction sous cette grille de commande est interrompue. Lors de l'application d'une polarisation dépassant la tension de seuil sur la grille de commande 23, la conduction sous la grille de commande 23 est réalisée par l'intermédiaire de la couche 13. The transistor 1 comprises a control gate 23 offset laterally with respect to the electrode 21. The control gate 23 is here configured to forming a normally open type transistor, the control gate 23 being here of the type formed in a recess through the layer 14. The control gate 23 is configured to selectively isolate and electrically connect two portions 151 and 152 of the gas layer The control gate 23 is here formed in a recess interrupting the electron gas layer 15. The control gate 23 comprises a gate insulator 234 covering the side walls and the bottom of this recess. The control gate 23 includes a gate metal 233 provided on the gate insulator 234 and in this recess. In the absence of bias on the control gate 23, the conduction under this control gate is interrupted. When applying a bias exceeding the threshold voltage on the control gate 23, the conduction under the control gate 23 is carried out via the layer 13.
Le transistor 1 comporte en outre un élément conducteur 24. La grille de commande 23 est positionnée entre l'élément conducteur 24 et l'électrode de conduction 21 . L'élément conducteur 24 est en contact électrique avec la partie 152 de la couche de gaz d'électrons 15. L'élément conducteur 24 traverse la couche de séparation 12 pour être ici en contact avec la couche 1 1 . L'élément conducteur 24 connecte électriquement la couche 1 1 avec la partie 152 de la couche de gaz d'électrons. L'élément conducteur 24 comporte ici une couche conductrice 241 recouvrant les parois latérales et le fond d'une gorge. Le reste de la gorge est ici rempli d'un autre matériau 242, formé sur la couche conductrice 241 . L'autre matériau 242 peut être de type diélectrique ou conducteur.  The transistor 1 further comprises a conductive element 24. The control gate 23 is positioned between the conductive element 24 and the conduction electrode 21. The conductive element 24 is in electrical contact with the portion 152 of the electron gas layer 15. The conductive element 24 passes through the separation layer 12 to be in contact with the layer 1 January. The conductive element 24 electrically connects the layer 1 1 with the portion 152 of the electron gas layer. The conductive element 24 here comprises a conductive layer 241 covering the side walls and the bottom of a groove. The remainder of the groove is here filled with another material 242, formed on the conductive layer 241. The other material 242 may be of dielectric or conductive type.
Dans cet exemple, la couche de séparation 12 est en matériau semi- conducteur à dopage de type P, les couches 1 1 et 13 étant soit de type non intentionnellement dopé, soit à dopage de type N. Dans cet exemple, la couche 13 forme une séparation entre la couche 14 et la couche de séparation 12.  In this example, the separation layer 12 is made of P-type doped semiconductor material, the layers 11 and 13 being either of unintentionally doped type or of N type doping. In this example, the layer 13 forms a separation between the layer 14 and the separation layer 12.
Le chemin de conduction à l'état passant s'étend de l'électrode 21 , en passant par la partie 151 , 1a couche 13 entre les parties 151 et 152, la partie 152, l'élément conducteur 24, l'épaisseur de la couche 1 1 et l'électrode 22. La conduction à l'état passant entre l'électrode de conduction 21 et l'élément conducteur 24 étant assurée essentiellement par la couche de gaz d'électrons 15, cette longueur n'affecte que modérément la résistance à l'état passant du transistor 1 . Le transistor 1 se comporte comme un transistor latéral entre l'électrode 21 et l'élément conducteur 24, et comme un transistor vertical entre l'élément conducteur 24 et l'électrode 22. Du fait de l'utilisation de l'élément conducteur 24 pour assurer la conduction à travers la couche de séparation 12, une concentration en dopant élevée peut être utilisée dans la couche 12 sans altérer la résistance à l'état passant du transistor, ce qui permet de renforcer la résistance de claquage en tension du transistor 1 . Une telle configuration du transistor avec l'électrode 22 déportée en face arrière permet en outre de conserver les avantages d'une réduction de surface de substrat 10 occupée. The conduction path in the on state extends from the electrode 21, passing through the portion 151, the layer 13 between the parts 151 and 152, the portion 152, the conductive element 24, the thickness of the layer 1 1 and the electrode 22. The conduction in the conducting state between the conduction electrode 21 and the conductive element 24 being essentially ensured by the electron gas layer 15, this length affects only moderately the resistance to the on state of transistor 1. The transistor 1 behaves as a lateral transistor between the electrode 21 and the conductive element 24, and as a vertical transistor between the conductive element 24 and the electrode 22. Due to the use of the conductive element 24 to provide conduction through the separation layer 12, a high dopant concentration can be used in the layer 12 without altering the on-state resistance of the transistor, thereby enhancing the voltage breakdown resistance of the transistor 1 . Such a configuration of the Transistor with the electrode 22 offset on the rear panel further allows to retain the advantages of a reduced surface area of the occupied substrate.
La couche de séparation 12 s'étendant de l'électrode 21 jusqu'à élément conducteur 24, en passant sous la grille de commande 23, permet de bénéficier de la longueur de la couche 13 à l'aplomb pour participer à la résistance au claquage en tension à l'état bloqué du transistor 1 . La couche de séparation 12 a également pour fonction d'empêcher un courant de fuite entre l'électrode de conduction 21 et l'électrode de conduction 22 à l'état bloqué du transistor 1 . En particulier, la couche de séparation 12 est ici en contact avec l'élément semi- conducteur 24 sur toute une circonférence de celui-ci.  The separation layer 12 extending from the electrode 21 to the conductive element 24, passing under the control gate 23, makes it possible to benefit from the length of the layer 13 in the plumb to participate in the resistance to breakdown. voltage in the off state of transistor 1. The separation layer 12 also serves to prevent a leakage current between the conduction electrode 21 and the conduction electrode 22 in the off state of the transistor 1. In particular, the separating layer 12 is here in contact with the semiconductor element 24 over a whole circumference thereof.
L'élément conducteur 24 présente avantageusement une largeur de 100 nm ou plus. L'élément conducteur 24 présente avantageusement une profondeur comprise entre 200 et 500 nanomètres. L'élément conducteur 24 présente avantageusement un rapport largeur sur profondeur comprise entre 0,2 et 0,5, de façon notamment à favoriser le remplissage de la gorge par la couche conductriceThe conductive element 24 advantageously has a width of 100 nm or more. The conductive element 24 advantageously has a depth of between 200 and 500 nanometers. The conductive element 24 advantageously has a width-to-depth ratio of between 0.2 and 0.5, in particular to promote the filling of the groove by the conductive layer.
241 et par le matériau de remplissage 242. 241 and the filling material 242.
La distance entre l'élément conducteur 24 et la grille de commande 23 est avantageusement au moins égale à 2μηη. Du fait d'une faible distance entre élément conducteur 24 et électrode de conduction 22 (détaillé par la suite), la entre l'élément conducteur 24 et la grille de commande 23 est avantageusement accrue pour accroître la tenue en tension du transistor 1 .  The distance between the conductive element 24 and the control gate 23 is advantageously at least equal to 2μηη. Because of a small distance between the conductive element 24 and the conduction electrode 22 (detailed below), the between the conductive element 24 and the control gate 23 is advantageously increased to increase the voltage withstand of the transistor 1.
L'élément conducteur 24 pénètre dans la couche semi conductrice 1 1 avantageusement d'une profondeur au moins égale à 10 nm, de préférence comprise entre 50 et 100 nanomètres. Un dépassement de l'élément conducteur The conductive element 24 penetrates into the semiconductor layer 1 1 advantageously with a depth of at least 10 nm, preferably between 50 and 100 nanometers. Exceeding the conductive element
24 dans la couche 1 1 permet de garantir le contact électrique entre lui et la couche24 in the layer 1 1 ensures the electrical contact between him and the layer
1 1 à travers la couche 12. 1 1 through the layer 12.
Afin de réduire la résistance à l'état passant du transistor 1 , au moins une partie de l'électrode de conduction 22 est positionnée à l'aplomb de l'élément conducteur 24.  In order to reduce the on-state resistance of the transistor 1, at least a portion of the conduction electrode 22 is positioned in line with the conductive element 24.
Afin d'accroître la densité de courant à l'état passant du transistor 1 , des simulations ont permis de déterminer qu'une distance au plus égale à 1 μιτι entre l'électrode de conduction 22 et l'élément conducteur 24 (correspondant à l'épaisseur de la couche 1 1 séparant l'électrode de conduction 22 et l'élément conducteur 24) s'avérait particulièrement avantageuse. On peut également prévoir que cette distance soit au plus égale à 700nm.  In order to increase the current density in the on state of the transistor 1, simulations have made it possible to determine that a distance at most equal to 1 μιτι between the conduction electrode 22 and the conductive element 24 (corresponding to the The thickness of the layer 1 1 between the conduction electrode 22 and the conductive element 24) was particularly advantageous. It is also possible that this distance is at most equal to 700 nm.
La couche 1 1 est par exemple de type GaN non intentionnellement dopé ou présentant un dopage de type N à concentration réduite. Par exemple, la couche 1 1 peut être du GaN de type N présentant une concentration en dopant compris entre 1 x1016 cm-3 etThe layer 1 1 is for example GaN type unintentionally doped or having reduced concentration N type doping. For example, the layer 1 1 may be N type GaN having a dopant concentration between 1 x10 16 cm -3 and
5x1016 cm-3. 5x10 16 cm- 3 .
La couche 12 peut typiquement présenter une épaisseur de 30 nm à 150 nm. La couche 12 est avantageusement en GaN à dopage P d'une concentration dans la gamme de 1 x1017 cm-3 et 3x1017 cm-3. The layer 12 may typically have a thickness of 30 nm to 150 nm. The layer 12 is advantageously P-doped GaN with a concentration in the range of 1 × 10 17 cm -3 and 3 × 10 17 cm -3 .
La couche 13 peut par exemple présenter une épaisseur typiquement comprise entre 50 et 200nm. Le matériau semi-conducteur de la couche 13 peut être identique à celui de la couche 1 1 . Le matériau de l'électrode 21 est par exemple du titane, de l'aluminium, ou un alliage de titane et d'aluminium. Le matériau de l'électrode 21 est avantageusement identique à celui de la couche de métal 241 de l'élément conducteur 24. Ainsi, une même étape de dépôt peut être utilisée pour former le métal de l'électrode 21 et la couche de métal 241 . Les électrodes 21 et 22 peuvent utiliser un même métal.  The layer 13 may for example have a thickness typically between 50 and 200 nm. The semiconductor material of the layer 13 may be identical to that of the layer 11. The material of the electrode 21 is, for example, titanium, aluminum, or an alloy of titanium and aluminum. The material of the electrode 21 is advantageously identical to that of the metal layer 241 of the conductive element 24. Thus, the same deposition step can be used to form the metal of the electrode 21 and the metal layer 241. . The electrodes 21 and 22 may use the same metal.
Selon d'autres variantes non détaillées, le contact électrique entre la couche de gaz d'électrons 15 et l'électrode de conduction 21 peut être réalisé latéralement, par exemple si l'électrode de conduction 21 est ménagée dans un renfoncement traversant la couche 14 et atteignant la couche 13. According to other non-detailed variants, the electrical contact between the electron gas layer 15 and the conduction electrode 21 can be realized laterally, for example if the conduction electrode 21 is formed in a recess passing through the layer 14 and reaching layer 13.
Le transistor 1 est ici de type normalement ouvert, obtenu par interruption de la couche de gaz d'électrons par un renfoncement dans la couche 14. D'autres variantes de transistor de type normalement ouvert pourront bien entendu être réalisées, par exemple des transistors comportant des implantations de dopants à l'aplomb de la zone de canal.  Transistor 1 is here of normally open type, obtained by interruption of the electron gas layer by a recess in the layer 14. Other variants of normally open type transistor may of course be made, for example transistors comprising implantations of dopants directly above the channel zone.
La figure 2 est un diagramme illustrant un exemple de densité de courant à l'état passant du transistor 1 , dans la vue en coupe de la figure 1 . La figure 3 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction 1 selon un deuxième mode de réalisation de l'invention. Ce transistor 1 est ici du type à haute mobilité électronique. Ce transistor 1 est ici du type normalement ouvert. Le transistor 1 présente ici des sources et des grilles dédoublées de part et d'autre d'un élément conducteur 24. FIG. 2 is a diagram illustrating an example of current density in the on state of transistor 1, in the sectional view of FIG. 1. FIG. 3 is a schematic cross sectional view of an example of a heterojunction transistor 1 according to a second embodiment of the invention. This transistor 1 is here of the high electron mobility type. This transistor 1 is here of the normally open type. The transistor 1 here has sources and gratings split on either side of a conductive element 24.
Le transistor 1 du deuxième mode de réalisation reprend le substrat 10 et l'empilement de couches 1 1 à 14 avec les mêmes épaisseurs et compositions que décrits pour le premier mode de réalisation. L'élément conducteur 24 est identique à celui du premier mode de réalisation. Une électrode de conduction 21 1 est identique à l'électrode de conduction 21 du premier mode de réalisation. Une grille 231 est identique à la grille de commande 23 du premier mode de réalisation. The transistor 1 of the second embodiment takes up the substrate 10 and the stack of layers 1 1 to 14 with the same thicknesses and compositions as described for the first embodiment. The conductive element 24 is identical to that of the first embodiment. A conduction electrode 21 1 is identical to the conduction electrode 21 of the first embodiment. A gate 231 is identical to the control gate 23 of the first embodiment.
Le transistor 1 comprend ici une autre grille de commande 232. La grille de commande 232 présente la même structure que la grille de commande 231 et est positionnée symétriquement à la grille de commande 231 par rapport à l'élément conducteur 24. La grille de commande 232 est ainsi configurée pour sélectivement isoler et connecter électriquement deux parties de la couche de gaz d'électrons 15. La grille de commande 232 est également formée dans un renfoncement interrompant la couche de gaz d'électrons 15.  The transistor 1 here comprises another control gate 232. The control gate 232 has the same structure as the control gate 231 and is positioned symmetrically to the control gate 231 with respect to the conductive element 24. The control gate 232 is thus configured to selectively isolate and electrically connect two portions of the electron gas layer 15. The control gate 232 is also formed in a recess interrupting the electron gas layer 15.
Le transistor 1 comprend également une autre électrode de conduction Transistor 1 also includes another conduction electrode
212. L'électrode de conduction 212 présente la même structure que l'électrode de conduction 21 1 et est positionnée symétriquement à l'électrode de conduction 21 1 par rapport à l'élément conducteur 24. L'électrode de conduction 212 est connectée électriquement à la couche de gaz d'électrons 15. La grille de commande 232 est ainsi positionnée entre l'élément conducteur 24 et l'électrode de conduction 212. 212. The conduction electrode 212 has the same structure as the conduction electrode 21 1 and is positioned symmetrically with the conduction electrode 21 1 with respect to the conductive element 24. The conduction electrode 212 is electrically connected to the electron gas layer 15. The control gate 232 is thus positioned between the conductive element 24 and the conduction electrode 212.
Le drain 22 est ici positionné à l'aplomb de l'élément conducteur 24, et est centré par rapport à cet élément conducteur 24.  The drain 22 is here positioned in line with the conductive element 24, and is centered with respect to this conductive element 24.
Le chemin de conduction à l'état passant s'étend :  The conduction path in the on state extends:
-d'une part de l'électrode 21 1 , en passant par la partie 151 , la couche 13 entre les parties 151 et 152, la partie 152, l'élément conducteur 24, l'épaisseur de la couche 1 1 et l'électrode 22 ;  on the one hand of the electrode 21 1, passing through the part 151, the layer 13 between the parts 151 and 152, the part 152, the conductive element 24, the thickness of the layer 1 1 and the electrode 22;
-d'autre part de l'électrode 212, en passant par la couche de gaz d'électrons 15, la couche 13 sous la grille 232, la couche de gaz d'électrons 15, l'élément conducteur 24, l'épaisseur de la couche 1 1 et l'électrode 22.  on the other hand the electrode 212, passing through the electron gas layer 15, the layer 13 under the gate 232, the electron gas layer 15, the conductive element 24, the thickness of the the layer 1 1 and the electrode 22.
La figure 4 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction 1 selon un troisième mode de réalisation de l'invention. Ce transistor 1 est ici du type à haute mobilité électronique. Ce transistor 1 est ici du type normalement ouvert. Le transistor 1 du troisième mode de réalisation a une structure sensiblement identique à celle du transistor 1 du deuxième mode de réalisation. Le transistor 1 du troisième mode de réalisation se distingue de celui du deuxième mode de réalisation comme suit : FIG. 4 is a schematic cross-sectional view of an example of a heterojunction transistor 1 according to a third embodiment of the invention. This transistor 1 is here of the high electron mobility type. This transistor 1 is here of the normally open type. Transistor 1 of the third embodiment has a structure substantially identical to that of transistor 1 of the second embodiment. The transistor 1 of the third embodiment differs from that of the second embodiment as follows:
Le transistor 1 présente ici des éléments 16 en matériau semi-conducteur et ayant le même type de dopage que la couche de séparation 12. Les éléments 16 sont par exemple réalisés dans le même matériau que la couche de séparation 12. Les éléments 16 relient la couche 14 à la couche de séparation 12. Les éléments 16 traversent ainsi la couche 13. Un élément 16 est positionné à l'aplomb de l'électrode de conduction 21 1 et connecté au potentiel de l'électrode de conduction 21 1 , un autre élément 16 étant positionné à l'aplomb de l'électrode de conduction 212 et connecté au potentiel de l'électrode de conduction 212. Dans ce mode de réalisation, on peut ainsi polariser la couche de séparation 12 au potentiel des électrodes de conduction 21 1 et 212. The transistor 1 here has elements 16 of semiconductor material and having the same type of doping as the separation layer 12. The elements 16 are for example made of the same material as the separation layer 12. The elements 16 connect the layer 14 to the separation layer 12. The elements 16 thus pass through the layer 13. An element 16 is positioned vertically above the conduction electrode 21 1 and connected to the potential of the conduction electrode 21 1, another element 16 being positioned vertically above the electrode conduction electrode 212 and connected to the potential of the conduction electrode 212. In this embodiment, it is thus possible to polarize the separation layer 12 to the potential of the conduction electrodes 21 1 and 212.
Dans cette variante, on peut avantageusement accroître la distance entre les grilles 231 , 232 et l'élément conducteur 24, pour tenir compte de la polarisation de la couche 12.  In this variant, it is advantageous to increase the distance between the grids 231, 232 and the conductive element 24, to take account of the polarization of the layer 12.
La figure 5 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction 1 selon un quatrième mode de réalisation de l'invention. Ce transistor 1 est ici du type à haute mobilité électronique. Ce transistor 1 est ici du type normalement ouvert. Le transistor 1 du quatrième mode de réalisation a une structure sensiblement identique à celle du transistor 1 du deuxième mode de réalisation. Le transistor 1 du troisième mode de réalisation se distingue de celui du deuxième mode de réalisation comme suit : la couche de séparation 12 est ici formée en un matériau diélectrique. Les courants de fuite vers le substrat à l'état ouvert du transistor sont ainsi sensiblement réduits. FIG. 5 is a schematic cross-sectional view of an example of a heterojunction transistor 1 according to a fourth embodiment of the invention. This transistor 1 is here of the high electron mobility type. This transistor 1 is here of the normally open type. Transistor 1 of the fourth embodiment has a structure substantially identical to that of transistor 1 of the second embodiment. The transistor 1 of the third embodiment differs from that of the second embodiment as follows: the separation layer 12 is here formed of a dielectric material. The leakage currents to the substrate in the open state of the transistor are thus substantially reduced.
Les figures 6 à 12 illustrent différentes étapes d'un exemple de procédé de fabrication pour un transistor 1 selon le quatrième mode de réalisation. Figures 6 to 12 illustrate various steps of an exemplary manufacturing method for a transistor 1 according to the fourth embodiment.
À la figure 6, on fournit un substrat 10 surmonté d'un empilement de couches de matériau semi-conducteur 1 1 , 12, 13 et 14. Les couches 1 1 à 14 sont typiquement réalisées de façon connue en soi, par exemple par des étapes de croissance par épitaxie (de type MOCVD pour dépôt chimique en phase vapeur à partir de composés organométalliques) des différentes couches. Les dépôts par croissance par épitaxie peuvent être réalisés sans retirer le substrat 10 du réacteur d'épitaxie.  FIG. 6 gives a substrate 10 surmounted by a stack of layers of semiconductor material 11, 12, 13 and 14. The layers 11 to 14 are typically produced in a manner known per se, for example by means of Epitaxial growth steps (MOCVD type for chemical vapor deposition from organometallic compounds) of the different layers. The epitaxial growth deposits can be made without removing the substrate from the epitaxy reactor.
La couche 1 1 est ici une couche de GaN de type non intentionnellement dopé, la couche 12 et une couche de GaN à dopage de type P, la couche 13 est une couche de GaN de type non intentionnellement dopé, et la couche 14 est une couche de AIGaN. Les couches 1 1 à 14 peuvent présenter les épaisseurs et concentrations en dopant décrites en référence au quatrième mode de réalisation. De par la superposition des couches 13 et 14, on obtient de façon connue en soi une couche de gaz d'électrons 15 à proximité de leur interface.  The layer 1 1 is here a GaN layer of unintentionally doped type, the layer 12 and a P type doped GaN layer, the layer 13 is a GaN layer of unintentionally doped type, and the layer 14 is a layer of AIGaN. The layers 1 1 to 14 may have the dopant thicknesses and concentrations described with reference to the fourth embodiment. By superposing the layers 13 and 14, a layer of electron gas 15 is obtained in a manner known per se close to their interface.
À la figure 7, on a procédé à une étape de gravure (typiquement au moyen d'étapes préalables de masquage et de photolithographie non détaillées) d'une gorge 240 à travers les couches 12, 13 et 14 (et donc la couche de gaz d'électrons 15). La gravure est ici poursuivie pour prolonger la gorge 240 dans la couche 1 1 . La gravure est notamment poursuivie pour garantir que la gorge 240 traverse bien la couche 12, et de sorte que la distance entre le fond de la gorge 240 et le fond de la couche 1 1 soit au plus égale à 1 μηη. Une telle gravure peut être réalisée sans couche d'arrêt, en identifiant un changement d'espèce gravée durant le processus. In FIG. 7, an etching step (typically by means of preliminary non-detailed masking and photolithography steps) of a groove 240 is carried out through the layers 12, 13 and 14 (and therefore the gas layer). of electrons 15). Etching is continued here to extend the groove 240 in the layer 1 January. The etching is in particular continued to ensure that the groove 240 passes through the layer 12, and so that the distance between the bottom of the groove 240 and the bottom of the layer 1 1 is at most equal to 1 μηη. Such an engraving can be performed without a stop layer, by identifying a change of species etched during the process.
À la figure 8, on a procédé à une métallisation de l'électrode de conduction 21 1 (et de l'électrode dédoublée de conduction 212) par un dépôt de métal sur la couche 14, puis sa mise en forme. On a également procédé à la métallisation de l'élément conducteur 24, par dépôt de la couche de métal 241 sur les parois latérales et le fond de la gorge 240 notamment, puis sa mise en forme. La couche de métal 241 formée sur les parois latérales de la gorge 240 assure alors une conduction électrique entre la couche de gaz d'électrons 15 et la couche 1 1 . Avantageusement, on a procédé à un même dépôt de métal pour les électrodes de conduction 21 1 , 212 et pour l'élément conducteur 24, puis procédé à une même étape de mise en forme. Le procédé de fabrication d'un transistor selon l'invention est alors sensiblement simplifié. La métallisation de l'électrode de conduction 21 1 (et/ou de l'électrode 212 et de la couche de métal 241 ) peut comprendre le dépôt de métaux tels que le Ti, l'Ai, AlCu ou le Ta.  In FIG. 8, the conduction electrode 21 1 (and the split conduction electrode 212) is metallized by depositing metal on the layer 14 and then shaping it. The metallization of the conductive element 24 was also carried out by depositing the metal layer 241 on the side walls and the bottom of the groove 240 in particular, and then shaping it. The metal layer 241 formed on the side walls of the groove 240 then provides electrical conduction between the electron gas layer 15 and the layer 1 January. Advantageously, the same metal deposition has been carried out for the conduction electrodes 21 1, 212 and for the conductive element 24, and then proceeded to the same shaping step. The method of manufacturing a transistor according to the invention is then substantially simplified. The metallization of the conduction electrode 21 (and / or the electrode 212 and the metal layer 241) may comprise the deposition of metals such as Ti, Al, AlCu or Ta.
La métallisation peut comprendre le dépôt de plusieurs couches de métal, par exemple une superposition de couches de plusieurs métaux. La métallisation peut par exemple comprendre le dépôt d'une superposition de couches de Ti et d'AI, de Ti et d'AICu, ou une superposition de couches de Ta et d'AI. On peut par exemple prévoir de déposer :  The metallization may comprise the deposition of several metal layers, for example a superposition of layers of several metals. The metallization can for example comprise the deposition of a superposition of layers of Ti and Al, Ti and AICu, or a superposition of layers of Ta and Al. For example, it is possible to deposit:
-une couche de 200 nm de AlCu sur une couche de Ti présentant une épaisseur comprise entre 10 et 40 nanomètres ; ou  a layer of 200 nm of AlCu on a Ti layer having a thickness of between 10 and 40 nanometers; or
-une couche de 20 nm de Ta, sur une couche de 200 nm d'AI, sur une couche de 10 nm de Ta.  a layer of 20 nm of Ta, on a layer of 200 nm of Al, on a 10 nm layer of Ta.
À la figure 9, on a procédé à une étape de recuit, afin de réaliser un contact ohmique entre les électrodes de conduction 21 1 et 212, et la couche de gaz d'électrons 15, à travers la couche 14. De façon générale, le recuit sera réalisé à une température comprise entre 500° et 600°C, pendant une durée comprise entre une dizaine de secondes et deux minutes. Le recuit sera avantageusement réalisé à des températures inférieures à 650° C, pour éviter de risquer une diffusion en profondeur du Ti ou du Ta dans l'empilement de couches semi conductrices, ce qui pourrait affecter la tenue en tension verticale du transistor 1 sous les électrodes 21 1 et 212.  In FIG. 9, an annealing step has been carried out in order to make an ohmic contact between the conduction electrodes 21 1 and 212, and the electron gas layer 15, through the layer 14. In general, the annealing will be performed at a temperature between 500 ° and 600 ° C, for a period of between ten seconds and two minutes. The annealing will advantageously be carried out at temperatures below 650 ° C., in order to avoid risking a deep diffusion of the Ti or Ta in the stack of semiconductor layers, which could affect the vertical voltage withstand of the transistor 1 under the electrodes 21 1 and 212.
Par exemple, pour une superposition de couches de Ti et d'AI, un recuit à 600°C sous azote pendant une quinzaine de secondes induit la formation de TiN dans la couche 14, jusqu'à former une connexion avec la couche de gaz d'électrons 15.  For example, for a superposition of Ti and Al layers, annealing at 600 ° C under nitrogen for about 15 seconds induces the formation of TiN in layer 14, to form a connection with the gas layer. electrons 15.
À la figure 10, on a procédé à une étape de formation (typiquement au moyen d'une gravure précédée d'étapes de masquage et de photolithographie non détaillées) de gorges 230, de part et d'autre et à distance de l'élément conducteur 24. Les gorges 230 sont ici formées à travers la couche 14 jusqu'à atteindre la couche 13 et ainsi interrompre la couche de gaz d'électrons 15. De part et d'autre de l'élément conducteur 24, la couche de gaz d'électrons 15 est ici séparée en une partie 151 en contact électrique avec une électrode de conduction 21 1 ou 212, et une partie 152 en contact électrique avec l'élément conducteur 24. In FIG. 10, a formation step (typically by means of etching preceded by non-detailed masking and photolithography steps) of grooves 230, on either side and away from the element, is carried out. 24. The grooves 230 are here formed through the layer 14 to reach the layer 13 and thus interrupt the layer of electron gas 15. On either side of the conductive element 24, the gas layer of electrons 15 is here separated into a portion 151 in electrical contact with a conduction electrode 21 1 or 212, and a portion 152 in electrical contact with the conductive element 24.
À la figure 1 1 , on a procédé à la formation d'une couche de diélectrique 234 notamment sur les parois et sur le fond des gorges 230. La couche de diélectrique 234 est par exemple déposée par un procédé de type ALD (dépôt en couche atomique), favorisant sa qualité cristalline. Le diélectrique 234 peut être tout type de diélectrique utilisé comme isolant de grille de commande. La couche de diélectrique 234 peut par exemple présenter une épaisseur comprise entre 10 et 50 nanomètres. La couche de diélectrique 234 déposée est ensuite mise en forme de façon appropriée pour découvrir les électrodes 21 1 , 212, et l'élément conducteur 24. Une partie des gorges 230 est conservée au-dessus du fond de la couche de diélectrique 234.  In FIG. 11, a dielectric layer 234 has been formed, in particular on the walls and on the bottom of the grooves 230. The dielectric layer 234 is for example deposited by a method of the ALD (layer deposition) type. atomic), favoring its crystalline quality. The dielectric 234 may be any type of dielectric used as control gate insulator. The dielectric layer 234 may for example have a thickness of between 10 and 50 nanometers. The deposited dielectric layer 234 is then suitably shaped to expose the electrodes 21, 212, and the conductive element 24. Part of the grooves 230 is retained above the bottom of the dielectric layer 234.
À la figure 12, on a procédé au dépôt et à la mise en forme d'une couche de métal de grille 233 sur les couches de diélectrique 234, et notamment dans les gorges 230. La couche de métal de grille 233 est par exemple formée par dépôt de tungstène. Le choix du travail de sortie du métal de grille 233 permet de façon connue en soi d'ajuster la tension de seuil du transistor 1 . Les grilles de commande 231 et 232 sont obtenues à l'issue de la mise en forme, typiquement par photolithographie et gravure.  In FIG. 12, a layer of gate metal 233 has been deposited and shaped on the dielectric layers 234, and in particular in the grooves 230. The gate metal layer 233 is formed, for example by tungsten deposition. The choice of the output work of the gate metal 233 makes it possible, in a manner known per se, to adjust the threshold voltage of the transistor 1. The control gates 231 and 232 are obtained at the end of the shaping, typically by photolithography and etching.
La figure 13 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction 1 selon un cinquième mode de réalisation de l'invention. Ce transistor 1 est ici du type à haute mobilité électronique. Ce transistor 1 est ici du type normalement fermé. Fig. 13 is a schematic cross sectional view of an exemplary heterojunction transistor 1 according to a fifth embodiment of the invention. This transistor 1 is here of the high electron mobility type. This transistor 1 is here of the normally closed type.
Le transistor 1 du cinquième mode de réalisation reprend le substrat 10 et l'empilement de couches 1 1 à 14 avec les mêmes épaisseurs et compositions que décrits pour le deuxième mode de réalisation. Les électrodes de conduction 21 1 , 212, l'élément conducteur 24 et le drain 22 sont identiques à ceux du deuxième mode de réalisation. Les grilles de commande 231 et 232 diffèrent de celles du deuxième mode de réalisation en ce que les isolants de grille 234 sont formés sur la couche 14. La couche de gaz d'électrons 15 reste ainsi discontinue entre l'électrode de conduction 21 1 et l'élément conducteur 24 d'une part, et entre l'électrode de conduction 212 et l'élément conducteur 24 d'autre part.  The transistor 1 of the fifth embodiment takes up the substrate 10 and the stack of layers 1 1 to 14 with the same thicknesses and compositions as described for the second embodiment. The conduction electrodes 21 1, 212, the conductive element 24 and the drain 22 are identical to those of the second embodiment. The control gates 231 and 232 differ from those of the second embodiment in that the gate insulators 234 are formed on the layer 14. The electron gas layer 15 thus remains discontinuous between the conduction electrode 21 1 and the conductive element 24 on the one hand, and between the conduction electrode 212 and the conductive element 24 on the other hand.
La figure 14 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction 1 selon un sixième mode de réalisation de l'invention. Ce transistor 1 est ici du type à gaz de trous. Ce transistor 1 est ici du type normalement ouvert. Le transistor 1 du sixième mode de réalisation a une structure sensiblement identique à celle du transistor 1 du deuxième mode de réalisation. Le transistor 1 du sixième mode de réalisation se distingue de celui du deuxième mode de réalisation comme suit : la couche de séparation 12 est ici une couche de matériau semi-conducteur à dopage de type N. Fig. 14 is a schematic cross-sectional view of an exemplary heterojunction transistor 1 according to a sixth embodiment of the invention. This transistor 1 is here of the gas type of holes. This transistor 1 is here from normally open type. The transistor 1 of the sixth embodiment has a structure substantially identical to that of the transistor 1 of the second embodiment. The transistor 1 of the sixth embodiment differs from that of the second embodiment as follows: the separation layer 12 is here a layer of N-type doped semiconductor material.
La figure 15 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction 1 selon un septième mode de réalisation de l'invention. Ce transistor 1 est ici du type à haute mobilité électronique. Ce transistor 1 est ici du type normalement ouvert. Fig. 15 is a schematic cross-sectional view of an exemplary heterojunction transistor 1 according to a seventh embodiment of the invention. This transistor 1 is here of the high electron mobility type. This transistor 1 is here of the normally open type.
Le transistor 1 du septième mode de réalisation a une structure sensiblement identique à celle du transistor 1 du deuxième mode de réalisation. Le transistor 1 du troisième mode de réalisation se distingue de celui du deuxième mode de réalisation comme suit :  Transistor 1 of the seventh embodiment has a structure substantially identical to that of transistor 1 of the second embodiment. The transistor 1 of the third embodiment differs from that of the second embodiment as follows:
-le transistor 1 est dépourvu de substrat 10;  the transistor 1 is devoid of substrate 10;
-le drain 22 est logé dans un renfoncement 1 1 1 ménagé dans l'épaisseur de la couche 1 1 ou réalisé sur la totalité de la face arrière de la couche 1 1 .  -the drain 22 is housed in a recess 1 January 1 formed in the thickness of the layer 1 1 or made on the entire rear face of the layer January 1.
Un tel mode de réalisation est par exemple obtenu par un procédé de séparation du substrat, ce qui permet par exemple d'utiliser des substrats plus coûteux pour assurer la tenue mécanique du transistor 1 durant les étapes de son procédé de fabrication, et de réutiliser ce substrat pour la fabrication de transistors ultérieurs.  Such an embodiment is for example obtained by a method of separation of the substrate, which allows for example to use more expensive substrates to ensure the mechanical strength of the transistor 1 during the steps of its manufacturing process, and to reuse this substrate for the manufacture of subsequent transistors.
La figure 16 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction 1 selon un huitième mode de réalisation de l'invention. Ce transistor 1 est ici du type à haute mobilité électronique. Le transistor 1 du huitième mode de réalisation reprend le substrat 10 et l'empilement de couches avec les mêmes épaisseurs et compositions que décrits pour les couches 1 1 à 14 du premier mode de réalisation. Les couches 1 1 à 13 et le substrat 10 ne sont pas illustrés sur cette vue de dessus. Fig. 16 is a schematic cross-sectional view of an exemplary heterojunction transistor 1 according to an eighth embodiment of the invention. This transistor 1 is here of the high electron mobility type. The transistor 1 of the eighth embodiment takes up the substrate 10 and the stack of layers with the same thicknesses and compositions as described for the layers 1 1 to 14 of the first embodiment. The layers 1 1 to 13 and the substrate 10 are not illustrated in this view from above.
Dans cet exemple, le transistor 1 comporte un élément conducteur 24 en périphérie, entourant une grille de commande 23. La grille de commande 23 entoure une électrode de conduction 21 centrale. L'électrode de conduction 21 , la grille de commande 23 et l'élément conducteur 24 sont ménagés sur la couche 14. Le transistor 1 comporte une autre électrode de conduction 22, illustrée en trait discontinu, et positionnée en face arrière au niveau du substrat. L'électrode 22 présente une forme annulaire, positionnée à l'aplomb de l'élément conducteur 24. L'électrode de conduction 21 , la grille de commande 23 et l'élément conducteur 24 présentent une bordure externe circulaire. L'élément conducteur 24 et la grille de commande 23 présentent une bordure interne circulaire et présentent une forme annulaire. La grille de commande 23 est configurée pour sélectivement isoler et connecter électriquement une partie interne et une partie externe d'une couche de gaz d'électrons. Comme pour les modes de réalisation précédents, l'élément conducteur 24 connecte électriquement une partie de la couche de gaz d'électrons avec la couche 1 1 . Une épaisseur de la couche 1 1 est interposée entre l'élément conducteur 24 et l'électrode de conduction 22. In this example, the transistor 1 comprises a conductive element 24 at the periphery, surrounding a control gate 23. The control gate 23 surrounds a central conduction electrode 21. The conduction electrode 21, the control gate 23 and the conductive element 24 are formed on the layer 14. The transistor 1 comprises another conduction electrode 22, shown in dashed lines, and positioned on the rear face at the substrate . The electrode 22 has an annular shape, positioned in line with the conductive element 24. The conduction electrode 21, the control gate 23 and the conductive element 24 have a circular outer edge. The conductive element 24 and the control gate 23 have a circular internal border and have an annular shape. The control gate 23 is configured to selectively electrically isolate and connect an inner portion and an outer portion of an electron gas layer. As for the previous embodiments, the conductive element 24 electrically connects a portion of the electron gas layer with the layer 1 January. A thickness of the layer 1 1 is interposed between the conductive element 24 and the conduction electrode 22.
Une telle configuration permet d'augmenter la section de passage de courant de l'élément conducteur 24. L'élément conducteur 24 ayant une résistivité supérieure à celle de la couche de gaz d'électrons, il est avantageux d'augmenter sa section de passage pour réduire la résistance à l'état passant du transistor 1 . On bénéficie d'une section de passage de courant entre l'élément conducteur 24 et l'électrode de conduction 22 également fortement accrue.  Such a configuration makes it possible to increase the current flow section of the conductive element 24. Since the conducting element 24 has a resistivity greater than that of the electron gas layer, it is advantageous to increase its passage section. to reduce the on-state resistance of transistor 1. There is a current passage section between the conductive element 24 and the conduction electrode 22 also greatly increased.
Le huitième mode de réalisation peut être appliqué à un transistor à haute mobilité électronique, à un transistor à gaz de trous, à un transistor de type normalement ouvert ou de type normalement fermé.  The eighth embodiment can be applied to a high electron mobility transistor, a hole gas transistor, a normally open type transistor or a normally closed type transistor.
La figure 17 est une vue en coupe transversale schématique d'un exemple de transistor à hétérojonction 1 selon un neuvième mode de réalisation de l'invention. Ce transistor 1 est ici du type à haute mobilité électronique. Ce transistor 1 est ici du type normalement ouvert. Le transistor 1 du neuvième mode de réalisation a une structure sensiblement identique à celle du transistor 1 du deuxième mode de réalisation. Le transistor 1 du neuvième mode de réalisation se distingue de celui du deuxième mode de réalisation comme suit : l'élément conducteur 24 s'étend jusqu'en contact avec l'électrode de conduction 22. Ainsi, la couche 1 1 n'est pas interposée entre l'élément conducteur 24 et l'électrode de conduction 22. Fig. 17 is a schematic cross-sectional view of an exemplary heterojunction transistor 1 according to a ninth embodiment of the invention. This transistor 1 is here of the high electron mobility type. This transistor 1 is here of the normally open type. Transistor 1 of the ninth embodiment has a structure substantially identical to that of transistor 1 of the second embodiment. The transistor 1 of the ninth embodiment differs from that of the second embodiment as follows: the conductive element 24 extends to the contact with the conduction electrode 22. Thus, the layer 1 1 is not interposed between the conductive element 24 and the conduction electrode 22.
Selon ce mode de réalisation, l'électrode 21 est isolée de la couche de séparation 12, pour éviter de former un court-circuit entre source et drain par l'intermédiaire de la couche 12 et de l'élément 24.  According to this embodiment, the electrode 21 is isolated from the separation layer 12, to avoid forming a short circuit between the source and the drain via the layer 12 and the element 24.

Claims

REVENDICATIONS
1 . Transistor (1 ) à effet de champ à hétérojonction, comprenant : 1. A heterojunction field effect transistor (1), comprising:
-un empilement de première et deuxième couches semi conductrices de type III- N (14,13), configuré pour former une hétérojonction au niveau de leur interface de façon à former une couche de gaz d'électrons ou de trous (15) ; a stack of first and second III-N type semiconductor layers (14, 13), configured to form a heterojunction at their interface so as to form a layer of electron gas or holes (15);
-une première électrode de conduction (21 ) en contact électrique avec ladite couche de gaz d'électrons ou de trous (15) ; a first conduction electrode (21) in electrical contact with said layer of electron or hole gas (15);
-une couche de séparation (12) positionnée à l'aplomb de la première électrode et sous la deuxième couche semi conductrice (13) ;  a separation layer (12) positioned vertically above the first electrode and under the second semiconductor layer (13);
-une troisième couche semi conductrice (1 1 ) disposée sous la couche de séparation (12) ;  a third semiconductor layer (1 1) disposed under the separation layer (12);
-une deuxième électrode de conduction (22) en contact électrique avec la troisième couche semi conductrice (1 1 ) ;  a second conduction electrode (22) in electrical contact with the third semiconductor layer (1 1);
-une grille de commande (23) configurée pour sélectivement isoler et connecter électriquement deux parties de ladite couche de gaz d'électrons ou de trous (15); caractérisé en ce que : a control gate (23) configured to selectively isolate and electrically connect two portions of said layer of electron gas or holes (15); characterized in that
-le transistor comporte un élément conducteur (24) en contact électrique avec ladite couche de gaz d'électrons ou de trous (15) et traversant la couche de séparation (12) pour connecter électriquement la troisième couche semi conductrice (1 1 ) et ladite couche de gaz d'électrons ou de trous (15), ladite couche de séparation (12) étant en contact avec ledit élément conducteur (24) sur toute une circonférence de celui-ci, ledit élément conducteur (24) pénétrant dans la troisième couche semi conductrice (1 1 ) de sorte que la distance entre ledit élément conducteur (24) et la deuxième électrode de conduction (22) est au plus égale à 1 μιτι ;  the transistor comprises a conductive element (24) in electrical contact with said layer of electron or hole gas (15) and passing through the separation layer (12) for electrically connecting the third semiconductor layer (1 1) and said electron or hole gas layer (15), said separation layer (12) being in contact with said conductive member (24) over a circumference thereof, said conductive member (24) penetrating the third layer semiconductor (1 1) so that the distance between said conductive element (24) and the second conduction electrode (22) is at most equal to 1 μιτι;
-la grille de commande (23) est positionnée entre ledit élément conducteur (24) et la première électrode de conduction (21 ).  the control gate (23) is positioned between said conductive element (24) and the first conduction electrode (21).
2. Transistor (1 ) selon la revendication 1 , dans lequel ledit élément conducteur (24) et la première électrode de conduction (21 ) incluent un même métal. The transistor (1) according to claim 1, wherein said conductive element (24) and the first conduction electrode (21) include the same metal.
3. Transistor (1 ) selon la revendication 1 ou 2, dans lequel ledit élément conducteur (24) pénètre dans la troisième couche semi conductrice (1 1 ) sur une profondeur au moins égale à 10 nm. 3. Transistor (1) according to claim 1 or 2, wherein said conductive element (24) enters the third semiconductor layer (1 1) to a depth of at least 10 nm.
4. Transistor (1 ) selon l'une quelconque des revendications précédentes, dans lequel la troisième couche semi conductrice (1 1 ) présente le même type de dopage que la deuxième couche semi conductrice (13). 4. Transistor (1) according to any one of the preceding claims, wherein the third semiconductor layer (1 1) has the same type of doping as the second semiconductor layer (13).
5. Transistor (1 ) selon la revendication 4, dans lequel la concentration de dopants dans la troisième couche semi conductrice (1 1 ) est identique à celle de la deuxième couche semi conductrice (13). 5. Transistor (1) according to claim 4, wherein the dopant concentration in the third semiconductor layer (1 1) is identical to that of the second semiconductor layer (13).
6. Transistor (1 ) selon la revendication 4 ou 5, dans lequel la couche de séparation (12) inclut un matériau semi-conducteur ayant un type de dopage opposé à celui des deuxièmes et troisièmes couches. The transistor (1) according to claim 4 or 5, wherein the separation layer (12) includes a semiconductor material having a doping type opposite to that of the second and third layers.
7. Transistor (1 ) selon la revendication 6, dans lequel le matériau semi- conducteur de la couche de séparation (12) est du GaN présentant une concentration en dopant comprise entre 1 x1017 cm-3 et 3x1017 cm-3. The transistor (1) according to claim 6, wherein the semiconductor material of the separation layer (12) is GaN having a dopant concentration of between 1 x 10 17 cm -3 and 3 x 10 17 cm -3 .
8. Transistor (1 ) selon la revendication 6 ou 7, dans lequel la deuxième couche semi conductrice (13) sépare la première couche semi conductrice (14) de la couche de séparation (12). The transistor (1) according to claim 6 or 7, wherein the second semiconductor layer (13) separates the first semiconductor layer (14) from the separation layer (12).
9. Transistor selon la revendication 8, dans lequel ledit élément conducteur (24) est en contact avec ladite deuxième électrode de conduction (22). The transistor of claim 8, wherein said conductive member (24) is in contact with said second conduction electrode (22).
10. Transistor (1 ) selon la revendication 6 ou 7, comprenant un élément en matériau semi-conducteur (16) ayant le même type de dopage que le matériau semi-conducteur de la couche de séparation (12), cet élément en matériau semi-conducteur (16) reliant la première couche (14) à la couche de séparation. 10. Transistor (1) according to claim 6 or 7, comprising a semiconductor material element (16) having the same type of doping as the semiconductor material of the separation layer (12), this element made of semi material -conductor (16) connecting the first layer (14) to the separation layer.
1 1 . Transistor selon la revendication 10, dans lequel la distance entre ledit élément conducteur (24) et ladite deuxième électrode de conduction (22) est au moins égale à 100 nm. 1 1. The transistor of claim 10, wherein the distance between said conductive member (24) and said second conduction electrode (22) is at least 100 nm.
12. Transistor (1 ) selon l'une quelconque des revendications 1 à 5, dans lequel la couche de séparation (12) est formée dans un matériau diélectrique. The transistor (1) according to any one of claims 1 to 5, wherein the separation layer (12) is formed of a dielectric material.
13. Transistor (1 ) selon l'une quelconque des revendications précédentes, dans lequel la deuxième électrode de conduction (22) est positionnée au moins partiellement à l'aplomb de l'élément conducteur (24). 13. Transistor (1) according to any one of the preceding claims, wherein the second conduction electrode (22) is positioned at least partially in line with the conductive element (24).
14. Transistor (1 ) selon l'une quelconque des revendications précédentes, comportant un substrat silicium (10) disposé sous la troisième couche semi conductrice (1 1 ), un évidement (101 ) étant ménagé dans le substrat silicium (10), la deuxième électrode (22) étant logée dans cet évidement. 14. Transistor (1) according to any one of the preceding claims, comprising a silicon substrate (10) disposed under the third semiconductor layer (1 1), a recess (101) being formed in the silicon substrate (10), the second electrode (22) being housed in this recess.
15. Transistor (1 ) selon l'une quelconque des revendications précédentes, dans lequel la première couche semi conductrice (14) est en alliage ternaire de GaN, dans lequel la deuxième couche semi conductrice (13) est en alliage de GaN, et dans lequel ladite couche de gaz (15) est une couche de gaz d'électrons. A transistor (1) according to any one of the preceding claims, wherein the first semiconductor layer (14) is a ternary GaN alloy, wherein the second semiconductor layer (13) is made of GaN alloy, and wherein said gas layer (15) is an electron gas layer.
16. Transistor (1 ) selon l'une quelconque des revendications précédentes, dans lequel ladite grille de commande (23) entoure ladite première électrode de conduction (21 ), et dans lequel ledit élément conducteur (24) entoure ladite grille de commande (23). The transistor (1) according to any one of the preceding claims, wherein said control gate (23) surrounds said first conduction electrode (21), and wherein said conductive element (24) surrounds said control gate (23). ).
17. Procédé de fabrication d'un transistor à effet de champ à hétéro jonction, comprenant les étapes de : A method of manufacturing a heterojunction field effect transistor, comprising the steps of:
-fourniture d'un empilement de première et deuxième couches semi conductrices de type lll-N (14,13) formant une hétérojonction au niveau de leur interface de façon à former une couche de gaz d'électrons ou de trous (15), avec une couche de séparation (12) positionnée à l'aplomb de la première électrode et sous la deuxième couche semi conductrice (13), avec une troisième couche semi conductrice (1 1 ) disposée sous la couche de séparation (12) ;  providing a stack of first and second III-N type semiconductor layers (14, 13) forming a heterojunction at their interface so as to form a layer of electron or hole gas (15), with a separating layer (12) positioned plumb with the first electrode and under the second semiconductor layer (13), with a third semiconductor layer (1 1) disposed under the separating layer (12);
-formation d'une gorge (240) à travers lesdites première et deuxième couches semi conductrices (14,13) et à travers ladite couche de séparation (12) ;  forming a groove (240) through said first and second semiconductor layers (14, 13) and through said separation layer (12);
-formation d'un élément conducteur (24) en contact électrique avec ladite couche de gaz d'électrons ou de trous (15) et traversant la couche de séparation (12) pour connecter électriquement la troisième couche semi conductrice (1 1 ) et ladite couche de gaz d'électrons ou de trous (15), ladite couche de séparation (12) étant en contact avec ledit élément conducteur (24) sur toute une circonférence de celui-ci, ledit élément conducteur (24) pénétrant dans la troisième couche semi conductrice (1 1 ) ;  forming a conductive element (24) in electrical contact with said layer of electron or hole gas (15) and passing through the separation layer (12) for electrically connecting the third semiconductor layer (1 1) and said electron or hole gas layer (15), said separation layer (12) being in contact with said conductive member (24) over a circumference thereof, said conductive member (24) penetrating the third layer semiconductor (1 1);
-formation d'une première électrode de conduction (21 ) en contact électrique avec ladite couche de gaz d'électrons ou de trous (15), formation d'une deuxième électrode de conduction (22) en contact électrique avec la troisième couche semi conductrice (1 1 ), la distance entre ledit élément conducteur (24) et la deuxième électrode de conduction (22) formée étant au plus égale à 1 μιτι, formation d'une grille de commande (23) configurée pour sélectivement isoler et connecter électriquement deux parties de ladite couche de gaz d'électrons ou de trous (15), de sorte que la grille de commande (23) soit positionnée entre ledit élément conducteur (24) et la première électrode de conduction (21 ) à l'issue du procédé de fabrication .  forming a first conduction electrode (21) in electrical contact with said layer of electron or hole gas (15), forming a second conduction electrode (22) in electrical contact with the third semiconductor layer (1 1), the distance between said conductive element (24) and the second conduction electrode (22) formed being at most equal to 1 μιτι, forming a control gate (23) configured to selectively isolate and electrically connect two parts of said layer of electron gas or holes (15) so that the control gate (23) is positioned between said conductive element (24) and the first conduction electrode (21) at the end of the process Manufacturing .
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