EP1891535A2 - Verfahren zur kommunikation zwischen mindestens zwei teilnehmern eines kommunikationssystems - Google Patents

Verfahren zur kommunikation zwischen mindestens zwei teilnehmern eines kommunikationssystems

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EP1891535A2
EP1891535A2 EP06763233A EP06763233A EP1891535A2 EP 1891535 A2 EP1891535 A2 EP 1891535A2 EP 06763233 A EP06763233 A EP 06763233A EP 06763233 A EP06763233 A EP 06763233A EP 1891535 A2 EP1891535 A2 EP 1891535A2
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EP
European Patent Office
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data
address
lines
bus
microprocessor
Prior art date
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Withdrawn
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EP06763233A
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English (en)
French (fr)
Inventor
Andreas Kneer
Axel Aue
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Robert Bosch GmbH
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Robert Bosch GmbH
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Publication date
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Withdrawn legal-status Critical Current

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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol

Definitions

  • the present invention relates to a method for communication between at least two users of a communication system via a plurality of data lines of a data bus, some of which are used as address lines of an address bus, wherein data and addresses are multiplexed.
  • the invention also relates to a bus system for communication between at least two users of a communication system, wherein the bus system comprises a plurality of data lines of a data bus, some of which can be used as address lines of an address bus, wherein the transmission of data via the data lines and addresses via the address lines in the multiplex ,
  • the present invention also relates to a memory module associated with a microprocessor which is connected to the microprocessor via a plurality of data lines of a data bus, some of which can be used as address lines of an address bus, data and addresses being multiplexed.
  • a memory module associated with a microprocessor which is connected to the microprocessor via a plurality of data lines of a data bus, some of which can be used as address lines of an address bus, data and addresses being multiplexed.
  • a memory module associated with a microprocessor which is connected to the microprocessor via a plurality of data lines of a data bus, some of which can be used as address lines of an address bus, data and addresses being multiplexed.
  • the processor applies a 24-bit address of a desired memory cell to the bus system and activates a Chip Select (CS) signal and an Address Latch Enable (ALE) signal. Shortly thereafter, the processor disables the ALE signal and the memory device remembers the ALE signal transmitted address and retrieves the data from the corresponding memory cell. In a data transfer in the burst, data is fetched from the corresponding memory cell and from subsequent memory cells. Then the processor switches via an Output Enable (OE) signal
  • Output driver of the memory module reads the applied data.
  • Communication method of the aforementioned type proposed that redundant data are transmitted simultaneously with the transmission of the address via the address lines via at least one of the data lines not used as an address line.
  • Transmission of the addresses are necessary (for example, 24 lines), some bus lines are unused during the addressing phase. These unused bus lines are used according to the invention during the addressing phase for transmitting the redundant data, preferably in the form of data bits.
  • the redundant information can be used to secure the transmission path between the participants of the communication system. In this way it is possible to provide with minimal effort, especially without additional bus lines too need to secure the transmission path between microprocessor and memory. As a result, transmission errors can be detected and appropriate measures taken. These measures may be, for example, to mark the transmitted data as faulty and to issue a corresponding notice to the user. A repetition of the data transmission is conceivable.
  • checksums are transmitted as redundant data.
  • a cross sum is formed over the data to be transmitted and, depending on whether the cross sum represents an even or an odd number, a "1" or a "0" is transmitted as a check bit.
  • the bus system comprises means for transmitting redundant data simultaneously with the transmission of the address via the address lines, wherein the means for transmitting the redundant data at least one of do not use data lines not used as address lines.
  • FIG. 1 shows a bus system according to the invention between a
  • Microprocessor and a memory module for implementing the method according to the invention according to a preferred embodiment
  • FIG. 1 shows an interconnection of certain signals in
  • Figure 3 is a timing diagram of a plurality of signals in the
  • Figure 4 is a timing diagram of several signals in the
  • the bus system 1 is arranged between a memory module 2 and a processor 3 (central processing unit (CPU)) of a microprocessor module 4.
  • the memory module 2 includes, for example, a flash memory.
  • the bus system 1 comprises 32 bus lines BLO - BL31, which are connected to the Transmission of data from the memory module 2 to the microprocessor 3 are all used as data lines DO - D31 a data bus.
  • some of the bus lines BLO - BL31 are used as address lines AO - A23 of an address bus.
  • the 32-bit data and the 24-bit addresses are multiplexed on the same bus lines BL0 - BL31.
  • the bus system 1 has control lines, of which in FIG. 1
  • a multiplexed memory access according to a known method proceeds as follows:
  • the memory module 2 remembers the address and fetches the data from the or the corresponding memory cells.
  • OE LOW
  • the processor 3 sets the 24-bit address (AO - A23) and activates the ALE signal and the CS signal.
  • the memory module 2 Based on the fact that the ALE signal is LOW (activated), the memory module 2 according to the invention recognizes that, on the one hand, an address AO - A23 is present and the other output driver (driver) of the memory module 2 may be activated for the redundant data.
  • the other output driver (driver) of the memory module 2 may be activated for the redundant data.
  • Memory module 2 then places the redundant data on the bus lines BL24 - BL31 or on the corresponding unused data lines D24 - D31 during the addressing phase.
  • ALE HIGH
  • the microprocessor 3 takes over the redundant data (check bits)
  • the memory module 2 adopts the address and switches over to the data output.
  • the corresponding time sequence of the signals is shown in FIG.
  • the generation of the redundant data, in particular the checksum (the so-called check bits) in the memory module 2 and the evaluation in the microprocessor 3 can after itself known methods are performed. For asynchronous data transfer between the memory module
  • redundant data can then comprise more than 1 bit and thus also require more than one data line for the transmission of redundant data.
  • the address of a first memory cell is transmitted to the memory module 2 by the processor 3. Starting from this first memory cell, data of this memory cell and several subsequent memory cells are sent to the microprocessor
  • the present invention can be used, for example, by determining check bits for the data to be transmitted in the individual data transmission phases and then checking the check bits in the following
  • Addressing phase are transmitted to the microprocessor 3 via the unused data lines.
  • 8 unused data lines CO-C7 are available during the addressing phase, a check bit for the data transmitted during a data transmission phase can be transmitted via each of these 8 data lines CO - C7.
  • check bits for up to eight data packets of eight consecutive data transmission phases can be transmitted in a single address phase.

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Abstract

Die Erfindung betrifft ein Verfahren zur Kommunikation zwischen mindestens zwei Teilnehmern (2, 3) eines Kommunikationssystems über mehrere Datenleitungen (D0 - D31) eines Datenbusses, von denen einige als Adressleitungen (A0 - A23) eines Adressbusses genutzt werden, wobei Daten und Adressen im Multiplex übertragen werden. Um eine einfache und kostengünstige Absicherung des Übertragungsweges zwischen den Teilnehmern (2, 3) zu ermöglichen, wird vorgeschlagen, dass gleichzeitig mit der Übertragung der Adresse über die Adressleitung (A0 - A23) über mindestens eine der nicht als Adressleitung (A0 - A23) genutzten Datenleitungen (D24 - D31) redundante Daten übertragen werden. Als redundante Daten werden vorzugsweise Prüfsummen (sogenannte Checkbits) übertragen. Das Verfahren wird vorzugsweise zur Kommunikation zwischen einem Mikroprozessor (3) und einem externen Speicherbaustein (2) ausgeführt.

Description

Verfahren zur Kommunikation zwischen mindestens zwei Teilnehmern eines Kommunikationssystems
Die vorliegende Erfindung betrifft ein Verfahren zur Kommunikation zwischen mindestens zwei Teilnehmern eines Kommunikationssystems über mehrere Datenleitungen eines Datenbusses, von denen einige als Adressleitungen eines Adressbusses genutzt werden, wobei Daten und Adressen im Multiplex übertragen werden.
Die Erfindung betrifft außerdem ein Bussystem zur Kommunikation zwischen mindestens zwei Teilnehmern eines Kommunikationssystems, wobei das Bussystem mehrere Datenleitungen eines Datenbusses umfasst, von denen einige als Adressleitungen eines Adressbusses nutzbar sind, wobei die Übertragung von Daten über die Datenleitungen und Adressen über die Adressleitungen im Multiplex erfolgt.
Schließlich betrifft die vorliegende Erfindung auch einen einem Mikroprozessor zugeordneten Speicherbaustein, der über mehrere Datenleitungen eines Datenbusses mit dem Mikroprozessor in Verbindung steht, von denen einige als Adressleitungen eines Adressbusses nutzbar sind, wobei Daten und Adressen im Multiplex übertragen werden. Stand der Technik Bei bekannten Bussystemen, über die Mikroprozessoren mit zugeordneten externen Speichern kommunizieren, ist keinerlei Absicherung des Übertragungsweges vorgesehen. Tritt bei der Übertragung eine Störung beziehungsweise ein Fehler auf, wird dies nicht erkannt. Zum einen kann eine von dem Mikroprozessor an den Speicher übertragene Adresse falsch verstanden werden. Zum anderen können von dem Speicher an den Mikroprozessor Daten falsch übertragen werden. In beiden Fällen ist die Folge, dass in dem
Mikroprozessor falsche oder fehlerhafte Daten vorliegen und dort bei der Abarbeitung zu Fehlern führen können. Falls nach dem Stand der Technik Störungen erkannt werden sollen, müssen die zwischen Speicher und Mikroprozessor übertragenen Daten zumindest teilweise redundant übertragen werden. Dazu sind dann jedoch weitere Busleitungen notwendig, was erhebliche zusätzliche Kosten und Probleme bei der Implementierung und Integration in bestehende Systeme verursacht.
Am Beispiel eines 32-bit-Bussystems wird eine bekannte Kommunikation zwischen einem Mikroprozessor und einem externen Speicher erläutert. Bei einem solchen Bussystem werden 32 bit Daten und beispielsweise 24 bit Adressen im Multiplex auf den gleichen Busleitungen übertragen. Dabei ist es unerheblich, ob die Daten zwischen Speicher und Mikroprozessor im Burst oder asynchron übertragen werden. Ein Speicherzugriff nach dem bekannten Verfahren läuft folgendermaßen ab:
Der Prozessor legt eine 24-bit-Adresse einer gewünschten Speicherzelle an das Bussystem und aktiviert ein Chip Select (CS) -Signal und ein Address Latch Enable (ALE)- Signal. Kurz darauf deaktiviert der Prozessor das ALE- Signal wieder, und der Speicherbaustein merkt sich die übermittelte Adresse und holt die Daten aus der entsprechenden Speicherzelle. Bei einer Datenübertragung im Burst werden Daten aus der entsprechenden Speicherzelle und aus nachfolgenden Speicherzellen geholt. Dann schaltet der Prozessor über ein Output Enable (OE) -Signal die
Ausgangstreiber des Speicherbausteins ein und liest die anliegenden Daten ein.
Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine
Möglichkeit zu schaffen, redundante Daten zu übertragen, ohne zusätzliche Busleitungen zwischen den Teilnehmern des Kommunikationssystems vorsehen zu müssen.
Zur Lösung dieser Aufgabe wird ausgehend von dem
Kommunikationsverfahren der eingangs genannten Art vorgeschlagen, dass gleichzeitig mit der Übertragung der Adresse über die Adressleitungen über mindestens eine der nicht als Adressleitung genutzten Datenleitungen redundante Daten übertragen werden.
Vorteile der Erfindung
Da der Datenbus bei modernen Prozessoren mehr Leitungen beansprucht (beispielsweise 32 Leitungen) als für die
Übermittlung der Adressen notwendig sind (beispielsweise 24 Leitungen) , sind während der Adressierungsphase einige Busleitungen ungenutzt. Diese ungenutzten Busleitungen werden erfindungsgemäß während der Adressierungsphase zur Übertragung der redundanten Daten, vorzugsweise in Form von Datenbits, genutzt. Die redundanten Informationen können zur Absicherung des Übertragungsweges zwischen den Teilnehmern des Kommunikationssystems genutzt werden. Auf diese Weise ist es möglich, mit minimalem Aufwand, insbesondere ohne zusätzliche Busleitungen vorsehen zu müssen, den Übertragungsweg zwischen Mikroprozessor und Speicher abzusichern. Dadurch können Übertragungsfehler erkannt und entsprechende Maßnahmen ergriffen werden. Diese Maßnahmen können beispielsweise darin bestehen, die übertragenen Daten als fehlerhaft zu markieren und einen entsprechenden Hinweis an den Benutzer auszugeben. Auch eine Wiederholung der Datenübertragung ist denkbar.
In den Unteransprüchen sind vorteilhafte Ausgestaltungen der Erfindung beschrieben. Gemäß dem Ausführungsbeispiel nach Anspruch 3 werden als redundante Daten Prüfsummen (sogenannte Checkbits) übertragen. Vorzugsweise wird über die zu übertragenden Daten eine Quersumme gebildet und je nachdem, ob die Quersumme eine gerade oder eine ungerade Zahl darstellt, als Checkbit eine "1" oder eine "0" übertragen.
Als eine weitere Lösung der Aufgabe der vorliegenden Erfindung wird ausgehend von dem Bussystem der eingangs genannten Art vorgeschlagen, dass das Bussystem Mittel zur Übertragung redundanter Daten gleichzeitig mit der Übertragung der Adresse über die Adressleitungen aufweist, wobei die Mittel zur Übertragung der redundanten Daten mindestens eine der nicht als Adressleitung genutzten Datenleitungen nutzen.
Als noch eine weitere Lösung der Aufgabe der vorliegenden Erfindung wird ausgehend von dem Speicherbaustein der eingangs genannten Art vorgeschlagen, dass der Speicherbaustein Mittel zur Übertragung redundanter Daten gleichzeitig mit der Übertragung der Adressen vom Mikroprozessor zum Speicherbaustein über die Adressleitungen aufweist, wobei die Mittel zur Übertragung der redundanten Daten mindestens eine der nicht als Adressleitung genutzten Datenleitungen nutzen. Zeichnungen
In den Figuren sind bevorzugte Ausführungsbeispiele der vorliegenden Erfindung dargestellt und in der nachfolgenden Figurenbeschreibung näher erläutert. Es zeigen:
Figur 1 ein erfindungsgemäßes Bussystem zwischen einem
Mikroprozessor und einem Speicherbaustein zur Realisierung des erfindungsgemäßen Verfahrens gemäß einer bevorzugten Ausführungsform;
Figur 2 eine Verschaltung bestimmter Signale im
Speicherbaustein zur Realisierung des erfindungsgemäßen Verfahrens;
Figur 3 ein Zeitdiagramm mehrerer Signale bei der
Realisierung der vorliegenden Erfindung; und
Figur 4 ein Zeitdiagramm mehrerer Signale bei der
Realisierung einer herkömmlichen, aus dem Stand der Technik bekannten Kommunikation zwischen Speicherbaustein und Mikroprozessor.
Beschreibung der Ausführungsbeispiele
Grundlage der vorliegenden Erfindung ist ein Bussystem, wie es beispielsweise in Figur 1 dargestellt und in seiner Gesamtheit mit dem Bezugszeichen 1 bezeichnet ist. Das Bussystem 1 ist zwischen einem Speicherbaustein 2 und einem Prozessor 3 (Central Processing Unit (CPU) ) eines Mikroprozessorbausteins 4 angeordnet. Der Speicherbaustein 2 umfasst beispielsweise einen Flash-Speicher. Das Bussystem 1 umfasst in dem dargestellten Ausführungsbeispiel 32 Busleitungen BLO - BL31, die zur Übertragung von Daten aus dem Speicherbaustein 2 an den Mikroprozessor 3 alle als Datenleitungen DO - D31 eines Datenbusses genutzt werden. Zur Adressierung einer oder mehrerer gewünschter Speicherzellen des Speicherbausteins 2 durch den Mikroprozessor 3 werden einige der Busleitungen BLO - BL31 als Adressleitungen AO - A23 eines Adressbusses genutzt. Bei dem Bussystem 1 werden die 32 bit Daten und die 24 bit Adressen im Multiplex auf den gleichen Busleitungen BLO - BL31 übertragen. Zusätzlich verfügt das Bussystem 1 über Steuerleitungen, von denen in Figur 1
Leitungen für das Address Latch Enable (ALE)-, das Output Enable (OE)-, das Write Enable (WE)- und das Chip Select (CS) -Signal dargestellt sind.
Ein gemultiplexter Speicherzugriff nach einem bekannten Verfahren läuft folgendermaßen ab:
Der Mikroprozessor 3 legt die Adresse (AO - A23) der gewünschten Speicherzelle an den Bus 1 und aktiviert das CS- und das ALE-Signal (vergleiche Figur 4; ALE = LOW) . Danach deaktiviert der Mikroprozessor 3 das ALE-Signal
(ALE = HIGH) . Der Speicherbaustein 2 merkt sich die Adresse und holt die Daten aus der oder den entsprechenden Speicherzellen. Der Mikroprozessor 3 schaltet über das OE- Signal Ausgangstreiber des Speicherbausteins 2 ein (OE = LOW) und liest die Daten aus . Der entsprechende zeitliche Ablauf der Signale ist in Figur 4 dargestellt.
Da nur 24 bit-Adressen übertragen werden, aber 32 Datenleitungen an dem Bus 1 zur Verfügung stehen, können gemäss der vorliegenden Erfindung die verbleibenden 8 Datenleitungen CO - C7 in der Adressierungsphase für die Übertragung redundanter Daten, beispielsweise in Form einer Prüfsumme (eines sogenannten Checkbits), genutzt werden. Wie beim Standardzugriff (vergleiche Figur 3) legt der Prozessor 3 die 24 bit-Adresse (AO - A23) an und aktiviert das ALE-Signal und das CS-Signal. Zusätzlich wird auch das OE-Signal aktiviert (vergleiche Figur 4, OE = LOW) . Anhand der Tatsache, dass das ALE-Signal LOW (aktiviert) ist, erkennt der erfindungsgemäße Speicherbaustein 2, dass zum einen eine Adresse AO - A23 anliegt und zum anderen Ausgangstreiber (Driver) des Speicherbausteins 2 für die redundanten Daten aktiviert werden dürfen. Der
Speicherbaustein 2 legt dann während der Adressierungsphase die redundanten Daten auf die Busleitungen BL24 - BL31 beziehungsweise auf die entsprechenden ungenutzten Datenleitungen D24 - D31. Mit dem Deaktivieren des ALE- Signals (ALE = HIGH) übernimmt der Mikroprozessor 3 die redundanten Daten (Checkbits) , der Speicherbaustein 2 übernimmt die Adresse und schaltet auf Datenausgang um. Der entsprechende zeitliche Ablauf der Signale ist in Figur 3 dargestellt .
Da die Adressen vom Mikroprozessor 3 in Richtung Speicherbaustein 2 und die Daten vom Speicherbaustein 2 in Richtung Mikroprozessor 3 übermittelt werden, muss im Speicherbaustein 2 die Leitung für das OE-Signal der einzelnen Treiber (Driver) des Speicherbausteins 2 mit der Leitung für das ALE-Signal logisch verknüpft werden. Die erforderliche Verschaltung im Speicherbaustein 2 ist in Figur 2 dargestellt. Mit "Latch" ist in Figur 2 ein Adressregister bezeichnet, wo die vom Mikroprozessor 3 angelegte Adresse zwischengespeichert wird.
Da die Adressenphase zeitlich vor der Datenübertragung liegt, stehen die redundanten Daten in der
Adressierungsphase eigentlich noch nicht zur Verfügung. Der Speicherbaustein 2 weiß noch nicht, welche Daten er an den Mikroprozessor 3 liefern soll. Daher werden in der Adressierungsphase immer die redundanten Daten des vorangegangenen Datenübertragungszyklus (Buszyklus) übermittelt. Das heißt, die Übertragung der redundanten Daten hinkt um einen Buszyklus hinter der eigentlichen Datenübertragung her. Dies ist jedoch in den meisten Systemen problemlos tolerierbar.
Es ist denkbar, in dem Speicherbaustein 2 einen Zwischenspeicher, einen sogenannten Cache-Speicher, vorzusehen, in dem die an den Mikroprozessor 3 zu übertragenden Daten zunächst für einen Buszyklus zwischengespeichert werden, bevor sie übermittelt werden. Die redundanten Daten können jedoch bereits vor der Datenübertragung aus dem Zwischenspeicher und dem Mikroprozessor 3 in der Adressierungsphase von dem Speicherbaustein 2 an den Mikroprozessor 3 übermittelt werden. Das bedeutet also, dass in der Adressierungsphase eines bestimmten Buszyklus die Adresse der gewünschten Speicherzelle für den nachfolgenden Buszyklus von dem Mikroprozessor 3 an den Speicherbaustein 2 übermittelt wird. Zeitgleich dazu erfolgt die Übermittlung der redundanten Daten zu den im Zwischenspeicher abgespeicherten Daten des vorangegangenen Buszyklus an den Mikroprozessor 3. Erst in dem anschließenden Buszyklus werden dann die in dem Zwischenspeicher abgelegten Daten an den Mikroprozessor 3 übermittelt. Gemäß dieser Ausgestaltung der Erfindung liegen zum Zeitpunkt des Empfangs der Daten aus dem Speicherbaustein 2 beim Mikroprozessor 3 bereits die redundanten Daten vor, so dass deren fehlerfreie Übertragung sofort überprüft werden kann.
Die Generierung der redundanten Daten, insbesondere der Prüfsumme (der sogenannten Checkbits) im Speicherbaustein 2 und die Auswertung im Mikroprozessor 3 kann nach an sich bekannten Verfahren durchgeführt werden. Bei einer asynchronen Datenübertragung zwischen dem Speicherbaustein
2 und dem Mikroprozessor 3 ist es ausreichend, wenn als redundante Daten lediglich ein Checkbit übertragen wird, das Informationen darüber enthält, ob die Quersumme über die zu übertragenden Daten eine gerade oder eine ungerade Zahl ist. Das bedeutet, dass bei einer asynchronen Datenübertragung bereits eine einzige nicht als Adressleitung genutzte Datenleitung ausreicht, um das erfindungsgemäße Verfahren realisieren zu können.
Selbstverständlich ist es auch möglich, zusätzliche redundante Daten zu übertragen, wobei die redundanten Daten dann mehr als 1 bit umfassen können und somit auch mehr als eine Datenleitung für die Übertragung der redundanten Daten benötigen.
Bei einer Datenübertragung im Burst-Modus wird von dem Prozessor 3 die Adresse einer ersten Speicherzelle an den Speicherbaustein 2 übertragen. Ausgehend von dieser ersten Speicherzelle werden Daten dieser Speicherzelle und mehrerer nachfolgender Speicherzellen an den Mikroprozessor
3 übertragen. Das heißt, dass zwischen den aufeinander folgenden Datenübertragungsphasen keine Adressphasen vorgesehen sind, beziehungsweise nur eine Adressphase für mehrere Datenübertragungsphasen vorgesehen ist. Dennoch kann selbst bei einer Datenübertragung im Burst-Modus die vorliegende Erfindung eingesetzt werden, indem beispielsweise Checkbits für die in den einzelnen Datenübertragungsphasen zu übertragenden Daten ermittelt werden und die Checkbits dann in der anschließenden
Adressierungsphase über die ungenutzten Datenleitungen an den Mikroprozessor 3 übertragen werden.
Wenn beispielsweise bei dem oben beschriebenen Ausführungsbeispiel 8 ungenutzte Datenleitungen CO - C7 während der Adressierungsphase zur Verfügung stehen, kann über jede dieser 8 Datenleitungen CO - C7 jeweils ein Checkbit für die während einer Datenübertragungsphase übermittelten Daten übermittelt werden. In einer einzigen Adressphase können also Checkbits für bis zu acht Datenpakete von acht aufeinander folgenden Datenübertragungsphasen übermittelt werden.

Claims

Ansprüche
1. Verfahren zur Kommunikation zwischen mindestens zwei Teilnehmern (2, 3) eines Kommunikationssystems über mehrere Datenleitungen (DO - D31) eines Datenbusses, von denen einige als Adressleitungen (AO - A23) eines Adressbusses genutzt werden, wobei Daten und Adressen im Multiplex übertragen werden, dadurch gekennzeichnet, dass gleichzeitig mit der Übertragung der Adresse über die Adressleitungen (AO - A23) über mindestens eine der nicht als Adressleitung genutzten Datenleitungen (D24 - D31) redundante Daten übertragen werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die redundanten Daten den in einem vorangegangenen Buszyklus zuvor über die Datenleitungen (DO - D31) übertragenen Daten zugeordnet sind.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass als redundante Daten Prüfsummen übertragen werden.
4. Verfahren nach einem der Ansprüche 1 - 4, dadurch gekennzeichnet, dass das Verfahren zur Kommunikation zwischen einem Mikroprozessor (3) und einem externen Speicher (2) ausgeführt wird.
5. Bussystem (1) zur Kommunikation zwischen mindestens zwei Teilnehmern (2, 3) eines Kommunikationssystems, wobei das Bussystem (1) mehrere Datenleitungen (DO - D31) eines Datenbusses umfasst, von denen einige als Adressleitungen (AO - A23) eines Adressbusses nutzbar sind, wobei die
Übertragung von Daten über die Datenleitungen (DO - D31) und Adressen über die Adressleitungen (AO - A23) im Multiplex erfolgt, dadurch gekennzeichnet, dass das Bussystem (1) Mittel zur Übertragung redundanter Daten gleichzeitig mit der Übertragung der Adresse über die
Adressleitungen (AO - A23) aufweist, wobei die Mittel zur Übertragung der redundanten Daten mindestens eine der nicht als Adressleitung genutzten Datenleitungen (D24 - D31) nutzen.
6. Bussystem (1) nach Anspruch 5, dadurch gekennzeichnet, dass das Bussystem (1) Mittel zur Ausführung des Verfahrens nach einem der Ansprüche 2 - 4 aufweist.
7. Einem Mikroprozessor (3) zugeordneter Speicherbaustein (2), der über mehrere Datenleitungen (DO - D31) eines Datenbusses mit dem Mikroprozessor (3) in Verbindung steht, von denen einige als Adressleitungen (AO - A23) eines Adressbusses nutzbar sind, wobei Daten und Adressen im Multiplex übertragen werden, dadurch gekennzeichnet, dass der Speicherbaustein (2) Mittel zur Übertragung redundanter Daten gleichzeitig mit der Übertragung der Adresse vom Mikroprozessor (3) zum Speicherbaustein (2) über die Adressleitungen (AO - A23) aufweist, wobei die Mittel zur Übertragung der redundanten Daten mindestens eine der nicht als Adressleitung genutzten Datenleitungen (D24 - D31) nutzen.
8. Speicherbaustein (2) nach Anspruch 7, dadurch gekennzeichnet, dass die Mittel als Umschalter zum Umschalten der mindestens einen nicht als Adressleitungen (AO - A23) genutzten Datenleitung (D24 - D31) zwischen Datenübertragung und der Übertragung der redundanten Daten ausgebildet sind.
EP06763233A 2005-06-01 2006-05-23 Verfahren zur kommunikation zwischen mindestens zwei teilnehmern eines kommunikationssystems Withdrawn EP1891535A2 (de)

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