EP1593035A2 - Carry-ripple addierer - Google Patents

Carry-ripple addierer

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Publication number
EP1593035A2
EP1593035A2 EP04706161A EP04706161A EP1593035A2 EP 1593035 A2 EP1593035 A2 EP 1593035A2 EP 04706161 A EP04706161 A EP 04706161A EP 04706161 A EP04706161 A EP 04706161A EP 1593035 A2 EP1593035 A2 EP 1593035A2
Authority
EP
European Patent Office
Prior art keywords
carry
adder
node
ripple
ripple adder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP04706161A
Other languages
English (en)
French (fr)
Inventor
Marc Bernhardt
Joel Hatsch
Winfried Kamp
Siegmar KÖPPE
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1593035A2 publication Critical patent/EP1593035A2/de
Withdrawn legal-status Critical Current

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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/607—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers number-of-ones counters, i.e. devices for counting the number of input lines set to ONE among a plurality of input lines, also called bit counters or parallel counters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/386—Special constructional features
    • G06F2207/3872—Precharge of output to prevent leakage
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    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
    • G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
    • G—PHYSICS
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    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
    • G06F7/5318—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with column wise addition of partial products, e.g. using Wallace tree, Dadda counters

Definitions

  • the present invention relates to a carry-ripple adder, and in particular a "3 2 to 3 carry ripple Addie ⁇ rer".
  • Carry-ripple adders are known as adders with sequential carry logic. Similar to a carry-save adder, they have several inputs of the same value and sum up the bits applied to these inputs during operation. The sum of the bits is output at outputs of different values, for example in binary coded digits (BCD).
  • BCD binary coded digits
  • a fast addition chain (carry ripple adder) is known from the translation of the European patent specification DE 692 06 604, which is provided for adding together a plurality of N digital words from n bits, N being a natural number greater than 2, comprising a plurality of cascaded addition blocks with a header that receives the first two digital words and an end block that forms the sum of all the words.
  • a combination of a full adder with two input words each comprising 2 bits and a carry from a previous sum, for example the carry from a previous stage, is also known from this.
  • a "4 and 1 to 3" carry ripple adder is thus disclosed in this translation of the European patent.
  • the idea on which the present invention is based essentially consists in generating two carry or carry bits of equal value in a carry-ripple adder, which is fed directly into the next stage of a multi-stage carry-ripple adder and evaluated there.
  • the problem mentioned at the outset is solved in particular by providing a carry-ripple adder with: three first inputs for feeding three input bits of equal value 2 n to be summed; two second inputs for feeding two carry / carry bits of the same value 2 n , which are also to be summed; an output for outputting a calculated sum bit of significance 2 n ; and two outputs for outputting two calculated carry / carry bits of the same significance 2 n + 1 , which is higher than the significance 2 n of the sum bit.
  • a carry-ripple adder according to the present invention thus already allows a final carry-ripple stage VMA (vector merging adder) to be used from a reduction to three bits.
  • VMA vector merging adder
  • a carry save stage can be saved, which has an advantageous effect on the processing speed and in the substrate area of the overall circuit, or the third input bit of each carry-ripple adder can be used for the efficient implementation of accumulators, e.g. in MAC structures.
  • a dynamic implementation of the carry or carry paths and their logical implementation within the carry-ripple adder enables, as follows in an execution for example explained in more detail, an additional optimization bezüg ⁇ Lich the surface and the speed compared to the complementary or differential CMOS solutions. Due to the simultaneous generation of two carriers or carry bits of the same value, which are evaluated in each stage of the carry-ripple adder, the circuitry and internal wiring are less than with multi-stage complementary CMOS solutions, for example composed of 3-bit carry -Save adders and 2 bit carry-ripple adders are. This also applies to dynamic carry-ripple adders with three inputs.
  • the carry-ripple adder according to the invention provides an area and loss power-optimized adder, which is used in particular as a final adder in multipliers, adder trees, filter structures, accumulators and arithmetic units can be used.
  • the carry-ripple adder has at least one precharge input for controlling an integrated precharge logic stage.
  • the carry-ripple adder has a carry stage and a summation stage.
  • the carry stage has two carry addition blocks, by means of which the carry output signals can be calculated independently of one another and in parallel in time.
  • at least one carry addition block has an n-channel FET between a node and a node, which is connected on the gate side to the carry input ci2, and a series connection of two n between the node and a reference potential Channel FETS is located, one being connected on the gate side to il and the other being connected to i2, and parallel to this is a parallel connection of two n-channel FETS between the node and another node, one being connected to il on the gate side, the second gate is connected to 12 and both drains are brought together in the further node, which can be connected to the reference potential via an n-channel FET to which gate can be applied.
  • At least one carry addition block has an n-channel FET connected on the gate side to the carry input ci2 between a node and the reference potential, the node preferably being connected to a precharge input via a gate side -
  • a p-channel FET can be supplied with a supply voltage.
  • the summation level has a 5-fold XOR combination.
  • a bit addition device consists of a parallel connection of a plurality of carry ripple adders, 3 input bits of equal value 2 n being provided for each carry ripple adder.
  • the carry-ripple adder is provided as a final adder in a multiplier, adder tree, accumulator, a filter structure or an arithmetic unit.
  • Fig. 1 is a schematic representation of a "3 & 2 to 3
  • Figure 2 is a truth table for a "3 & 2 to 3 carry ripple adder"
  • FIG. 3 shows a schematic illustration of the internal structure of a “3 & 2 to 3 carry-ripple adder” to explain an embodiment of the present invention
  • FIG. 5 shows a schematic illustration of a carry stage of a carry-ripple adder to explain a
  • Fig. 6 is a schematic diagram of a block of
  • FIG. 7 shows a schematic circuit diagram of the second block of the carry stage according to FIG. 5 to explain an embodiment of the present invention
  • FIG. 8 shows a schematic illustration of a sum block of a carry-ripple adder to explain an embodiment of the present invention
  • FIG. 9 is a schematic circuit diagram of a 5-fold XOR stage of the sum block to explain an embodiment of the present invention.
  • FIG. 10 shows a schematic block diagram to explain a known carry-ripple adder.
  • FIG. 1 shows a schematic representation of a “3 & 2 to 3 carry ripple adder” 10, which has three bit inputs 10, il and 12 and two equivalent carry inputs rap, ci2 and carry outputs col, co2 and a sum output s.
  • the optionally supplied signals prech_l and prechq_l preferably control an integrated precharge logic stage if a dynamic implementation is provided.
  • the three input bits 10, il, i2 and the two carry input bits eil and ci2 are each supplied to both blocks 11 and 12, as is a supply voltage vdd and a reference potential vss.
  • the carry outputs col and co2 are operated via the carry block 11.
  • the precharge signals prech_l and prechq_l are applied to two complementary inputs of the carry block 11.
  • the summation block 12 has the sum output s and, in a dynamic implementation, is only supplied with the precharge signal prechq_l at an inverting input.
  • the nth stage adds two carry- to the three input bits i0 ⁇ n>, il ⁇ n> and i2 ⁇ n> with the value 2 n
  • Input signals cil ⁇ n> and ci2 ⁇ n> which also have the value 2 n , and generate a sum signal s__n of the same value 2 n and two carry output signals col ⁇ n + l>, co2 ⁇ n + l> der next higher significance 2 n + 1 , which correspond to the carry input signals cil ⁇ n + l>, ci2 ⁇ n + l> of the n + l-th stage, n in the present example according to FIG. 4 being an integer between 0 and 4 is included.
  • FIG. 4 being an integer between 0 and 4 is included.
  • FIG. 5 schematically shows a carry stage 11 of a carry ripple adder according to FIG. 3 and / or FIG. 4.
  • the carry stage 11 has two blocks 13 and 14, which each calculate a carry output signal co2 and col independently of one another and thus in parallel in time.
  • Both the block 13 for calculating the carry output signal co2 and the block 14 for calculating the carry output signal col are connected to the inputs iO, il, 12, eil and ci2 of the supply voltage vdd and the reference potential vss.
  • both blocks 13 and 14 are preferably connected to the precharge signals prech and prechq, which are supplied inverted to one another.
  • FIG. 6 shows a schematic circuit diagram of a dynamic implementation of the block 13 according to FIG. 5 for generating the carry output signal co2 as a function of the signals at the three bit inputs iO, il, i2, the two carry inputs eil and ci2 and also Precharge signals prech and prechq.
  • a p-channel field effect transistor P is connected between the supply voltage vdd and a node 17 and is controlled on the gate side by the precharge signal prechq. Between the node 17 and a node 18, an n-channel FET on the N gate side is connected to the carry input in a rapid manner.
  • the node 18 can be connected to the supply voltage vdd via an n-FET N, which is controlled on the gate side with the precharge signal prech. Between the node 18 and the reference potential vss there is a series connection of three n-channel FETS N, one of which is connected to iO on the gate side, the next on i gate side and the third i2 side on the gate side.
  • An n-channel FET is connected between the node 17 and a node 19 and is connected on the gate side to the carry input ci2.
  • Between the node 19 and the reference potential vss is a series connection of two n-channel FETS N, one of which is connected on the gate side with il and the other with 12 is bound.
  • the node 19 can be connected to the supply voltage vdd via an n-channel FET, to which the precharge signal prech can be applied at its gate.
  • the precharge signal prech can be applied at its gate.
  • the supply voltage vdd and the reference potential vss there is also a series connection of a p- and an n-channel FET P, N in a further parallel line, the p-channel FET P being connected on the gate side to the node 17, and the precharge signal prech can be applied to the n-channel FET N gate.
  • the carry output co2 is tapped between the p-channel field effect transistor P and the n-channel FET N.
  • FIG. 7 embodies a schematic circuit for the dynamic implementation of the block 14 according to FIG. 5.
  • a p-channel FET P is connected between a supply voltage vdd and a circuit node 21 and is supplied with the precharge signal prechq at its gate. Between the node 21 and a reference potential vss, a series connection of two n-channel FETS N is provided, one of which carries the carry input hurriedly on the gate side and 12 on the second gate side.
  • node 21 and node 22 there is a parallel connection of two n-channel FETS N, one of which is connected to i2 on the gate side, the other is quickly connected to the carry input, and node 22 is in turn connected a parallel connection of two n-channel FETS N can be connected to the reference potential vss as a function of the OK or IL applied to the gate.
  • the circuit according to FIG. 7 also has the option of prech using the circuit node 22 via an n-channel FET N as a function of the precharge signal to connect the supply voltage vdd.
  • a series connection of two n-channel FETs N is provided as further parallel strands between the circuit node 21 and the reference potential vss, one of which is acted upon with il on the gate side and OK with the other on the gate side.
  • FIG. 8 shows a schematic illustration of the sum block 12 according to FIG. 3 and / or FIG. 4.
  • FIG. 8 (left part) shows a possible implementation of the input stage.
  • a supply voltage vdd and a reference potential vss there is a series connection of a p-channel field effect transistor P and an n-channel field effect transistor N
  • the p-channel field effect transistor P on the gate side with the precharge signal prechq and the n -Channel field effect transistor on the N gate side can be acted upon quickly with the signal at the carry input.
  • the circuit node 23 at which the signal ilq is tapped.
  • the signal ilq at node 23 is converted into a signal il via an inverter I, which is connected both to the reference potential vss and to the supply voltage vdd.
  • an inverter I For each input signal eil, ci2 and xl, which corresponds to 10, x2, which corresponds to il, and x3, which corresponds to i2 (see FIG. 4), an identical input stage is provided.
  • Signals i2q and i2 are generated from carry input ci2, signals i3 and i3q from input signal xl, signals i4 and i4q from input signal x2, and signals i5 and i5q for the sum block are generated from input signal x3 , Fig. 8 (right part).
  • FIG. 8 shows a schematic representation of the total block, with a re-sorting also being carried out here, since i3 according to FIG. 8 (left part) becomes xl, i3q becomes xlq, i4 becomes x2, i4q becomes x2q, i5 becomes x3, i5q becomes x3q, i2 becomes x4, i2q becomes x4q, il becomes x5, and ilq becomes x5q.
  • the summation device according to FIG. 8 (right part) has a precharge access with the signal prechq, an enable input EN, the signal prechq also at the
  • Enable input EN is present, a sum output s and a connection to the reference potential vss and the supply voltage vdd.
  • the input stage according to FIG. 8 (left part) is used to synchronize the summation stage with dynamic circuit parts of the overall circuit.
  • FIG. 9 shows a schematic circuit diagram of an exemplary 5-fold XOR combination as a sum block according to FIG. 8.
  • the two time-critical carrier signals are urgent, which are converted into il or ilq and thus x5 and x5q (see FIG. 8), and the carry input signal ci2, which is i2 or i2q and thus x4 or x4q is converted to the n-channel field effect transistors N closest to the output Z or ZQ of the XOR circuit.
  • the 5-fold XOR stage 15 according to FIG. 9 is connected upstream
  • the 24 can be connected to the supply voltage vdd as a function of the precharge signal prechq and can also be connected to the reference potential vss via an enable signal EN at the gate of an n-channel field effect transistor N.
  • This enable signal EN is supplied via the enable input according to FIG. 8 (right part).
  • circuit principle of the carry path which is based on the calculation and forwarding of two carriers of the same value, can also be used for two carry signals that are interchangeable.
  • the blocks that are used to generate the two carry signals are not necessarily independent of one another. In the case of an implementation with complementary CMOS gates, it is possible to use subblocks together. However, separation is advantageous for a high-performance application.
  • n-channel transistors N which are located in the evaluation part of the carry gates (see FIGS. 6 and 7) and at whose gate the precharge signal prech is present, are for a basic implementation of the logic function not mandatory. They only reduce the charge sharing or charge sharing problem, which can occur depending on the technology and layout implementation. These are therefore only optional, can also be designed as p-channel FETS with inverted control and represent an advantageous optimization. Finally, in principle, any static or dynamic 5-fold XOR gate can be used.
  • prechq precharge / precharge inputs prech__l prechq_l precharge / precharge inputs vdd supply voltage vss reference potential
  • carry-ripple adder / bit summation device 11 carry stage (carry summation)
  • Bl, B2, B2 carry-ripple adders according to the St.D.T with unequal values of the output carry bits P, N p-channel FET, n-channel FET and enable signal

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Abstract

Die vorliegende Erfindung stellt einen Carry-Ripple Addierer (10) bereit, mit: drei ersten Eingängen (i0, i1, i2) zum Zuführen dreier zu summierender Eingangs-Bits (i0<n>, i1<n>, i2<n>) gleicher Wertigkeit 2<n>; zwei zweiten Eingängen (ci1, ci2) zum Zuführen zweier ebenfalls zu summierender Übertrags-/Carry-Bits (ci1<n>, ci2<n>) gleicher Wertigkeit 2<n>; einem Ausgang (s) zum Ausgeben eines berechneten Summen-Bits (s_n) der gleichen Wertigkeit 2<n>; und zwei Ausgängen (co1, co2) zum Ausgeben zweier berechneter Übertrags-/Carry-Bits (co1<n+1>, co2<n+1>) einer gleichen Wertigkeit 2<n+>1, die höher ist als die Wertigkeit 2<n >des Summen-Bits (s_n).

Description

Beschreibung
Carry-Ripple Addierer
Die vorliegende Erfindung betrifft einen Carry-Ripple Addierer und insbesondere einen "3 & 2 zu 3 Carry-Ripple Addie¬ rer" .
Carry-Ripple Addierer sind als Addierer mit sequenzieller Übertragslogik: bekannt. Ähnlich einem Carry-Save Addierer verfügen sie über mehrere Eingänge gleicher Wertigkeit und summieren im Betrieb die an diesen Eingängen anliegenden Bits auf. Die Summe der Bits wird an Ausgängen unterschiedlicher Wertigkeit beispielsweise in dualcodierter Zahlendarstellung (binary coded digits BCD) ausgegeben.
Zur Addition mehrerer Bits gleicher Wertigkeit, z.B. in Multiplizierern, ist es üblich, Carry-Save Addierer Arrays bzw. Anordnungen aufzubauen, beispielsweise entsprechend dem Wallace Tree Algorithmus, und die daraus resultierende Summen- und Carry-Datenrepräsentation in redundanter Zahlendarstellung abschließend mittels eines Vector Merging Adders (VMA) in eine eindeutige Zahlendarstellung zu überführen. Diese abschließende Stufe ist oft als Carry-Ripple Addierer ausgeführt, wobei jeweils zwei Bits gleicher Wertigkeit aufsummiert werden. Bei einem solchen Ansatz ist es somit erforderlich, daß der Carry-Save Addiererbaum generell bis auf zwei Bits zur Addition reduziert werden muß.
Bisher sind folglich nur Carry-Ripple Addierer eingesetzt worden, welche zwei Eingangs-Bits und ein Carry aufaddieren, wobei ein Summen-Bit der Wertigkeit 2n und ein Carry der Wertigkeit 2n+1 erzeugt werden. Daraus resultiert, daß mehrstufige Ansätze erforderlich sind, derart, daß zunächst ein Carry- Save Adder Tree entsprechend der Anzahl der Eingangs-Bits und abschließend ein 2 Bit Carry-Ripple Addierer verwendet wird. Aus der Übersetzung der europäischen Patentschrift DE 692 06 604 ist eine schnelle Addierkette (carry ripple- Addierer) bekannt, welche zum Zusammenaddieren mehrerer N Digitalwörter aus n Bits vorgesehen ist, wobei N eine na- türliche Zahl größer als 2 ist, umfassend mehrere kaskadierte Addierblöcke mit einem Anfangsblock, der die ersten zwei Digitalwörter empfängt und einem Endblock, der die Summe sämtlicher Wörter bildet. Bekannt ist daraus weiterhin eine Kombination aus einem Volladdierer mit zwei jeweils 2 Bits um- fassenden Eingabewörtern und einem Übertrag aus einer vorhergehenden Summe, z.B. dem Übertrag aus einer vorhergehenden Stufe. Ein "4 und 1 zu 3"-Carry Ripple-Addierer ist in dieser Übersetzung der europäischen Patentschrift somit offenbart.
Lösungen für Carry-Ripple Addierer, welche mehrere Eingangs- Bits (bis zu fünf Eingangs-Bits) aufaddieren, sind aus der DE 101 17 041 und der DE 101 39 099 bekannt und in Figur 10 dargestellt. Betrachtet man einen Carry-Ripple Addierer Bl, B2 oder B3, so weist dieser fünf erste Eingänge iO, il, 12, i3, i4 zur Entgegennahme von fünf zu summierenden Eingabe-Bits gleicher Wertigkeit, z.B. 2n, und zwei zweite Eingänge ciO, eil zur Entgegennahme von zwei Carries bzw. Übertrags-Bits der Wertigkeit 2n auf. Außerdem stellt er einen Ausgang s für ein Summen-Bit der Wertigkeit 2n und zwei Ausgänge cl, c2 für zwei Carries bzw. Übertrags-Bits der Wertigkeiten 2n+1 und 2n+2 bereit, wobei das eine Übertrags-Bit am Eingang cl direkt an einen Eingang ciO eines direkt benachbarten Carry-Ripple Addierers geführt wird, und der Ausgang c2 für das Übertrags- Bit der Wertigkeit 2n+2 erst an einen Eingang eil des über- nächsten Carry-Ripple Addierers geführt wird. Diese bekannte Konfiguration ist jedoch für eine Realisierung mit komplementären CMOS-Gattern aufgrund einer auftretenden hohen Transistoranzahl, sowohl was die Verarbeitungsgeschwindigkeit als auch die benötigte Substratfläche betrifft, von Nachteil.
Es ist daher Aufgabe der vorliegenden Erfindung, einen Carry- Ripple Addierer bereitzustellen, welcher kleine Layouts, also eine Flächenreduktion und darüber hinaus eine Verlustleistungsreduktion im Betrieb ermöglicht.
Erfindungsgemäß wird diese Aufgabe durch den im Anspruch 1 angegebenen Carry-Ripple Addierer gelöst.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht im wesentlichen darin, zwei Carries bzw. Übertrags-Bits gleicher Wertigkeit in einem Carry-Ripple Addierer zu generieren, welche direkt in die nächste Stufe eines mehrstufigen Carry- Ripple Addierers geführt und dort bewertet wird.
In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, daß ein Carry-Ripple Addierer bereitgestellt wird mit: drei ersten Eingängen zum Zuführen dreier zu summierender Eingangs-Bits gleicher Wertigkeit 2n; zwei zweiten Eingängen zum Zuführen zweier ebenfalls zu summierender Übertrags-/Carry-Bits gleicher Wertigkeit 2n; einem Ausgang zum Ausgeben eines berechneten Su men- Bits der Wertigkeit 2n; und zwei Ausgängen zum Ausgeben zweier berechneter Übertrags-/Carry-Bits einer gleichen Wertigkeit 2n+1, die höher als die Wertigkeit 2n des Summen-Bits ist .
Ein Carry-Ripple Addierer gemäß der vorliegenden Erfindung erlaubt es somit bereits, ab einer Reduktion auf drei Bits eine abschließende Carry-Ripple Stufe VMA (Vector Merging Adder) einzusetzen. Auf diese Weise läßt sich entweder eine Carry Save Stufe einsparen, was sich in der Verarbeitungsge- schwindigkeit und in der Substratfläche der Gesamtschaltung vorteilhaft auswirkt, oder aber das dritte Eingangs-Bit jedes Carry-Ripple Addierers läßt sich für die effiziente Realisierung von Akkumulatoren, z.B. in MAC-Strukturen, nutzen.
Eine dynamische Realisierung der Carry- bzw. Übertrags-Pfade und ihre logische Implementierung innerhalb des Carry-Ripple Addierers ermöglicht, wie nachfolgend in einem Ausführungs- beispiel näher erläutert, zusätzlich eine Optimierung bezüg¬ lich der Fläche und der Geschwindigkeit im Vergleich zu komplementären oder differentiellen CMOS-Lösungen . Durch die gleichzeitige Erzeugung von zwei Carries bzw. Übertrags-Bits gleicher Wertigkeit, welche in jeder Stufe des Carry-Ripple Addierers bewertet werden, ist der Schaltungsaufwand und der interne Verdrahtungsaufwand geringer als bei mehrstufigen komplementären CMOS-Lösungen, die z.B. zusammengesetzt aus 3 Bit Carry-Save Addierern und 2 Bit Carry-Ripple Addierern sind. Dies gilt ebenso bezüglich dynamischen Carry-Ripple Addierern mit drei Eingängen.
Aufgrund der deutlich reduzierten Transistoranzahl im Carry- Pfad im Vergleich zu den bekannten oben erläuterten Alterna- tiven ist mit dem erfindungsgemäßen Carry-Ripple Addierer ein flächen- und verlustleistungsoptimierter Addierer bereitgestellt, welcher insbesondere als Final Adder in Multiplizierern, Addiererbäumen, Filterstrukturen, Akkumulatoren und Rechenwerken einsetzbar ist.
In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.
Gemäß einer bevorzugten Weiterbildung weist der Carry-Ripple Addierer mindestens einen Precharge-Eingang zum Ansteuern einer integrierten Precharge-Logikstufe auf.
Gemäß einer weiteren bevorzugten Weiterbildung weist der Carry-Ripple Addierer eine Carry-Stufe und eine Summations- stufe auf.
Gemäß einer weiteren bevorzugten Weiterbildung weist die Carry-Stufe zwei Carry-Additionsblöcke auf, durch welche die Carry-Ausgangssignale unabhängig voneinander und zeitlich pa- rallel berechenbar sind. Gemäß einer weiteren bevorzugten Weiterbildung weist zumindest ein Carry-Additionsblock zwischen einem Knotenpunkt und einem Knotenpunkt einen n-Kanal-FET auf, der gate-seitig mit dem Carry-Eingang ci2 verbunden ist, und zwischen dem Knoten und einem Bezugspotential eine Reihenschaltung aus zwei n- Kanal-FETS liegt, wobei einer gate-seitig mit il und der andere mit i2 verbunden ist, und parallel dazu zwischen dem Knoten und einem weiteren Knoten eine Parallelschaltung aus zwei n-Kanal-FETS liegt, wobei einer gate-seitig mit il, der zweite gate-seitig mit 12 verbunden ist und beide Drains in dem weiteren Knoten zusammengeführt werden, welcher über einen gate-seitig mit iO beaufschlagbaren n-Kanal-FET mit dem Bezugspotential verbindbar ist.
Gemäß einer weiteren bevorzugten Weiterbildung weist zumindest ein Carry-Additionsblock einen gate-seitig mit dem Carry-Eingang ci2 verbundenen n-Kanal-FET zwischen einem Knoten und dem Bezugspotential auf, wobei der Knoten vorzugsweise über einen gate-seitig mit einem Precharge-Eingang verbunde- nen p-Kanal-FET mit einer Versorgungsspannung beaufschlagbar ist .
Gemäß einer weiteren bevorzugten Weiterbildung weist die Sum- mationsstufe eine 5-fach XOR-Verknüpfung auf.
Gemäß einer weiteren bevorzugten Weiterbildung besteht eine Bit-Additionseinrichtung aus einer Parallelschaltung mehrerer Carry-Ripple Addierer, wobei je Carry-Ripple Addierer 3 Eingangsbits gleicher Wertigkeit 2n vorgesehen sind.
Gemäß einer weiteren bevorzugten Weiterbildung ist der Carry- Ripple Addierer als Final Adder in einem Multiplizierer, Addiererbaum, Akkumulator, einer Filterstruktur oder einem Rechenwerk vorgesehen. Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert .
Es zeigen:
Fig. 1 eine schematische Darstellung eines "3 & 2 zu 3
Carry-Ripple Addierers" zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
Fig. 2 eine Wahrheitstabelle für einen "3 & 2 zu 3 Carry- Ripple Addierer";
Fig. 3 eine schematische Darstellung des internen Aufbaus eines "3 & 2 zu 3 Carry-Ripple Addierers" zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
Fig. 4 eine schematische Darstellung einer Verschaltung eines Carry-Ripple Addierers für drei Eingangsworte mit jeweils fünf Bit zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
Fig. 5 eine schematische Darstellung einer Carry-Stufe ei- nes Carry-Ripple Addierers zur Erläuterung einer
Ausführungsform der vorliegenden Erfindung;
Fig. 6 ein schematisches Schaltbild eines Blockes der
Carry-Stufe gemäß Fig. 5 zur Erläuterung einer Aus- führungsform der vorliegenden Erfindung;
Fig. 7 ein schematisches Schaltbild des zweiten Blocks der Carry-Stufe gemäß Fig. 5 zur Erläuterung einer Ausführungsform der vorliegenden Erfindung; Fig. 8 eine schematische Darstellung eines Summenblocks eines Carry-Ripple Addierers zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
Fig. 9 ein schematisches Schaltbild einer 5-fach XOR-Stufe des Summenblocks zur Erläuterung einer Ausführungsform der vorliegenden Erfindung; und
Fig. 10 ein schematisches Blockschaltbild zur Erläuterung eines bekannten Carry-Ripple Addierers.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
In Fig. 1 ist eine schematische Darstellung eines "3 & 2 zu 3 Carry-Ripple Addierers" 10 dargestellt, welcher über drei Bit-Eingänge 10, il und 12 und je zwei gleichwertige Carry- Eingänge eil, ci2 und Carry-Ausgänge col, co2 sowie einen Summenausgang s verfügt.
Fig. 2 zeigt eine Wahrheits- bzw. Funktionstabelle für ein Bit des Carry-Ripple Addierers gemäß Fig. 1. Auf Basis der gewählten Codierung der beiden gleichwertigen Carry-Ausgangs- signale co2 und col treten Eingangskombinationen mit ci2 = 1 und eil = 0 im Betrieb nicht auf (in Fig. 2 schraffiert), da ci2 nur setzbar ist, wenn auch eil gesetzt ist, woraus ein doppeltes Carry folgert. Diese Tatsache des Auftretens von "Don't care-Elementen" wird zur Minimierung der Schaltung ausgenutzt. Bei der Position s in der Tabelle ergibt sich die einfache Summe der fünf Eingangs-Bits an den Eingängen 10, il, i2, eil, ci2, und am Ausgang col wird ein Übertrag generiert, wenn die Summe der Eingangs-Bits beispielsweise > 2 ist, wobei am Ausgang co2 eine 1 anliegt, sobald die Summe der fünf Eingangs-Bits > 4 ist, jedoch dann col bereits auf 1 gesetzt ist, da die Summe auch > 2 ist. In Fig. 3 ist der prinzipielle Aufbau eines Carry-Ripple Addierers 10 mit drei Eingangs-Bits iO, il, 12, je zwei gleichwertigen Carry-Eingängen eil, ci2 und Carry-Ausgängen col, co2 sowie einem Summenausgang s als Blockschaltbild dar- gestellt. Der Addierer 10 setzt sich aus zwei Blöcken 11, 12 zusammen, einer Carry-Stufe 11 und einer Summationsstufe bzw. Schaltung 12. Die optional zugeführten Signale prech_l und prechq_l steuern vorzugsweise eine integrierte Precharge- Logikstufe, wenn eine dynamische Implementierung vorgesehen ist. Die drei Eingangs-Bits 10, il, i2 und die zwei Carry- Eingangs-Bits eil und ci2 werden jeweils beiden Blöcken 11 und 12 zugeführt, ebenso wie eine Versorgungsspannung vdd und ein Bezugspotential vss. Über den Carry-Block 11 werden die Carry-Ausgänge col und co2 bedient. Bei einer dynamischen Implementierung werden die Precharge-Signale prech_l und prechq_l an zwei komplementäre Eingänge des Carry-Blocks 11 gelegt. Im Gegensatz dazu verfügt der Summationsblock 12 über den Summenausgang s und wird bei einer dynamischen Implementierung lediglich mit dem Precharge-Signal prechq_l an einem invertierenden Eingang beaufschlagt.
Fig. 4 zeigt schematisch die Verschaltung eines Carry-Ripple Addierers für drei Eingangsworte iO, il und 12 mit jeweils 5 Bits <4:0>, wobei 5 Carry-Ripple Addierer gemäß Abbildung 2 miteinander gekoppelt sind, für jede Bit-Position <n> (n= 0 bis 4) ein Carry-Ripple Addierer 10. Dabei addiert die n-te Stufe zu den drei Eingangs-Bits i0<n>, il<n> und i2<n> mit der Wertigkeit 2n zwei Carry-Eingangssignale cil<n> und ci2<n>, welche ebenfalls die Wertigkeit 2n aufweisen, und er- zeugt ein Summensignal s__n der gleichen Wertigkeit 2n sowie zwei Carry-Ausgangssignale col<n+l>, co2<n+l> der nächsthöheren Wertigkeit 2n+1, welche den Carry-Eingangssignalen cil<n+l>, ci2<n+l> der n+l-ten Stufe entsprechen, wobei n im vorliegenden Beispiel gemäß Fig. 4 eine ganze Zahl zwischen 0 und 4 inklusive ist. In Fig. 5 ist schematisch eine Carry-Stufe 11 eines Carry- Ripple Addierers gemäß Fig. 3 und/oder Fig. 4 dargestellt. Die Carry-Stufe 11 weist zwei Blöcke 13 und 14 auf, welche jeweils ein Carry-Ausgangssignal co2 und col unabhängig von- einander und somit zeitlich parallel berechnen. Sowohl der Block 13 zur Berechnung des Carry-Ausgangssignals co2 als auch der Block 14 zur Berechnung des Carry-Ausgangssignals col sind mit den Eingängen iO, il, 12, eil und ci2 der Versorgungsspannung vdd und dem Bezugspotential vss verbunden. Vorzugsweise sind beide Blöcke 13 und 14 bei einer dynamischen Implementierung mit den Precharge-Signalen prech und prechq, welche invertiert zueinander zugeführt werden, verbunden .
Fig. 6 zeigt ein schematisches Schaltbild einer dynamischen Realisierung des Blockes 13 gemäß Fig. 5 zur Erzeugung des Carry-Ausgangssignals co2 in Abhängigkeit der Signale an den drei Bit-Eingängen iO, il, i2, den beiden Carry-Eingängen eil und ci2 sowie den Precharge-Signalen prech und prechq. Zwi- sehen der Versorgungsspannung vdd und einem Knotenpunkt 17 ist ein p-Kanal-Feldeffekttransistor P geschaltet, welcher gate-seitig vom Precharge-Signal prechq angesteuert wird. Zwischen dem Knotenpunkt 17 und einem Knotenpunkt 18 schließt sich ein n-Kanal-FET N gate-seitig mit dem Carry-Eingang eil verbunden an. Optional ist der Knotenpunkt 18 über einen n-FET N, welcher gate-seitig mit dem Precharge-Signal prech angesteuert wird, mit der Versorgungsspannung vdd verbindbar. Zwischen dem Knotenpunkt 18 und dem Bezugspotential vss liegt eine Reihenschaltung aus drei n-Kanal-FETS N, wobei einer gate-seitig mit iO, der nächste gate-seitig mit il und der dritte gate-seitig mit i2 verbunden sind.
Zwischen dem Knotenpunkt 17 und einem Knotenpunkt 19 ist ein n-Kanal-FET geschaltet, der gate-seitig mit dem Carry-Eingang ci2 verbunden ist. Zwischen dem Knoten 19 und dem Bezugspotential vss liegt eine Reihenschaltung aus zwei n-Kanal-FETS N, wobei einer gate-seitig mit il und der andere mit 12 ver- bunden ist. Parallel dazu liegt zwischen dem Knoten 19 und einem Knoten 20 eine Parallelschaltung aus zwei n-Kanal-FETS N, wobei einer mit il, der zweite mit 12 gate-seitig verbunden ist und beide Drains in einem Knoten 20 zusammengeführt werden, welcher dann über einen gate-seitig mit iO beaufschlagbaren n-Kanal-FET N mit dem Bezugspotential vss verbindbar ist. Optional ist der Knoten 19 über einen n-Kanal- FET, der mit dem Precharge-Signal prech an seiner Gate beaufschlagbar ist, mit der Versorgungsspannung vdd verbindbar. Zwischen der Versorgungsspannung vdd und dem Bezugspotential vss liegt darüber hinaus in einem weiteren Parallelstrang eine Reihenschaltung aus einem p- und einem n-Kanal-FET P, N, wobei der p-Kanal-FET P gate-seitig mit dem Knoten 17 verbunden ist, und der n-Kanal-FET N gate-seitig mit dem Precharge- Signal prech beaufschlagbar ist. Zwischen dem p-Kanal- Feldeffekttransistor P und dem n-Kanal-FET N wird der Carry- Ausgang co2 abgegriffen.
Fig. 7 verkörpert eine schematische Schaltung zur dynamischen Realisierung des Blockes 14 gemäß Fig. 5. Zwischen einer Versorgungsspannung vdd und einem Schaltungsknoten 21 ist ein p-Kanal-FET P geschaltet, welcher mit dem Precharge-Signal prechq an seiner Gate beaufschlagt ist. Zwischen dem Knoten 21 und einem Bezugspotential vss ist eine Reihenschaltung aus zwei n-Kanal-FETS N vorgesehen, wobei einer gate-seitig mit dem Carry-Eingang eil und der zweite gate-seitig mit 12 beaufschlagt ist. Parallel dazu zwischen dem Knoten 21 und einem Knoten 22 liegt eine Parallelschaltung aus zwei n-Kanal- FETS N, wobei einer gate-seitig mit i2, der andere gate- seitig mit dem Carry-Eingang eil verbunden ist, und der Knoten 22 wiederum über eine Parallelschaltung aus zwei n-Kanal- FETS N mit dem Bezugspotential vss in Abhängigkeit von gate- seitig anliegendem iO bzw. il verbindbar ist.
Optional verfügt die Schaltung gemäß Fig. 7 darüber hinaus über die Möglichkeit, den Schaltungsknoten 22 über einen n- Kanal-FET N in Abhängigkeit vom Precharge-Signal prech mit der Versorgungsspannung vdd zu verbinden. Als weitere parallele Stränge zwischen dem Schaltungsknoten 21 und dem Bezugspotential vss ist eine Serienschaltung aus zwei n-Kanal-FETs N vorgesehen, wobei einer gate-seitig mit il und der andere gate-seitig mit iO beaufschlagt wird. Weiterhin parallel dazu zwischen dem Schaltungsknoten 21 und dem Bezugspotential vss liegt ein gate-seitig mit ci2 beaufschlagter n-Kanal-FET N. Als Parallelstrang zwischen der Versorgungsspannung vdd und dem Bezugspotential vss liegt eine Serienschaltung aus einem p-Kanal-FET P und einem n-Kanal-FET N, wobei der p-Kanal-FET P gate-seitig mit dem Knoten 21 verbunden ist, und der n- Kanal-FET N gate-seitig mit dem Precharge-Signal prech beaufschlagt wird. Zwischen diesem p-Kanal-FET P und n-Kanal-FET N wird das Carry-Ausgangssignal col abgegriffen.
Fig. 8 zeigt eine schematische Darstellung des Summenblocks 12 gemäß Fig. 3 und/oder Fig. 4. In Fig. 8 (linker Teil) ist eine mögliche Realisierung der Eingangsstufe dargestellt. Zwischen einer Versorgungsspannung vdd und einem Bezugspoten- tial vss liegt eine Reihenschaltung aus einem p-Kanal- Feldeffekttransistor P und einem n-Kanal-Feldeffekttransistor N, wobei der p-Kanal-Feldeffekttransistor P gate-seitig mit dem Precharge-Signal prechq und der n-Kanal-Feldeffekttransistor N gate-seitig mit dem Signal am Carry-Eingang eil beauf- schlagbar ist. Zwischen dem p-Kanal-FET P und dem n-Kanal-FET N liegt der Schaltungsknoten 23, an welchem das Signal ilq abgegriffen wird. Das Signal ilq am Knoten 23 wird über einen Inverter I, welcher sowohl mit dem Bezugspotential vss als auch mit der Versorgungsspannung vdd verbunden ist, in ein Signal il umgewandelt. Für jedes Eingangssignal eil, ci2 und xl, welches 10 entspricht, x2, welches il entspricht, und x3, welches i2 entspricht (siehe Fig. 4), ist eine identische Eingangsstufe vorgesehen. Aus dem Carry-Eingang ci2 werden die Signale i2q und i2, aus dem Eingangssignal xl werden die Signale i3 und i3q, aus dem Eingangssignal x2 werden die Signale i4 und i4q, und aus dem Eingangssignal x3 werden die Signale i5 und i5q für den Summenblock generiert. Fig. 8 (rechter Teil) . zeigt eine schematische Darstellung des Summenblocks, wobei hier ebenfalls wieder eine Umsortierung vorgenommen wird, da aus i3 gemäß Fig. 8 (linker Teil) xl wird, aus i3q wird xlq, aus i4 wird x2, aus i4q wird x2q, aus i5 wird x3, aus i5q wird x3q, aus i2 wird x4, aus i2q wird x4q, aus il wird x5, und aus ilq wird x5q. Darüber hinaus verfügt die Summationseinrichtung gemäß Fig. 8 (rechter Teil) über einen Precharge-Zugang mit dem Signal prechq, einen Enable-Eingang EN, wobei das Signal prechq auch an dem
Enable-Eingang EN anliegt, einen Summenausgang s und eine Verbindung zum Bezugspotential vss und der Versorgungsspannung vdd. Die Eingangsstufe gemäß Fig. 8 (linker Teil) dient zur Synchronisation der Summenstufe mit dynamischen Schal- tungsteilen der Gesamtschaltung.
In Fig. 9 wird ein schematisches Schaltbild einer exemplarischen 5-fach XOR-Verknüpfung als Summenblock gemäß Fig. 8 dargestellt. Vorzugsweise sind die beiden zeitkritischen Car- ry-Signale eil, welches in il bzw. ilq und somit x5 und x5q gewandelt werden (siehe Fig. 8), und das Carry-Eingangssignal ci2, welches zu i2 bzw. i2q und somit zu x4 bzw. x4q gewandelt wird, auf die dem Ausgang Z bzw. ZQ der XOR-Schaltung nächstgelegenen n-Kanal-Feldeffekttransistoren N geführt. Die 5-fach XOR-Stufe 15 gemäß Fig. 9 ist über eine Vorschaltung
24 in Abhängigkeit vom Precharge-Signal prechq an die Versorgungsspannung vdd anbindbar und darüber hinaus über ein Enable-Signal EN am Gate eines n-Kanal- Feldeffekttransistors N mit dem Bezugspotential vss verbindbar. Dieses Enable- Sig- nal EN wird über den Enable-Eingang gemäß Fig. 8 (rechter Teil) zugeführt.
Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar . So ist das Schaltungsprinzip des Carry-Pfades, welches auf der Berechnung und Weiterleitung zweier Carries gleicher Wertigkeit beruht, auch für zwei Carry-Signale, die austauschbar sind, anwendbar. Darüber hinaus sind die Blöcke, die zur Erzeugung der beiden Carry-Signale dienen, nicht zwangsläufig unabhängig voneinander. Bei einer Realisierung mit komplementären CMOS-Gattern besteht die Möglichkeit, Subblöcke gemeinsam zu nutzen. Für eine High-Performance-Anwendung ist jedoch eine Trennung von Vorteil.
Außerdem sind die n-Kanal-Transistoren N, welche sich im Evaluierungsteil der Carry-Gatter befinden (siehe Fig. 6 und Fig. 7), und an deren Gate das Precharge-Signal prech anliegt, für eine prinzipielle Realisierung der logischen Funk- tion nicht erforderlich. Sie reduzieren lediglich das Ladungs-aufteilungs- bzw. Charge-Sharing-Problem, welches je nach Technologie und Layout-Realisierung auftreten kann. Diese sind somit nur optional, können auch als p-Kanal FETS mit invertierter Ansteuerung ausgelegt werden und stellen eine vorteilhafte Optimierung dar. Schließlich kann als Summenstufe prinzipiell jedes statische oder dynamische 5-fach XOR- Gatter verwendet werden.
Bezugszeichenliste
iO, il, i2 Eingänge von Eingangs-Bits xl, x2, x3 Eingänge von Eingangs-Bits i0<0> - i0<4>, il<0> - il<4>, i2<0> - i2<4> Eingangs-Bits an entsprechenden Eingängen eil, ci2 Eingänge von Übertrags-/Carry-Bits s, s_0 - s_4 Summationsausgänge col, co2 Ausgänge von Übertrags-/Carry-Bits
2n Wertigkeit eines Bits (n = natürl. Zahl)
2n+1 um eins erhöhte Wertigkeit eines Bits prech, prechq Vorlade-/Precharge-Eingänge prech__l, prechq_l Vorlade-/Precharge-Eingänge vdd Versorgungsspannung vss Bezugspotential
10 Carry-Ripple Addierer/Bit-Summationseinrich- tung 11 Carrystufe (Übertragsummation)
12 Summationsstufe (normale Summation o Übertrag)
13 Carry-Additionsblock
14 Carry-Additionsblock
15 5-fach Xor-Stufe 16 Multibit-Carry-Ripple Addierer
17, 18, 19, 20 Schaltungsknotenpunkte
21, 22, 23 Schaltungsknotenpunkte 24 Vorschaltung der 5-fach XOR-Stufe
Bl, B2, B2 Carry-Ripple Addierer nach dem St.d.T mit ungleichen Wertigkeiten der Ausgangs-Übertrags- bits P, N p-Kanal FET, n-Kanal FET en Enable Signal

Claims

Patentansprüche
1. Carry-Ripple Addierer (10) mit:
drei ersten Eingängen (iO, il, 12) zum Zuführen dreier zu summierender Eingangs-Bits (iO<n>, il<n>, i2<n>) gleicher Wertigkeit 2n;
zwei zweiten Eingängen (eil, ci2) zum Zuführen zweier ebenfalls zu summierender Übertrags-/Carry-Bits (cil<n>, ci2<n>) gleicher Wertigkeit 2n;
einem Ausgang (s) zum Ausgeben eines berechneten Summen- Bits (s_n) der gleichen Wertigkeit 2n; und
zwei Ausgängen (col, co2) zum Ausgeben zweier berechneter Übertrags-/Carry-Bits (col<n+l>, co2<n+l>) einer gleichen Wertigkeit 2n+1 , welche höher ist als die Wertigkeit 2n des Summen-Bits (s n) .
2. Carry-Ripple Addierer (10) nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß der Carry-Ripple Addierer (10) mindestens einen Precharge-Eingang (prech, prechq) zum Ansteuern einer inte- grierten Precharge-Logikstufe aufweist.
3. Carry-Ripple Addierer (10) nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß der Carry-Ripple Addierer (10) eine Carry-Stufe (11) und eine Summationsstufe (12) aufweist.
4. Carry-Ripple Addierer (10) nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , daß die Carry-Stufe (11) zwei Carry-Additionsblöcke (13, 14) aufweist, durch welche die Carry-Ausgangssignale (col<n+l>, co2<n+l>) unabhängig voneinander und zeitlich parallel berechenbar sind.
5. Carry-Ripple Addierer (10) nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t , daß zumindest ein Carry-Additionsblock (13) zwischen einem Knotenpunkt (17) und einem Knotenpunkt (19) einen n-Kanal- FET (N) aufweist, der gate-seitig mit dem Carry-Eingang (ci2) verbunden ist, und zwischen dem Knoten (19) und ei- nem Bezugspotential (vss) eine Reihenschaltung aus zwei n- Kanal-FETS (N) liegt, wobei einer gate-seitig mit (il) und der andere mit (12) verbunden ist, und parallel dazu zwischen dem Knoten (19) und einem Knoten (20) eine Parallelschaltung aus zwei n-Kanal-FETS (N) liegt, wobei einer ga- te-seitig mit (il), der zweite gate-seitig mit (12) verbunden ist und beide Drains in dem Knoten (20) zusammengeführt werden, welcher über einen gate-seitig mit (10) beaufschlagbaren n-Kanal-FET (N) mit dem Bezugspotential (vss) verbindbar ist.
6. Carry-Ripple Addierer (10) nach Anspruch 4 oder 5, d a d u r c h g e k e n n z e i c h n e t , daß zumindest ein Carry-Additionsblock (14) einen gate- seitig mit dem Carry-Eingang (ci2) verbundenen n-Kanal-FET (N) zwischen einem Knoten (21) und dem Bezugspotential (vss) aufweist, wobei der Knoten (21) vorzugsweise über einen gate-seitig mit einem Precharge-Eingang (prechq) verbundenen p-Kanal-FET (P) mit einer Versorgungsspannung (vdd) beaufschlagbar ist.
7. Carry-Ripple Addierer (10) nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , daß die Summationsstufe (12) eine 5-fach XOR-Verknüpfung (15) aufweist.
8. Carry-Ripple Addierer (10) nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß eine Bit-Additionseinrichtung (16) aus einer Parallel- Schaltung mehrerer Carry-Ripple Addierer (10) besteht, wobei je Carry-Ripple Addierer (10) 3 Eingangsworte (10<n>, il<n>, i2<n>) gleicher Wertigkeit 2n vorgesehen sind.
9. Carry-Ripple Addierer (10) nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß der Carry-Ripple Addierer (10) als Final Adder in einem Multiplizierer, Addiererbaum, Akkumulator, einer Filterstruktur oder einem Rechenwerk vorgesehen ist.
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