EP1584113A2 - Organic field effect transistor and integrated circuit - Google Patents

Organic field effect transistor and integrated circuit

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Publication number
EP1584113A2
EP1584113A2 EP03799430A EP03799430A EP1584113A2 EP 1584113 A2 EP1584113 A2 EP 1584113A2 EP 03799430 A EP03799430 A EP 03799430A EP 03799430 A EP03799430 A EP 03799430A EP 1584113 A2 EP1584113 A2 EP 1584113A2
Authority
EP
European Patent Office
Prior art keywords
ofet
electrode
integrated circuit
electrodes
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP03799430A
Other languages
German (de)
French (fr)
Inventor
Walter Fix
Andreas Ullmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PolyIC GmbH and Co KG
Original Assignee
PolyIC GmbH and Co KG
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Filing date
Publication date
Application filed by PolyIC GmbH and Co KG filed Critical PolyIC GmbH and Co KG
Publication of EP1584113A2 publication Critical patent/EP1584113A2/en
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/80—Interconnections, e.g. terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]

Definitions

  • the invention relates to an organic field effect transistor (OFET) and / or an integrated circuit on an organic basis with a high switching frequency.
  • OFET organic field effect transistor
  • a disadvantage of the known layout for organic electronics is that no organic conductor tracks are provided.
  • the task is to redesign the basic components of all digital circuits such as transistors, inverters and NAND or NOR gates and to create a suitable layout for them.
  • the invention therefore relates to an organic field effect transistor, at least a first electrode layer with source and drain electrodes, a semiconducting layer, a Insulator layer and a second electrode layer comprising, in which in the first electrode layer one of the electrodes, source or drain the other except for one side or location, the connection side or location of this electrode, 2-dimensionally, so that a current channel can be formed, that begins and ends on one side or location of an electrode of the first electrode layer.
  • the source electrode delimits the drain electrode of each organic field effect transistor (OFET) used on three sides, the respectively enclosed electrode, the drain electrode (drain and source can of course also be interchanged) only open on one side and has only one connection on one side, ie the current channel that forms after the gate voltage is applied begins and ends on the same side of the electrode, the connection side, and is eg U-shaped or meandering.
  • OFET organic field effect transistor
  • the OFETs are arranged in the NAND or NOR gate such that the connection sides are opposite each other.
  • the NAND and / or in the NOR gate there are 2 or more OFETs in parallel (two or more U-shaped channels next to one another in the NOR gate) or one inside the other (two or more U-shaped channels one inside the other in the NAND gate) nested.
  • the connecting lines and / or the inputs and outputs are each preferably located in the area between the connection sides.
  • the gate electrode also covers a small part of the source or drain electrode in addition to the entire channel.
  • the current channel is completely covered and additionally at least part of one or both of the first electrodes, this additional covered part lying in the width in the range from 0 to 20 ⁇ m and in length in the range of the length of the current channel.
  • the width of the coverage depends on the adjustment accuracy of the production technology and is in the range from a few (0 to 8) ⁇ m to about 20 ⁇ m, preferably 1 to 5 ⁇ m.
  • holes or interruptions in the semiconductor layer that reduce leakage currents between the OFETs are provided. These holes are preferably located between the connection sides. These subsequently created holes or interruptions serve to reduce leakage currents that are generated by the unintentional background doping or contamination of the typically unstructured semiconductor layer that covers the entire chip.
  • Yet another embodiment provides that instead of an electrical connection, which is sometimes necessary between the gate electrode and the drain electrode of a load OFET, a through contact is used, which is additionally connected to the output of the inverter. This saves at least one through-contact. Typically, one through-contact is required for the gate-drain connection from the load FET and another at the inverter output for the
  • the via is preferably shaped so that it extends to one or both sides of the OFET.
  • the leakage currents are minimized on the one hand by the arrangement of the electrodes and on the other hand by the holes in the semiconductor layer.
  • the arrangement of the electrodes completely suppresses leakage currents between different inverters or NAND or NOR gates, since neighboring electrodes are each at the same electrical potential (supply voltage or ground), which in turn is a consequence of the fact that an OFET electrode has the respective encloses and shields others up to one side or place.
  • the electrode 5 is grounded and the electrode 1 is connected to the supply voltage, two immediately adjacent inverters (one above the other in the figure) then only touch electrodes with the same potential (see also FIG. 5).
  • Circuits are much simpler to design in accordance with the invention: the inverters or the logic gates can be assembled in a modular manner without having to maintain distances.
  • the channel geometries channel length and width
  • the space required for the circuit is smaller, which is why the entire available area can be used to advantage.
  • the number of vias is reduced by reducing the number (see FIG. 5).
  • Figure 1 shows two layouts for an OFET.
  • Figure 2 shows two layouts for an inverter.
  • Figure 3 shows a layout for a 2-fold NOR gate.
  • FIG. 4 shows a layout for a double NAND gate
  • Figure 5 shows a layout for a 5-stage ring oscillator
  • FIG. 1 shows an OFET with a first electrode 1 (source or drain) and a second electrode 2 (drain or source), the first electrode 1 enclosing the second electrode 2 except for one side or on three of four sides. All that remains is the connection side 4 of the OFET, on which the first electrode 1 does not surround the second electrode 2.
  • Figure la shows the simplest version in which a U-shaped current channel (OFET channel 3) is formed and ⁇
  • Figure 1b shows a somewhat more elaborate embodiment in which a meandering OFET channel 3 is formed.
  • Figure 2 shows two layouts for an inverter
  • Figure 2a shows an inverter with load OFET on output:
  • the inverter u holds two OFETs, the load OFET (load OFET) and the control OFET (drive OFET).
  • the source electrode 1 of the load OFET surrounds the drain electrode 2 of the load OFET on three sides, an OFET channel 3 is formed, which is covered by the gate electrode 13 of the load OFET, with part of the source also -Electrode 1 and the drain electrode 2 of the load OFET are also covered.
  • the gate electrode 13 is connected via the via 10 to both the source electrode 2, the output 11 and the source electrode 7 of the drive OFET.
  • the gate electrode 8 of the drive OFET covers channel 6 of the drive OFET and is connected to the input 12.
  • Drain electrode 5 of the drive OFET encloses source electrode 7 and thus defines channel 6.
  • the holes or interruptions 9 in the semiconductor layer are located between load and drive OFET and prevent leakage currents.
  • the supply voltage is applied to electrode 1, electrode 5 is grounded.
  • the electrical connection which, depending on the circuit, between the gate electrode 13 and the drain electrode 2 of the load OFETs is necessary, is implemented via a via 10, which is additionally connected to the output 11.
  • FIG. 2b The example of an inverter shown in FIG. 2b) has the load OFET gate at the supply voltage.
  • the structure is analogous to that of Figure 2a).
  • the gate electrode 13 is here connected to the source electrode 1 through the via 10a and not as in 2a) with the via 10a to the output 11.
  • the through contact 10b is elongated to the edge of electrode 1, which has the advantage that inverters lying next to one another can use the through contact together.
  • the through contact is preferably shaped such that it extends to the sides of the OFET.
  • inverters, NAND or NOR gates connected in series have a common through-hole.
  • FIG. 3 A layout for a double NOR gate is shown in FIG. 3: The layout essentially corresponds to that of the inverter from FIG. 2b) with the difference that two drive OFETs are connected in parallel.
  • the second drive OFET comprises the source electrode 14 and has a common drain electrode 5 with the first drive OFET.
  • the gate electrode 15 of the drive OFET is connected to the second input 12b of the NOR gate.
  • the entire NOR gate is shielded by the two electrodes 1 and 5, which are connected to the supply voltage or ground.
  • a double NAND gate is shown in FIG.
  • the NAND layout also essentially corresponds to the inverter from FIG. 2b), with the difference that two drive OFETs are connected in series.
  • the second drive OFET is enclosed on three sides by the first.
  • Source electrode 7 of the first drive OFET is also the drain electrode of the second drive OFETs.
  • the source electrode 14 determines the channel 16 of the second drive OFET and is covered by the gate electrode 15, which is connected to the second input 12a. This layout also results in shielding by electrodes 1 and 5.
  • FIG. 5 finally shows a 5-stage ring oscillator which comprises five inverters which are constructed in accordance with FIG. 2b.
  • the inverters are arranged so that a common via 10 (10b) in the middle can be used for all inverters.
  • the inverters are arranged directly abutting one another, which is only possible due to the layout according to the invention.
  • the inverters are connected by the connecting lines 17, and the holes or interruptions in the semiconductor 9 between the connecting lines are also continued in order to prevent leakage currents.
  • the output 11 of the ring oscillator branches off on a connecting line 17.
  • FIG. 5 shows impressively how efficiently circuit layouts are created with the aid of the invention.
  • lines are replaced by direct contact, which e.g. leads to higher switching speed.
  • the invention relates to an organic field effect transistor (OFET) and / or an integrated circuit on an organic basis with a high switching frequency. Merging the two ends of the power channel results in compact and fast circuit layouts.
  • OFET organic field effect transistor

Abstract

The invention relates to an organic field effect transistor (OFET) and/or an organic-based integrated circuit with a high operating frequency. Compact, high-speed circuit layouts are obtained by positioning the two ends of the current channel in close proximity.

Description

Beschreibungdescription
Organischer Feldeffekt Transistor, integrierter SchaltkreisOrganic field effect transistor, integrated circuit
Die Erfindung betrifft einen organischen Feldeffekt Transistor (OFET) und/oder einen integrierten Schaltkreis auf organischer Basis mit hoher Schaltfrequenz.The invention relates to an organic field effect transistor (OFET) and / or an integrated circuit on an organic basis with a high switching frequency.
Bekannt sind integrierte Schaltungen auf organischer Basis mit beispielsweise einem Ringoszillator Layout, wobei dasIntegrated circuits on an organic basis with, for example, a ring oscillator layout are known, the
Layout aber keineswegs in Hinsicht auf die Schaltfrequenz organischer Schaltungen hin optimiert ist ( . FIX et al. Appl. Phys. Lett., 81, 1735 (2002)).Layout, however, is in no way optimized with regard to the switching frequency of organic circuits (. FIX et al. Appl. Phys. Lett., 81, 1735 (2002)).
Nachteilig an dem bekannten Layout für organische Elektronik ist, dass keine organischen Leiterbahnen vorgesehen sind.A disadvantage of the known layout for organic electronics is that no organic conductor tracks are provided.
Die Schaltungslayouts aus der Siliziumelektronik können nicht einfach übernommen werden, da durch die speziellen elektri- sehen Eigenschaften der organischen Materialien angepasste Layouts nötig sind. So spielt der Leiterbahnwiderstand bei herkömmlichen integrierten Schaltungen praktisch keine Rolle, da Metalle verwendet werden, die im Vergleich zu organischen Leitern einen vernachlässigbar kleinen Widerstand haben. Ver- wendet man organische Leiterbahnen, spielt die Breite undThe circuit layouts from silicon electronics cannot simply be adopted, since the special electrical properties of the organic materials mean that customized layouts are required. The conductor resistance is practically irrelevant in conventional integrated circuits, since metals are used which have a negligibly low resistance compared to organic conductors. If you use organic conductor tracks, play the width and
Länge dieser Leiterbahnen sowie die Anordnung der einzelnen Bauelemente eine wichtige Rolle.Length of these conductor tracks and the arrangement of the individual components play an important role.
In dem Bemühen, eine auf organischer Elektronik basierende digitale Schaltung zu schaffen^ stellt sich die Aufgabe, die Grundbausteine aller digitalen Schaltungen wie Transistor, Inverter und NAND- bzw. NOR-Gatter neu zu entwerfen und ein geeignetes Layout dafür zu schaffen.In an effort to create a digital circuit based on organic electronics ^ the task is to redesign the basic components of all digital circuits such as transistors, inverters and NAND or NOR gates and to create a suitable layout for them.
Gegenstand der Erfindung ist daher ein organischer Feldeffekttransistor, zumindest eine erste Elektrodenschicht mit Source- und Drain-Elektroden, eine halbleitende Schicht, eine Isolatorschicht und eine zweite Elektrodenschicht umfassend, bei dem in der ersten Elektrodenschicht eine der Elektroden, Source oder Drain die jeweils andere bis auf eine Seite oder Stelle, die Anschlussseite oder -stelle dieser Elektrode, 2-dimensional umschliesst, so dass ein Stromkanal ausbildbar ist, der an einer Seite oder Stelle einer Elektrode der ersten Elektrodenschicht beginnt und endet.The invention therefore relates to an organic field effect transistor, at least a first electrode layer with source and drain electrodes, a semiconducting layer, a Insulator layer and a second electrode layer comprising, in which in the first electrode layer one of the electrodes, source or drain the other except for one side or location, the connection side or location of this electrode, 2-dimensionally, so that a current channel can be formed, that begins and ends on one side or location of an electrode of the first electrode layer.
Unter Layout wird hier die Form und Anordnung der Elektroden, der Leiterbahnkreuzungspunkte und Durchkontakte (=vertikaleThe form and arrangement of the electrodes, the conductor crossing points and vias (= vertical
Verbindung von Leiterbahnen, die sich in verschiedenen Ebenen befinden) , verstanden. Durch das Layout werden Serienwiderstände und parasitäre Kapazitäten bestimmt, die wesentlichen Einfluss auf die Schaltgeschwindigkeit und auch auf die Funk- tionsfähigkeit der integrierten Schaltung haben.Connection of conductor tracks, which are located on different levels), understood. The layout determines series resistances and parasitic capacitances that have a significant influence on the switching speed and also on the functionality of the integrated circuit.
Nach einer Ausführungsform der Erfindung begrenzt die Source- Elektrode die Drain-Elektrode jedes verwendeten organischen Feldeffekt-Transistors (OFET) an drei Seiten, die jeweils um- schlossene Elektrode, die Drain-Elektrode (Drain und Source kann natürlich auch vertauscht sein) ist dann nur auf einer Seite offen und hat nur an einer Seite einen Anschluss, das heißt der Stromkanal, der sich nach Anlegen der Gatespannung bildet, beginnt und endet an der gleichen Seite der Elektro- de, der Anschlussseite, und ist z.B. u-förmig oder mäander- förmig.According to one embodiment of the invention, the source electrode delimits the drain electrode of each organic field effect transistor (OFET) used on three sides, the respectively enclosed electrode, the drain electrode (drain and source can of course also be interchanged) only open on one side and has only one connection on one side, ie the current channel that forms after the gate voltage is applied begins and ends on the same side of the electrode, the connection side, and is eg U-shaped or meandering.
Nach einer weiteren Ausführungsform, die mit der oben beschriebenen Ausführungsform vorzugsweise kombiniert wird, sind die OFETs im NAND oder NOR-Gatter so angeordnet, dass sich jeweils die Anschlussseiten gegenüberliegen. Im NAND- und/oder im NOR-Gatter sind dazu je 2 oder mehr OFETs parallel (zwei oder mehr u-förmige Kanäle nebeneinander im NOR- Gatter) oder ineinander (zwei oder mehr u-förmige Kanäle in- einander im NAND-Gatter) verschachtelt. Dabei befinden sich die Verbindungsleitungen und/oder die Ein- und Ausgänge jeweils vorzugsweise im Bereich zwischen den Anschlussseiten. Nach einer weiteren Ausführungsform überdeckt die Gate- Elektrode neben dem ganzen Kanal zusätzlich einen kleinen Teil der Source oder Drain Elektrode. Dabei ist der Stromka- nal ganz überdeckt und zusätzlich zumindest noch ein Teil einer oder beider ersten Elektroden, wobei dieser zusätzlich überdeckte Teil in der Breite im Bereich von 0 bis 20μm und in der Länge im Bereich der Länge des Stromkanals liegt. Die Breite der Überdeckung hängt von der Justiergenauigkeit der Herstellungstechnologie ab und liegt im Bereich von wenigen (0 bis 8) μm bis zu etwa 20 μm, vorzugsweise 1 bis 5 μm.According to a further embodiment, which is preferably combined with the embodiment described above, the OFETs are arranged in the NAND or NOR gate such that the connection sides are opposite each other. In the NAND and / or in the NOR gate there are 2 or more OFETs in parallel (two or more U-shaped channels next to one another in the NOR gate) or one inside the other (two or more U-shaped channels one inside the other in the NAND gate) nested. The connecting lines and / or the inputs and outputs are each preferably located in the area between the connection sides. According to a further embodiment, the gate electrode also covers a small part of the source or drain electrode in addition to the entire channel. The current channel is completely covered and additionally at least part of one or both of the first electrodes, this additional covered part lying in the width in the range from 0 to 20 μm and in length in the range of the length of the current channel. The width of the coverage depends on the adjustment accuracy of the production technology and is in the range from a few (0 to 8) μm to about 20 μm, preferably 1 to 5 μm.
Nach einer Ausführungsform sind Löcher oder Unterbrechungen in der Halbleiterschicht, die Leckströme zwischen den OFETs verringern, vorgesehen. Diese Löcher befinden sich vorzugsweise zwischen den Anschlussseiten. Diese nachträglich erzeugten Löcher oder Unterbrechungen dienen dazu, Leckströme zu verringern, die durch die unabsichtliche Hintergrunddotierung oder Verunreinigung der typischerweise unstrukturiert und den kompletten Chip abdeckenden Halbleiterschicht erzeugt werden.In one embodiment, holes or interruptions in the semiconductor layer that reduce leakage currents between the OFETs are provided. These holes are preferably located between the connection sides. These subsequently created holes or interruptions serve to reduce leakage currents that are generated by the unintentional background doping or contamination of the typically unstructured semiconductor layer that covers the entire chip.
Wieder eine andere Ausführungsform sieht vor, dass anstelle einer elektrischen Verbindung, die teilweise zwischen der Ga- te-Elektrode und der Drain-Elektrode eines load-OFETs nötig ist, ein Durchkontakt eingesetzt wird, der zusätzlich an den Ausgang des Inverters angeschlossen ist. Dadurch kann zumindest ein Durchkontakt eingespart werden Typischerweise benötigt man einen Durchkontakt für die Verbindung Gate - Drain vom load-FET und einen weiteren am Inverterausgang für dieYet another embodiment provides that instead of an electrical connection, which is sometimes necessary between the gate electrode and the drain electrode of a load OFET, a through contact is used, which is additionally connected to the output of the inverter. This saves at least one through-contact. Typically, one through-contact is required for the gate-drain connection from the load FET and another at the inverter output for the
Verbindung mit dem folgenden Inverter/Logikgatter; diese beiden Durchkontakte können das geeignete Layout zusammengelegt werden)Connection to the following inverter / logic gate; these two vias can be put together the appropriate layout)
Nach einer weiteren Ausführungsform ist für den Fall, dass für die Schaltung eine elektrische Verbindung zwischen der Gate-Elektrode und der Source-Elektrode eines drive-OFETs nö- tig ist, der Durchkontakt vorzugsweise so geformt, dass er bis zu einer oder bis zu beiden Seiten des OFETs reicht. Dadurch haben mehrere hintereinandergeschaltete Inverter, NAND- oder NOR-Gatter einen gemeinsamen Durchkontakt.According to a further embodiment, in the event that an electrical connection between the gate electrode and the source electrode of a drive OFET is required for the circuit. tig, the via is preferably shaped so that it extends to one or both sides of the OFET. As a result, several inverters, NAND or NOR gates connected in series have a common through-hole.
Durch das hier beschriebene Layout ergibt sich eine Reihe von Vorteilen:The layout described here has a number of advantages:
Schnellere integrierte Schaltungen: Durch die optimale Aus- nutzung der Fläche für die organischen Elektroden und durch die sehr kurzen Verbindungsleitungen ergeben sich niedrige Serienwiderstände und damit höhere Schaltgeschwindigkeiten. Durch die Kürze der Verbindungsleitungen, die Verringerung der Zahl der nötigen Leiterbahnkreuzungen und die Minimierung der Gate-Elektrode wird die parasitäre Kapazität deutlich verkleinert, was ebenfalls die Schaltgeschwindigkeit bedeutend erhöht.Faster integrated circuits: The optimal use of the area for the organic electrodes and the very short connecting lines result in low series resistances and thus higher switching speeds. The shortness of the connecting lines, the reduction in the number of required conductor crossings and the minimization of the gate electrode significantly reduce the parasitic capacitance, which also significantly increases the switching speed.
Stabilere Schaltungen und geringerer Leistungsverbrauch durch Minimierung der Leckströme: Die Leckströme werden zum einen durch die Anordnung der Elektroden minimiert, zum anderen durch die Löcher in der Halbleiterschicht. Durch die Anordnung der Elektroden werden Leckströme zwischen verschiedenen Invertern bzw. NAND- oder NOR-Gattern gänzlich unterdrückt, da jeweils benachbarte Elektroden auf dem gleichen elektrischen Potential (Versorgungsspannung oder Erdung) liegen, was wiederum eine Folge davon ist, dass eine OFET Elektrode die jeweils andere bis auf eine Seite oder Stelle umschließt und abschirmt. Zum Beispiel liegt in Figur 2a) die Elektrode 5 auf Erdung und Elektrode 1 auf Versorgungsspannung, zwei unmittelbar benachbarte, (in der Figur übereinanderliegende) Inverter berühren sich dann nur mit Elektroden, die auf gleichem Potential liegen (vgl auch Figur 5) .More stable circuits and lower power consumption by minimizing the leakage currents: The leakage currents are minimized on the one hand by the arrangement of the electrodes and on the other hand by the holes in the semiconductor layer. The arrangement of the electrodes completely suppresses leakage currents between different inverters or NAND or NOR gates, since neighboring electrodes are each at the same electrical potential (supply voltage or ground), which in turn is a consequence of the fact that an OFET electrode has the respective encloses and shields others up to one side or place. For example, in FIG. 2a) the electrode 5 is grounded and the electrode 1 is connected to the supply voltage, two immediately adjacent inverters (one above the other in the figure) then only touch electrodes with the same potential (see also FIG. 5).
Zusätzlich werden Leckströme innerhalb eines Inverters oderIn addition, leakage currents within an inverter or
Gatters durch Löcher in der Halbleiterschicht unterbunden. So kann beispielsweise in Figur 2b) fast kein Leckstrom zwischen Ausgang 11 und der Elektrode 1 fließen.Gate prevented by holes in the semiconductor layer. So For example, almost no leakage current can flow between output 11 and electrode 1 in FIG. 2b).
Schaltungen sind gemäß der Erfindung wesentlich einfacher zu entwerfen: die Inverter, bzw. die logischen Gatter können bausteinartig zusammengesetzt werden, ohne dass Abstände eingehalten werden müssen. Außerdem lassen sich die Kanalgeometrien (Kanal-Länge und -Breite) leicht skalieren ohne die äußere Form der OFETs zu ändern. Schließlich ist der Platzbe- darf der Schaltung geringer, deshalb kann die gesamte zur Verfügung stehende Fläche vorteilhaft genutzt werden. Schließlich wird durch Zusammenlegung von Durchkontakten deren Zahl reduziert (vgl Figur 5) .Circuits are much simpler to design in accordance with the invention: the inverters or the logic gates can be assembled in a modular manner without having to maintain distances. In addition, the channel geometries (channel length and width) can be easily scaled without changing the outer shape of the OFETs. Finally, the space required for the circuit is smaller, which is why the entire available area can be used to advantage. Finally, the number of vias is reduced by reducing the number (see FIG. 5).
Im folgenden wird die Erfindung noch anhand einzelner Ausführungsformen näher erläutert:The invention is explained in more detail below on the basis of individual embodiments:
Figur 1 zeigt zwei Layouts für einen OFET.Figure 1 shows two layouts for an OFET.
Figur 2 zeigt zwei Layouts für einen Inverter.Figure 2 shows two layouts for an inverter.
Figur 3 zeigt ein Layout für ein 2-fach NOR-Gatter.Figure 3 shows a layout for a 2-fold NOR gate.
Figur 4 zeigt ein Layout für ein 2-fach NAND-Gatter undFIG. 4 shows a layout for a double NAND gate and
Figur 5 zeigt ein Layout für einen 5-stufigen RingoszillatorFigure 5 shows a layout for a 5-stage ring oscillator
Figur 1 zeigt einen OFET mit einer ersten Elektrode 1 (Source oder Drain) und einer zweiten Elektrode 2 (Drain oder Sour- ce) , wobei die erste Elektrode 1 die zweite Elektrode 2 bis auf eine Seite oder an drei von vier Seiten umschließt. Übrig bleibt nur die Anschlussseite 4 des OFETS, an der die erste Elektrode 1 die zweite Elektrode 2 nicht umgibt.FIG. 1 shows an OFET with a first electrode 1 (source or drain) and a second electrode 2 (drain or source), the first electrode 1 enclosing the second electrode 2 except for one side or on three of four sides. All that remains is the connection side 4 of the OFET, on which the first electrode 1 does not surround the second electrode 2.
Figur la) zeigt die einfachste Ausführung, in der ein U-förmiger Stromkanal (OFET-Kanal 3) gebildet wird und βFigure la) shows the simplest version in which a U-shaped current channel (OFET channel 3) is formed and β
Figur 1b) zeigt eine etwas elaboriertere Ausführungsform bei der ein mäanderförmiger OFET-Kanal 3 gebildet wird.Figure 1b) shows a somewhat more elaborate embodiment in which a meandering OFET channel 3 is formed.
Figur 2 zeigt zwei Layouts für einen Inverter:Figure 2 shows two layouts for an inverter:
Es gibt prinzipiell zwei Möglichkeiten einen Inverter zu verschalten, diese unterscheiden sich durch die Art des Anschlusses der Gate-Elektroden des load-OFETs. Beide Varianten lassen sich sinnvoll in Schaltungen verwenden. Die in Figur 2 gezeigten Layouts sind Ausführungsformen der Erfindung gemäß dieser beiden Varianten.There are basically two options for connecting an inverter, these differ in the type of connection of the gate electrodes of the load OFET. Both variants can be used sensibly in circuits. The layouts shown in FIG. 2 are embodiments of the invention according to these two variants.
Figur 2a) zeigt einen Inverter mit load-OFET auf Ausgang: Der Inverter u fasst zwei OFETs, den Lade-OFET (load-OFET) und den Steuerungs-OFET (drive-OFET) . Die Source-Elektrode 1 des load-OFETs umschließt die Drain-Elektrode 2 des load-OFETs an drei Seiten, es entsteht ein OFET-Kanal 3, den die Gate- Elektrode 13 des load-OFETs bedeckt, wobei auch noch ein Teil der Source-Elektrode 1 und der Drain-Elektrode 2 des load- OFETs mitbedeckt werden. Außerdem ist die Gate-Elektrode 13 über den Durchkontakt 10 sowohl mit der Source Elektrode 2, dem Ausgang 11 und der Source Elektrode 7 des drive-OFETs verbunden. Die Gate-Elektrode 8 des drive-OFETs bedeckt den Kanal 6 des Drive-OFETs und ist mit dem Eingang 12 verbunden. Drain-Elektrode 5 des drive-OFETs umschließt Source-Elektrode 7 und definiert so den Kanal 6. Die Löcher oder Unterbrechungen 9 in der Halbleiterschicht befinden sich zwischen load und drive OFET und verhindern Leckströme. Die Versorgungsspannung wird an Elektrode 1 angelegt, Elektrode 5 liegt auf Erdung. Diese beiden Elektroden umschließen fast den gesamten Inverter und schirmen ihn dadurch von anderen Bauelementen ab. Beim Umschalten des Inverters ändert sich nur das Potential von Elektrode 2 oder 7, die miteinander verbunden sind und sich im Inneren des Inverters befinden.Figure 2a) shows an inverter with load OFET on output: The inverter u holds two OFETs, the load OFET (load OFET) and the control OFET (drive OFET). The source electrode 1 of the load OFET surrounds the drain electrode 2 of the load OFET on three sides, an OFET channel 3 is formed, which is covered by the gate electrode 13 of the load OFET, with part of the source also -Electrode 1 and the drain electrode 2 of the load OFET are also covered. In addition, the gate electrode 13 is connected via the via 10 to both the source electrode 2, the output 11 and the source electrode 7 of the drive OFET. The gate electrode 8 of the drive OFET covers channel 6 of the drive OFET and is connected to the input 12. Drain electrode 5 of the drive OFET encloses source electrode 7 and thus defines channel 6. The holes or interruptions 9 in the semiconductor layer are located between load and drive OFET and prevent leakage currents. The supply voltage is applied to electrode 1, electrode 5 is grounded. These two electrodes enclose almost the entire inverter and thereby shield it from other components. When switching the inverter, only the potential of electrode 2 or 7 changes, which are connected to one another and are located inside the inverter.
Die elektrische Verbindung, die, je nach Schaltung, zwischen der Gate-Elektrode 13 und der Drain-Elektrode 2 des load- OFETs nötig ist, wird über einen Durchkontakt 10 realisiert, der zusätzlich an den Ausgang 11 angeschlossen ist.The electrical connection, which, depending on the circuit, between the gate electrode 13 and the drain electrode 2 of the load OFETs is necessary, is implemented via a via 10, which is additionally connected to the output 11.
Das in Figur 2b) gezeigte Beispiel eines Inverters hat den load-OFET Gate auf Versorgungsspannung. Der Aufbau ist analog zu dem aus Figur 2a) . Im Unterschied zu 2a) ist die Gate- Elektrode 13 hier mit der Source-Elektrode 1 durch den Durchkontakt 10a verbunden und nicht wie in 2a) mit dem Durchkontakt 10a zum Ausgang 11 . Der Durchkontakt 10b ist langge- streckt bis an den Rand von Elektrode 1, was den Vorteil hat, dass nebeneinander liegende Inverter den Durchkontakt gemeinsam nutzen können.The example of an inverter shown in FIG. 2b) has the load OFET gate at the supply voltage. The structure is analogous to that of Figure 2a). In contrast to 2a), the gate electrode 13 is here connected to the source electrode 1 through the via 10a and not as in 2a) with the via 10a to the output 11. The through contact 10b is elongated to the edge of electrode 1, which has the advantage that inverters lying next to one another can use the through contact together.
Ist für die Schaltung eine elektrische Verbindung zwischen der Gate Elektrode 13 und der Source Elektrode 1 eines OFETs nötig, so ist der Durchkontakt vorzugsweise so geformt, dass er bis zu den Seiten des OFETs reicht. Dadurch haben mehrere hintereinandergeschaltete Inverter, NAND- oder NOR-Gatter einen gemeinsamen Durchkontakt.If an electrical connection between the gate electrode 13 and the source electrode 1 of an OFET is necessary for the circuit, the through contact is preferably shaped such that it extends to the sides of the OFET. As a result, several inverters, NAND or NOR gates connected in series have a common through-hole.
In Figur 3 wird ein Layout für ein 2-fach NOR-Gatter gezeigt: Das Layout entspricht im wesentlichen dem des Inverters aus Figur 2b) mit dem Unterschied, dass zwei drive-OFETs parallel geschaltet sind. Der zweite drive-OFET umfasst die Source- Elektrode 14 und hat eine gemeinsame Drain Elektrode 5 mit dem ersten drive-OFET. Die Gate-Elektrode 15 des drive-OFETs ist mit dem zweiten Eingang 12b des NOR-Gatters verbunden. Das gesamte NOR-Gatter wird durch die beiden Elektroden 1 und 5 abgeschirmt, die auf Versorgungsspannung bzw. Erdung lie- gen.A layout for a double NOR gate is shown in FIG. 3: The layout essentially corresponds to that of the inverter from FIG. 2b) with the difference that two drive OFETs are connected in parallel. The second drive OFET comprises the source electrode 14 and has a common drain electrode 5 with the first drive OFET. The gate electrode 15 of the drive OFET is connected to the second input 12b of the NOR gate. The entire NOR gate is shielded by the two electrodes 1 and 5, which are connected to the supply voltage or ground.
In Figur 4 wird ein zweifach NAND-Gatter gezeigt. Das NAND-Layout entspricht ebenfalls im wesentlichen dem Inverter aus Figur 2b) mit dem Unterschied, dass zwei drive- OFETs in Reihe geschaltet sind. Der zweite drive-OFET wird vom ersten an drei Seiten umschlossen. Source-Elektrode 7 vom ersten drive-OFET ist gleichzeitig die Drain-Elektrode des zweiten drive-OFETs. Die Source-Elektrode 14 bestimmt den Kanal 16 des zweiten drive-OFETs und wird von der Gate- Elektrode 15 abgedeckt, welche mit dem zweiten Eingang 12a verbunden ist. Auch bei diesem Layout ergibt sich eine Ab- schirmung durch Elektrode 1 und 5.A double NAND gate is shown in FIG. The NAND layout also essentially corresponds to the inverter from FIG. 2b), with the difference that two drive OFETs are connected in series. The second drive OFET is enclosed on three sides by the first. Source electrode 7 of the first drive OFET is also the drain electrode of the second drive OFETs. The source electrode 14 determines the channel 16 of the second drive OFET and is covered by the gate electrode 15, which is connected to the second input 12a. This layout also results in shielding by electrodes 1 and 5.
Figur 5 schließlich zeigt einen 5-stufigen Ringoszillator, der fünf Inverter, die gemäß der Figur 2b aufgebaut sind, um- fasst. Die Inverter sind so angeordnet, dass in der Mitte ein gemeinsamer Durchkontakt 10 (10b) für alle Inverter genutzt werden kann. Außerdem sind die Inverter direkt aneinanderstoßend angeordnet, was durch das Layout gemäß der Erfindung erst möglich ist. An den Enden werden die Inverter durch die Verbindungsleitungen 17 verbunden, auch werden die Löcher bzw. Unterbrechungen im Halbleiter 9 zwischen den Verbindungsleitungen fortgesetzt um Leckströme zu verhindern. Der Ausgang 11 des Ringoszillators zweigt an einer Verbindungsleitung 17 ab.FIG. 5 finally shows a 5-stage ring oscillator which comprises five inverters which are constructed in accordance with FIG. 2b. The inverters are arranged so that a common via 10 (10b) in the middle can be used for all inverters. In addition, the inverters are arranged directly abutting one another, which is only possible due to the layout according to the invention. At the ends, the inverters are connected by the connecting lines 17, and the holes or interruptions in the semiconductor 9 between the connecting lines are also continued in order to prevent leakage currents. The output 11 of the ring oscillator branches off on a connecting line 17.
In Figur 5 ist eindrucksvoll gezeigt, wie effizient Schaltungslayouts mit Hilfe der Erfindung entstehen. Insbesondere werden hier Leitungen durch direkten Kontakt ersetzt, was z.B. zu höherer Schaltgeschwindigkeit führt.FIG. 5 shows impressively how efficiently circuit layouts are created with the aid of the invention. In particular, lines are replaced by direct contact, which e.g. leads to higher switching speed.
Die Erfindung betrifft einen organischen Feldeffekt Transistor (OFET) und/oder einen integrierten Schaltkreis auf organischer Basis mit hoher Schaltfrequenz. Durch die Zusammenlegung der beiden Enden des Stromkanals ergeben sich kompakte und schnelle Schaltungs-Layouts. The invention relates to an organic field effect transistor (OFET) and / or an integrated circuit on an organic basis with a high switching frequency. Merging the two ends of the power channel results in compact and fast circuit layouts.

Claims

Patentansprüche claims
1. Organischer Feldeffekttransistor (OFET), zumindest eine erste Elektrodenschicht mit Source- und Drain-Elektroden, ei- ne halbleitende Schicht, eine Isolatorschicht und eine zweite Elektrodenschicht umfassend, bei dem in der ersten Elektrodenschicht eine der Elektroden, Source oder Drain die jeweils andere bis auf eine Seite oder Stelle, die Anschlussseite oder -stelle dieser Elektrode, 2-dimensional umschließt, so dass ein Stromkanal in der halbleitenden Schicht ausbildbar ist, der an einer Seite einer Elektrode der ersten Elektrodenschicht beginnt und endet.1. Organic field effect transistor (OFET) comprising at least a first electrode layer with source and drain electrodes, a semiconducting layer, an insulator layer and a second electrode layer, in which in the first electrode layer one of the electrodes, source or drain is the other except for one side or location, the connection side or location of this electrode, 2-dimensionally surrounds, so that a current channel can be formed in the semiconducting layer, which begins and ends on one side of an electrode of the first electrode layer.
2. OFET nach Anspruch 1, bei dem eine der ersten Elektroden die andere jeweils an drei von vier Seiten begrenzt.2. OFET according to claim 1, wherein one of the first electrodes delimits the other on three of four sides.
3. OFET nach einem der vorstehenden Ansprüche 1 oder 2, bei dem die zweite Elektrodenschicht den Stromkanal ganz überdeckt und zumindest zusätzlich noch einen Teil einer der ers- ten Elektroden, wobei dieser noch zusätzlich überdeckte Teil in der Breite im Bereich von 0 bis 20μm und in der Länge im Bereich der Länge des Stromkanals liegt.3. OFET according to one of the preceding claims 1 or 2, in which the second electrode layer completely covers the current channel and at least additionally a part of one of the first electrodes, this additionally covered part having a width in the range from 0 to 20 μm and in length is in the range of the length of the current channel.
4. OFET nach einem der vorstehenden Ansprüche, wobei Löcher und/oder Unterbrechungen in der Halbleiterschicht vorhanden sind, um Leckströme zu verringern.4. OFET according to one of the preceding claims, wherein holes and / or interruptions are present in the semiconductor layer in order to reduce leakage currents.
5. Integrierte Schaltung mit zumindest zwei OFETs nach einem der vorstehenden Ansprüche, wobei die OFETs im NAND oder NOR- Gatter so angeordnet sind, dass sich jeweils die Anschlussseiten oder -stellen gegenüberliegen.5. Integrated circuit with at least two OFETs according to one of the preceding claims, wherein the OFETs are arranged in the NAND or NOR gate such that the connection sides or points are opposite each other.
6. Integrierte Schaltung nach Anspruch 5, wobei sich die Verbindungsleitungen und/oder die Ein- und Ausgänge jeweils im Bereich zwischen den Anschlussselten oder -stellen befinden. 6. Integrated circuit according to claim 5, wherein the connecting lines and / or the inputs and outputs are each located in the area between the connection rarities or locations.
7. Integrierte Schaltung nach einem der Ansprüche 5 oder 6, wobei Löcher und/oder Unterbrechungen in der Halbleiterschicht vorgesehen sind.7. Integrated circuit according to one of claims 5 or 6, wherein holes and / or interruptions are provided in the semiconductor layer.
8. Integrierte Schaltung nach Anspruch 7, wobei die Löcher und/oder Unterbrechungen sich zwischen den Anschlussseiten oder -stellen befinden.8. The integrated circuit according to claim 7, wherein the holes and / or interruptions are located between the connection sides or locations.
9. Integrierte Schaltung nach einem der Ansprüche 5 bis 8, wobei anstelle zumindest einer elektrischen Verbindung ein9. Integrated circuit according to one of claims 5 to 8, wherein instead of at least one electrical connection
Durchkontakt eingesetzt wird.Through contact is used.
10. Integrierte Schaltung nach Anspruch 9, wobei der Durchkontakt zumindest bis zu einer Seite des OFETs reicht (10b) . 10. Integrated circuit according to claim 9, wherein the through contact extends at least to one side of the OFET (10b).
ANY REFERENCE TO FIGURE 1A +1B SHALL BE CONSIDERED NON-EXISTENT ALLE BEZÜGE ZUR FIGUR 1A +1B WERDEN ALS UNGÜLTIG BETRACHTET ANY REFERENCE TO FIGURE 1A + 1B SHALL BE CONSIDERED NON-EXISTENT ALL REFERENCES TO FIGURE 1A + 1B ARE TO BE INVALID
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