DE102011003213A1 - Semiconductor device having a plurality of FET cells - Google Patents

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Rudolf Elpelt
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Abstract

Die Erfindung betrifft ein Halbleiterbauelement mit einer Vielzahl von FET-Zellen (1), welche innerhalb eines Flächenbereichs (9) angeordnet sind, der eine Substratfläche bildet, wobei die FET-Zellen (1) über einen Source-Kontakt (2), einen Gate-Kontakt und einen Drain-Kontakt (8) miteinander verschaltet sind. Der Gate-Kontakt umfasst ein Netz aus elektrisch leitenden Kontaktstegen (6), welches in verläuft und in einem Abschnitt des Flächenbereichs ohne FET-Zellen (1) von einem externen Gate-Anschluss (11) kontaktiert wird. Das erfindungsgemäße Halbleiterbauelement zeichnet sich dadurch aus, dass das Netz aus Kontaktstegen (6) ferner über einen oder mehrere, elektrisch mit dem externen Gate-Anschluss (11) verbundene Gate-Finger (14, 14') in der Form von entlang der Substratfläche verlaufenden Leiterstegen kontaktiert wird. Ein jeweiliger Leitersteg ist dabei in einem Abschnitt des Flächenbereichs (9) ohne FET-Zellen angeordnet, wobei ein Ende des jeweiligen Leiterstegs (14, 14') im Inneren des Flächenbereichs (9) liegt, ohne dabei den externen Gate-Anschluss (11) zu kontaktieren.The invention relates to a semiconductor component with a plurality of FET cells (1) which are arranged within a surface region (9) which forms a substrate surface, the FET cells (1) via a source contact (2), a gate Contact and a drain contact (8) are interconnected. The gate contact comprises a network of electrically conductive contact webs (6) which runs in FIG. 1 and is contacted by an external gate connection (11) in a section of the surface area without FET cells (1). The semiconductor component according to the invention is characterized in that the network of contact webs (6) also runs along the substrate surface via one or more gate fingers (14, 14 ') electrically connected to the external gate connection (11) Conductor webs is contacted. A respective conductor web is arranged in a section of the surface area (9) without FET cells, one end of the respective conductor web (14, 14 ') lying inside the surface area (9) without the external gate connection (11). to contact.

Description

Die Erfindung betrifft ein Halbleiterbauelement mit einer Vielzahl von FET-Zellen.The invention relates to a semiconductor device having a plurality of FET cells.

Halbleiterbauelemente mit einer Vielzahl von FET-Zellen dienen zur Steuerung von Strom zwischen einem Source-Kontakt und einem Drain-Kontakt über eine entsprechende Ansteuerspannung an einem Gate-Kontakt. Die einzelnen FET-Zellen des Halbleiterbauelements sind dabei in halbleitendem Material auf einer Substratfläche ausgebildet. In Draufsicht auf die Substratfläche ergibt sich somit ein Flächenbereich mit einem Substrat und darauf angeordneter Halbleiterstruktur. Zur gemeinsamen Ansteuerung aller FET-Zellen wird in der Regel ein gemeinsamer Gate-Kontakt verwendet, der ein Netz aus elektrisch leitenden Kontaktstegen bildet, welche in dem Flächenbereich des Substrats verlaufen. Dieses Netz aus Kontaktstegen wird in einem vorbestimmten Gebiet des Flächenbereichs über einen externen Gate-Anschluss kontaktiert, über den dem Bauelement die Gate-Spannung zugeführt wird. Es erweist sich dabei als nachteilhaft, dass FET-Zellen, welche in dem Flächenbereich entfernt von dem Gate-Anschluss angeordnet sind, mit zeitlicher Verzögerung gegenüber Zellen in der Nähe des Gate-Anschlusses schalten. Demzufolge können Halbleiterbauelemente oftmals nicht für Anwendungen mit hochfrequenten Schaltvorgängen verwendet werden. Ferner führt das verzögerte Schalten zu Verlustleistung.Semiconductor devices having a plurality of FET cells serve to control current between a source contact and a drain contact via a corresponding drive voltage at a gate contact. The individual FET cells of the semiconductor component are formed in semiconducting material on a substrate surface. In plan view of the substrate surface thus results in a surface area with a substrate and disposed thereon semiconductor structure. For common control of all FET cells, a common gate contact is usually used, which forms a network of electrically conductive contact webs, which run in the surface region of the substrate. This network of contact webs is contacted in a predetermined area of the surface area via an external gate terminal, via which the gate voltage is supplied to the component. It proves to be disadvantageous that FET cells, which are arranged in the area away from the gate terminal, switch with a time delay to cells in the vicinity of the gate terminal. As a result, semiconductor devices often can not be used for high frequency switching applications. Furthermore, the delayed switching leads to power loss.

Aufgabe der Erfindung ist es deshalb, ein Halbleiterbauelement mit einer Vielzahl von FET-Zellen zu schaffen, welches ein Schalten mit kurzer Zeitkonstante ermöglicht.The object of the invention is therefore to provide a semiconductor device with a plurality of FET cells, which allows switching with a short time constant.

Diese Aufgabe wird durch das Halbleiterbauelement gemäß Patentanspruch 1 gelöst. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen definiert.This object is achieved by the semiconductor device according to claim 1. Further developments of the invention are defined in the dependent claims.

Das erfindungsgemäße Halbleiterbauelement umfasst eine Vielzahl von FET-Zellen, welche innerhalb eines Flächenbereichs angeordnet sind, der eine Substratfläche bildet. Das heißt, die Halbleiterstruktur ist in Draufsicht auf das Halbleiterbauelement in einem vorbestimmten Flächenbereich auf einem Substrat ausgebildet. Der Rand des Substrats bildet somit den Rand des Flächenbereichs. Die Substratfläche beschreibt dabei die räumliche Ausdehnung des Substrats gesehen in Draufsicht auf das Halbleiterbauelement. Die einzelnen FET-Zellen des Bauelements werden über einen Source-Kontakt, einen Gate-Kontakt und einen Drain-Kontakt miteinander verschaltet, wobei der Gate-Kontakt ein Netz aus elektrisch leitenden Kontaktstegen umfasst. In dem Gebiet des Flächenbereichs, in dem die FET-Zellen vorgesehen sind, bilden die Kontaktstege die Gates der einzelnen Zellen. Das Netz aus Kontaktstegen erstreckt sich dabei auch in einen Abschnitt des Flächenbereichs ohne FET-Zellen. In diesem Abschnitt werden die Kontaktstege von einem externen Gate-Anschluss kontaktiert, über den die Gate-Spannung für alle FET-Zellen von außerhalb zugeführt wird.The semiconductor device according to the invention comprises a multiplicity of FET cells which are arranged within a surface region which forms a substrate surface. That is, the semiconductor structure is formed in a predetermined area on a substrate in a plan view of the semiconductor device. The edge of the substrate thus forms the edge of the surface area. The substrate surface describes the spatial extent of the substrate seen in plan view of the semiconductor device. The individual FET cells of the device are interconnected via a source contact, a gate contact and a drain contact, wherein the gate contact comprises a network of electrically conductive contact webs. In the area of the area in which the FET cells are provided, the contact webs form the gates of the individual cells. The network of contact webs also extends into a section of the area without FET cells. In this section, the contact pads are contacted by an external gate terminal through which the gate voltage for all FET cells is supplied from outside.

Das erfindungsgemäße Halbleiterbauelement zeichnet sich dadurch aus, dass das Netz aus Kontaktstegen ferner über einen oder mehrere, elektrisch (unmittelbar oder mittelbar über weitere Leiterbahnen) mit dem externen Gate-Anschluss verbundene Gate-Finger kontaktiert wird. Diese Gate-Finger stellen entlang der Substratfläche verlaufende elektrisch gut leitfähige Leiterstege dar, insbesondere aus Metall, wie z. B. Aluminium oder Kupfer. Diese Gate-Finger sind vorzugsweise laterale Erweiterungen des externen Gate-Anschlusses und werden insbesondere im gleichen Herstellungsprozess wie der Gate-Anschluss gebildet. Die gute elektrische Leitfähigkeit der Gate-Finger wird in einer bevorzugten Ausführungsform dadurch gewährleistet, dass die Breite der Gate-Finger die Breite der Kontaktstege des Gate-Kontakt-Netzes übersteigt. Insbesondere liegt die Breite der Gate-Finger im Bereich 10 μm bis 100 μm. Zudem liegt die Dicke der Gate-Finger vorzugsweise über der Dicke der Kontaktstege des Gate-Kontakt-Netzes. Insbesondere liegt die Dicke im Bereich von 1 μm bis 5 μm.The semiconductor device according to the invention is characterized in that the network of contact webs is further contacted via one or more, electrically (directly or indirectly via further interconnects) connected to the external gate terminal gate finger. These gate fingers are along the substrate surface extending electrically well conductive conductor bars, in particular of metal, such as. As aluminum or copper. These gate fingers are preferably lateral extensions of the external gate terminal and are formed in particular in the same manufacturing process as the gate terminal. The good electrical conductivity of the gate fingers is ensured in a preferred embodiment in that the width of the gate fingers exceeds the width of the contact webs of the gate contact network. In particular, the width of the gate fingers is in the range 10 μm to 100 μm. In addition, the thickness of the gate fingers is preferably greater than the thickness of the contact lands of the gate contact network. In particular, the thickness is in the range of 1 μm to 5 μm.

Erfindungsgemäß ist ein jeweiliger Leitersteg eines Gate-Fingers in einem (weiteren) Abschnitt des Flächenbereichs ohne FET-Zellen angeordnet und ein Ende des jeweiligen Leiterstegs liegt im Inneren des Flächenbereichs, ohne dabei den externen Gate-Anschluss zu kontaktieren. Der Begriff „im Inneren des Flächenbereichs” bedeutet dabei, dass das entsprechende Ende des Gate-Fingers nicht am Rand des Flächenbereichs liegt und auch keine Leiterbahnen am Rand des Flächenbereichs (wie z. B. den weiter unten beschriebenen Gate-Runner) berührt. Hierdurch wird sichergestellt, dass die Gate-Finger den Flächenbereich nicht in mehrere getrennte Abschnitte aufteilen, was insbesondere zu einer elektrischen Unterbrechung des Source-Kontakts führen kann. Die erfindungsgemäßen Gate-Finger stellen sicher, dass FET-Zellen entfernt von dem externen Gate-Anschluss wesentlich schneller schalten, so dass insgesamt eine kürzere Schaltzeit des Bauelements erreicht wird. Dies konnte durch die Erfinder basierend auf Simulationen nachgewiesen werden, wie in der detaillierten Beschreibung näher erläutert wird.According to the invention, a respective conductor web of a gate finger is arranged in a (further) section of the area without FET cells, and one end of the respective conductor web lies in the interior of the area without contacting the external gate terminal. The term "inside the surface area" means that the corresponding end of the gate finger does not lie on the edge of the surface area and also does not touch any traces on the edge of the area (such as the gate runner described below). This ensures that the gate fingers do not divide the surface area into a plurality of separate sections, which in particular can lead to an electrical interruption of the source contact. The gate fingers according to the invention ensure that FET cells switch much faster away from the external gate connection, so that overall a shorter switching time of the component is achieved. This could be demonstrated by the inventors based on simulations, as further explained in the detailed description.

Das erfindungsgemäße Halbleiterbauelement ist in einer besonders bevorzugten Ausführungsform ein Leistungstransistor, der insbesondere einen maximalen Drainstrom von über 10 A liefert und dessen Durchbruchspannung vorzugsweise über 500 V liegt.In a particularly preferred embodiment, the semiconductor component according to the invention is a power transistor, which in particular supplies a maximum drain current of more than 10 A and whose breakdown voltage is preferably above 500 V.

In einer besonders bevorzugten Ausführungsform ist der Source-Kontakt des Halbleiterbauelements durch eine vom externen Gate-Anschluss elektrisch isolierte Source-Kontaktfläche auf der Seite der Substratfläche gebildet, auf welcher der externe Gate-Anschluss vorgesehen ist. Vorzugsweise ist dabei der Drain-Kontakt durch eine elektrisch leitende Drain-Kontaktfläche auf der gegenüberliegenden Seite der Substratfläche gebildet, wodurch ein kompakter vertikaler Aufbau des Halbleiterbauelements in Bezug auf die Anordnung von Source und Drain erreicht wird. In a particularly preferred embodiment, the source contact of the semiconductor component is formed by a source contact surface, which is electrically insulated from the external gate connection, on the side of the substrate surface on which the external gate connection is provided. Preferably, the drain contact is formed by an electrically conductive drain contact surface on the opposite side of the substrate surface, whereby a compact vertical structure of the semiconductor device with respect to the arrangement of source and drain is achieved.

Die im erfindungsgemäßen Halbleiterbauelement verwendeten FET-Zellen können beliebig ausgestaltet sein, insbesondere können die FET-Zellen SiC-Zellen mit Siliziumcarbid als Halbleitermaterial sein. In einer bevorzugten Variante weisen die FET-Zellen einen vertikalen Aufbau auf. Insbesondere sind die Zellen als JFET-Zellen (deutsch: Sperrschicht-FET-Zellen) und vorzugsweise als vertikale JFET-Zellen ausgestaltet. Gegebenenfalls können als FET-Zellen jedoch auch MOSFET-Zellen und insbesondere vertikale MOSFET-Zellen verwendet werden.The FET cells used in the semiconductor component according to the invention can be configured as desired, in particular the FET cells can be SiC cells with silicon carbide as the semiconductor material. In a preferred variant, the FET cells have a vertical structure. In particular, the cells are designed as JFET cells (German: junction FET cells) and preferably as vertical JFET cells. Optionally, however, MOSFET cells and in particular vertical MOSFET cells can also be used as FET cells.

In einer weiteren, bevorzugten Ausführungsform der Erfindung ist der externe Gate-Anschluss in einem zentralen Abschnitt des Flächenbereichs und insbesondere in der Mitte des Flächenbereichs angeordnet, wodurch eine symmetrische Zufuhr der Gate-Spannung zu den Zellen erreicht wird.In a further preferred embodiment of the invention, the external gate connection is arranged in a central portion of the surface region and in particular in the middle of the surface region, whereby a symmetrical supply of the gate voltage to the cells is achieved.

Die Gate-Finger sind vorzugsweise gleichmäßig über den Flächenbereich verteilt. Vorzugsweise sind zumindest ein Teil der Gate-Finger und insbesondere alle Gate-Finger gerade Leiterstege. In einer Ausführungsform erstrecken sich einer oder mehrere der Gate-Finger aus dem externen Gate-Anschluss heraus und enden dabei am gegenüberliegenden Ende im Inneren des Flächenbereichs.The gate fingers are preferably distributed uniformly over the surface area. Preferably, at least a portion of the gate fingers and in particular all gate fingers are straight conductor bars. In one embodiment, one or more of the gate fingers extend out of the external gate terminal, terminating at the opposite end in the interior of the area.

Die Form des externen Gate-Anschlusses kann verschieden ausgestaltet sein. In einer bevorzugten Variante weist der externe Gate-Anschluss in Draufsicht auf das Halbleiterbauelement die Form eines Rechtecks und insbesondere eines Quadrats auf, wobei sich aus einer oder mehreren Kanten des Rechtecks oder Quadrats, insbesondere aus der Mitte der jeweiligen Kante, jeweils ein Gate-Finger erstreckt. Vorzugsweise weist auch der Flächenbereich die Form eines Rechtecks oder Quadrats auf. Insbesondere ist in diesem Fall eine jeweilige Kante des Rechtecks oder Quadrats des Flächenbereichs zu einer Kante des Rechtecks oder Quadrats des externen Gate-Anschlusses parallel.The shape of the external gate terminal can be configured differently. In a preferred variant, the external gate terminal in plan view of the semiconductor device in the form of a rectangle and in particular a square, wherein from one or more edges of the rectangle or square, in particular from the center of the respective edge, in each case a gate finger extends. Preferably, also the surface area in the form of a rectangle or square. In particular, in this case, a respective edge of the rectangle or square of the surface area is parallel to an edge of the rectangle or square of the external gate terminal.

Um den Flächenbereich möglichst gut mit Gate-Fingern abzudecken, weist in einer bevorzugten Ausführungsform ein jeweiliger Gate-Finger eine Länge auf, die 50% oder mehr des Abstands zwischen einer Kante des Rechtecks oder Quadrat des Flächenbereichs und der dazu parallelen Kante des Rechtecks oder Quadrats des Gate-Anschlusses beträgt.In order to cover the area as well as possible with gate fingers, in a preferred embodiment a respective gate finger has a length that is 50% or more of the distance between an edge of the rectangle or square of the area and the edge of the rectangle or square parallel thereto of the gate terminal is.

In einer weiteren, besonders bevorzugten Ausführungsform des erfindungsgemäßen Halbleiterbauelements ist um den Flächenbereich ein an sich aus dem Stand der Technik bekannter Gate-Runner in der Form eines umlaufenden Leiterstegs angeordnet, wobei der Gate-Runner über einen weiteren Leitersteg, der sich aus dem externen Gate-Anschluss in einen Abschnitt des Flächenbereichs ohne FET-Zellen bis zum Rand des Flächenbereichs erstreckt, mit dem externen Gate-Anschluss elektrisch verbunden ist. Durch diesen Gate-Runner wird die Schaltzeit des Halbleiterbauelements nochmals verkürzt.In a further, particularly preferred embodiment of the semiconductor component according to the invention, a gate runner known per se from the prior art is arranged around the area in the form of a circumferential conductor bar, the gate runner being connected via a further conductor bar extending from the external gate Terminal extends in a portion of the area without FET cells to the edge of the surface area, is electrically connected to the external gate terminal. By this gate runner, the switching time of the semiconductor device is further shortened.

In einer Ausführungsform des Halbleiterbauelements, welche einen solchen Gate-Runner umfasst, können sich ein oder mehrere der Gate-Finger aus dem Gate-Runner in den Flächenbereich hinein erstrecken. Das entfernt zum Gate-Runner angeordnete Ende der jeweiligen Gate-Finger liegt dabei im Inneren des Flächenbereichs und kontaktiert nicht den externen Gate-Anschluss. In erfindungsgemäßen Varianten umfasst das Halbleiterbauelement sowohl Gate-Finger, die sich aus dem externen Gate-Anschluss erstrecken, als auch Gate-Finger, die sich aus dem Gate-Runner erstrecken.In one embodiment of the semiconductor device comprising such a gate runner, one or more of the gate fingers may extend from the gate runner into the area region. The remote to the gate runner end of the respective gate finger lies in the interior of the surface area and does not contact the external gate terminal. In variants of the invention, the semiconductor device includes both gate fingers extending from the external gate terminal and gate fingers extending from the gate runner.

In einer besonders bevorzugten Ausführungsform erstrecken sich dabei aus einer oder mehreren und insbesondere aus zwei gegenüberliegenden Kanten des Rechtecks oder Quadrats des Flächenbereichs zumindest ein und insbesondere zwei Gate-Finger, wobei zwischen zwei sich aus einer Kante erstreckenden Gate-Fingern vorzugsweise ein Gate-Finger angeordnet ist, der sich aus dem externen Gate-Anschluss erstreckt. Hierdurch wird eine besonders gleichmäßige Verteilung der Gate-Finger über den Flächenbereich gewährleistet.In a particularly preferred embodiment, at least one and in particular two gate fingers extend from one or more and in particular from two opposite edges of the rectangle or square of the surface region, a gate finger preferably being arranged between two gate fingers extending from one edge is that extends from the external gate terminal. This ensures a particularly even distribution of the gate fingers over the surface area.

Der Gate-Anschluss bzw. der Source-Kontakt können in einer Ausführungsform auf herkömmliche Weise über Drahtbonden kontaktiert werden. Gegebenenfalls besteht jedoch auch die Möglichkeit, flächige Kontaktierverfahren einzusetzen, bei denen der externe Gate-Anschluss und/oder der Source-Kontakt an einem jeweiligen Kontaktfenster in einer auf der Substratfläche aufgebrachten isolierenden Folie oder Polymerschicht mit einer Schicht aus leitendem Material kontaktiert wird. Ein Beispiel einer solchen Kontaktierung ist in der Druckschrift WO 03/030247 A2 beschrieben. Mit einer solchen flächigen Kontaktierung können besonders kompakte Kontaktstellen erreicht werden, welche über herkömmliches Drahtbonden nicht realisierbar sind. Insbesondere kann mit einer flächigen Kontaktierung der externe Gate-Anschluss verkleinert werden, so dass mehr Platz für die Anordnung der Gate-Finger zur Verfügung steht. Bei der Verwendung einer flächigen Kontaktierung besteht ferner eine größere Freiheit hinsichtlich der Lage und der Anzahl der im Halbleiterbauelement ausgebildeten Gate-Finger. Insbesondere können bei einer flächigeren Kontaktierung ein oder mehrere der Gate-Finger direkt mit der aufgebrachten Schicht aus leitendem Material kontaktiert werden. Dies erfolgt dadurch, dass ein oder mehrere Kontaktfenster derart oberhalb einem oder mehreren Gate-Fingern angeordnet sind, dass der oder die Gate-Finger die Schicht aus leitendem Material kontaktieren. Gemäß dieser Variante werden somit die Leiterstege der Gate-Finger zumindest teilweise direkt mit der Schicht aus leitendem Material verbunden, wodurch eine Verbindung der Schicht aus leitendem Material sowohl mit einem oder mehreren Gate-Fingern als auch mit dem externen Gate-Anschluss hergestellt werden kann. Dadurch lässt sich eine weitere Optimierung des Schaltverhaltens des Halbleiterbauelements bei hohen Frequenzen erreichen.The gate terminal or source contact may, in one embodiment, be contacted via wire bonding in a conventional manner. Optionally, however, it is also possible to use planar contacting methods, in which the external gate connection and / or the source contact is contacted at a respective contact window in an insulating film or polymer layer applied to the substrate surface with a layer of conductive material. An example of such contacting is in the document WO 03/030247 A2 described. With such a flat contact particularly compact contact points can be achieved, which are not feasible via conventional wire bonding. In particular, the external gate connection can be reduced in size with a planar contact, so that more space is available for the arrangement of the gate fingers. When using a planar contact, there is also greater freedom with regard to the position and the number of gate fingers formed in the semiconductor component. In particular, in the case of a surface contact, one or more of the gate fingers can be contacted directly with the applied layer of conductive material. This is done by arranging one or more contact windows above one or more gate fingers such that the gate finger (s) contact the layer of conductive material. According to this variant, the conductor webs of the gate fingers are thus at least partially connected directly to the layer of conductive material, whereby a connection of the layer of conductive material can be made both with one or more gate fingers and with the external gate terminal. This makes it possible to achieve a further optimization of the switching behavior of the semiconductor component at high frequencies.

Ausführungsbeispiele der Erfindung werden nachfolgend anhand der beigefügten Figuren detailliert beschrieben.Embodiments of the invention are described below in detail with reference to the accompanying drawings.

Es zeigen:Show it:

1 eine schematische Darstellung einer JFET-Halbzelle im Querschnitt, welche in einer Ausführungsform der Erfindung als FET-Zelle im Halbleiterbauelement verwendet wird; 1 a schematic representation of a JFET half-cell in cross section, which is used in one embodiment of the invention as a FET cell in the semiconductor device;

2 eine schematische Draufsicht auf ein bekanntes Halbleiterbauelement mit einer Vielzahl von JFET-Zellen und einem externen Gate-Anschluss in der Form eines Gate-Pads; 2 a schematic plan view of a known semiconductor device having a plurality of JFET cells and an external gate terminal in the form of a gate pad;

3 eine Draufsicht auf ein weiteres bekanntes Halbleiterbauelement, welches im Unterschied zum Bauelement der 2 einen Gate-Runner aufweist; 3 a plan view of another known semiconductor device, which in contrast to the device of 2 has a gate runner;

4 eine schematische Draufsicht auf ein Halbleiterbauelement gemäß einer ersten Ausführungsform der Erfindung; und 4 a schematic plan view of a semiconductor device according to a first embodiment of the invention; and

5 eine schematische Draufsicht auf ein Halbleiterbauelement gemäß einer zweiten Ausführungsform der Erfindung. 5 a schematic plan view of a semiconductor device according to a second embodiment of the invention.

Im Folgenden wir die Erfindung basierend auf einem n-Kanal JFET-Transistor (JFET = Junction Field Effect Transistor, deutsch: Sperrschicht-Feldeffekt-Transistor) beschrieben, der als Halbleiterchip mit einer Vielzahl von parallel geschalteten JFET-Zellen ausgestaltet ist. Nichtsdestotrotz ist die Erfindung auch auf beliebige andere FET-Bauelemente mit entsprechenden Source-, Drain- und Gate-Anschlüssen anwendbar.In the following we describe the invention based on an n-channel JFET transistor (JFET = junction field effect transistor), which is designed as a semiconductor chip with a plurality of parallel-connected JFET cells. Nonetheless, the invention is also applicable to any other FET devices having corresponding source, drain and gate terminals.

Zum besseren Verständnis ist in 1 der Querschnitt einer in dem erfindungsgemäßen Bauelement verwendbaren vertikalen n-Kanal JFET-Halbzelle gezeigt, deren Aufbau an sich aus dem Stand der Technik bekannt ist. In dem Bauelement ist eine Vielzahl von parallel geschalteten JFET-Zellen ausgebildet, wobei eine JFET-Zelle durch Spiegelung der in 1 gezeigten Halbzelle am linken vertikalen Rand erhalten wird. Der dargestellte Schichtaufbau, der mit üblichen Verfahren zur Halbleiterprozessierung hergestellt wird, umfasst einen Source-Kontakt 2 (z. B. aus Aluminium) auf der Oberseite der Zelle, an dem sich eine Titan-Schicht 3 anschließt. Unterhalb der Titan-Schicht befindet sich ein Isolationsoxid, über das eine darunter liegende Gate-Kontaktmetallisierung 5 mit Kontaktverstärkung von der Source 2 isoliert wird. Unter der Kontaktmetallisierung 5 liegt ein Halbleitergebiet 7, das in der gezeigten Ausführungsform durch SiC (Siliziumcarbid) gebildet wird und in verschiedenen Regionen unterschiedlich dotiert ist. Die Grenze zwischen diesem Halbleitergebiet und den darüber liegenden Schichten ist durch eine gestrichelte Linie angedeutet. Ferner sind die unterschiedlich dotierten Bereiche des Halbleitergebiets über gepunktete Linien voneinander getrennt. Direkt unter der Kontaktmetallisierung 5 liegt die Gate-Implantation 701 in der Form einer p-dotierten Halbleiterschicht, an welche sich ein n-dotierter Bereich des SiC-Halbleiters anschließt. Zwischen der Gate-Implantation 701 und der daran anschließenden n-dotierten Schicht wird somit ein pn-Übergang gebildet, unter dem der n-Kanal 705 der Transistorzelle liegt. Die Kontaktmetallisierung und die Gate-Implantation 701 bilden zusammen den Gate-Kontakt 6 in der Form eines Kontaktstegs.For better understanding is in 1 the cross-section of a usable in the device according to the invention vertical n-channel JFET half-cell shown, the structure of which is known per se from the prior art. In the device, a plurality of JFET cells connected in parallel are formed, wherein a JFET cell is formed by mirroring the JFET cells 1 shown half cell at the left vertical edge is obtained. The layer structure shown, which is produced by conventional methods for semiconductor processing, comprises a source contact 2 (For example, made of aluminum) on the top of the cell, on which a titanium layer 3 followed. Below the titanium layer is an isolation oxide, via which an underlying gate contact metallization 5 with contact amplification from the source 2 is isolated. Under the contact metallization 5 lies a semiconductor region 7 which is formed by SiC (silicon carbide) in the illustrated embodiment and is differently doped in different regions. The boundary between this semiconductor region and the overlying layers is indicated by a dashed line. Furthermore, the differently doped regions of the semiconductor region are separated by dotted lines. Just below the contact metallization 5 lies the gate implantation 701 in the form of a p-doped semiconductor layer, followed by an n-doped region of the SiC semiconductor. Between the gate implantation 701 and the adjoining n-doped layer is thus formed a pn junction, below which the n-channel 705 the transistor cell is located. Contact metallization and gate implantation 701 together form the gate contact 6 in the form of a contact bridge.

Innerhalb des SiC-Halbleiters 7 ist ferner in an sich bekannter Weise eine n+-Zone 702 vorgesehen, welche über die Titan-Schicht 3 die Source 2 kontaktiert. An die Zone 702 schließt sich eine n-Zone 703 mit geringerer Dotierung sowie eine Zone 704 mit p-Dotierung (sog. p-Wanne) an. Die Driftzone 706 verbindet den n-Kanal 705 mit dem Substrat 707. Auf der Unterseite des Halbleitermaterials 7 befindet sich die metallische Drain 8. Das Schalten der JFET-Zelle der 1 wird über das Anlegen einer Spannung an den Gate-Kontakt 6 bewirkt. Ist keine Spannung angelegt, ist das Bauelement im leitenden Zustand, so dass über den n-Kanal im SiC-Halbleiter ein Stromfluss von der Source 2 zu der Drain 8 erfolgen kann. Ab einer bestimmten negativen Spannung, die auch als Abschnürspannung (englisch: pinch-off) bezeichnet wird, wird der leitende n-Kanal vollständig von Elektronen entleert, so dass das Bauteil sperrt und kein Strom mehr zwischen Source und Drain fließt. Wie bereits erwähnt, ist die Funktionsweise der JFET-Zelle der 1 an sich aus dem Stand der Technik bekannt und wird deshalb nicht weiter im Detail beschrieben.Within the SiC semiconductor 7 is also an n + zone in a conventional manner 702 provided, which over the titanium layer 3 the source 2 contacted. To the zone 702 closes an n-zone 703 with less doping and a zone 704 with p-type doping (so-called p-well). The drift zone 706 connects the n-channel 705 with the substrate 707 , On the bottom of the semiconductor material 7 there is the metallic drain 8th , Switching the JFET cell of the 1 is about applying a voltage to the gate contact 6 causes. If no voltage is applied, the device is in the conductive state, so that via the n-channel in the SiC semiconductor, a current flow from the source 2 to the drain 8th can be done. From a certain negative voltage, which is also referred to as pinch-off, the conductive n-channel is completely emptied of electrons, so that the component blocks and no current flows between the source and drain. As already mentioned, the functioning of the JFET cell the 1 is known per se from the prior art and will therefore not be described in detail.

2 zeigt in Draufsicht den Substratbereich eines bekannten Transistors, der eine Vielzahl der in 1 gezeigten JFET-Zellen beinhaltet. Der Substratbereich wird durch einen quadratischen Flächenbereich 9 gebildet, in dem sich die SiC-Substratfläche befindet, auf der die Zellen gemäß 1 ausgebildet sind. Das Substrat ist dabei eine oberhalb der Drain 8 angeordnete SiC-Schicht, welche in 1 mit der Nummer 707 bezeichnet ist. Innerhalb des Flächenbereichs 9 wird ein durchgehender Schichtaufbau aus einer Vielzahl von JFET-Zellen gebildet. Die Zellen sind dabei lediglich in dem Zellbereich 10 vorgesehen, der einen externen Gate-Anschluss 11 in der Form eines Gate-Pads umgibt. In diesem Zellbereich 10 liegt eine Struktur gemäß dem Schichtaufbau der 1. Insbesondere ist auf der Oberseite des Zellbereichs eine durchgehende Source-Metallisierung 2 ausgebildet und der Gate-Kontakt bildet ein Netz von Kontaktstegen 6. 2 shows in plan view the substrate region of a known transistor having a plurality of in 1 includes shown JFET cells. The substrate area is defined by a square area 9 formed in which the SiC substrate surface is located, on which the cells according to 1 are formed. The substrate is one above the drain 8th arranged SiC layer, which in 1 with the number 707 is designated. Within the surface area 9 For example, a continuous layer structure is formed from a multiplicity of JFET cells. The cells are only in the cell area 10 provided, which has an external gate connection 11 in the form of a gate pad surrounds. In this cell area 10 is a structure according to the layer structure of 1 , In particular, on the upper side of the cell region is a continuous source metallization 2 formed and the gate contact forms a network of contact webs 6 ,

Durch geeignete Halbleiterprozessierung (mittels Ätzen und Fotolithographie) werden im Bereich der (später ausgebildeten) Gate-Elektrode 11 die Source-Metallisierung 2 samt Ti-Schicht 3 und das Isolationsoxid 4 entfernt, so dass sich in diesem Bereich das Netz der Kontaktstege 6 fortsetzt. Anschließend wird eine Metallisierung aufgebracht, welche gegenüber der Source 2 geeignet isoliert ist und den externen Gate-Anschluss in der Form des Gate-Pads 11 bildet. Über diesen Anschluss wird über Leiterbahnen bzw. Drähte die Gate-Spannung dem Halbleiterbauelement von außen zugeführt, um hierdurch das Schalten des Bauelements zu bewirken. Der zeitliche Verlauf des Schaltvorgangs wird dabei im Wesentlichen durch das verteilte Widerstands-Kapazitäts-Netzwerk der Gate-Kontaktstege 6 bestimmt, über das der Schaltpuls zur Ansteuerung der einzelnen Zellen ausgehend von dem Gate-Pad 11 geleitet wird. Die Kapazität dieses Netzwerks pro Flächeneinheit ergibt sich durch die Raumladungszone der Gate-Implantation 701 und die Kapazität zum Source-Kontakt 2, der isoliert durch das Isolationsoxid 4 über das Gate-Netzwerk aus Kontaktstegen 6 geführt ist. Der Widerstand wird im Wesentlichen durch Material und Querschnitt der Metallverstärkung in der Kontaktmetallisierung 5 bestimmt, da die parallel geschalteten Widerstände der Gate-Implantation 701 und des Kontaktmetalls der Metallisierung 5 deutlich höher ausfallen.By suitable semiconductor processing (by means of etching and photolithography) are in the region of the (later formed) gate electrode 11 the source metallization 2 including Ti layer 3 and the isolation oxide 4 removed, so that in this area the network of contact bridges 6 continues. Subsequently, a metallization is applied, which is opposite to the source 2 is suitably isolated and the external gate terminal in the form of the gate pad 11 forms. Via this connection, the gate voltage is fed to the semiconductor component from the outside via conductor tracks or wires, thereby causing the switching of the component. The timing of the switching process is essentially due to the distributed resistance-capacitance network of the gate contact webs 6 determines, via which the switching pulse for driving the individual cells from the gate pad 11 is directed. The capacity of this network per unit area results from the space charge zone of the gate implantation 701 and the capacity for source contact 2 isolated by the isolation oxide 4 over the gate network of contact bridges 6 is guided. The resistance is essentially determined by the material and cross section of the metal reinforcement in the contact metallization 5 determined because the resistors in parallel with the gate implantation 701 and the contact metal of the metallization 5 significantly higher.

Die maximal mögliche Schaltgeschwindigkeit des JFET-Transistors der 2 wird damit zum einen von den Material- und Geometriedaten der Kontaktstege für das Gate-Netzwerk bestimmt. Zum anderen sind aber auch die Gate-Topologie, d. h. die Lage des externen Gate-Anschlusses 11 relativ zu den JFET-Zellen im Zellbereich 10 von Bedeutung. Dies liegt daran, dass Zellen, die weiter von dem externen Gate-Anschluss 11 entfernt sind, mit einer entsprechenden zeitlichen Verzögerung vom eingestellten Gate-Potential erreicht werden, das dem gewünschten Schaltzustand entspricht.The maximum possible switching speed of the JFET transistor of 2 is thus determined on the one hand by the material and geometry data of the contact webs for the gate network. On the other hand, there are also the gate topology, ie the position of the external gate connection 11 relative to the JFET cells in the cell area 10 significant. This is because cells are farther from the external gate connector 11 are removed with a corresponding time delay from the set gate potential can be achieved, which corresponds to the desired switching state.

Für den aus dem Stand der Technik bekannten Halbleiteraufbau gemäß 2 mit einem Gate-Pad 11 in der Mitte des Flächenbereichs 9 ergeben sich bei einem Schaltvorgang von einer negativen Gate-Spannung auf 0 V deutliche Zeitverzögerungen, bis das Gate-Potential auch in den Randbereichen entfernt von dem Gate-Pad 11 auf dem Potential von 0 V liegen. Insbesondere ergaben entsprechende Simulationen, dass für einen Schaltvorgang von 0,1 ns zwischen negativer Gate-Spannung von –20 V auf 0 V noch nach 0,2 ns nach Beginn des Schaltvorgangs für entfernt von dem Gate-Pad angeordnete Zellbereiche Gate-Potentiale im Bereich von –13 V anliegen. Diese Bereiche weichen somit noch deutlich von dem gewünschten Schaltzustand ab und führen bei weitem noch nicht den vollen Strom. Das Bauelement der 2 schaltet somit mit zeitlicher Verzögerung und kann nur bedingt in mit Hochfrequenz angesteuerten Schaltungen eingesetzt werden.For the known from the prior art semiconductor device according to 2 with a gate pad 11 in the middle of the surface area 9 In the case of a switching operation from a negative gate voltage to 0 V, clear time delays result until the gate potential is also removed in the edge regions from the gate pad 11 are at the potential of 0V. In particular, corresponding simulations revealed that gate potentials in the range for a switching operation of 0.1 ns between negative gate voltage of -20 V to 0 V still after 0.2 ns after the start of the switching process for cell regions arranged away from the gate pad of -13 V applied. These areas thus still deviate significantly from the desired switching state and do not lead by far the full current. The component of the 2 thus switches with a time delay and can only be used to a limited extent in circuits driven by high frequency.

Zur Umgehung der soeben beschriebenen Problematik des zeitlich verzögerten Schaltens ist aus dem Stand der Technik die Verwendung eines um den Zellbereich 10 herum umlaufenden Gate-Runners bekannt, der eine niederohmige, mit Aluminium verstärkte Leiterbahn darstellt, die den Widerstand zwischen dem Gate-Pad 11 und den entfernten Zellgebieten verringert. 3 zeigt in Draufsicht ein Halbleiterbauelement, das dem Bauelement der 2 entspricht, jedoch zusätzlich einen Gate-Runner umfasst. Der Gate-Runner ist dabei mit Bezugszeichen 12 bezeichnet und liegt am Rand des Flächenbereichs 9. Zur elektrischen Verbindung des Gate-Runners mit dem Gate-Pad 11 ist ein Leitersteg 13 vorgesehen, der sich von einer Kante des Gate-Runners 12 zu einer Kante des Gate-Pads 11 erstreckt. Unterhalb des Gate-Runners sowie unterhalb des Leiterstegs 13 befinden sich keine JFET-Zellen. Ferner ist der Gate-Runner 12 sowie der Leitersteg 13 von dem Source-Kontakt 2 isoliert. Gemäß 3 bleibt als Source-Kontakt ein großflächiger topologisch zusammenhängender Zellbereich erhalten, der zur Kontaktierung mit Bonddrähten für eine ausreichende Stromtragfähigkeit erforderlich ist. Das Schalten des Transistors wird durch den Gate-Runner 12 deutlich gegenüber dem Transistor der 2 verbessert. Insbesondere konnte durch Simulationen nachgewiesen werden, dass für den obigen Schaltvorgang der Gate-Spannung von –20 V auf 0 V die betragsmäßig größten Gate-Potentiale nach 2 ns bei ca. –1 V im Vergleich zu –13 V für das Bauelement der 2 lagen. Die Schaltgeschwindigkeit des Bauelements der 3 ist jedoch für bestimmte Anwendungen, in denen Schaltvorgänge im Nanosekundenbereich (Grenzfrequenz von einigen Gigahertz) durchgeführt werden, immer noch nicht ausreichend.To circumvent the problem of delayed switching, which has just been described, the use of one around the cell range is known from the prior art 10 Around circulating gate runners known that represents a low-resistance, aluminum-reinforced conductor, the resistance between the gate pad 11 and the remote cell areas. 3 shows in plan view a semiconductor device, the device of the 2 corresponds, but additionally includes a gate runner. The gate runner is with reference numerals 12 denotes and lies at the edge of the surface area 9 , To electrically connect the gate runner to the gate pad 11 is a ladder 13 provided, extending from an edge of the gate runner 12 to an edge of the gate pad 11 extends. Below the gate runner and below the ladder 13 There are no JFET cells. Further, the gate runner 12 as well as the ladder 13 from the source contact 2 isolated. According to 3 remains as a source contact a large area topologically related cell area is obtained, which is required for contacting with bonding wires for a sufficient current carrying capacity. The switching of the transistor is done by the gate runner 12 clearly opposite the transistor 2 improved. In particular, it could be demonstrated by simulations that for the above switching operation of the gate voltage from -20 V to 0 V, the largest gate potentials after 2 ns at about -1 V compared to -13 V for the device of 2 lay. The switching speed of the device of 3 is however for certain applications in which switching operations in the nanosecond range (cut-off frequency of a few gigahertz) are performed, still not sufficient.

Um das Schaltverhalten des Transistors der 3 weiter zu verbessern, werden im Rahmen der Erfindung sog. Gate-Finger in das Halbleiterbauelement integriert, wie in den nachfolgend beschriebenen Ausführungsformen der 4 und 5 gezeigt sind. Die Ausführungsform des Halbleiterbauelements gemäß 4 entspricht dem Bauelement der 3, wobei zusätzlich die drei dargestellten Gate-Finger 14 vorgesehen sind, welche aus Leiterstegen gebildet sind. Dabei erstreckt sich je ein Leitersteg 14 aus der linken und rechten sowie der oberen Kante des Gate-Pads 11. Im Rahmen der Herstellung des Bauelements der 4 wurde dabei sichergestellt, dass sich unterhalb der Leiterstege 14 keine JFET-Zellen befinden und in diesem Bereich die Gate-Finger 14 direkt die Kontaktstege 6 des Gate-Netzwerks kontaktieren. Die Gate-Finger sind aus leitendem Material und insbesondere aus dem gleichen Material wie das Gate-Pad gebildet (z. B. Aluminium).To the switching behavior of the transistor 3 In the context of the invention, so-called gate fingers are integrated into the semiconductor component, as in the embodiments of the invention described below 4 and 5 are shown. The embodiment of the semiconductor device according to 4 corresponds to the component of 3 In addition, the three illustrated gate fingers 14 are provided, which are formed of conductor bars. In each case extends a ladder 14 from the left and right as well as the upper edge of the gate pad 11 , As part of the manufacture of the device of 4 it was ensured that below the conductor bars 14 no JFET cells are located and in this area the gate fingers 14 directly the contact bridges 6 contact the gate network. The gate fingers are formed of conductive material and in particular of the same material as the gate pad (eg, aluminum).

Die Gate-Finger 14 unterscheiden sich dabei von der Leiterbahn 13 dadurch, dass deren entfernt vom Gate-Pad 11 liegenden Enden im Inneren des Flächenbereichs 9 liegen und nicht den Gate-Runner und damit den Rand des Flächenbereichs kontaktieren. Auf diese Weise wird sichergestellt, dass ein einziger, durchgehender Source-Kontakt 2 erhalten bleibt. Mit Hilfe der drei Gate-Finger 14 wird ein gegenüber dem Transistor der 3 verbessertes Schaltverhalten erreicht. Dabei wurden wiederum Simulationen durchgeführt, bei denen im Rahmen eines Schaltvorgangs von 1 ns von einer Gate-Spannung von –20 V auf 0 V geschaltet wurde. Bei einem Zeitpunkt von 2 ns nach Beginn des Schaltvorgangs ergaben sich als größte Gate-Potentiale in entfernten Zellbereichen Werte von in etwa –0,3 V im Vergleich zu –1 V für den Transistor der 3.The gate fingers 14 differ from the conductor track 13 in that their removed from the gate pad 11 lying ends inside the surface area 9 and do not contact the gate runner and thus the edge of the surface area. This ensures that a single, continuous source contact 2 preserved. With the help of the three gate fingers 14 becomes one opposite the transistor of the 3 improved switching behavior achieved. In this case, simulations were again carried out, in which a gate voltage of -20 V was switched to 0 V as part of a switching process of 1 ns. At a time of 2 ns after the start of the switching operation, the largest gate potentials in remote cell areas resulted in values of about -0.3 V compared to -1 V for the transistor of FIG 3 ,

5 zeigt eine weitere Ausführungsform eines erfindungsgemäßen Halbleiterbauelements mit Gate-Fingern. Im Unterschied zur Ausführungsform der 4 sind nunmehr neben den sich aus dem Gate-Pad 11 erstreckenden Gate-Fingern 14 weitere vier Gate-Finger 14' vorgesehen, wobei sich jeweils zwei der Gate-Finger aus dem rechten bzw. dem linken Rand des umlaufenden Gate-Runners 12 erstrecken. Die Gate-Finger 14' enden wiederum im Inneren des Flächenbereichs 9, ohne dabei das Gate-Pad 11 zu kontaktieren. Auf diese Weise wird weiterhin gewährleistet, dass eine einzige Source in der Form eines topologisch zusammenhängenden Source-Kontakts vorliegt. Das Schaltverhalten des Transistors der 5 wird gegenüber der Ausführungsform der 4 nochmals deutlich verbessert. Dabei wurde wiederum die oben erwähnte Simulation durchgeführt, gemäß der das Gate-Potential von –20 V auf 0 V innerhalb 1 ns geschaltet wurde. Nach 2 ns lagen dabei die maximalen Gate-Potentiale in entfernt von dem Gate-Pad liegenden Bereichen bei –0,001 V. Dabei wurde wiederum im Rahmen der Herstellung des Halbleiterbauelements sichergestellt, dass unterhalb der Gate-Finger 14' keine JFET-Zellen vorhanden sind und die Gate-Finger 14' das Netz aus Kontaktstegen 6 kontaktieren. 5 shows a further embodiment of a semiconductor device according to the invention with gate fingers. In contrast to the embodiment of 4 are now in addition to getting out of the gate pad 11 extending gate fingers 14 another four gate fingers 14 ' provided, wherein in each case two of the gate fingers from the right and the left edge of the rotating gate runner 12 extend. The gate fingers 14 ' turn inside the area 9 without losing the gate pad 11 to contact. This will further ensure that there is a single source in the form of a topologically contiguous source contact. The switching behavior of the transistor 5 is compared with the embodiment of 4 again significantly improved. Here again, the above-mentioned simulation was performed, according to which the gate potential was switched from -20 V to 0 V within 1 ns. To 2 In this case, the maximum gate potentials in regions remote from the gate pad were -0.001 V. In this case, again during the production of the semiconductor component, it was ensured that below the gate fingers 14 ' no JFET cells are present and the gate fingers 14 ' the network of contact bridges 6 to contact.

In der Ausführungsform der 5 wird die Source-Fläche 2 durch die weiteren Gate-Finger 14' in kleinere zusammenhängende Bereiche aufgeteilt. Es ist dabei unter Umständen nicht mehr möglich, die Source-Fläche über herkömmliches Drahtbonden zu kontaktieren, da hierfür eine Mindestgröße einer zusammenhängenden Source-Fläche erforderlich ist. Deshalb wird in der Ausführungsform der 5 gegebenenfalls ein anderes Kontaktierverfahren für den Source-Kontakt und optional auch den Gate-Anschluss 11 eingesetzt, insbesondere ein flächiges Kontaktierverfahren, wie das aus dem Stand der Technik bekannte SiPLIT®-Verfahren (SiPLIT = Siemens Planar Interconnect Technology). Eine Ausführungsform eines flächigen Kontaktierverfahrens ist beispielsweise in der Druckschrift WO 03/030247 A2 beschrieben. Gemäß dem dort beschriebenen Verfahren wird zunächst eine Isolationsfolie auf die Oberfläche des Substrats auflaminiert und anschließend entsprechende Kontaktfenster, z. B. durch Laserablation oder Fotolithographie, ausgebildet. Die Kontaktierung zu den Kontaktfenstern erfolgt dabei über eine Schicht aus strukturierten Leiterbahnen, die wiederum basierend auf Fotolithographie aufgebracht werden kann.In the embodiment of the 5 becomes the source area 2 through the other gate fingers 14 ' divided into smaller contiguous areas. Under certain circumstances, it is no longer possible to contact the source surface via conventional wire bonding since a minimum size of a contiguous source surface is required for this purpose. Therefore, in the embodiment of the 5 optionally another contacting method for the source contact and optionally also the gate connection 11 used, in particular a flat contacting method, such as the known from the prior art SiPLIT ® method (SiPLIT = Siemens Planar Interconnect Technology). An embodiment of a planar contacting method is, for example, in the document WO 03/030247 A2 described. According to the method described therein, an insulating film is first laminated to the surface of the substrate and then corresponding contact window, for. B. by laser ablation or photolithography. The contacting with the contact windows takes place via a layer of structured conductor tracks, which in turn can be applied based on photolithography.

Die im Vorangegangenen beschriebenen Ausführungsformen des erfindungsgemäßen Halbleiterbauelements weisen eine Reihe von Vorteilen auf. Insbesondere werden deutlich kürzere Zeitkonstanten beim Schalten des Halbleiterbauelements und somit deutlich höhere Grenzfrequenzen des Bauelements ermöglicht. Ein zusätzlicher Vorteil ergibt sich durch die Verwendung des oben erwähnten flächigen Kontaktierverfahrens. Hierdurch wird erreicht, dass sich relativ breite und kurze Kontaktbahnen ergeben, welche zu einer deutlich geringeren Eigen- und Gegeninduktivität der Kontaktierung verglichen mit den über weite Strecken geführten Bonddrähten einer konventionellen Kontaktierung von Bauelementen führen.The embodiments of the semiconductor device according to the invention described in the foregoing have a number of advantages. In particular, significantly shorter time constants are made possible when switching the semiconductor component and thus significantly higher cutoff frequencies of the component. An additional advantage results from the use of the above-mentioned planar contacting method. This ensures that result in relatively wide and short contact paths, which lead to a significantly lower intrinsic and mutual inductance of the contact compared with the guided over long distances bonding wires conventional bonding of components.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

  • WO 03/030247 A2 [0018, 0037] WO 03/030247 A2 [0018, 0037]

Claims (17)

Halbleiterbauelement mit einer Vielzahl von FET-Zellen (1), welche innerhalb eines Flächenbereichs (9) angeordnet sind, der eine Substratfläche bildet, wobei die FET-Zellen (1) über einen Source-Kontakt (2), einen Gate-Kontakt und einen Drain-Kontakt (8) miteinander verschaltet sind, wobei der Gate-Kontakt ein Netz aus elektrisch leitenden Kontaktstegen (6) umfasst, welches in dem Flächenbereich (9) entlang der Substratfläche verläuft und in einem Abschnitt des Flächenbereichs ohne FET-Zellen (1) von einem externen Gate-Anschluss (11) kontaktiert wird, dadurch gekennzeichnet, dass das Netz aus Kontaktstegen (6) ferner über einen oder mehrere, elektrisch mit dem externen Gate-Anschluss (11) verbundene Gate-Finger (14, 14') in der Form von entlang der Substratfläche verlaufenden Leiterstegen kontaktiert wird, wobei ein jeweiliger Leitersteg (14, 14') in einem Abschnitt des Flächenbereichs (9) ohne FET-Zellen angeordnet ist und ein Ende des jeweiligen Leiterstegs im Inneren des Flächenbereichs (9) liegt, ohne dabei den externen Gate-Anschluss (11) zu kontaktieren.Semiconductor device having a plurality of FET cells ( 1 ), which within a surface area ( 9 ), which forms a substrate surface, wherein the FET cells ( 1 ) via a source contact ( 2 ), a gate contact and a drain contact ( 8th ), wherein the gate contact a network of electrically conductive contact webs ( 6 ), which in the area ( 9 ) along the substrate surface and in a portion of the surface area without FET cells ( 1 ) from an external gate terminal ( 11 ), characterized in that the network of contact webs ( 6 ) via one or more, electrically to the external gate terminal ( 11 ) connected gate fingers ( 14 . 14 ' ) in the form of extending along the substrate surface conductor webs is contacted, wherein a respective conductor bar ( 14 . 14 ' ) in a portion of the surface area ( 9 ) is arranged without FET cells and one end of the respective conductor bar in the interior of the area ( 9 ), without losing the external gate connection ( 11 ) to contact. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass das Halbleiterbauelement ein Leistungstransistor ist, der insbesondere einen maximalen Drainstrom von über 10 A liefert und dessen Durchbruchspannung vorzugsweise über 500 V liegt.Semiconductor component according to Claim 1, characterized in that the semiconductor component is a power transistor which in particular supplies a maximum drain current of more than 10 A and whose breakdown voltage is preferably greater than 500 V. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Source-Kontakt (2) durch eine vom externen Gate-Anschluss (11) elektrisch isolierte Source-Kontaktfläche auf der Seite der Substratfläche gebildet wird, auf welcher der externe Gate-Anschluss (11) vorgesehen ist, wobei der Drain-Kontakt (8) vorzugsweise durch eine elektrisch leitende Drain-Kontaktfläche auf der gegenüber liegenden Seite der Substratfläche gebildet wird.Semiconductor component according to Claim 1 or 2, characterized in that the source contact ( 2 ) by an external gate connection ( 11 ) electrically insulated source contact surface on the side of the substrate surface is formed, on which the external gate terminal ( 11 ), the drain contact ( 8th ) is preferably formed by an electrically conductive drain contact surface on the opposite side of the substrate surface. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die FET-Zellen (1) SiC-Zellen sind und/oder eine vertikale FET-Struktur aufweisen.Semiconductor component according to one of the preceding claims, characterized in that the FET cells ( 1 ) SiC cells are and / or have a vertical FET structure. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die FET-Zellen (1) JFET-Zellen und insbesondere vertikale JFET-Zellen sind.Semiconductor component according to one of the preceding claims, characterized in that the FET cells ( 1 ) JFET cells and in particular vertical JFET cells are. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der externe Gate-Anschluss (11) in einem zentralen Abschnitt des Flächenbereichs (9) und insbesondere in der Mitte des Flächenbereichs (9) angeordnet ist.Semiconductor component according to one of the preceding claims, characterized in that the external gate connection ( 11 ) in a central portion of the surface area ( 9 ) and especially in the middle of the surface area ( 9 ) is arranged. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zumindest ein Teil der Gate-Finger (14, 14') und insbesondere alle Gate-Finger (14, 14') durch gerade Leiterstege gebildet werden.Semiconductor component according to one of the preceding claims, characterized in that at least a part of the gate fingers ( 14 . 14 ' ) and in particular all gate fingers ( 14 . 14 ' ) are formed by straight conductor webs. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sich einer oder mehrere der Gate-Finger (14, 14') aus dem externen Gate-Anschluss (11) heraus erstrecken.Semiconductor component according to one of the preceding claims, characterized in that one or more of the gate fingers ( 14 . 14 ' ) from the external gate terminal ( 11 ). Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der externe Gate-Anschluss (11) die Form eines Rechtecks und insbesondere eines Quadrats aufweist, wobei sich aus einer oder mehreren Kanten des Rechtecks oder Quadrats, insbesondere aus der Mitte der jeweilige Kante, jeweils ein Gate-Finger (14) erstreckt.Semiconductor component according to one of the preceding claims, characterized in that the external gate connection ( 11 ) has the shape of a rectangle and in particular of a square, wherein one or more edges of the rectangle or square, in particular from the middle of the respective edge, each have a gate finger ( 14 ). Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Flächenbereich (9) die Form eines Rechtecks oder Quadrats aufweist.Semiconductor component according to one of the preceding claims, characterized in that the surface area ( 9 ) has the shape of a rectangle or square. Halbleiterbauelement nach Anspruch 8 und 9, dadurch gekennzeichnet, dass eine jeweilige Kante des Rechtecks oder Quadrats des Flächenbereichs (9) zu einer Kante des Rechtecks oder Quadrats des externen Gate-Anschlusses (11) parallel ist.Semiconductor component according to Claims 8 and 9, characterized in that a respective edge of the rectangle or square of the surface region ( 9 ) to an edge of the rectangle or square of the external gate terminal ( 11 ) is parallel. Halbleiterbauelement nach Anspruch 11, dadurch gekennzeichnet, dass ein jeweiliger Gate-Finger (14, 14') eine Länge aufweist, die 50% oder mehr des Abstands zwischen einer Kante des Rechtecks oder Quadrats des Flächenbereichs (9) und der dazu parallelen Kante des Rechtecks oder Quadrats des Gate-Anschlusses (11) beträgt.Semiconductor component according to Claim 11, characterized in that a respective gate finger ( 14 . 14 ' ) has a length that is 50% or more of the distance between an edge of the rectangle or square of the area ( 9 ) and the parallel edge of the rectangle or square of the gate terminal ( 11 ) is. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass um den Flächenbereich (9) ein Gate-Runner (12) in der Form eines umlaufenden Leiterstegs angeordnet ist, wobei der Gate-Runner (12) über einen weiteren Leitersteg (13), der sich aus dem externen Gate-Anschluss (11) in einen Abschnitt des Flächenbereichs ohne FET-Zellen bis zum Rand des Flächenbereichs erstreckt, mit dem externen Gate-Anschluss (11) elektrisch verbunden ist.Semiconductor component according to one of the preceding claims, characterized in that the area ( 9 ) a gate runner ( 12 ) is arranged in the form of a circumferential conductor bar, wherein the gate runner ( 12 ) via another ladder ( 13 ) resulting from the external gate connection ( 11 ) extends into a portion of the area without FET cells to the edge of the area, with the external gate terminal ( 11 ) is electrically connected. Halbleiterbauelement nach Anspruch 12, dadurch gekennzeichnet, dass sich einer oder mehrere der Gate-Finger (14, 14') aus dem Gate-Runner (12) in den Flächenbereich (9) hinein erstrecken.Semiconductor component according to Claim 12, characterized in that one or more of the gate fingers ( 14 . 14 ' ) from the gate runner ( 12 ) in the area ( 9 ) extend into it. Halbleiterbauelement nach Anspruch 14 in Kombination mit Anspruch 10, dadurch gekennzeichnet, dass sich aus einer oder mehreren und insbesondere aus zwei gegenüberliegenden Kanten des Rechtecks oder Quadrats des Flächenbereichs (9) zumindest ein und insbesondere zwei Gate-Finger (14, 14') erstrecken, wobei zwischen zwei sich aus einer Kante erstreckenden Gate-Fingern (14') vorzugsweise ein Gate-Finger (14) angeordnet ist, der sich aus dem externen Gate-Anschluss (11) erstreckt.Semiconductor component according to claim 14 in combination with claim 10, characterized in that one or more and in particular two opposite edges of the rectangle or square of the area ( 9 ) at least one and in particular two gate fingers ( 14 . 14 ' ) extend, between two out Edge-extending gate fingers ( 14 ' ) preferably a gate finger ( 14 ) located from the external gate terminal ( 11 ). Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der externe Gate-Anschluss (11) und/oder der Source-Kontakt (2) an einem jeweiligen Kontaktfenster in einer auf der Substratfläche aufgebrachten isolierenden Folie oder Polymerschicht mit einer Schicht aus leitendem Material kontaktiert werden.Semiconductor component according to one of the preceding claims, characterized in that the external gate connection ( 11 ) and / or the source contact ( 2 ) are contacted at a respective contact window in an applied on the substrate surface insulating film or polymer layer with a layer of conductive material. Halbleiterbauelement nach Anspruch 16, dadurch gekennzeichnet, dass ein oder mehrere Kontaktfenster derart über einen oder mehrere Gate-Finger (14, 15') angeordnet sind, dass der oder die Gate-Finger (14, 14') die Schicht aus leitendem Material kontaktieren.Semiconductor component according to claim 16, characterized in that one or more contact windows in such a way via one or more gate fingers ( 14 . 15 ' ) are arranged such that the gate finger or fingers ( 14 . 14 ' ) contact the layer of conductive material.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017110536A1 (en) * 2017-05-15 2018-11-15 Infineon Technologies Ag A wide bandgap semiconductor device including gate fingers between bond pads
CN111029401A (en) * 2015-05-11 2020-04-17 住友电气工业株式会社 Silicon carbide single crystal substrate, silicon carbide semiconductor device, and method for manufacturing silicon carbide semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003030247A2 (en) 2001-09-28 2003-04-10 Siemens Aktiengesellschaft Method for contacting electrical contact surfaces of a substrate and device consisting of a substrate having electrical contact surfaces

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344379B1 (en) * 1999-10-22 2002-02-05 Semiconductor Components Industries Llc Semiconductor device with an undulating base region and method therefor
JP4854868B2 (en) * 2001-06-14 2012-01-18 ローム株式会社 Semiconductor device
US8155916B2 (en) * 2008-07-07 2012-04-10 Infineon Technologies Ag Semiconductor component and method of determining temperature
JP5733885B2 (en) * 2008-10-16 2015-06-10 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003030247A2 (en) 2001-09-28 2003-04-10 Siemens Aktiengesellschaft Method for contacting electrical contact surfaces of a substrate and device consisting of a substrate having electrical contact surfaces

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111029401A (en) * 2015-05-11 2020-04-17 住友电气工业株式会社 Silicon carbide single crystal substrate, silicon carbide semiconductor device, and method for manufacturing silicon carbide semiconductor device
CN111029401B (en) * 2015-05-11 2024-03-08 住友电气工业株式会社 Silicon carbide single crystal substrate, silicon carbide semiconductor device, and method for manufacturing same
DE102017110536A1 (en) * 2017-05-15 2018-11-15 Infineon Technologies Ag A wide bandgap semiconductor device including gate fingers between bond pads
US11245007B2 (en) 2017-05-15 2022-02-08 Infineon Technologies Ag Wide-bandgap semiconductor device including gate fingers between bond pads
DE102017110536B4 (en) 2017-05-15 2022-06-30 Infineon Technologies Ag Wide band gap semiconductor device including gate fingers between bond pads and semiconductor module

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