EP1064726A1 - Schaltungsanordnung zur reduzierung des leckstromes - Google Patents

Schaltungsanordnung zur reduzierung des leckstromes

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Publication number
EP1064726A1
EP1064726A1 EP99919067A EP99919067A EP1064726A1 EP 1064726 A1 EP1064726 A1 EP 1064726A1 EP 99919067 A EP99919067 A EP 99919067A EP 99919067 A EP99919067 A EP 99919067A EP 1064726 A1 EP1064726 A1 EP 1064726A1
Authority
EP
European Patent Office
Prior art keywords
transistors
circuit
threshold voltage
circuit arrangement
voltage
Prior art date
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Withdrawn
Application number
EP99919067A
Other languages
English (en)
French (fr)
Inventor
Jörg BERTHOLD
Martin Eisele
Matthias Eberlein
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1064726A1 publication Critical patent/EP1064726A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply

Definitions

  • the invention relates to a circuit arrangement with circuit parts consisting of transistors of low threshold voltage (NV transistors).
  • NV transistors low threshold voltage
  • a low current consumption of microelectronic circuit arrangements is desirable, since the service life is correspondingly prolonged for a given battery or accumulator capacity.
  • the current consumption is reduced, for example, by reducing the supply voltage, which, however, leads to reduced switching speeds in the case of MOS transistors.
  • the threshold voltage of the transistors must be reduced in addition to the supply voltage.
  • a supply voltage of, for example, 1 volt threshold voltages of the transistors of typically 0.3 to 0.2 volt (corresponding to a value of a quarter of the supply voltage) are required, compared with 0.6 to approximately 0.4 volt threshold voltage at a supply voltage of 3 , 3 volts.
  • Such low operating voltages lead to greatly increased leakage currents with closed, i.e. uncontrolled transistors, which leads to a load on the battery or the accumulator, particularly in the case of long idle phases ("standby") of the circuit arrangements.
  • these transistors are activated (the gate voltages of VDD and VSS are at the NMOS or PMOS transistor), the local supply lines VDDL and VSSL are thus at VDD or VSS.
  • the transistors are closed (there are gate voltages from VSS and VDD at the NMOS or PMOS transistor), and the current consumption is then reduced to the low leakage currents due to the high threshold voltages of the switching transistors.
  • circuit parts that store the data retain their information. If the high-voltage switching transistors are closed, the high leakage currents of the NV transistors (transistors of low threshold voltage) of the circuit arrangement lead to an equalization of all voltages within the circuit arrangement after some time, as a result of which the information of the storing elements in the circuit parts is lost.
  • One way to prevent the loss of information is to use transistors with a high threshold voltage in the storing circuit parts. However, this basically requires new circuit designs because of the adaptation of the storing circuit parts.
  • the disadvantage of this measure is that two additional voltages are required and that regardless of the duration of the standby If the circuit parts are only to be deactivated, only the threshold voltages of the transistors in the wells can be influenced (in the case of n-well processes, these are the PMOS transistors), and the substrate potential is the same for all circuit parts.
  • the invention has for its object to provide a microelectronic circuit arrangement, in particular for portable applications with a low current consumption, in which, in addition to a low current consumption, a high switching speed of the transistors is guaranteed at the same time, and in which the leakage currents when the transistor is closed are not 4 controlled transistors of the circuit parts and thus the
  • Load on the battery or accumulator capacity can in particular be reduced during long periods of rest of the circuit arrangement.
  • the circuit part is coupled to a supply voltage (VDD, VSS) by interposing a switching transistor with a high threshold voltage (HV transistor), an NV control transistor being connected in parallel with the HV switching transistor.
  • VDD supply voltage
  • VSS supply voltage
  • HV transistor high threshold voltage
  • the invention enables the leakage current of circuits and circuit parts consisting of transistors with low threshold voltages (LV transistors) to be reduced, the solution according to the invention having the following advantages over the previously known measures:
  • Figure 1A shows a circuit arrangement according to the invention according to a first embodiment
  • FIG. 1B shows a schematic curve over time of the supply voltage VDDL of the circuit arrangement according to the first exemplary embodiment
  • Figure 2A shows a circuit arrangement according to the invention according to a second embodiment
  • FIG. 2B shows a schematic course of the curve over time
  • Figure 3A shows a circuit arrangement according to the invention according to a third embodiment
  • FIG. 3B shows a schematic course of the curve over time
  • FIG. 4A shows a circuit arrangement according to the invention in accordance with a fourth exemplary embodiment
  • FIG. 4B shows a schematic course of the curve over time
  • FIG. 5A shows a circuit arrangement according to the invention in accordance with a fifth exemplary embodiment
  • FIG. 5B shows a schematic course of the curve over time
  • FIG. 6 shows a schematic diagram of the PMOS leakage current versus the supply voltage Vds.
  • HV transistors high Vth transistors
  • NV transistors enieder- Vth transistors
  • the exemplary embodiments shown represent schematic example circuits which have been checked on the basis of simulations, the storage circuit parts and the combinatorial circuit parts each being referred to collectively as block circuits which are connected to local supply voltage lines VDDL and / or VSSL.
  • All the transistors in these storing and combinatorial circuit parts combined to form the block mentioned have a low threshold voltage of IowVthn, IowVthp ⁇ 0.25 volts for MOS or PMOS transistors.
  • HV transistors with the threshold voltages highVthn, highVthp ⁇ 0.5 volts are used for the switching transistors.
  • the active phase extends to 0.5 ⁇ s, after which a stand-by phase begins, which lasts up to 65 ⁇ s. This is followed by another active phase. 7
  • the following connections are uniformly designated as follows:
  • circuit block 2 storing circuit part
  • a V-NMOS transistor MNH1 is connected in parallel to the HV-PMOS switching transistor gate MPl, the gate 19 of which is driven by the global supply voltage VDD.
  • the NV transistor MNH1 thus represents a diode connected in parallel with the HV switching transistor MPl, consisting of an NV transistor MNH1 of opposite polarity.
  • the transistor MP1 When the circuit arrangement is active, the transistor MP1 is conductive, the local supply voltage line VDDL is at the supply voltage VDD. If the transistor MPl is closed, the potential of VDDL drops in FIG. 1 due to the higher leakage currents of the NV transistors of the circuit parts 2 and 3 (FIG. IB).
  • VDDL If the potential of VDDL reaches the value VDD - IowVthn *, the transistor MNH1 begins To conduct electricity. As a result, the potential VDDL is kept at this value, as a result of which the storing circuit parts 2 can hold their data.
  • the value IowVthn * is the threshold voltage of the low voltage transistors which is increased by the substrate control effect, since the substrate is at a lower potential than the source node of the transistor M ⁇ H1.
  • the transistors MPl and M ⁇ 1 are conductive, the potential lines VDDL and VSSL are at the potentials VDD and VSS. If the transistor MP1 is closed, the potential of VDDL drops due to the higher leakage current of the NV transistors of block 1 (FIG. 2B). If the potential of VDDL reaches the value VDD - IowVthn *, the transistor M ⁇ H1 begins to conduct current.
  • the values IowVthn * and IowVthp * are the threshold voltages of the NV transistors which are increased due to the substrate control effect (well and substrate are at a higher or lower potential than the respective source nodes).
  • the drain-source voltage for the closed transistors in the circuit parts 2 and 3 is reduced to significantly below VDD, which results in a lower leakage current.
  • the effective threshold voltage of the NV transistors in block 1 is increased, since the substrate potential and the well potential remain at VSS and VDD, respectively. This corresponds, however, without an additional voltage source, a pretensioning of the substrate (back-biasing) and trough.
  • the thereby increased threshold voltage leads to a further reduction in the leakage currents of the circuit parts 2 and 3, which is supplied by the voltage supply VDD. Using simulations, the leakage current was reduced to 1/15 compared to 1 volt.
  • FIG. 3A shows a modified, third exemplary embodiment, in which only one (number word) HV switching transistor M ⁇ 1 with an NV transistor MPH1 connected in parallel as a diode is used in comparison with the second exemplary embodiment explained above.
  • the advantage here is that the area requirement is halved due to the switching transistor M ⁇ 1 and the "diode transistor" MPH1 compared to the aforementioned embodiments.
  • the threshold voltage increase due to the substrate control effect.
  • the leakage currents are only reduced by the lower drain-source voltage. Using simulations, the leakage current was reduced to 1/10 compared to 1 volt.
  • 3B shows the 10 course of VDDL and VSSL during a standby phase
  • NV transistors of opposite polarity compared to the HV switching transistors connected as diodes are used. This leads to the lowering or raising of the potential of VDDL or VSSL by IowVthp * or IowVthn *, the higher threshold voltages of the NV transistors due to the substrate control effect.
  • the potential of VDDL and VSSL is shifted by IowVthp and IowVthn, i.e. the operating voltages of the NV transistors with substrate and well potential of VSS or VDD (no substrate control effect with M ⁇ H1 and MPHl).
  • 4B shows the course of VDDL and VSSL during a standby phase.
  • the fifth exemplary embodiment according to FIG. 5A offers the following solution: This is achieved by connecting NV transistors connected in series as diodes (with the same polarity as the HV transistors) Potential of VDDL and VSSL shifted by the corresponding multiple of IowVthp and IowVthn, respectively.
  • two ⁇ V transistors MPH1, MPH2 or M ⁇ H1 and M ⁇ H2 are connected in parallel to the switching transistors MPl and MN1.
  • 5B again shows the course of VDDL and VSSL during a standby phase.

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Abstract

Die Erfindung betrifft eine Schaltungsanordnung mit aus Transistoren niedriger Einsatzspannung (NV-Transistoren) bestehenden Schaltungsteilen (2, 3). Zur Reduzierung des Leckstromes der Schaltungsteile (2, 3) ist das Schaltungsteil durch Zwischenschaltung eines Schalttransistors (MP1, MN1) hoher Einsatzspannung (HV-Transistor) an eine Versorgungspannung (VDD, VSS) gekoppelt, und parallel zum HV-Schalttransistor (MP1, MN1) ist ein NV-Steuertransistor (MNH1, MPH1) geschaltet.

Description

Beschreibung
Schaltungsanordnung zur Reduzierung des Leckstromes
Die Erfindung betrifft eine Schaltungsanordnung mit aus Transistoren niedriger Einsatzspannung (NV-Transistoren) bestehenden Schaltungsteilen.
Insbesondere bei portablen Anwendungen ist eine niedrige Stromaufnahme von mikroelektronischen Schaltungsanordnungen wünschenswert, da sich bei gegebener Batterie- oder Akkumulatorkapazität die Standzeit entsprechend verlängert. Eine Erniedrigung der Stromaufnahme wird beispielsweise durch eine Reduzierung der Versorgungsspannung erreicht, die allerdings bei MOS-Transistoren zu reduzierten Schaltgeschwindigkeiten- führt. Wird neben der niedrigen Stromaufnahme gleichzeitig eine hohe Schaltgeschwindigkeit der Transistoren benötigt, muss zusätzlich zur Versorgungsspannung die Einsatzspannung der Transistoren reduziert werden. Bei einer Versorgungsspannung von beispielsweise 1 Volt werden Einsatzspannungen der Transistoren von typischerweise 0,3 bis 0,2 Volt (entsprechend einem Wert von einem Viertel der Versorgungsspannung) benötigt, verglichen mit 0,6 bis etwa 0,4 Volt Einsatzspannung bei einer Versorgungsspannung von 3,3 Volt. Derart niedrige Einsatzspannungen führen aber zu stark erhöhten Leckströmen bei geschlossenen, d.h. nicht angesteuerten Transistoren, was insbesondere bei langen Ruhephasen ("Standby") der Schaltungsanordnungen zu einer Belastung der Batterie bzw. des Akkumulators führt.
Es sind verschiedentlich Maßnahmen vorgeschlagen worden, die eine Reduzierung der statischen Leckstromaufnahme in den Ruhephasen der Schaltungsanordnung erlauben sollen. So ist beispielsweise aus Shinxichiro Mutoh et al., IEEE International Solid-State Circuits Conference, 1996, S. 168 ff. vorgeschlagen worden, Transistoren mit mehreren Einsatzspannungen in einer Schaltungsanordnung einzusetzen, sogenannte Multi-Threshold-Voltage CMOS-Transistoren. Hierbei ist die mikroelektronische Schaltungsanordnung über PMOS und/oder NMOS-Tranistoren mit hoher Einsatzspannung an die Versorgungsspannungen VDD bzw. VSS angeschlossen. Im aktiven Zustand sind diese Transistoren angesteuert (die Gatespannungen von VDD und VSS liegen am NMOS bzw. PMOS-Transistor) , die lokalen Versorgungsleitungen VDDL und VSSL liegen damit auf VDD bzw. VSS. Im Standby-Modus sind die Transistoren geschlossen (es liegen Gatespannungen von VSS und VDD am NMOS- bzw. PMOS- Transistor) , und die Stromaufnahme reduziert sich dann auf die wegen der hohen Einsatzspannungen der Schalttransistoren niedrigen Leckströme.
Damit speichernde Schaltungsteile ihre Information behalten, sind allerdings weitere Vorkehrungen zu treffen. Werden näm- lieh die Hochspannungs-Schalttransistoren geschlossen, führen die hohen Leckströme der NV-Transistoren (Transistoren niedriger Einsatzspannung) der Schaltungsanordnung nach einiger Zeit zu einer Angleichung aller Spannungen innerhalb der Schaltungsanordnung, wodurch die Information der speichernden Elemente in den Schaltungsteilen verloren geht. Eine Möglichkeit, den Informationsverlust zu verhindern besteht darin, in den speichernden Schaltungsteilen Transistoren mit hoher Einsatzspannung zu verwenden. Damit sind jedoch wegen der Anpassung der speichernden Schaltungsteile grundsätzlich neue Schaltungsentwürfe erforderlich.
Eine weitere Maßnahme zur Reduzierung der statischen Leckstromaufnahme in der Ruhephase besteht darin, die Wannen- und Substratpotentiale zur Erhöhung der effektiven Einsatzspan- nung vorzuspannen. Diese auch unter der Bezeichnung "Back- 3
Biasing" bekannte Maßnahme ist beispielsweise aus Tadahiro Kuroda et al . , IEEE International Solid-State Circuits Conference, 1996, S. 166 ff. beschrieben. Während der Standby- Phase wird die Wanne auf Spannungen oberhalb der Versorgungs- Spannung VDD erhöht, das Substratpotential auf Werte unterhalb der VersorgungsSpannung VSS verringert. Dies führt zu höheren Einsatzspannungen der PMOS- bzw. NMOS-Transistoren, mit den entsprechend niedrigeren Leckströmen. Nachteil dieser Maßnahme ist allerdings, daß zwei weitere Spannungen benötigt werden, und daß unabhängig von der Dauer der Standby-Phase immer die gleiche Schaltenergie zum Umladen des Substrats und der Wannen benötigt wird. Sollen nur Schaltungsteile deaktiviert werden, können nur die Einsatzspannungen der in den Wannen befindlichen Transistoren beeinflusst werden (bei n- Wannenprozessen sind dies die PMOS-Transistoren) , und das Substratpotential ist für alle Schaltungsteile gleich.
Aus der deutschen Offenlegungsschrift DE 195 15 417 AI ist eine Schaltungsanordnung zum Ansteuern eines Leistungs- MOSFETs bekannt, bei der ein Steuer-IC über einen steuerbaren Schalter derart mit einer Versorgungsspannung verbunden ist, daß der Steuer-IC über den steuerbaren Schalter geschaltet wird, wenn der Leistungs-MOSFET abgeschaltet ist. Hierdurch wird eine drastische Reduzierung des Ruhestromes durch den Steuer-IC erreicht.
Der Erfindung liegt die Aufgabe zugrunde, eine mikroelektronische Schaltungsanordnung insbesondere für portable Anwendungen mit niedriger Stromaufnahme zur Verfügung zu stellen, bei der neben einer geringen Stromaufnahme gleichzeitig eine hohe Schaltgeschwindigkeit der Transistoren gewährleistet ist, und bei welcher die Leckströme bei geschlossenen, nicht 4 angesteuerten Transistoren der Schaltungsteile und damit die
Belastung der Batterie- bzw. Akkumulatorkapazität insbesonde¬ re bei langen Ruhephasen der Schaltungsanordnung vermindert werden kann.
Diese Aufgabe wird durch eine Schaltungsanordnung nach Anspruch 1 gelöst.
Erfindungsgemäß ist das Schaltungsteil durch Zwischenschal- tung eines Schalttransistors hoher Einsatzspannung (HV-Tran- sistor) an eine Versorgungsspannung (VDD, VSS) gekoppelt, wobei parallel zum HV-Schalttransistor ein NV-Steuertransistor geschaltet ist.
Die Erfindung ermöglicht durch den Einsatz von Transistoren mit hoher und niederer Einsatzspannung eine Reduzierung des Leckstromes von Schaltungen und Schaltungsteilen bestehend aus Transistoren niedriger Einsatzspannung (NV-Transistoren) , wobei die erfindungsgemäße Lösung gegenüber den vorbekannten Maßnahmen folgende Vorteile besitzt:
- Es ist der Erhalt von Daten in den speichernden Elementen der Schaltungsteile gewährleistet, ohne daß Vorkehrungen bei den speichernden Schaltungsteilen erforderlich werden, und
- ohne daß mehrere Versorgungsspannungen und/oder Versor- gungsspannungsregelungen benötigt werden.
Das Umschalten vom aktiven Modus in den Standby-Modus erfolgt hierbei durch digitale Steuersignale, wobei die erfindungsgemäßen Maßnahmen von Vorteil auch für die Schaltungsteile selbst anwendbar sind.
Weitere zweckmäßige Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen. Nachfolgend wird die Erfindung anhand in der Zeichnung darge¬ stellter Ausführungsbeispiele weiter erläutert. Im Einzelnen zeigen die schematischen Darstellungen in:
Figur 1A eine erfindungsgemäße Schaltungsanordnung gemäß einem ersten Ausführungsbeispiel;
Figur 1B einen schematischen zeitlichen Kurvenverlauf der Versorgungsspannung VDDL der Schaltungsanordnung gemäß dem ersten Ausführungsbeispiel;
Figur 2A eine erfindungsgemäße Schaltungsanordnung gemäß einem zweiten Ausführungsbeispiel;
Figur 2B einen schematischen zeitlichen Kurvenverlauf der
Versorgungsspannungen VDDL und VSSL der Schaltungsanordnung gemäß dem zweiten Ausführungsbeispiel;
Figur 3A eine erfindungsgemäße Schaltungsanordnung gemäß einem dritten Ausführungsbeispiel;
Figur 3B einen schematischen zeitlichen Kurvenverlauf der
Versorgungsspannungen VDDL und VSSL der Schaltungs- anordnung gemäß dem dritten Ausführungsbeispiel;
Figur 4A eine erfindungsgemäße Schaltungsanordnung gemäß einem vierten Ausführungsbeispiel;
Figur 4B einen schematischen zeitlichen Kurvenverlauf der
Versorgungsspannungen VDDL und VSSL der Schaltungsanordnung gemäß dem vierten Ausführungsbeispiel;
Figur 5A eine erfindungsgemäße Schaltungsanordnung gemäß ei- nem fünften Ausführungsbeispiel; Figur 5B einen schematischen zeitlichen Kurvenverlauf der
VersorgungsSpannungen VDDL und VSSL der Schaltungsanordnung gemäß dem fünften Ausführungsbeispiel; und
Figur 6 eine schematische Kurvendarstellung des PMOS-Leck- stromes gegenüber der Versorgungsspannung Vds .
Bei den im Folgenden anhand der Figuren erläuterten Ausfüh- rungsbeispiele der Erfindung bezeichnen gleiche Bezugsziffern gleiche Schaltungsbestandteile. Im Folgenden werden Transistoren mit hoher Einsatzspannung (d.h. Einsatzspannungen Vth von etwa 0,4 V bis etwa 0,6 V) als HV-Transistoren (Hoch-Vth- Transistoren) bezeichnet, diejenigen mit niedriger Einsatz- Spannung als NV-Transistoren (Νieder-Vth-Transistoren) . Die dargestellten Ausführungsbeispiele stellen schematische Beispielschaltungen dar, die anhand von Simulationen überprüft wurden, wobei die speichernden Schaltungsteile und die kombinatorischen Schaltungsteile jeweils zusammenfassend als Blockschaltungen bezeichnet sind, die an lokalen Versorgungs- spannungsleitungen VDDL und/oder VSSL hängen. Sämtliche Transistoren in diesen zu dem genannten Block zusammengefassten speichernden und kombinatorischen Schaltungsteilen besitzen eine niedrige Einsatzspannung von IowVthn, IowVthp ~ 0,25 Volt für MOS- bzw. PMOS-Transistoren. Für die Schalttrani- storen werden HV-Transistoren mit den Einsatzspannungen highVthn, highVthp ~ 0,5 Volt eingesetzt.
Bei dem zu jedem Ausführungsbeispiel dargestellten Spannungs- verlauf von VDDL und VSSL reicht die aktive Phase bis 0,5 μs, danach beginnt eine Stand By-Phase, die bis zum Zeitpunkt 65 μs andauert. Daran anschließend beginnt eine weitere aktive Phase. 7 Bei sämtlichen Ausführungsbeispielen sind die folgenden Anschlüsse einheitlich wie folgt bezeichnet:
1 Schaltungsblock 2 speichernder Schaltungsteil
3 kombinatorischer Schaltungsteil
4 Dateneingang (datain)
5 Takteingang (clock)
6 Ausgang des kombinatorischen Schaltungsteiles 3 7, 11 Hochspannung Substrat
8, 12 Wannenspannung
9, 13 Niederspannung Substrat
10, 14 Substratspannung
15 Datenausgang des speichernden Schaltungsteiles 2 16 Eingang des kombinatorischen Schaltungsteiles 3
17, 18 Steuersignale, Schalttransistoren
MPl, MN1 Schalttransistoren hoher Einsatzspannung (HV-Transistoren)
MNH1, MPH1 Steuertransistoren niedriger Einsatzspannung (NV-Steuertransistoren) .
Bei dem Ausführungsbeispiel nach Figur 1A ist in der erfindungsgemäßen Schaltungsanordnung parallel zu dem HV-PMOS- Schalttranisstor MPl ein V-NMOS-Transistor MNH1 geschaltet, dessen Gate 19 mit der globalen Versorgungsspannung VDD angesteuert ist. Der NV-Transistor MNH1 stellt damit eine dem HV- Schalttransistor MPl parallel geschaltete Diode dar, bestehend aus einem NV-Transistor MNH1 entgegengesetzter Polarität. Im aktiven Zustand der Schaltungsanordnung ist der Tran- sistor MPl leitend, die lokale Versorgungsspannungsleitung VDDL liegt auf der Versorgungsspannung VDD. Wird der Transistor MPl geschlossen, sinkt aufgrund der höheren Leckströme der NV-Transistoren der Schaltungsteile 2 und 3 in dem Block 1 das Potential von VDDL ab (Fig. IB) . Erreicht das Potential von VDDL den Wert VDD - IowVthn*, beginnt der Transistor MNH1 Strom zu leiten. Dadurch wird das Potential VDDL auf diesen Wert gehalten, wodurch die speichernden Schaltungsteile 2 ihre Daten halten können. Der Wert IowVthn* ist die durch den Substratsteuereffekt erhöhte Einsatzspannung der NV-Transis- toren, da das Substrat auf einem tieferen Potential als der Source-Knoten des Transistors MΝH1 liegt.
Die Reduzierung des Leckstromes ergibt sich aus dessen Abhängigkeit von der Drain-Source-Spannung. Dieser Sachverhalt ist in Figur 6 anhand von Messergebnissen dargestellt, wobei nach rechts die Source-Drain-Spannung Vds, und nach oben der PMOS- Leckstrom (Einsatzspannung Vth = 0,2 V) aufgetragen ist. Wird die Source-Drain-Spannung Vds von 1 Volt auf beispielsweise 0,5 Volt reduziert, nimmt der Leckstrom um ca. 70 % ab. Dies bedeutet, daß die Spannungsversorgung nicht den Leckstrom des Blockes 1 im Betriebszustand (bei 1 Volt) liefern muss, sondern nur einen auf ein Drittel reduzierten Leckstrom. Liegt die Drain-Source-Spannung Vds noch niedriger, ist eine deutlichere Reduzierung möglich.
Bei der Schaltungsanordnung gemäß dem zweiten Ausführungsbei- spiel nach Figur 2A, bei der innerhalb der Schaltungsanordnung das Wannenpotential von der Spannungsversorgung VDDL getrennt geführt wird und mit VDD verbunden ist, ist über die Vds-Abhängigkeit hinaus eine weitere Reduzierung des Leckstromes möglich. Im aktiven Zustand der Schaltungsanordnung nach Figur 2A sind die Transistoren MPl und MΝ1 leitend, die Potentialleitungen VDDL und VSSL liegen auf den Potentialen VDD bzw. VSS. Wird der Transistor MPl geschlossen, sinkt auf- grund der höheren Leckströmung der NV-Transistoren des Blok- kes 1 das Potential von VDDL ab (Fig. 2B) . Erreicht das Potential von VDDL den Wert VDD - IowVthn* , beginnt der Transistor MΝH1, Strom zu leiten. Gleiches trifft für das Potential VSSL zu: Erreicht das Potential VSS den Wert VSS + IowVthp* = IowVthp (wegen VSS = 0) , beginnt der Transistor MPH1 zu lei- 9 ten. Dadurch werden die Potentiale VDDL und VSSL auf diese
Werte gehalten, wodurch speichernde Schaltungsteile 2 ihre Daten halten können. Die Werte IowVthn* und IowVthp* sind die durch den Substratsteuereffekt erhöhten Einsatzspannungen der NV-Transistoren (Wanne und Substrat liegen auf einem höheren bzw. tieferen Potential als die jeweiligen Source-Knoten) . Auch hier ist die Drain-Source-Spannung für die geschlossenen Transistoren in den Schaltungsteilen 2 und 3 auf deutlich unterhalb von VDD reduziert, was einen niedrigeren Leckstrom zur Folge hat. Gleichzeitig erfolgt eine Erhöhung der effektiven Einsatzspannung der NV-Transistoren im Block 1, da das Substratpotential und das Wannenpotential auf VSS bzw. VDD verbleiben. Diesem entspricht, allerdings ohne zusätzliche Spannungsquelle, einem Vorspannen von Substrat (Back-Biasing) und Wanne. Die dadurch erhöhte Einsatzspannung führt zu einer weiteren Reduzierung der Leckströme der Schaltungsteile 2 und 3, welcher von der Spannungsversorgung VDD geliefert wird. Anhand von Simulationen konnte eine Reduktion des Leckstromes auf 1/15 im Vergleich zu 1 Volt festgestellt werden.
Figur 3A zeigt ein modifiziertes, drittes Ausführungsbei- spiel, bei dem gegenüber dem vorstehend erläuterten zweiten Ausführungsbeispiel lediglich ein (Zahlwort) HV-Schalttran- sistor MΝ1 mit einem als Diode parallel geschalteten NV- Transistor MPH1 zum Einsatz gelangt. Der Vorteil hier liegt darin, daß sich der Flächenbedarf aufgrund des Schalttransistors MΝ1 und des "Diodentransistors" MPH1 gegenüber den vorgenannten Ausführungsbeispielen halbiert. In diesem Fall tritt nur bei den Ν-Kanal-NV-Transistoren der Schaltungsteile 2 und 3 des Blockes 1 eine Erhöhung der Einsatzspannung durch den Substratsteuereffekt ein. Bei den sperrenden P-Kanal-NV- Transistoren ergibt sich eine Reduzierung der Leckströme nur durch die niedrigere Drain-Source-Spannung. Anhand von Simulationen konnte eine Reduktion des Leckstromes auf 1/10 im Vergleich zu 1 Volt festgestellt werden. Fig. 3B zeigt den 10 Verlauf von VDDL und VSSL während einer Standby-Phase,
Bei den vorgenannten Ausführungsbeispielen werden als Dioden geschaltete NV-Transistoren entgegengesetzter Polarität (ge- genüber den HV-Schalttransistoren) verwendet. Dies führt zur Absenkung bzw. Anhebung des Potentials von VDDL bzw. VSSL um IowVthp* bzw. IowVthn* , den mittels Substratsteuereffekt höheren Einsatzspannungen der NV-Transistoren . Von Vorteil ist jedoch ebenso möglich, den HV-Schalttransistoren als Dioden geschaltete NV-Transistoren gleicher Polarität parallel zu schalten. Dieser Fall ist als viertes Ausführungsbeispiel der Erfindung in Figur 4A dargestellt. Bei der Schaltungsanordnung nach Figur 4A wird das Potential von VDDL und VSSL um IowVthp bzw. IowVthn verschoben, d.h. um die Einsatzspannun- gen der NV-Transistoren mit Substrat- und Wannenpotential von VSS bzw. VDD (kein Substratsteuereffekt bei MΝH1 und MPHl) . Fig. 4B zeigt den Verlauf von VDDL und VSSL während einer Standby-Phase .
Für den Fall, daß eine Verschiebung von VDDL und VSSL um
IowVthp bzw. IowVthn wie bei vorstehendem Ausführungsbeispiel erläutert nicht ausreicht, d.h. die Source-Drain-Spannung der NV-Transistoren im Block 1 ist noch zu hoch, bietet das fünfte Ausführungsbeispiel nach Figur 5A folgende Lösung: Durch eine Reihenschaltung von als Dioden geschalteten NV-Transistoren (mit gegenüber den HV-Transistoren gleicher Polarität) wird das Potential von VDDL und VSSL um die entsprechende Vielfache von IowVthp bzw. IowVthn verschoben. Bei dem Ausführungsbeispiel nach Figur 5A sind hierzu jeweils zwei ΝV-Transistoren MPHl, MPH2 bzw. MΝH1 und MΝH2 parallel zu den Schalttransistoren MPl bzw. MN1 geschaltet. Fig. 5B zeigt wiederum den Verlauf von VDDL und VSSL während einer Standby- Phase.

Claims

11 Patentansprüche
1. Schaltungsanordnung mit aus Transistoren niedriger Einsatzspannung (NV-Transistoren) bestehenden Schaltungsteilen (2, 3), bei der zur Reduzierung des Leckstromes der Schaltungsteile (2, 3) die Schaltungsteile durch Zwischenschaltung eines Schalttransistors (MPl, MNl) hoher Einsatzspannung an eine Versorgungsspannung (VDD, VSS) gekoppelt sind, dadurch g e k e n n z e i c h n e t, daß parallel zum Schalttransistor (MPl, MNl) hoher Einsatzspannung ein Steuertransistor (MNHl, MPHl) niedriger Einsatzspannung geschaltet ist.
2. Schaltungsanordnung nach Anspruch 1, dadurch g e k e n n z e i c h n e t, daß auch die andere Versorgungsspannung (VSS, VDD) durch einen zu einem Schalttransistor (MNl, MPl) hoher Einsatzspannung parallel geschalteten Steuertransistor (MPHl, MNHl) niedriger Einsatzspannung mit den Schaltungsteilen verbunden ist.
3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch g e k e n n z e i c h n e t, daß die Schalttransistoren (MPl, MNl) hoher Einsatzspannung und die Steuertransistoren (MNHl, MPHl) niedriger Einsatzspannung entgegengesetzte Polarität besitzen.
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch g e k e n n z e i c h n e t, daß die Schaltungsteile einen aktiven und einen passiven ("Standby") -Betriebszustand besitzt, und das Umschalten zwischen den beiden Betriebszuständen durch digitale Steuersignale erfolgt. 12
5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch g e k e n n z e i c h n e t, daß mehrere Steuertransistoren niedriger Einsatzspannung (MNHl, MNH2, MNP1, MNP2) gleicher Polarität einem Schalttran- sistor (MPl, MNl) hoher Einsatzspannung parallel geschaltet sind.
6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch g e k e n n z e i c h n e t, daß der Schaltungsteil (2, 3) in einem Halbleitersubstrat ausgebildet ist, und das Halbleitersubstrat und sämtliche in dem Halbleitersubstrat ausgebildeten Wannenbereiche mit den lokalen Versorgungsspannungen (VSSL bzw. VDDL) gekoppelt sind (Fig. 1A) .
7. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch g e k e n n z e i c h n e t, daß der Schaltungsteil (2, 3) in einem Halbleitersubstrat ausgebildet ist, und die in dem Halbleitersubstrat ausgebil- deten Wannenbereiche mit einer globalen Versorgungsspannung (VSS bzw. VDD) gekoppelt sind (Fig. 2A bis Fig. 5A) .
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