EP1004972A1 - Waveform generator - Google Patents

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EP1004972A1
EP1004972A1 EP98122216A EP98122216A EP1004972A1 EP 1004972 A1 EP1004972 A1 EP 1004972A1 EP 98122216 A EP98122216 A EP 98122216A EP 98122216 A EP98122216 A EP 98122216A EP 1004972 A1 EP1004972 A1 EP 1004972A1
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EP
European Patent Office
Prior art keywords
signal
switching
waveform generator
clock
output
Prior art date
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Application number
EP98122216A
Other languages
German (de)
French (fr)
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EP1004972B1 (en
Inventor
Ulrich Dr.-Ing. Theus
Reiner Dipl.-Ing. Bidenbach
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TDK Micronas GmbH
Original Assignee
TDK Micronas GmbH
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/26—Arbitrary function generators
    • G06G7/28—Arbitrary function generators for synthesising functions by piecewise approximation

Definitions

  • the invention relates to a waveform generator for internal or external signals.
  • Waveform generators are used when not only the maximum, Final values or logical levels but also the course in the signal transition area note is. For example, threshold values may need to be determined Reference times are reached, impulses widened or narrowed, or unwanted Side effects are eliminated, such as disturbing harmonics.
  • Disturbing harmonics arise primarily from discontinuities in the signal curve in connection with steep Signal edges. The harmonics caused by large current changes are particularly unpleasant arise, even with monolithically integrated circuits, if with a relatively large capacitive load within a relatively small time interval the associated voltage level will be changed. This occurs with digitally working circuits that are synchronous to one common clock change a variety of switching states at the same time.
  • the associated Load currents add up on the clock and supply lines and generate them electromagnetic interference. If external loads are switched via output stages, then these load currents can also be found on the output lines of these output stages and generate additional electromagnetic interference there.
  • the size of the disturbances is included on the output stage, the internal or external load and the type and length of the connecting lines dependent. The contribution of the lines is relative due to the geometry fixed and subject to only small tolerances. The contributions of the Output stage and the load, depending on the circuit technology, the Manufacturing tolerance, temperature, number and size of transistors and others Sizes are dependent and can therefore be very scattered.
  • the load usually consists of the sum of the Input capacities of the transistor gates to be switched. Typical total values for the considering input capacities are between 5 pF and several 100 pF. Also if, as a rule, the entire range of values does not have to be covered, it is immediately apparent that the usual complementary driver circuits as a waveform generator for Output signals are not suitable because they are in connection with the connected Approximately load capacities cause exponential charging or discharging.
  • the main disadvantage of the resulting switching edge is that the signal curve during the Transition has very different slopes. At the beginning the slope is very high, which creates a lot of harmonics and in the end the slope is very small the final level is reached very late. A simultaneous removal of both disadvantages is not possible due to known complementary circuits. To the different tolerances for the maximum permissible transition time of the switching edge, the complementary Driver circuit designed for the most unfavorable tolerance combination, so that the signal edges are much too steep at the beginning and thus generate undesirable harmonics.
  • EMC E lektro m agnetic V tolerability
  • the main advantage of the invention is that the switching edge is divided into different time ranges, the respective edge steepness of which can be set independently of one another within limits.
  • the switching edge is divided into different time ranges, the respective edge steepness of which can be set independently of one another within limits.
  • frequencies at twice, four times, six times, etc. the frequency of the fundamental signal frequency are reduced.
  • the electromagnetic radiation can be brought to a minimum via the reduced amplitude of the harmonics.
  • a fine adjustment of the slope without a large amount of space is done with the addition and / or Switch-off of weighted switching transistors achieved when the weighted Transistors can be switched in groups.
  • the weighting scale over The powers of two allow the digital selection of group members or their control using binary numbers. The setting of the weighting via the parallel connection of the same Transistors are more accurate, but the area requirement is greater.
  • An increase in the flexibility of the waveform generator is achieved when the frequency of the Clock signal is not fixed, can change within limits or is adjustable.
  • Such control circuits are known, they use to form the individual Delay times Delay chains, the total or partial delay time of which a phase locked loop is coupled to the respective clock signal.
  • EP 0 116 669 A internal: C-DIT-1179EP.
  • the at any bar coupling design is advantageous if the clock in the respective circuit not as a fixed system clock, but variable or not yet known.
  • This Execution is also suitable as a general layout module in a program library because no frequency adjustment required within wide limits in circuit design is.
  • a further improvement in the flexibility of the waveform generator can be achieved by the current yield of the switching transistors is made dependent on the respective load.
  • the easiest way to change the current output is to switch on or off Switching transistors or by another group selection.
  • the selection signal is under Preservation of the current yield ratios the weighting of the switched on Switching transistors together increased or decreased until the deviation from the setpoint and actual value has become sufficiently small again.
  • the are suitable as setpoints Center level of the positive and negative switching edge.
  • the respective counter content by means of a Control logic adjusts the weighting value.
  • the waveform generator can also be used to set relatively complicated signal shapes, that even a frequency doubling or frequency multiplication of a clock signal can correspond. Frequency doubling occurs within a single clock period via the control of the delayed clock signals by means of two rise and two Descending edges generate a double pulse with specified edges.
  • Such a waveform generator whose complementary switching transistors are driven by delayed clock signals, can be a common, from a complementary Advantageously replace transistor pair of existing driver circuit.
  • Logical status ranges for the signal c, d are defined by means of a first and second switching threshold s1, s2.
  • the logical one lies below the threshold s1 0 "and above the threshold s2 the logical one 1 ".
  • the position of the switching thresholds s1, s2 and the associated switching times ts1, ts2, ts2 *, ts1 * are important for signal processing and interference immunity.
  • Fig. 1 illustrates that with increasing clock rates and Processing speeds the duration of the signal transitions over the Period T are no longer negligible.
  • the first threshold s1 becomes Time ts1 exceeded, then the slope decreases significantly.
  • the second threshold s2 is exceeded at time ts2.
  • the associated signal levels are S1 and S2.
  • the signal c, d approaches this with an ever decreasing slope Maximum value max.
  • the negative edge begins at time t2.
  • the switching thresholds s2 or s1 are exceeded at times ts2 * or ts1 *, the corresponding ones Signal values are S2 * or S1 *.
  • the positive edge begins at time t3 again.
  • FIG. 2 shows a time diagram of a clock signal c and a data signal d, the Signal edges through a waveform generator according to the invention a course is forced, which differs from the exponential edge profile of FIG. 1.
  • the Flanks correspond approximately to a sinusoidal course.
  • T is divided into ten equally long individual steps. The division takes place via undelayed and delayed clock signals c0 or c1 to c9, with whose time pattern the The course of the rising and falling signal edges is changed.
  • the one you want Flank course is approximated by the superimposition of different loading or Discharge curves formed.
  • the change in the loading or unloading process is carried out by the Undelayed and delayed clock signals c0 and c1 to c9 controlled, further by a first or second blocking signal sp0, sp1, the previous charging or End unloading.
  • the first blocking signal sp0 previous charging process canceled because the negative signal edge at time t0 begins.
  • the second blocking signal sp1 at time t5 the preceding one Unloading between times t0 to t4 ended because at this time the positive clock edge begins. This becomes the first at time t10 or t0 Lock signal sp0 ended again.
  • the finer the step size the better it will be Approaching the desired waveform.
  • FIG. 2 also shows, as an example, the sinusoidal edge profile for data signals d, which then shows the respective logical state for some time 1 "or
  • the negative data edge of the example from FIG. 2 lies in the time interval t0 to t5, after that the data level remains stable until the time t10, from which the positive edge then begins, which is completed at the time t15.
  • the data rate is in If the data rate is less than or equal to the clock rate, then either the course of the data edges can be made flatter than the course of the clock edges, or the residence time in the upper or lower logic state is correspondingly longer if the edges are the same.
  • the clock period T is divided into thirty time intervals that are defined by the equidistant times t0 to t29.
  • the sizes of the active switching transistors can be determined at the individual times t0 to t29. Since the Transistor and circuit models in the simulation programs can be very accurate the results are easily transferred to the layout.
  • the sizes remain constant for certain time intervals. This also results clearly from the edge profile of FIG. 1.
  • Very small switching transistors are required because the voltage difference between the clock signal and the capacitor voltage is large at the beginning, and when the charging or discharging process is almost complete, the voltage difference is small and the increase in the edge steepness requires large sound transistors in this area
  • the criterion for the simulation is the calculated signal spectrum, which can detect changes in the weighting in the fine range. The rough changes result from a simple comparison of the target and actual voltages.
  • FIG. 3 shows the initial sizes of the n- and p-channel transistors at times t0 and t15, respectively, as a unit value or reference values N "or P "stand for n- or p-channel unit transistors with the same current yields.
  • N a unit value or reference values
  • P stand for n- or p-channel unit transistors with the same current yields.
  • N six of these unit transistors N are connected.
  • N another nine unit transistors N and at time t3 another twelve.
  • no more Transistors connected this corresponds to the specification 0N.
  • the number of switched-on n-channel transistors increases by ten unit transistors N, at time t9 by another twelve, at time t10 by fourteen and finally at time t11 by sixteen unit transistors N.
  • the positive rising edge between the times t15 to t30 is the Connect the p-channel transistors given in Table 3 to the corresponding ones Times enforced.
  • the table relates to the unit transistors P. Die positive signal edge is at time t30 or t0 by the first blocking signal sp0 ended, which blocks all previously activated p-channel transistors again.
  • the unit transistors N and P can be larger or larger for a given load capacitance be chosen smaller if the preceding factor is adjusted accordingly, so that the product (e.g. 12 ⁇ N) of the multiplication factor and the reference value of the Unit transistor N remains constant at the respective time ti.
  • An adaptation to different load capacities with fixed unit sizes N, P can also be achieved via the respective multiplication factors, which are then as Weighting factors serve.
  • Weighting factors serve.
  • the capacitive loads differ by a fixed factor G, then differ the associated weighting factors are also determined by the same factor G.
  • the proportional control of all weighting factors by one common factor G corresponds to the multiplication by the curve predetermined weighting factors with the factor G.
  • This multiplication is used for the usual binary systems by a sliding function or by another grouping can be achieved, cf. the embodiment of Fig. 5.
  • the weighting in the 3 is still somewhat rough and corresponds to a first approximation of the desired current edges.
  • the table values can by the already mentioned Simulation methods can be improved. For possibilities is in the approximation and Simulation to try to minimize the number of switching times required hold, because otherwise the switching effort increases. A good solution to this is shown in Table of
  • a delay device V generates from a input-side clock signal c 'undelayed and delayed clock signals c0 and ci and Lock signals spi. These signals control a control logic AL, which is dependent on these signals control signals for p- and n-channel switching transistors of a switching stage S. delivers.
  • the output currents of the individual switching transistors are determined using a Output node k sums and serve as a charge or discharge current + i or -i one internal or external load capacity CL.
  • the clock signal c ' is either coupled to a system clock or comes from one Clock generator cg.
  • the clock period T is in the delay device V in in particular divided equidistant time intervals, each of which is one of the delayed Clock signals ci is assigned.
  • the delay times of the individual elements in the Delay device V by means of a delay locked loop VL to the clock period T and the reference phase of the clock signal c 'coupled. If the waveform generator Should modify the course of data signals d, then the control logic AL except with the undelayed and delayed clock signals c0 to ci and the blocking signals spi fed on the input side with the data signal d 'from a data source D.
  • the data signal d ' is coupled to the clock signal c', the switching edge is still from that Clock signal c 'controlled, the data signal d' only the selection of a positive or causes negative edge or the existing logic state of the output signal d maintains.
  • the switching stage S contains a p-switching stage SP, in which the p-channel switching transistors between the positive voltage supply + U and the output node k are connected in parallel. Each switching transistor is separate via its own control line controlled by the control logic AL. In the same way, the switching stage S contains an n-switching stage SN with n-channel switching transistors between the output node k and the ground reference point are connected in parallel. Each n-channel switching transistor is over one separate control line connected to the associated control area of the control logic AL. In the p- and n-switching stage SP or SN there is a transistor group for each switching instant ti available, provided the size of the resulting switching transistor at this switching time is to be changed. For the table example of FIG. 3, these are for the negative sinusoidal Switching edge eight transistor groups, which one after the other at times t0, t1, t2, t3, t8, t9, t10 and t11 can be switched on in succession.
  • Weighting control loop GR An adaptation of the current yield of the switching transistors in the switching stage S to the Load capacity CL enables a according to the embodiment of FIG. 4 Weighting control loop GR.
  • the weighting control loop GR For example, behind the weighting control loop GR the assumption that the capacitive load CL has a value of 10 pF in the minimum case. This is called the base load. Result from the circuit simulation discussed the sizes of the associated switching transistors at the respective times ti are also referred to as base load transistors. Should now by means of Weighting control loop GR automatically cover a capacitive load range, which ranges from 10 pF to 100 pF, then the size of the respective switching transistors adjust accordingly. It is sufficient if the adjustment is not continuously but in steps.
  • the load capacity in Levels of 6pF steps can be adjusted. This resolution is completely sufficient.
  • the fifteen levels can be combined, for example, by four Reach weighting levels if these correspond to powers of two.
  • the smallest Weighting unit corresponds to a load capacity of 6 pF, the second Weighting level of a load capacitance of 12 pF, the third weighting level one Load capacity of 24 pF and the fourth weighting level finally a load capacity of 48 pF.
  • the weight control loop GR contains a voltage comparator du, which leads to a determined edge time the voltage sk of the output node k with a Reference value r1, r2 is compared.
  • the center level of the output side can be used as a reference value Signals c, d serve.
  • the voltage comparison can also take place at other times, which are defined by a first or second comparison clock cr1, cr2, the corresponding Call up reference signals r1, r2 from a reference voltage generator q.
  • Reference voltage generator q can, for example, the taps of a voltage divider serve. Whether the voltage comparison takes place on the rising or falling switching edge is controlled by the comparison clocks cr1, cr2.
  • the output signal of the Voltage comparator du is an error signal fu that rg is fed. In the simplest case, this is a 4-bit counter, which is caused by the error signal fu is switched up or down by one counter.
  • the 4-bit output signal of the counter is the weighting value Gi, which comprises the 15 adaptation levels in the switching
  • the control logic AL and the switching stage S are shown in more detail for a specific point in time.
  • the switching instant corresponds to t18 of FIG. 3.
  • a 4-bit counter Z an up and down counter
  • the delayed clock signal c18 feeds one input of a flip-flop f, the reset input R of which is fed with the first blocking signal sp1.
  • the other input of the four gates is connected to a binary position output of the 4-bit counter Z.
  • Gate u3 depends on the MSB position of the four-bit counter. In terms of value, the gates u2, u1 and finally u0 follow, which ultimately depends on the LSB location. Depending on the position, the four gates u3, u2, u1, u0 control switching transistors P3, P2, P1, P0. Regardless of the weighting, the base load transistor Pg is driven by the flip-flop f. All p-channel switching transistors are connected in parallel between the positive supply connection + U and the output node k, so that the currents add up there as the charging current + i. The delayed clock signal c18 sets the flip-flop f, which results in a logic at the Q output 1 "is present.
  • the associated NAND gate switches on the connected p-channel switching transistor.
  • the Q output of the flip-flop f remains logical for so long 1 "state until the blocking signal sp1 occurs at the reset input R, which switches the Q output into the logical 0 "state resets, whereby all NAND gates u0 to u3 are brought back into the blocking state and thus the associated switching transistors P0 to P3 are also blocked.
  • the base load transistor pg is blocked via an inverter in, whose input is also at the flip-flop output Q lies.
  • FIG. 6 shows in table form an example of the time and load-dependent weighting of p- and n-channel switching transistors for a sinusoidal flank profile, the clock period T being divided into 20 clock increments of equal length.
  • the individual weighting values are set via the channel widths W.
  • These channel widths W are given in the table of FIG. 6 in lines Pg and Ng for a base load of 10 pF.
  • changes regarding the switching transistors only take place at 10 clock instants.
  • the corresponding times ti are given in the two table rows ti.

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Abstract

Curve generator for an output signal has a circuit step (S) for formation of a definite signal trace, especially for a capacitative load, by means of circuit transistors, which are connected in pre-determined sequence using undelayed and time delayed clock signals, so that the output signal sums their output current, and a time delay device (V) for definition of the clock signal delay times.

Description

Die Erfindung betrifft einen Kurvenformgenerator für interne oder externe Signale. Derartige Kurvenformgeneratoren werden verwendet, wenn bei Signalen nicht nur die Maximal-, Endwerte oder logischen Pegel sondern auch der Verlauf im Signalübergangsbereich zu beachten ist. So kann beispielsweise gefordert sein, daß Schwellwerte zu bestimmten Bezugszeiten erreicht werden, Impulse verbreitert oder schmäler gemacht oder unerwünschte Nebeneffekte beseitigt werden, beispielsweise störende Oberwellen. Störende Oberwellen entstehen vor allen Dingen durch Diskontinuitäten im Signalverlauf in Verbindung mit steilen Signalflanken. Besonders unangenehm sind die Oberwellen, die durch große Stromänderungen entstehen, auch bei monolithisch integrierten Schaltungen, wenn bei einer relativ großen kapazitiven Last innerhalb eines relativ kleinen Zeitintervalls der zugehörige Spannungspegel geändert wird. Dies tritt bei digital arbeitenden Schaltungen auf, die synchron zu einem gemeinsamen Takt eine Vielzahl von Schaltzuständen gleichzeitig ändern. Die zugehörigen Lastströme summieren sich auf den Takt- und Versorgungsleitungen und erzeugen über diese elektromagnetische Störungen. Wenn externe Lasten über Ausgangsstufen geschaltet werden, dann finden sich diese Lastströme auch auf den Ausgangsleitungen dieser Ausgangsstufen und erzeugen dort zusätzliche elektromagnetische Störungen. Die Größe der Störungen ist dabei von der Ausgangsstufe, der internen oder externen Last und der Art und Länge der verbindenden Leitungen abhängig. Der Beitrag der Leitungen ist durch die Geometrie relativ fest vorgegeben und nur geringen Toleranzen unterworfen. Anders jedoch die Beiträge der Ausgangsstufe und der Last, die von der jeweiligen Schaltungstechnologie, der Herstellungstoleranz, der Temperatur, der Anzahl und Größe der Transistoren und sonstigen Größen abhängig sind und daher sehr streuen können.The invention relates to a waveform generator for internal or external signals. Such Waveform generators are used when not only the maximum, Final values or logical levels but also the course in the signal transition area note is. For example, threshold values may need to be determined Reference times are reached, impulses widened or narrowed, or unwanted Side effects are eliminated, such as disturbing harmonics. Disturbing harmonics arise primarily from discontinuities in the signal curve in connection with steep Signal edges. The harmonics caused by large current changes are particularly unpleasant arise, even with monolithically integrated circuits, if with a relatively large capacitive load within a relatively small time interval the associated voltage level will be changed. This occurs with digitally working circuits that are synchronous to one common clock change a variety of switching states at the same time. The associated Load currents add up on the clock and supply lines and generate them electromagnetic interference. If external loads are switched via output stages, then these load currents can also be found on the output lines of these output stages and generate additional electromagnetic interference there. The size of the disturbances is included on the output stage, the internal or external load and the type and length of the connecting lines dependent. The contribution of the lines is relative due to the geometry fixed and subject to only small tolerances. The contributions of the Output stage and the load, depending on the circuit technology, the Manufacturing tolerance, temperature, number and size of transistors and others Sizes are dependent and can therefore be very scattered.

Bei der Verwendung von CMOS-Schaltungen besteht die Last in der Regel aus der Summe der Eingangskapazitäten der zu schaltenden Transitor-Gates. Typische Summenwerte für die zu berücksichtigenden Eingangskapazitäten liegen zwischen 5 pF und mehreren 100 pF. Auch wenn in der Regel nicht der gesamte Wertebereich überdeckt werden muß, ist sofort erkennbar, daß die üblichen komplementären Treiberschaltungen als Kurvenformgenerator für Ausgangssignale nicht geeignet sind, weil sie in Verbindung mit den angeschlossenen Lastkapazitäten näherungsweise eine exponentielle Auf- oder Entladung bewirken. Der Hauptnachteil der dabei entstehenden Schaltflanke ist, daß der Signalverlauf während des Überganges sehr unterschiedliche Steigungen aufweist. Am Anfang ist die Steiung sehr hoch, wodurch viele Oberwellen erzeugt werden und am Ende ist die Steigung sehr gering, wodurch der Endpegel erst sehr spät erreicht wird. Eine gleichzeitige Beseitigung beider Nachteile ist durch bekannte komplementäre Schaltungen nicht möglich. Um die verschiedenen Toleranzen für die maximal zulässige Übergangzeit der Schaltflanke einzuhalten, wird die komplementäre Treiberschaltung für die ungünstigste Toleranzkombination ausgelegt, so daß die Signalflanken am Anfang viel zu steil sind und damit unerwünschte Oberwellen erzeugen.When using CMOS circuits, the load usually consists of the sum of the Input capacities of the transistor gates to be switched. Typical total values for the considering input capacities are between 5 pF and several 100 pF. Also if, as a rule, the entire range of values does not have to be covered, it is immediately apparent that the usual complementary driver circuits as a waveform generator for Output signals are not suitable because they are in connection with the connected Approximately load capacities cause exponential charging or discharging. The The main disadvantage of the resulting switching edge is that the signal curve during the Transition has very different slopes. At the beginning the slope is very high, which creates a lot of harmonics and in the end the slope is very small the final level is reached very late. A simultaneous removal of both disadvantages is not possible due to known complementary circuits. To the different tolerances for the maximum permissible transition time of the switching edge, the complementary Driver circuit designed for the most unfavorable tolerance combination, so that the signal edges are much too steep at the beginning and thus generate undesirable harmonics.

Es gibt auch andere Fälle, wo die Form der Schaltflanken zu beachten ist, beispielsweise wenn bei auf- und absteigenden Flanken von Digitalsignalen die jeweiligen Schaltschwellen zu bestimmten Zeitpunkten erreicht werden sollen. Dies ist beispielsweise bei der Forderung nach Überlappung oder Nichtüberlappung wichtig. Bei anderen Digitalsignalen, bei denen beispielsweise nur eine Schaltflanke wichtig ist, ist nur die Form und Dauer dieser Schaltflanke von Interesse. Die Form und Dauer der zweiten Schaltflanke ist für die Betrachtung von Störungen unwesentlich, wenn sie relativ zur ersten Schaltflanke flach verläuft. Wieder gibt es andere Signale, deren Flanken möglichst trapezförmig oder symmetrisch sein sollen.There are also other cases where the shape of the switching edges has to be observed, for example if with rising and falling edges of digital signals, the respective switching thresholds certain times should be reached. This is the case, for example, with the requirement Overlap or non-overlap important. For other digital signals where For example, only one switching edge is important, only the shape and duration of this switching edge of interest. The shape and duration of the second switching edge is for the consideration of Faults are insignificant if they run flat relative to the first switching edge. There is again other signals, the edges of which should be as trapezoidal or symmetrical as possible.

Das Problem der hochfrequenten elektromagnetischen Abstrahlung von Signal-,Versorgungs- und Taktleitungen tritt mit der Komplexität von monolithisch integrierten Schaltungen, der zunehmenden Transistoranzahl und der zunehmenden Verarbeitungsgeschwindigkeit immer mehr in den Vordergrund. Angaben hierüber, die sich auf Störungen von anderen Geräten oder auf Eigenstörung beziehen, finden sich oft unter der Kurzbezeichnung EMV (=Elektromagnetische Verträglichkeit). Eigenstörungen können beispielsweise auftreten, wenn außer digitalen auch analoge Schaltungsteile in der jeweiligen Schaltung vorhanden sind und dort eine Signalverfälschung durch die Überlagerung der analogen Signale mit eingestreuten digitalen Signalen stattfindet.The problem of high-frequency electromagnetic radiation from signal, supply and clock lines comes to the fore with the complexity of monolithically integrated circuits, the increasing number of transistors and the increasing processing speed. Information about this, referring to interference from other devices or self-interference, often found under the abbreviation EMC (= E lektro m agnetic V tolerability). Intrinsic interference can occur, for example, if, in addition to digital, there are also analog circuit parts in the respective circuit and there is a signal falsification due to the superimposition of the analog signals with interspersed digital signals.

Wünschenswert ist somit eine Steuerung der jeweiligen Signalformen, insbesondere im Signalflankenbereich. It is therefore desirable to control the respective signal forms, in particular in the Signal edge area.

Es ist Aufgabe der Erfindung, einen monolithisch integrierbaren Kurvenformgenerator für interne oder externe Signale anzugeben, mit dem der Signalübergang und die damit verkoppelte Stromänderung vorgegeben werden kann.It is an object of the invention to provide a monolithically integrable waveform generator for specify internal or external signals with which the signal transition and thus coupled current change can be specified.

Die Lösung dieser Aufgabe erfolgt entsprechend den Merkmalen des Anspruchs 1 durch:

  • einen Kurvenformgenerator für ein ausgangsseitiges Signal mit
  • einer Schaltstufe zur Bildung eines definierten Signalverlaufs, insbesondere bei einer kapazitiven Last, mittels Schalttransistoren, die in einer vorgegebenen Abfolge von unverzögerten und verzögerten Taktsignalen eingeschaltet sind, wobei ein Ausgangsknoten deren Ausgangsströme summiert, und
  • einer Verzögerungseinrichtung, die aus einem zugeführten Taktsignal die unverzögerten und verzögerten Taktsignale bildet, wobei
  • die Verzögerungszeiten der verzögerten Taktsignale innerhalb mindestens einer Taktperiode des zugeführten Taksignals vorgegebene Zeitpunkte definieren.
This object is achieved in accordance with the features of claim 1 by:
  • a waveform generator for an output signal
  • a switching stage for forming a defined signal curve, in particular in the case of a capacitive load, by means of switching transistors which are switched on in a predetermined sequence of undelayed and delayed clock signals, an output node summing their output currents, and
  • a delay device which forms the undelayed and delayed clock signals from a supplied clock signal, wherein
  • the delay times of the delayed clock signals define predetermined times within at least one clock period of the supplied clock signal.

Der Hauptvorteil der Erfindung besteht darin, daß die Schaltflanke in verschiedene Zeitbereiche aufgeteilt ist, deren jeweilige Flankensteilheiten in Grenzen unabhängig voneinander einstellbar sind. Durch eine Punktspiegelung der Signalform an einem Mittenwert der Signalflanke werden Frequenzen bei der doppelten, vierfachen, sechsfachen usw. Frequenz der Signalgrundfrequenz reduziert. Durch eine sinusförmige Ausbildung der Schaltflanken läßt sich über die reduzierte Amplitude der Oberwellen die elektromagnetische Abstralhlung auf ein Minimum bringen. Dies gilt sowohl für reine Taktsignale als auch für digitale Signale und betrifft Takt-, Steuer-, Daten- oder Versorgungsleitungen. Zur Vereinfachung wird im nachfolgenden Text statt Takt-, Steuer- oder Datensignal meist nur

Figure 00030001
Signal" angegeben.The main advantage of the invention is that the switching edge is divided into different time ranges, the respective edge steepness of which can be set independently of one another within limits. By mirroring the signal shape at a center value of the signal edge, frequencies at twice, four times, six times, etc., the frequency of the fundamental signal frequency are reduced. Through a sinusoidal design of the switching edges, the electromagnetic radiation can be brought to a minimum via the reduced amplitude of the harmonics. This applies to both pure clock signals and digital signals and concerns clock, control, data or supply lines. For the sake of simplicity, the following text mostly only uses clock, control or data signals
Figure 00030001
Signal ".

Eine feinstufige Einstellung der Steilheit ohne großen Flächenaufwand wird wird mit der Zu- und/oder Abschaltung von gewichteten Schalttransistoren erreicht, wenn die gewichteten Transistoren gruppenweise schaltbar sind. Die Gewichtung der Stromergiebigkeit erfolgt bei Bipolartransistoren über die Emitterfläche oder bei CMOS-Transistoren über das Breiten-zu-Längenverhältnis (=W/L) der jeweiligen Gatezone. Die Gewichtungsstaffelung über Zweierpotenzen erlaubt die digitale Auswahl der Gruppenmitglieder oder ihre Ansteuerung mittels Binärzahlen. Die Einstellung der Gewichtung über die Parallelschaltung gleicher Transistoren ist zwar genauer, aber der Flächenaufwand ist größer.A fine adjustment of the slope without a large amount of space is done with the addition and / or Switch-off of weighted switching transistors achieved when the weighted Transistors can be switched in groups. The current yield is weighted at Bipolar transistors over the emitter area or with CMOS transistors over the width-to-length ratio (= W / L) of the respective gate zone. The weighting scale over The powers of two allow the digital selection of group members or their control using binary numbers. The setting of the weighting via the parallel connection of the same Transistors are more accurate, but the area requirement is greater.

Eine Erhöhung der Flexibilität des Kurvenformgenerators wird erreicht, wenn die Frequenz des Taktsignals nicht festgelegt ist, sonden sich in Grenzen ändern kann oder einstellbar ist. Dies bewirkt eine erste Regelschaltung, die die Verzögerungszeiten der verzögerten Taktsignale regelt. Die Regelung erfolgt bezüglich der jeweiligen Bezugsphase und Frequenz des Taktsignals. Derartige Regelschaltungen sind bekannt, sie verwenden zur Bildung der einzelen Verzögerungszeiten Verzögerungsketten, deren Gesamt- oder Teilverzögerungszeit mittels einer Phasenregelschleife an das jeweilige Taktsignal gekoppelt ist. Ein ausführliches Beispiel hierfür ist in EP 0 116 669 A (intern: C-DIT-1179EP) beschrieben. Die an einen beliebigen Takt ankoppelbare Ausgestaltung ist dann von Vorteil, wenn in der jeweiligen Schaltung der Takt nicht als Systemtakt fest vorliegt, sondern variabel oder noch nicht bekannt ist. Diese Ausführung eignet sich auch als genereller Auslegebaustein in einer Programmbibliothek, weil innerhalb weiter Grenzen bei der Schaltungsauslegung keine Frequenzanpassung erforderlich ist.An increase in the flexibility of the waveform generator is achieved when the frequency of the Clock signal is not fixed, can change within limits or is adjustable. This causes a first control circuit, the delay times of the delayed clock signals regulates. The regulation is based on the respective reference phase and frequency of the Clock signal. Such control circuits are known, they use to form the individual Delay times Delay chains, the total or partial delay time of which a phase locked loop is coupled to the respective clock signal. A detailed example this is described in EP 0 116 669 A (internal: C-DIT-1179EP). The at any bar coupling design is advantageous if the clock in the respective circuit not as a fixed system clock, but variable or not yet known. This Execution is also suitable as a general layout module in a program library because no frequency adjustment required within wide limits in circuit design is.

Schließlich kann mittels eines zweiten Regelkreises, der vom ersten Regelkreis unabhängig ist, eine weitere Verbesserung in der Flexibilität des Kurvenformgenerators erreicht werden, indem die Stromergiebigkeit der Schalttransistoren von der jeweiligen Last abhängig gemacht wird. Die Änderung der Stromergiebigkeit erfolgt am einfachsten durch das Zu- oder Abschalten von Schalttransistoren oder durch eine andere Gruppenauswahl. Die erforderliche Steuerung übernimmt eine zweite Regelschaltung, die mittels einer Spannungsvergleichsschaltung während der Schaltflanke einen momentanen Spannungswert (= Istwert) mit einem Sollwert vergleicht und aus dem Vergleich des Istwertes mit dem Sollwert das entsprechende Steuersignal bildet, das auch ein Auswahlsignal sein kann. Mit dem Auswahlsignal wird unter Wahrung der Stromergiebigkeitsverhältnisse die Gewichtung der zugeschalteten Schalttransistoren gemeinsam erhöht oder erniedrigt, bis die Abweichung von Soll- und Istwert wieder ausreichend klein geworden ist. Als Sollwerte eignen sich beispielsweise die Mittenpegel der positiven und negativen Schaltflanke. Je nach der Lage der Abweichung wird ein Auf-und-Abwärtszähler angesteuert, dessen jeweiliger Zählerinhalt mittels einer Ansteuerlogik den Gewichtungswert anpaßt.Finally, by means of a second control loop, which is independent of the first control loop, a further improvement in the flexibility of the waveform generator can be achieved by the current yield of the switching transistors is made dependent on the respective load. The easiest way to change the current output is to switch on or off Switching transistors or by another group selection. The necessary control takes over a second control circuit by means of a voltage comparison circuit a current voltage value (= actual value) with a setpoint during the switching edge compares and compares the actual value with the target value Forms control signal, which can also be a selection signal. With the selection signal is under Preservation of the current yield ratios the weighting of the switched on Switching transistors together increased or decreased until the deviation from the setpoint and actual value has become sufficiently small again. For example, the are suitable as setpoints Center level of the positive and negative switching edge. Depending on the location of the deviation an up and down counter controlled, the respective counter content by means of a Control logic adjusts the weighting value.

Mit einem sinusförmigen Verlauf der Schaltflanke erreicht man bei Takt-, Steuer oder Datensignalen die geringste Oberwellenanzahl. Ein derartiger Flankenverlauf läßt sich mit recht guter Näherung nachbilden, wie später ein Ausführungsbeispiel zeigt. Wenn bei Taktsignalen die beiden sinusförmigen Flanken einer halben Taktperiode entsprechen, dann hat man aus einem Rechtecktsignal ein Sinussignal gebildet, das im Idealfall keinerlei Oberwellen enthält. Ein Nachteil kann die kurze Verweildauer im oberen oder unteren Pegelbereich sein. Diese Zeiten lassen sich vergrößern, wenn mittels des Kurvenformgenerators die Flanken kürzer als eine halbe Taktperiode eingestellt werden. Für Datensignale, die in der Regel zwei oder mehr Taktperioden umfassen, wird die sinusförmige Flankendauer länger als eine halbe Taktperiode gewählt. Über eine Taktperiode geht man zweckmäßigerweise nicht hinaus, weil dann der zusätzliche Effekt bezüglich der Störstrahlung vernachlässigbar ist, die Nachteile durch die verzögerte Datenübernahme jedoch zunehmen. Ein Dehnung der Flanken bei Datensignalen über einige Taktperioden kann jedoch in den Fällen angebracht sein, bei denen die Taktrate aus beliebigen Gründen wesentlich höher als die Datenrate ist.With a sinusoidal shape of the switching edge you can achieve clock, control or Data signals the lowest number of harmonics. Such a flank course can be done with reproduce a very good approximation, as an embodiment shows later. If at Then clock signals corresponding to the two sinusoidal edges of a half clock period has a sinusoidal signal formed from a square wave signal, which ideally none Contains harmonics. A disadvantage can be the short stay in the upper or lower Level range. These times can be increased if using the waveform generator the edges are set shorter than half a cycle period. For data signals in the Usually spanning two or more clock periods, the sinusoidal edge duration is longer than half a clock period selected. It is advisable not to go over a cycle period addition, because then the additional effect with respect to the interference radiation is negligible However, disadvantages due to the delayed data transfer are increasing. Stretching the flanks for data signals over a few clock periods, however, may be appropriate in the case of which the clock rate is significantly higher than the data rate for any reason.

Durch den Kurvenformgenerator lassen sich auch relativ komplizierte Signalformen einstellen, die sogar einer Frequenzverdoppelung oder Frequenzvervielfachung eines Taktsignals entsprechen können. Bei der Frequenzverdoppelung wird innerhalb einer einzigen Taktperiode über die Steuerung der verzögerten Taktsignale mittels zweier Anstiegs- und zweier Abstiegsflanken ein Doppelimpuls mit vorgegebenen Flanken erzeugt.The waveform generator can also be used to set relatively complicated signal shapes, that even a frequency doubling or frequency multiplication of a clock signal can correspond. Frequency doubling occurs within a single clock period via the control of the delayed clock signals by means of two rise and two Descending edges generate a double pulse with specified edges.

Zur Bildung von definiert an- und absteigenden Schaltflanken sind komplementäre Schalttransistoren erforderlich, deren Ausgangsströme in dem erwähnten Ausgangsknoten summiert sind. Ein derartiger Kurvenformgenerator, dessen komplementäre Schalttransistoren durch verzögerte Taktsignale angesteuert sind, kann eine übliche, aus einem komplementären Transistorpaar bestehende Treiberschaltung mit Vorteil ersetzen. To form defined rising and falling switching edges are complementary Switching transistors required, their output currents in the mentioned output node are summed up. Such a waveform generator, whose complementary switching transistors are driven by delayed clock signals, can be a common, from a complementary Advantageously replace transistor pair of existing driver circuit.

Die Erfindung und vorteilhafte Ausgestaltungen werden nun anhand der Figuren der Zeichnung näher erläutert:

Fig. 1
zeigt im Zeitdiagramm ein übliches Takt- oder Datensignal,
Fig. 2
zeigt im Zeitdiagramm ein Takt- oder Datensignal mit sinusförmigen Flanken,
Fig. 3
gibt in Tabellenform ein Beispiel für eine zeitabhängige Gewichtung von n- und p-Kanal-Schalttransistoren bei sinusförmigem Flankenverlauf,
Fig. 4
zeigt schematisch die Schaltung eines bevorzugtes Ausführungsbeispiels des Kurvenformgenerators,
Fig. 5
zeigt schematisch ein Teil der zugehörigen Ansteuerlogik und
Fig. 6
zeigt in Tabellenform ein Beispiel für eine zeit- und lastabhängige Gewichtung über die Kanalweiten von n- und p-Kanal-Schalttransistoren.
The invention and advantageous embodiments are now explained in more detail with reference to the figures in the drawing:
Fig. 1
shows in the timing diagram a common clock or data signal,
Fig. 2
shows in the time diagram a clock or data signal with sinusoidal edges,
Fig. 3
gives an example in table form for a time-dependent weighting of n- and p-channel switching transistors with a sinusoidal slope,
Fig. 4
schematically shows the circuit of a preferred embodiment of the waveform generator,
Fig. 5
shows schematically part of the associated control logic and
Fig. 6
shows in table form an example for a time and load-dependent weighting over the channel widths of n- and p-channel switching transistors.

Fig. 1 zeigt im Zeitdiagramm den eingangsseitigen Verlauf eines Takt- oder Datensignals c' bzw. d' und den etwa exponentiellen ausgangsseitigen Verlauf des Takt- oder Datensignals c bzw d infolge der zu treibenden Lastkapazität. Mittels einer ersten und zweiten Schaltschwelle s1, s2 werden logische Zustandsbereiche für das Signal c, d definiert. Unterhalb der Schwelle s1 liegt die logische 0" und oberhalb der Schwelle s2 die logische 1". Die Lage der Schaltschwellen s1, s2 und der zugehörigen Schaltzeitpunkte ts1, ts2, ts2*, ts1* sind für die Signalverarbeitung und die Störsicherheit wichtig.1 shows in the time diagram the course of a clock or data signal c 'or d' on the input side and the approximately exponential course of the clock or data signal c or d on the output side as a result of the load capacity to be driven. Logical status ranges for the signal c, d are defined by means of a first and second switching threshold s1, s2. The logical one lies below the threshold s1 0 "and above the threshold s2 the logical one 1 ". The position of the switching thresholds s1, s2 and the associated switching times ts1, ts2, ts2 *, ts1 * are important for signal processing and interference immunity.

Die schematische Darstellung von Fig. 1 verdeutlicht, daß mit zunehmenden Taktraten und Verarbeitungsgeschwindigkeiten die Dauer der Signalübergänge gegenüber der Periodendauer T nicht mehr vernachlässigbar sind. Ab dem Zeitpunkt t1 beginnt die positive Signalflanke mit einer recht großen Steigung. Die erste Schwelle s1 wird zum Zeitpunkt ts1 überschritten, danach nimmt die Steigung deutlich ab. Die zweite Schwelle s2 wird zum Zeitpunkt ts2 überschritten. Die zugehörigen Signalpegel sind S1 und S2. Schließlich nähert sich das Signal c, d mit immer geringer werdender Steigung dem Maximalwert max. Die negative Flanke beginnt mit dem Zeitpunkt t2. Die Schaltschwellen s2 bzw. s1 werden zu den Zeitpunkten ts2* bzw. ts1* überschritten, die zugehörigen Signalwerte sind S2* bzw. S1*. Schließlich beginnt beim Zeitpunkt t3 die positive Flanke wieder von neuem.The schematic representation of Fig. 1 illustrates that with increasing clock rates and Processing speeds the duration of the signal transitions over the Period T are no longer negligible. The starts at time t1 positive signal edge with a fairly large slope. The first threshold s1 becomes Time ts1 exceeded, then the slope decreases significantly. The second threshold s2 is exceeded at time ts2. The associated signal levels are S1 and S2. Finally, the signal c, d approaches this with an ever decreasing slope Maximum value max. The negative edge begins at time t2. The switching thresholds s2 or s1 are exceeded at times ts2 * or ts1 *, the corresponding ones Signal values are S2 * or S1 *. Finally, the positive edge begins at time t3 again.

Die steilen Signalflanken zu den Zeitpunkten ts1, ts2* erzeugen durch die angeschlossene, jedoch nicht dargestellte Lastkapazität hohe Lade- bzw. Entladeströme. Fließen diese über Leitungen, dann erzeugen sie eine elektromagnetische Störstrahlung. Als störende Leitungen können hierbei schon Versorgungsleitungen, kurze Verbindungen zu anderen Schaltungen oder selbst Verbindungen zu Abblockeinrichtungen wirksam werden. Die Unsymmetrie innerhalb der Schaltflanke bewirkt zudem, daß bereits Störfrequenzen mit der doppelten Takt- oder Datenrate gebildet werden. Die in analoge Schaltungsteile eingekoppelten Störungen liegen damit oft auch dicht beim Nutzsignal und lassen sich später nur durch einen hohen Filteraufwand beseitigen.The steep signal edges at times ts1, ts2 * generate through the connected however, not shown load capacity high charging or discharging currents. Overflow these Cables, then they generate electromagnetic interference. As distracting Lines can already supply lines, short connections to others Circuits or even connections to blocking devices are effective. The Asymmetry within the switching edge also causes interference frequencies with the double clock or data rate are formed. The in analog circuit parts Coupled interference is often close to the useful signal and can be eliminated later eliminate only with a high filter effort.

In Fig. 2 ist ein Zeitdiagramm eines Taktsignals c und eines Datensignals d dargestellt, deren Signalflanken durch einen Kurvenformgenerator nach der Erfindung ein Verlauf aufgezwungen ist, der von dem exponentiellen Flankenverlauf von Fig. 1 abweicht. Die Flanken entsprechen dabei etwa einem sinusförmigen Verlauf. Im Fall des Taktsignals c wird eine Taktperiode T in zehn gleichlange Einzelschritte aufgeteilt. Die Aufteilung erfolgt über unverzögerte und verzögerte Taktsignale c0 bzw. c1 bis c9, mit derem Zeitraster der Verlauf der an- und absteigenden Signalflanken geändert wird. Der gewünschte Flankenverlauf wird näherungsweise durch die Überlagerung verschiedener Lade- oder Entladekurven gebildet. Die Änderung des Lade- oder Entladevorgangs wird durch die unverzögerten und verzögerten Taktsignale c0 bzw. c1 bis c9 gesteuert, ferner durch ein erstes oder zweites Sperrsignal sp0, sp1, die den vorausgehenden Lade- oder Entladevorgang beenden. In Fig. 2 wird mittels des ersten Sperrsignals sp0 der vorausgehende Ladevorgang abgebrochen, weil die negative Signalflanke zum Zeitpunkt t0 beginnt. Mittels des zweiten Sperrsignals sp1 zum Zeitpunkt t5 wird der vorausgehende Entladevorgang zwischen den Zeitpunkten t0 bis t4 beendet, weil zu diesem Zeitpunkt die positive Taktflanke beginnt. Diese wird zum Zeitpunkt t10 bzw. t0 durch das erste Sperrsignal sp0 wieder beendet. Je feiner die Schrittweite wird, desto besser wird die Annäherung an den gewünschten Signalverlauf. 2 shows a time diagram of a clock signal c and a data signal d, the Signal edges through a waveform generator according to the invention a course is forced, which differs from the exponential edge profile of FIG. 1. The Flanks correspond approximately to a sinusoidal course. In the case of the clock signal c a clock period T is divided into ten equally long individual steps. The division takes place via undelayed and delayed clock signals c0 or c1 to c9, with whose time pattern the The course of the rising and falling signal edges is changed. The one you want Flank course is approximated by the superimposition of different loading or Discharge curves formed. The change in the loading or unloading process is carried out by the Undelayed and delayed clock signals c0 and c1 to c9 controlled, further by a first or second blocking signal sp0, sp1, the previous charging or End unloading. In FIG. 2, the first blocking signal sp0 previous charging process canceled because the negative signal edge at time t0 begins. By means of the second blocking signal sp1 at time t5, the preceding one Unloading between times t0 to t4 ended because at this time the positive clock edge begins. This becomes the first at time t10 or t0 Lock signal sp0 ended again. The finer the step size, the better it will be Approaching the desired waveform.

Fig. 2 zeigt als Beispiel auch den sinusförmigen Flankenverlauf bei Datensignalen d, die dann einige Zeit den jeweiligen logischen Zustand 1"oder 0" beibehalten. Die negative Datenflanke des Beispiels von Fig. 2 liegt in dem Zeitintervall t0 bis t5, danach bleibt der Datenpegel bis zum Zeitpunkt t10 stabil, ab dem dann die positive Flanke beginnt, die zum Zeitpunkt t15 abgeschlossen ist. Die Datenrate ist in diesem Beispiel genauso groß wie die Taktrate. Wenn die Datenrate kleiner/gleich der Taktrate ist, dann kann entweder der Verlauf der Datenflanken flacher als der Verlauf der Taktflanken ausgebildet werden oder bei gleicher Flankenausbildung wird die Verweildauer im oberen oder unteren Logikzustand entsprechend größer.FIG. 2 also shows, as an example, the sinusoidal edge profile for data signals d, which then shows the respective logical state for some time 1 "or The negative data edge of the example from FIG. 2 lies in the time interval t0 to t5, after that the data level remains stable until the time t10, from which the positive edge then begins, which is completed at the time t15. The data rate is in If the data rate is less than or equal to the clock rate, then either the course of the data edges can be made flatter than the course of the clock edges, or the residence time in the upper or lower logic state is correspondingly longer if the edges are the same.

Das Zeitdiagramm von Fig. 2 zeigt einen gewünschten Signalverlauf unter der Annahme, daß mindestens in den mit kleinen Kreisen dargestellten Signalwerten die idealen Signalwerte erreicht werden und der Verlauf dazwischen möglichst gleichförmig erfolgt. Im Falle einer sinusförmigen Flankenausbildung kann dies durch die zeitliche Überlagerung von Ent- bzw. Aufladekurven erreicht werden. Bei CMOS-Schaltungen erfolgt die Aufladung der kapazitiven Last mittels p-Kanal-Transistoren und die Entladung mittels n-Kanal-Transistoren, die durch die unverzögerten und verzögerten Taktsignale c0 bzw. c1 bis c9 aktiviert werden. Für ein Taktsignal mit sinusförmigen Taktflanken, deren Dauer einer halben Taktperiode entspricht, liefert die Tabelle von Fig. 3 die zugehörige Transistorgrößen. Es ist ferner angenommen, daß die Taktperiode T in dreißig Zeitintervalle aufgeteilt ist, die durch die äquidistanten Zeitpunkte t0 bis t29 definiert sind. Über ein Schaltungs-Simulationsprogramm können beispielsweise auf einfache Weise empirisch die Größen der zu den einzelnen Zeitpunkten t0 bis t29 aktiven Schalttransistoren ermittelt werden. Da die Transistor- und Schaltungsmodelle in den Simulationsprogrammen sehr genau sind, können die Ergebnisse ohne weiteres in das Layout übernommen werden.2 shows a desired signal curve on the assumption that that at least in the signal values shown with small circles the ideal Signal values are reached and the course between them is as uniform as possible. in the In the case of sinusoidal flank formation, this can be caused by the temporal overlay of discharge or charge curves. With CMOS circuits, this is done Charging the capacitive load using p-channel transistors and discharging using n-channel transistors, which by the undelayed and delayed clock signals c0 and c1 to c9 can be activated. For a clock signal with sinusoidal clock edges, the duration of which is one corresponds to half the clock period, the table of FIG. 3 provides the associated transistor sizes. It is also assumed that the clock period T is divided into thirty time intervals that are defined by the equidistant times t0 to t29. Via a circuit simulation program For example, the sizes of the active switching transistors can be determined at the individual times t0 to t29. Since the Transistor and circuit models in the simulation programs can be very accurate the results are easily transferred to the layout.

Die Tabelle von Fig. 3 zeigt das Ergebnis einer derartigen Simulation. Die Größe der erforderlichen Schalttransistoren ist im Zeitintervall von t0 bis t15 für die Abstiegsflanke und im Zeitintervall t15 bis t30 (= t0) für die Anstiegsflanke in Einheitswerten N" bzw. P" angegeben, die die Größe der zugehörigen n- bzw. p-Kanal-Transistoren zur Erreichung eines sinusförmigen Flankenverlaufs definieren. Für gewisse Zeitintervalle bleiben die Größen konstant. Dies ergibt sich auch anschaulich aus dem Flankenverlauf von Fig. 1. Zu Beginn der Auf- oder Entladung sind sehr kleine Schalttransistoren erforderlich, weil die Spannungsdifferenz zwischen Taktsignal und Kondensatorspannung anfangs groß ist. Wenn der Lade- oder Entladevorgang fast beendet ist, dann ist die Spannungsdifferenz klein und die Anhebung der Flankensteilheit erfodert in diesem Bereich große Schallttransistoren. Als sehr effektives Kriterium bei der Simulation erweist sich das jeweils rechnerisch ermittelte Signalspektrum, das Änderungen der Gewichtung im Feinbereich erfassen kann. Die groben Änderungen ergeben sich aus einem einfachen Vergleich der Soll- und Istspannungen.3 shows the result of such a simulation. The size of the required switching transistors is in the time interval from t0 to t15 for the rising edge and in the time interval t15 to t30 (= t0) for the rising edge in unit values N "or P ", which define the size of the associated n- or p-channel transistors in order to achieve a sinusoidal edge profile. The sizes remain constant for certain time intervals. This also results clearly from the edge profile of FIG. 1. At the beginning of the opening Very small switching transistors are required because the voltage difference between the clock signal and the capacitor voltage is large at the beginning, and when the charging or discharging process is almost complete, the voltage difference is small and the increase in the edge steepness requires large sound transistors in this area The criterion for the simulation is the calculated signal spectrum, which can detect changes in the weighting in the fine range.The rough changes result from a simple comparison of the target and actual voltages.

In Fig. 3 sind zum Zeitpunkt t0 und t15 die anfänglichen Größen der n- bzw. p-Kanal-Transistoren dargestellt, wobei als Einheitswert oder Bezugsgrößen N" bzw. P" für n- bzw. p-Kanal-Einheitstransistoren mit gleichen Stromergiebigkeiten stehen. Zum Zeitpunkt t1 werden sechs dieser Einheitstransistoren N hinzugeschaltet. Zum Zeitpunkt t2 weitere neun Einheitstransistoren N und zum Zeitpunkt t3 weitere zwölf. Bei den Zeitpunkten t4 bis t7 werden keine weiteren Transistoren zugeschaltet, dies entspricht der Angabe 0N. Zum Zeitpunkt t8 erhöht sich die Anzahl der eingeschalteten n-Kanal-Transistoren um zehn Einheitstransistoren N, zum Zeitpunkt t9 um weitere zwölf, zum Zeitpunkt t10 um vierzehn und schließlich zum Zeitpunkt t11 um sechzehn Einheitstransistoren N. Dieser Wert ändert sich nicht mehr und bleibt konstant für die Zeitpunkte t12 bis t14. Zum Zeitpunkt t15 ist das Ende der Abstiegsflanke erreicht und die Anstiegsflanke beginnt. Das Ende der Abstiegsflanke wird durch Sperren sämtlicher n-Kanal-Transistoren erzwungen, die zwischen den Zeitpunkten t0 bis t15 aktiviert worden sind. Die Abschaltung erfolgt durch das Sperrsignal sp1.3 shows the initial sizes of the n- and p-channel transistors at times t0 and t15, respectively, as a unit value or reference values N "or P "stand for n- or p-channel unit transistors with the same current yields. At time t1, six of these unit transistors N are connected. At time t2 another nine unit transistors N and at time t3 another twelve. At times t4 to t7, no more Transistors connected, this corresponds to the specification 0N. At time t8, the number of switched-on n-channel transistors increases by ten unit transistors N, at time t9 by another twelve, at time t10 by fourteen and finally at time t11 by sixteen unit transistors N. This value no longer changes and remains constant for times t12 to t14. At time t15, the end of the rising edge is reached and the rising edge begins. The end of the falling edge is forced by blocking all n-channel transistors that occur between times t0 have been activated until t15 and is switched off by the blocking signal sp1.

Die positive Anstiegsflanke zwischen den Zeitpunkten t15 bis t30 wird durch das Hinzuschalten der in Tabelle 3 angegebenen p-Kanal-Transistoren zu den entsprechenden Zeitpunkten erzwungen. Die Tabelle bezieht sich dabei auf die Einheitstransistoren P. Die positive Signalflanke wird zum Zeitpunkt t30 bzw. t0 durch das erste Sperrsignal sp0 beendet, das alle zuvor aktivierten p-Kanal-Transistoren wieder sperrt. The positive rising edge between the times t15 to t30 is the Connect the p-channel transistors given in Table 3 to the corresponding ones Times enforced. The table relates to the unit transistors P. Die positive signal edge is at time t30 or t0 by the first blocking signal sp0 ended, which blocks all previously activated p-channel transistors again.

Die Simulation der Transistorgrößen von Fig. 3 geht von einer beliebigen Lastkapazität aus, die als Bezugskapazität für die Simulation dann aber nicht mehr geändert werden darf. Wenn die Lastkapazität doppelt so groß ist, dann sind die Einheitstransistoren N, P ebenfalls zu verdoppeln, ansonsten funktioniert die Näherung nicht. Selbstverständlich können die Einheitstransistoren N und P für eine vorgegebene Lastkapazität größer oder kleiner gewählt werden, wenn der vorausgehende Faktor entsprechend angepaßt wird, so daß das Produkt (z.B. 12×N) aus Multiplikationsfaktor und dem Bezugswert des Einheitstransistors N bei dem jeweiligen Zeitpunkt ti konstant bleibt.3 is based on an arbitrary load capacitance, which may then no longer be changed as the reference capacity for the simulation. If the load capacitance is twice as large, then the unit transistors are N, P also double, otherwise the approximation will not work. Of course the unit transistors N and P can be larger or larger for a given load capacitance be chosen smaller if the preceding factor is adjusted accordingly, so that the product (e.g. 12 × N) of the multiplication factor and the reference value of the Unit transistor N remains constant at the respective time ti.

Eine Anpassung an unterschiedliche Lastkapazitäten bei festen Einheitsgrößen N, P kann somit auch über die jeweiligen Multiplikationsfakoren erreicht werden, die dann als Gewichtungsfaktoren dienen. In jedem Fall besteht eine direkte Proportionalität zwischen dem jeweiligen Gewichtungsfaktor und der jeweiligen Größe der kapazitiven Last. Unterscheiden sich die kapazitiven Lasten durch einen festen Faktor G, dann unterscheiden sich auch die zugehörigen Gewichtungsfaktoren durch den gleichen Faktor G. Die proportionale Steuerung sämtlicher Gewichtungsfaktoren durch einen einzigen gemeinsamen Faktor G entspricht der Multiplikation der durch den Kurvenverlauf vorgegebenen Gewichtungsfaktoren mit dem Faktor G. Diese Multiplikation wird bei den üblichen Binärsystemen durch eine Schiebfunktion oder durch eine andere Gruppierung erreicht werden, vgl. hierzu das Ausführungsbeispiel von Fig. 5. Die Gewichtung in der Tabelle von Fig. 3 ist noch etwas grob und entspricht einer ersten Näherung der gewünschten Stromflanken. Die Tabellenwerte können durch das bereits erwähnte Simulationsverfahren verbessert werden. Nach Möglichkeiten ist bei der Näherung und Simulation zu versuchen, die Anzahl der erforderlichen Schaltzeitpunkte möglichst klein zu halten, weil ansonsten der Schaltungsaufwand steigt. Eine gute Lösung hierzu zeigt die Tabelle von Fig. 6.An adaptation to different load capacities with fixed unit sizes N, P can can also be achieved via the respective multiplication factors, which are then as Weighting factors serve. In any case, there is a direct proportionality between the respective weighting factor and the respective size of the capacitive load. If the capacitive loads differ by a fixed factor G, then differ the associated weighting factors are also determined by the same factor G. The proportional control of all weighting factors by one common factor G corresponds to the multiplication by the curve predetermined weighting factors with the factor G. This multiplication is used for the usual binary systems by a sliding function or by another grouping can be achieved, cf. the embodiment of Fig. 5. The weighting in the 3 is still somewhat rough and corresponds to a first approximation of the desired current edges. The table values can by the already mentioned Simulation methods can be improved. For possibilities is in the approximation and Simulation to try to minimize the number of switching times required hold, because otherwise the switching effort increases. A good solution to this is shown in Table of Fig. 6.

In Fig. 4 ist als Blockschaltbild ein Ausführungsbeispiel für den Kurvenformgenerator nach der Erfindung dargestellt. Eine Verzögerungseinrichtung V erzeugt aus einem eingangsseitigen Taktsignal c' unverzögerte und verzögerte Taktsignale c0 bzw. ci und Sperrsignale spi. Diese Signale steuern eine Ansteuerlogik AL an, die in Abhängigkeit von diesen Signalen Steuersignale für p- und n-Kanal-Schalttransistoren einer Schaltstufe S liefert. Die Ausgangsströme der einzelnen Schalttransistoren werden mittels eines Ausgangsknotens k summiert und dienen als Lade- bzw. Entladestrom +i bzw. -i einer internen oder externen Lastkapazität CL.4 shows an exemplary embodiment of the waveform generator as a block diagram presented the invention. A delay device V generates from a input-side clock signal c 'undelayed and delayed clock signals c0 and ci and Lock signals spi. These signals control a control logic AL, which is dependent on these signals control signals for p- and n-channel switching transistors of a switching stage S. delivers. The output currents of the individual switching transistors are determined using a Output node k sums and serve as a charge or discharge current + i or -i one internal or external load capacity CL.

Das Taktsignal c' ist entweder mit einem Systemtakt verkoppelt oder stammt aus einem Taktgenerator cg. Die Taktperiode T wird in der Verzögerungseinrichtung V in insbesonders äquidistante Zeitintervalle aufgeteilt, denen jeweils eines der verzögerten Taktsignale ci zugeordnet ist. Um die Verzögerungszeiten exakt an die Taktperiode T zu koppeln, werden die Verzögerungszeiten der einzelnen Elemente in der Verzögerungseinrichtung V mittels einer Verzögerungsregelschleife VL an die Taktperiode T und die Bezugsphase des Taktsignals c' angekoppelt. Wenn der Kurvenformgenerator den Verlauf von Datensignalen d modifizieren soll, dann ist die Ansteuerlogik AL außer mit den unverzögerten und verzögerten Taktsignalen c0 bis ci und den Sperrsignalen spi eingangsseitig mit dem Datensignal d' aus einer Datenquelle D gespeist. Da das Datensignal d' mit dem Taktsignal c' verkoppelt ist, wird die Schaltflanke nach wie vor von dem Taktsignal c' gesteuert, wobei das Datensignal d' lediglich die Auswahl einer positiven oder negativen Flanke bewirkt oder den vorhandenen Logikzustand des Ausgangssignals d beibehält.The clock signal c 'is either coupled to a system clock or comes from one Clock generator cg. The clock period T is in the delay device V in in particular divided equidistant time intervals, each of which is one of the delayed Clock signals ci is assigned. To exactly match the delay periods to the clock period T. couple, the delay times of the individual elements in the Delay device V by means of a delay locked loop VL to the clock period T and the reference phase of the clock signal c 'coupled. If the waveform generator Should modify the course of data signals d, then the control logic AL except with the undelayed and delayed clock signals c0 to ci and the blocking signals spi fed on the input side with the data signal d 'from a data source D. Because the data signal d 'is coupled to the clock signal c', the switching edge is still from that Clock signal c 'controlled, the data signal d' only the selection of a positive or causes negative edge or the existing logic state of the output signal d maintains.

Die Schaltstufe S enthält eine p-Schaltstufe SP, in der die p-Kanal-Schalttransistoren zwischen der postiven Spannungsversorgung +U und dem Ausgangsknoten k parallelgeschaltet sind. Jeder Schalttransistor ist dabei separat über eine eigene Steuerleitung von der Ansteuerlogik AL angesteuert. In gleicher Weise enthält die Schaltstufe S eine n-Schaltstufe SN mit n-Kanal-Schalttransistoren, die zwischen dem Ausgangsknoten k und dem Massebezugspunkt parallelgeschaltet sind. Jeder n-Kanal-Schalttransistor ist über eine eigene Steuerleitung mit dem zugehörigen Steuerbereich der Ansteuerlogik AL verbunden. In der p- und n-Schaltstufe SP bzw. SN ist für jeden Schaltzeitpunkt ti eine Transistorgruppe vorhanden, sofern in diesem Schaltzeitpunkt die Größe des resultierenden Schalttransistors zu ändern ist. Für das Tabellenbeispiel von Fig. 3 sind dies bei der negativen sinusförmigen Schaltflanke acht Transistorgruppen, die nacheinander zu den Zeitpunkten t0, t1, t2, t3, t8, t9, t10 und t11 aufeinanderfolgend zugeschaltet werden.The switching stage S contains a p-switching stage SP, in which the p-channel switching transistors between the positive voltage supply + U and the output node k are connected in parallel. Each switching transistor is separate via its own control line controlled by the control logic AL. In the same way, the switching stage S contains an n-switching stage SN with n-channel switching transistors between the output node k and the ground reference point are connected in parallel. Each n-channel switching transistor is over one separate control line connected to the associated control area of the control logic AL. In the p- and n-switching stage SP or SN there is a transistor group for each switching instant ti available, provided the size of the resulting switching transistor at this switching time is to be changed. For the table example of FIG. 3, these are for the negative sinusoidal Switching edge eight transistor groups, which one after the other at times t0, t1, t2, t3, t8, t9, t10 and t11 can be switched on in succession.

Eine Anpassung der Stromergiebigkeit der Schalttransistoren in der Schaltstufe S an die Lastkapazität CL ermöglicht nach dem Ausführungsbeispiel von Fig. 4 eine Gewichtungsregelschleife GR. Hinter der Gewichtungsregelschleife GR steht beispielsweise die Annahme, daß die kapazitive Last CL im Minimalfall einen Wert von 10 pF aufweist. Dies wird als Grundlast bezeichnet. Aus der besprochenen Schaltungssimulation ergeben sich zu den jeweiligen Zeitpunkten ti die Größen der zugehörigen Schalttransistoren, die damit auch als Grundlasttransistoren bezeichnet werden. Soll nun mittels der Gewichtungsregelschleife GR automatisch ein kapazitiver Lastbereich überdeckt werden, der von 10 pF bis zu 100 pF reicht, dann ist die Größe der jeweiligen Schalttransistoren entsprechend anzupassen. Es reicht dabei völlig aus, wenn die Anpassung nicht kontinuierlich sondern in Schritten erfolgt. Stehen für den angegebenen Bereich von 10 pF bis 100 pF fünfzehn Anpassungsstufen zur Verfügung, dann kann die Lastkapazität in Stufen von jeweils 6pF-Schritten angepaßt werden. Diese Auflösung ist völlig ausreichend. Die fünfzehn Stufen lassen sich beispielsweise durch die Kombination von vier Gewichtungsstufen erreichen, wenn diese Zweierpotenzen entsprechen. Die kleinste Gewichtungseinheit entspricht dabei einer Lastkapazität von 6 pF, die zweite Gewichtungsstufe einer Lastkapazität von 12 pF, die dritte Gewichtungsstufe einer Lastkapazität von 24 pF und die vierte Gewichtungsstufe schließlich einer Lastkapazität von 48 pF.An adaptation of the current yield of the switching transistors in the switching stage S to the Load capacity CL enables a according to the embodiment of FIG. 4 Weighting control loop GR. For example, behind the weighting control loop GR the assumption that the capacitive load CL has a value of 10 pF in the minimum case. This is called the base load. Result from the circuit simulation discussed the sizes of the associated switching transistors at the respective times ti are also referred to as base load transistors. Should now by means of Weighting control loop GR automatically cover a capacitive load range, which ranges from 10 pF to 100 pF, then the size of the respective switching transistors adjust accordingly. It is sufficient if the adjustment is not continuously but in steps. Stand for the specified range of 10 pF up to 100 pF fifteen adjustment levels are available, then the load capacity in Levels of 6pF steps can be adjusted. This resolution is completely sufficient. The fifteen levels can be combined, for example, by four Reach weighting levels if these correspond to powers of two. The smallest Weighting unit corresponds to a load capacity of 6 pF, the second Weighting level of a load capacitance of 12 pF, the third weighting level one Load capacity of 24 pF and the fourth weighting level finally a load capacity of 48 pF.

Die Gewichtungsregelschleife GR enthält einen Spannungsvergleicher du, der zu einem bestimmten Flankenzeitpunkt die Spannung sk des Ausgangsknotens k mit einem Referenzwert r1, r2 vergleicht. Als Referenzwert kann der Mittenpegel des ausgangsseitigen Signals c, d dienen. Der Spannungsvergleich kann auch zu anderen Zeitpunkten stattfinden, die durch einen ersten oder zweiten Vergleichstakt cr1, cr2 definiert sind, die entsprechende Referenzsignale r1, r2 aus einem Referenzspannungsgenerator q abrufen. Als Referenzspannungsgenerator q können beispielsweise die Abgriffe eines Spannungsteilers dienen. Ob der Spannungsvergleich bei der auf- oder absteigenden Schaltflanke stattfindet, wird durch die Vergleichstakte cr1, cr2 gesteuert. Das Ausgangssignal des Spannungsvergleichers du ist ein Fehlersignal fu, das einem Gewichtungsregeler rg zugeführt ist. Im einfachsten Fall ist dies ein 4-Bit-Zähler, der durch das Fehlersignal fu jeweils um eine Zählstufe aufwärts oder abwärts geschaltet wird. Das 4-Bit-Ausgangssignal des Zählers ist der Gewichtungswert Gi, der die 15 Anpassungsstufen in der Schaltstufe S setzt.The weight control loop GR contains a voltage comparator du, which leads to a determined edge time the voltage sk of the output node k with a Reference value r1, r2 is compared. The center level of the output side can be used as a reference value Signals c, d serve. The voltage comparison can also take place at other times, which are defined by a first or second comparison clock cr1, cr2, the corresponding Call up reference signals r1, r2 from a reference voltage generator q. As Reference voltage generator q can, for example, the taps of a voltage divider serve. Whether the voltage comparison takes place on the rising or falling switching edge is controlled by the comparison clocks cr1, cr2. The output signal of the Voltage comparator du is an error signal fu that rg is fed. In the simplest case, this is a 4-bit counter, which is caused by the error signal fu is switched up or down by one counter. The 4-bit output signal of the counter is the weighting value Gi, which comprises the 15 adaptation levels in the switching stage S puts.

Die Verzögerungsregelschleife VL vergleicht das unverzögerte Taktsignal c0 mit dem um eine Taktperiode verzögerten Taktsignal cT der Verzögerungseinrichtung V, beispielsweise einer Verzögerungskette, und bildet mittels eines Phasendetektors dp daraus ein Phasenfehlersignal fp. Dieses wird in einem Phasenregler rp, beispielsweise ein PID-Regler (=Proportional, Integral, Differenzial), gefiltert, und bildet ein Steuersignal vp, mit dem die Verzögerungszeiten der Verzögerungskette angepaßt werden.The delay locked loop VL compares the undelayed clock signal c0 with that around a clock period delayed clock signal cT of the delay device V, for example a delay chain, and forms a phase detector dp from it Phase error signal fp. This is done in a phase controller rp, for example a PID controller (= Proportional, integral, differential), filtered, and forms a control signal vp with which the Delay times of the delay chain can be adjusted.

In Fig. 5 ist für einen bestimmten Zeitpunkt die Ansteuerlogik AL und die Schaltstufe S ausführlicher dargestellt. Der Schaltzeitpunkt entspricht t18 von Fig. 3. Bis auf den Gewichtungsregler rg, hier ein 4-Bit-Zähler Z (ein Auf-und-Abwärtszähler), ist für jeden Schaltzeitpunkt, in dem sich die Größe der Schalttransistoren ändert, eine derartige Stufe vorhanden. Das verzögerte Taktsignal c18 speist den einen Eingang eines Flip-Flops f, dessen Reset-Eingang R mit dem ersten Sperrsignal sp1 gespeist ist. Der Q-Ausgang Q des Flip-Flops f ist jeweils mit einem Eingang von vier NICHT-UND-Toren u0, u1, u2, u3 (=NAND-Tor) verbunden. Der jeweils andere Eingang der vier Tore ist mit einem Binärstellenausgang des 4-Bit-Zählers Z verbunden. Das Tor u3 ist von der MSB-Stelle des Vier-Bit-Zählers abhängig. In der Wertigkeit folgen die Tore u2, u1 und schließlich u0, das schließlich von der LSB-Stelle abhängig ist. In Abhängigkeit vom Stellenwert steuern die vier Tore u3, u2, u1, u0 zugeordnete Schalttransistoren P3, P2, P1, P0 an. Unabhängig von der Gewichtung wird durch das Flip-Flop f der Grundlasttransistor Pg angesteuert. Alle p-Kanal-Schalttransistoren liegen parallel zwischen dem positiven Versorgungsanschluß +U und dem Ausgangsknoten k, so daß sich die Ströme dort als Ladestrom +i summieren. Das verzögerte Taktsignal c18 setzt das Flip-Flop f, wodurch am Q-Ausgang eine logische 1" anliegt. Wenn das entsprechende Stellensignal aus dem 4-Bit-Binärzähler ebenfalls einer logischen 1" entspricht, dann schaltet das zugehörige NICHT-UND-Tor den angeschlossen p-Kanal-Schalttransistor ein. Der Q-Ausgang des Flip-Flops f verharrt so lange im logischen 1"- Zustand bis am Reset-Eingang R das Sperrsignal sp1 auftritt, das den Q-Ausgang in den logischen 0"-Zustand zurücksetzt, wodurch alle NICHT-UND-Tore u0 bis u3 wieder in den Sperrzustand gebracht und damit die zugeordneten Schaltransistoren P0 bis P3 ebenfalls gesperrt werden. Der Grundlasttransistor pg wird über einen Inverter in gesperrt, dessen Eingang ebenfalls am Flipflop-Ausgang Q liegt.5, the control logic AL and the switching stage S are shown in more detail for a specific point in time. The switching instant corresponds to t18 of FIG. 3. Except for the weighting regulator rg, here a 4-bit counter Z (an up and down counter), there is such a stage for each switching instant in which the size of the switching transistors changes . The delayed clock signal c18 feeds one input of a flip-flop f, the reset input R of which is fed with the first blocking signal sp1. The Q output Q of the flip-flop f is connected to an input of four NAND gates u0, u1, u2, u3 (= NAND gate). The other input of the four gates is connected to a binary position output of the 4-bit counter Z. Gate u3 depends on the MSB position of the four-bit counter. In terms of value, the gates u2, u1 and finally u0 follow, which ultimately depends on the LSB location. Depending on the position, the four gates u3, u2, u1, u0 control switching transistors P3, P2, P1, P0. Regardless of the weighting, the base load transistor Pg is driven by the flip-flop f. All p-channel switching transistors are connected in parallel between the positive supply connection + U and the output node k, so that the currents add up there as the charging current + i. The delayed clock signal c18 sets the flip-flop f, which results in a logic at the Q output 1 "is present. If the corresponding position signal from the 4-bit binary counter is also a logical one Corresponds to 1 ", then the associated NAND gate switches on the connected p-channel switching transistor. The Q output of the flip-flop f remains logical for so long 1 "state until the blocking signal sp1 occurs at the reset input R, which switches the Q output into the logical 0 "state resets, whereby all NAND gates u0 to u3 are brought back into the blocking state and thus the associated switching transistors P0 to P3 are also blocked. The base load transistor pg is blocked via an inverter in, whose input is also at the flip-flop output Q lies.

In Fig. 6 ist in Tabellenform ein Beispiel für die zeit- und lastabhängige Gewichtung von p- und n-Kanal-Schalttransistoren bei für einem sinusförmigen Flankenverlauf dargestellt, wobei die Taktperiode T in 20 gleichlange Taktinkremente eingeteilt ist. Bei einer vorgegebenen Kanallänge L von 0,7 Mikrometer für die p- und n-Kanal-Schalttransistoren werden die einzelnen Gewichtungswerte über die Kanalweiten W eingestellt. Diese Kanalweiten W sind in der Tabelle von Fig. 6 in den Zeilen Pg und Ng für eine Grundlast von 10 pF angegeben. Von den 20 Taktzeitpunkten finden nur an 10 Taktzeitpunkten Änderungen bezüglich der Schalttransistoren statt. Die entsprechenden Zeitpunkte ti sind in den beiden Tabellenzeilen ti angegeben. Für die p-Kanal-Schalttransistoren sind dies die Zeitpunkte t0, t1, t2, t4 und t7 und für die n-Kanal-Schalttransistoren die Zeitpunkte t10, t11, t12, t14 und t17. Für die Anpassung der Schalttransistoren an eine beliebige kapazitive Last zwischen 10 pF und 100 pF sind für jeden Taktzeitpunkt ti vier gewichtete Transistoren vorhanden, deren Gewichtungsfaktoren die Zweierpotenzen 20,21,22und 23 aufweisen und damit eine kapazitive Last-Schrittgröße von 6pF ermöglichen. Die Tabelle von Fig. 6 zeigt die zugehörigen Kanalweiten, die sich aus den vorgegebenen Gewichtungsfaktoren G0 bis G3 ergeben.6 shows in table form an example of the time and load-dependent weighting of p- and n-channel switching transistors for a sinusoidal flank profile, the clock period T being divided into 20 clock increments of equal length. With a given channel length L of 0.7 micrometers for the p- and n-channel switching transistors, the individual weighting values are set via the channel widths W. These channel widths W are given in the table of FIG. 6 in lines Pg and Ng for a base load of 10 pF. Of the 20 clock instants, changes regarding the switching transistors only take place at 10 clock instants. The corresponding times ti are given in the two table rows ti. These are times t0, t1, t2, t4 and t7 for the p-channel switching transistors and times t10, t11, t12, t14 and t17 for the n-channel switching transistors. For the adaptation of the switching transistors to any capacitive load between 10 pF and 100 pF, four weighted transistors are available for each clock time ti, the weighting factors of which have the powers of two 2 0 , 2 1 , 2 2 and 2 3 and thus a capacitive load step size of Enable 6pF. The table in FIG. 6 shows the associated channel widths which result from the predetermined weighting factors G0 to G3.

Claims (9)

Kurvengenerator für ein ausgangsseitiges Signal (c, d) mit einer Schaltstufe (S) zur Bildung eines definierten Signalverlaufs, insbesondere bei einer kapazitiven Last, mittels Schalttransistoren, die in einer vorgegebenen Abfolge von unverzögerten (c0) und verzögerten Taktsignalen (ci) eingeschaltet sind, wobei ein Ausgangsknoten (k) deren Ausgangsströme (+i, -i) summiert, und einer Verzögerungseinrichtung (V), die aus einem zugeführten Taktsignal (c') die unverzögerten (co) und die verzögerten Taktsignale (ci) bildet, wobei die Verzögerungszeiten der verzögerten Taktsignale (ci) innerhalb mindestens einer Taktperiode (T) des zugeführten Taksignals (c') vorgegebene Zeitpunkte (ti) definieren. Curve generator for an output signal (c, d) with a switching stage (S) for forming a defined signal curve, in particular in the case of a capacitive load, by means of switching transistors which are switched on in a predetermined sequence of undelayed (c0) and delayed clock signals (ci), an output node (k) having their output currents (+ i , -i) summed up, and a delay device (V) which forms the undelayed (co) and the delayed clock signals (ci) from a supplied clock signal (c '), wherein the delay times of the delayed clock signals (ci) define predetermined times (ti) within at least one clock period (T) of the supplied clock signal (c '). Kurvenformgenerator nach Anspruch 1, dadurch gekennzeichnet, daß die Schalttransistoren bezüglich ihrer Stromergiebigkeit gewichtet sind.Waveform generator according to claim 1, characterized in that the Switching transistors are weighted in terms of their current yield. Kurvenformgenerator nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schalttransistoren von den verzögerten und/oder unverzögerten Taktsignalen (ci) bzw. (c0) einzeln und/oder gruppenweise ansteuerbar sind.Waveform generator according to claim 1 or 2, characterized in that the Switching transistors from the delayed and / or undelayed clock signals (ci) or (c0) can be controlled individually and / or in groups. Kurvenformgenerator nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (V) mit einer ersten Regelschaltung (VL) verkoppelt ist, die die einzelnen Verzögerungszeiten bezüglich der jeweiligen Bezugsphase und Frequenz des zugeführten Taktsignals (c') synchronisiert. Waveform generator according to claim 1, characterized in that the Delay device (V) is coupled to a first control circuit (VL), which individual delay times with respect to the respective reference phase and frequency of the supplied clock signal (c ') synchronized. Kurvenformgenerator nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die jeweiligen Verzögerungszeiten und/oder die Auswahl der einzeln oder gruppenweise von den jeweiligen unverzögerten (c0) oder verzögerten Taktsignalen (ci) angesteuerten Schalttransistoren von einer zweiten Regelschaltung (GR) abhängig ist, die aus einem Vergleich eines Istwertes (sk) mit einem Sollwert (r1, r2) des ausgangsseitigen Signals (c, d) ein Regelsignal bildet, das inbesondere einem Gewichtungsfaktor (Gi) entspricht.Waveform generator according to one of claims 1 to 4, characterized in that the respective delay times and / or the selection of individually or in groups of the respective undelayed (c0) or delayed clock signals (ci) controlled switching transistors is dependent on a second control circuit (GR), which from a comparison of an actual value (sk) with a target value (r1, r2) of the output side Signal (c, d) forms a control signal, which in particular a weighting factor (Gi) corresponds. Kurvenformgenerator nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Verlauf der Schaltflanken des ausgangsseitigen Signals (c, d) angenähert sinusförmig ist.Waveform generator according to one of claims 1 to 5, characterized in that the course of the switching edges of the output signal (c, d) is approximately sinusoidal is. Kurvenformgenerator nach Anspruch 6, dadurch gekennzeichnet, daß die Dauer der sinusförmigen Schaltflanken für die ausgangsseitigen Datensignale (d) größer als eine halbe Taktperiode ist.Waveform generator according to claim 6, characterized in that the duration of the sinusoidal switching edges for the output data signals (d) larger than one is half clock period. Kurvenformgenerator nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der vorgegebene Flankenverlauf des ausgangsseitigen Signals (c, d), insbesondere ein im wesentlichen punktgespiegelter Verlauf der An- bzw. Abstiegsflanke, mittels ersten bzw. dazu komplementären zweiten Schalttransistoren bewirkt wird, die über eine erste bzw. zweite Abfolge von unverzögerten (c0) und verzögerten Taktsignalen (ci) geschaltet sind und und deren Ausgangsströme (+i, -i) im Ausgangsknoten (k) summiert sind.Waveform generator according to one of claims 1 to 7, characterized in that the predetermined edge profile of the output signal (c, d), in particular an im essential point-mirrored course of the rising or falling flank, by means of the first or complementary second switching transistors is brought about, which via a first or second sequence of undelayed (c0) and delayed clock signals (ci) are connected and and their output currents (+ i, -i) are summed in the output node (k). Kurvenformgenerator nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Schalttransistoren mittels zugeordneter Sperrsignale (spi) gesperrt werden, die insbesondere zeitgleich zu mindestens einem der unverzögerten (c0) und/oder verzögerten Taktsignale (ci) gebildet sind.Waveform generator according to one of claims 1 to 8, characterized in that the switching transistors are blocked by means of assigned blocking signals (spi) in particular at the same time as at least one of the undelayed (c0) and / or delayed clock signals (ci) are formed.
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