EP0483537A2 - Current source circuit - Google Patents
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- EP0483537A2 EP0483537A2 EP91116900A EP91116900A EP0483537A2 EP 0483537 A2 EP0483537 A2 EP 0483537A2 EP 91116900 A EP91116900 A EP 91116900A EP 91116900 A EP91116900 A EP 91116900A EP 0483537 A2 EP0483537 A2 EP 0483537A2
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/267—Current mirrors using both bipolar and field-effect technology
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- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
Definitions
- the invention relates to a current source circuit with a first, second, third and fourth field effect transistor according to the preamble of claim 1.
- Such a current source circuit is known from the journal "IEEE Journal of Solid States Circuits", June 1977, pages 224 to 231, in particular FIG. 8 on page 228.
- This circuit is shown in FIG. 1, according to which the field effect transistors T1 to T4 together with the resistor R1 form a reference current source.
- the two n-channel transistors T1 and T2 represent a first current mirror.
- the two p-channel transistors T3 and T4 additionally form a second current mirror.
- a current i3 is taken from the reference current source via an n-channel field effect transistor T5. which, depending on the selected size ratio of the first current mirror (W / L [T5] / W / L [T1]), is a fraction or a multiple of the current i1, the current i3 naturally having the same temperature dependency as the current i1.
- the current i1 for the specified circuit dimensioning is 54 nA;
- this reference current source according to FIG. 1 itself already consumes a current of approx.
- this current draw is too large for many applications.
- Another possibility is to increase the resistance value from R1 to, for example, 10 M ⁇ , as a result of which the current consumption of the reference current source drops to approximately 10 nA, which can thus also be tolerated in the case of "low power" circuits.
- this resistor R1 is usually - as already explained above - formed by a p-well resistor and its sheet resistance is technology-related only approx. 2 k ⁇ /, a disproportionately large chip area (approx. 1 mm2) was required for such a resistor, which is of course also undesirable.
- the invention is therefore based on the object of providing a current source circuit of the type mentioned at the outset which allows current to be drawn, the current of which is largely constant with little overall power consumption by the current source circuit.
- the essence of the invention consists in simulating the resistor R1 according to FIG. 1 by a switched capacitance.
- a stable quartz frequency of, for example, 32.768 kHz is available, a resistance of approx. 10 M ⁇ can easily be realized here with a small capacitance of a few pF.
- a capacitive resistance of 10.1 M ⁇ results.
- a thin silicon dioxide layer (gate oxide), which is generated in any case during the production of an integrated CMOS circuit, is usually used as the dielectric for such a capacitance.
- the layer thickness of this oxide is typically a few 100 ⁇ and is manufactured within narrow tolerance limits of less than +/- 5%. Capacities with very small variations in the absolute value can thus be produced without additional process steps, so that under the stipulation of a constant clock frequency, a reference current source with small variations in the current i3 drawn by the transistor T5 with a low current consumption of the circuit itself, e.g. B. less than 10 nA and small chip area requirements.
- a current source circuit is specified by the characterizing features of claim 2, which current output circuit with a preset temperature coefficient delivers.
- the temperature coefficient of this output current is determined by the capacitors provided in the circuit arrangement controlled by the second current mirror, the sign of which is predetermined by the phase position of the clock signals supplied to this circuit arrangement.
- the basic structure of the current source circuit according to FIG. 2 corresponds to that according to FIG. 1 with 5 field effect transistors T1 to T5.
- the two n-channel transistors T1 and T2 and the two p-channel transistors T3 and T4 form a first and a second current mirror, for which purpose the control electrode of the transistor T1 with its drain electrode and the control electrode of the transistor T3 also with it Drain electrode are connected. Furthermore, the control electrodes of the transistors T1 and T2 or T3 and T4 forming a current mirror are connected to one another.
- the two transistors T2 and T3 are connected in series via their channel paths and connect the reference potential of the circuit to an operating voltage source V DD , in that the transistor T2 has its source electrode at the reference potential and the source electrode of the transistor T3 is at the operating potential.
- these two transistors T2 and T3 form a main current branch 2 which connects the reference potential to the operating voltage potential V DD .
- a further main current branch 1, which is parallel to this, is connected by a series connection of transistor T1, transistor T4, a resistor R2 and two p Channel transistors T6 and T7, starting from the reference potential of the circuit and connected to one another in the order listed, the source electrode of transistor T6 being at the operating potential of the operating voltage source V DD .
- an n-channel transistor T5 is provided, the gate electrode of which is connected to the first current mirror via the gate electrode of the transistor T1 and the source electrode of which is also at the reference potential of the circuit.
- a current i3 can be taken from the drain electrode of this transistor T5, the magnitude of which corresponds to the current i1 flowing in the main circuit 1 with the same dimensions of the transistors T1 and T5. In the equilibrium state of the circuit, the current i1 corresponds to the current i2 flowing in the main circuit 2.
- a first and second capacitor C1 and C2 are provided, the first capacitor C1 being arranged parallel to the channel path of the transistor T6 and the second capacitor C2 having its first connection at the reference potential of the circuit and with its second connection to the Control electrode of the first and second transistor T1 and T2 is connected.
- the two control electrodes of the transistors T6 and T7 are supplied with clock signals Cl1 and Cl2 which are in phase opposition to one another, that is to say if the gate electrode of the transistor T7 receives a low signal (L level), and is simultaneously present on the gate electrode of the other transistor T6 High signal (H level) on.
- the mode of operation of the circuit arrangement according to FIG. 2 will now be explained below:
- the capacitor C1 is discharged by the transistor T6 at the L level during the clock phase, since the transistor T6 is turned on and at the same time the transistor T7 is in the blocked state.
- the control electrode of transistor T6 is at an H level and at the same time the gate electrode of transistor T7 is at an L level, as a result of which capacitor C1 now charges up to a voltage value V C , which is determined by the size relationships of the Transistors T1 to T4 results.
- the resistor R2 in the main current branch 1 only has the function of a current limitation and is intended to prevent the transistors from changing from H to L level when the clock signal Cl1 changes on the edge T1 to T4 briefly an excessive current flow occurs.
- the value of this resistor R2 is not critical and can therefore z. B. be formed by an appropriately dimensioned p-channel transistor T7 itself, which has the desired resistance value in the conductive state. Since in this circuit the current i1 is not constant over time in comparison to that according to FIG.
- the capacitor C2 already mentioned is of the common type Gate connection of the transistors T1, T2 and T5 connected as smoothing capacitance to the reference potential, the value of which is also on the order of a few pF.
- an output current i3 can thus be generated with minimal space requirement and low power consumption, which has only small manufacturing-related tolerances and whose absolute value is almost exclusively dependent on the selected transistor dimensions of the transistors T1 to T5, the capacitance value of the capacitor C1 and the Frequency of the applied clock signal Cl1 and Cl2 depends.
- the achievable temperature coefficient of the output current i3 is fixed and is approximately +3000 ppm / K, since the capacitor C1 itself has only a very low temperature coefficient.
- the exemplary embodiment according to FIG. 3 contains, with the switching elements T1 to T7, C1 and C2 and R2, a circuit part which corresponds to the circuit arrangement according to FIG. 2. Therefore, this circuit part in following are no longer explained.
- this circuit arrangement contains a current source transistor T8 which is controlled by the first current mirror T1 and T2 and is designed as an n-channel field effect transistor.
- This transistor T8 which has its source electrode at the reference potential of the circuit, supplies an emitter current i4 for an npn bipolar transistor Q1, which serves as a reference voltage source Q ref .
- its base electrode and its collector electrode are at the potential of the operating voltage source V DD , in order to thereby generate the base-emitter voltage V BE of the transistor Q1 at the circuit node K1 which is required as a temperature-dependent reference voltage.
- a series circuit comprising two field effect transistors T9 and T10 connects this circuit node K1 to the operating voltage source V DD , the transistor T9 connected to this potential being of the p-channel type and the transistor T10 connected to the circuit node K1 being the n-channel type.
- the connection point of the two channel sections of these transistors T9 and T10 leads to a connection K3 of a circuit arrangement 3.
- a current i5 can be taken from the circuit arrangement 3 and, as will be shown further below, a certain temperature coefficient can be impressed on it.
- this circuit arrangement 3 contains one of the second current mirror T3 and T4 controlled current source transistor T13 of the p-channel type, whose drain electrode supplies said output current i5 and whose source electrode is connected to the operating voltage source V DD via a series circuit comprising two p-channel effect transistors.
- the control electrode of the transistor T11 is supplied with the clock signal Cl1 and the control electrode of the transistor T12 with the clock signal Cl2, which is in phase opposition to the clock signal Cl1, or vice versa, the clock signal Cl2 and the transistor T12 with the clock signal Cl1.
- the clock signal lines are connected to the connections K5 and K6 of the circuit arrangement 3.
- the output current i5 is withdrawn at a connection K7.
- a first capacitor C4 of this circuit arrangement 3 corresponds to the capacitor C1 parallel to the channel section of the transistor T11, while a second capacitor C3 connects the connection point K4 of the two channel sections of the transistors T11 and T12 to the node K3.
- the mode of operation of the circuit arrangement according to FIG. 3 is as follows:
- the base-emitter voltage V BE of the vertical npn transistor Q1 manufactured in integrated CMOS technology is subject to only slight fluctuations in the given manufacturing process with the parameter scatter to be expected over several manufacturing lots.
- the absolute value and temperature profile of this voltage are also only influenced by the current density, that is to say by the ratio of the emitter area of the transistor Q1 to the emitter current i4. Since the current i4, the size of which corresponds to the size of the current i1 with the same dimensioning of the transistors T1 and T8, is, however, only subject to slight production variations, the absolute value and temperature dependence of the reference voltage V BE of the reference voltage source Q ref can be determined very precisely in the given circuit dimensioning.
- the capacitor C3 of the circuit arrangement 3 is initially disregarded, it is found that the arrangement of the switching elements T11, T12, T13 and C4 corresponds exactly to the circuit arrangement of the switching elements T4, T6, T7 and C1, that is, with the same dimensioning of the Capacitor C4 of transistors T11 to T13, like capacitor C1 and transistors T4, T6 and T7, the output current i5 and its temperature profile will correspond to the current i1.
- Diagrams a, b according to FIG. 4 show the level curve of the clock signals Cl1 and Cl2, which are in phase opposition to one another.
- the voltage diagram c shows the voltage curve V C4 of the capacitor C4. At time t 1, this capacitor C4 - C3 would not be present - charged by a voltage amount -V C4 to a final voltage -V end at time t2.
- the capacitor C3 is now taken into consideration, the following occurs under the assumption that the transistors T9, T10 and T11 are driven with the clock signal Cl1 according to FIG. 4a and T12 with the inverted clock signal Cl2 according to FIG. 4b: While the clock signal is Cl1 to L level, the capacitor C4 is discharged via the transistor T11 to the operating potential V DD and at the same time the node K3 is also held via the transistor T9 to the operating potential V DD, that is, the capacitor C3 is also discharged .
- the terminal K3 is connected to the reference voltage V BE via the transistor T10 which is turned on, while at the same time the capacitor C4 is discharged via the transistor T11 to the operating potential V DD , since the clock signal Cl2 switches to L level, that is, the capacitor C3 is simultaneously charged to the reference voltage V BE .
- the reference voltage V BE becomes smaller and thus the initial charging voltage + V C4 is also reduced, i.e. the charge on the capacitor C4 from the initial voltage value + V C4 to the final voltage value -V end takes place over a smaller voltage range and with increasing temperature this means that the current i5 that can be drawn also becomes smaller with increasing temperature, that is to say that i5 has a negative temperature coefficient.
- circuit arrangements 31, 32, 33, ... are connected in parallel, output currents i5, i51, i52, i53,. .. are generated with different temperature behavior.
- Such a current source circuit is shown in FIG. 5, the reference voltage source Q ref and the switching elements T1 to T7, C1 and C2 are not shown.
- Each of these circuit arrangements 31, 32, 33, ... correspond to their structure of the circuit arrangement 3 according to Figure 3. They thus contain transistors T111, T121, T131, T112, T122, T132, ... and capacitors C31, C41, C32, C42 , .... At the terminals K71, K72, K73, ... a current i51, i52, i53, ... can be removed.
- FIG. 6 now shows a circuit with which the current source circuit according to FIG. 3 can be supplemented to generate an output current with negative temperature coefficients. It is assumed here that the circuit according to FIG. 3 supplies an output current i5 with a positive temperature coefficient. Instead of the current source circuit according to FIG. 3, FIG. 6 shows only the circuit branches supplying the output current i3 and the output current i5.
- the output current i3 represents the input current for a current mirror made up of two p-channel field effect transistors, while the output current i5 is fed as an input current into a further current mirror made up of two n-channel field effect transistors T14 and T15.
- the first current mirror T16, T17 is connected to the operating voltage source V DD and supplies an output current i6 via the transistor T17.
- the second current mirror T14, T15 is connected to the reference potential of the circuit and supplies an output current i7 via the transistor T15. These two output currents i6 and i7 are summed to an output current i8 at a circuit node K8.
- the output current i3 and thus also the output current i6 has a very low positive temperature coefficient
- the output current i5 can have a very large positive temperature coefficient depending on the dimensioning of the capacitors C3 and C4
- the total output current i8 which can be seen in the circuit according to FIG Difference of the current i6 and the current i7, have a negative temperature coefficient, the value of this temperature coefficient is only specified by the dimensioning of the transistors T15 and T17.
- FIG. 7 shows a circuit expanded according to FIG. 6, in which further transistors T151, T152, T153, ... and T171, T172, T173, ... are provided as current source transistors controlled by the current mirrors.
- the paired current source transistors T151, T171 and T152, T172 and T153, T173 each deliver an output current i71, i61 and i72, i62 and i73, i63, which are each added up in a circuit node K81, K82 and K83 to produce an output current i81, i82 and i83, these output currents i81, i82 and i83 having different negative temperature coefficients, whereby the values of these temperature coefficients only depend on the dimensioning of the transistors T151 to T153 and T171 to T173 is specified.
- circuits described above which are built in integrated CMOS technology, can, contrary to the conditions shown, also be operated with a different polarity of the operating voltage source V DD by swapping the p- and n-channel transistors and changing the reference point of the reference voltage V BE , the capacitors C1 and C4 from + V DD to -V DD .
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Abstract
Einer aus zwei Stromspiegelschaltungen schleifenförmig verknüpften Stromquellenschaltung mit einem Widerstand kann über einen Stromquellentransistor ein Strom mit einem hohen negativen Temperaturkoeffizienten entnommen werden. Des weiteren weist eine solche in CMOS-Technologie hergestellte Stromquellenschaltung einen hohen Strombedarf auf. Erfindungsgemäß lassen sich diese Nachteile dadurch vermindern, daß der Widerstand durch eine geschaltete Kapazität ersetzt wird. <IMAGE>A current with a high negative temperature coefficient can be taken from a current source circuit with a resistor linked in a loop from two current mirror circuits via a current source transistor. Furthermore, such a current source circuit manufactured in CMOS technology has a high current requirement. According to the invention, these disadvantages can be reduced by replacing the resistor with a switched capacitance. <IMAGE>
Description
Die Erfindung betrifft eine Stromquellenschaltung mit einem ersten, zweiten, dritten und vierten Feldeffekttransistor gemäß dem Oberbegriff des Patentanspruches 1.The invention relates to a current source circuit with a first, second, third and fourth field effect transistor according to the preamble of
Eine solche Stromquellenschaltung ist aus der Zeitschrift "IEEE Journal of Solid States Circuits", Juni 1977, Seiten 224 bis 231, insbesondere Figur 8 auf Seite 228 bekannt. Diese Schaltung zeigt die Figur 1, wonach die Feldeffekttransistoren T1 bis T4 zusammen mit dem Widerstand R1 eine Referenzstromquelle bilden. Hierbei stellen die beiden n-Kanaltransistoren T1 und T2 einen ersten Stromspiegel dar. Die beiden p-Kanaltransistoren T3 und T4 bilden zusätzlich einen zweiten Stromspiegel.Such a current source circuit is known from the journal "IEEE Journal of Solid States Circuits", June 1977, pages 224 to 231, in particular FIG. 8 on page 228. This circuit is shown in FIG. 1, according to which the field effect transistors T1 to T4 together with the resistor R1 form a reference current source. Here, the two n-channel transistors T1 and T2 represent a first current mirror. The two p-channel transistors T3 and T4 additionally form a second current mirror.
Für den ersten Stromspiegel "T1, T2" gilt:
wobei W/L [.] die Kanalbreiten/Kanallängen-Verhältnisse der Transistoren T1 bzw. T2 angeben. Aus gleichen Transistorgrößen für T1 und T2 ergeben sich auch gleiche Ströme i2 und i1.The following applies to the first current mirror "T1, T2":
where W / L [.] indicate the channel width / channel length ratios of the transistors T1 and T2. From the same transistor sizes the same currents i2 and i1 also result for T1 and T2.
Für den Strom i1 im Zusammenhang mit dem zweiten Stromspiegel "T3, T4" ergibt sich ein Wert nach folgender Formel:
wobei K die Bolzmannkonstante, T die absolute Temperatur und q die Elektronenladung angibt. Mit einem Widerstand von R1 = MΩ und einem W/L-Verhältnis der beiden Transistoren T4 und T3 von 8 ergibt sich dabei bei Raumtemperatur von 300 K für i1 ein Strom von 5,4·10⁻⁸ A.For the current i1 in connection with the second current mirror "T3, T4" there is a value according to the following formula:
where K is the Bolzmann constant, T is the absolute temperature and q is the electron charge. With a resistance of R1 = MΩ and a W / L ratio of the two transistors T4 and T3 of 8, a current of 5.4 · 10⁻⁸ A results at room temperature of 300 K for i1.
Die obige Gleichung (2) gilt solange, wie sich die beiden Transistoren T3 und T4 im Bereich schwacher Inversion befinden. Aus dieser Gleichung ist weiterhin ersichtlich, daß der Strom i1 bei Raumtemperatur einen positiven Temperaturkoeffizienten von ca. +3000 ppm/K aufweist, sofern der Widerstand R1 als konstant und temperaturunabhängig angenommen wird. Für den Widerstand R1 wird meist ein p-well-Widerstand verwendet, der einen positiven Temperaturgang aufweist. Daraus ergibt sich für den Strom i1 typischerweise ein negativer Temperaturkoeffizient im Bereich von ca. -5000 bis -15000 ppm/K.The above equation (2) applies as long as the two transistors T3 and T4 are in the area of weak inversion. From this equation it can also be seen that the current i1 at room temperature has a positive temperature coefficient of approx. +3000 ppm / K, provided the resistance R1 is assumed to be constant and independent of the temperature. A p-well resistor with a positive temperature response is usually used for the resistor R1. This typically results in a negative temperature coefficient for the current i1 in the range from approximately -5000 to -15000 ppm / K.
Gemäß Figur 1 wird über einen n-Kanal-Feldeffekttransistor T5 der Referenzstromquelle ein Strom i3 entnommen, der je nach gewähltem Größenverhältnis des ersten Stromspiegels (W/L [T5]/W/L [T1]) einen Bruchteil oder ein Vielfaches des Stromes i1 beträgt, wobei natürlich der Strom i3 die gleiche Temperaturabhängigkeit wie der Strom i1 aufweist.According to FIG. 1, a current i3 is taken from the reference current source via an n-channel field effect transistor T5. which, depending on the selected size ratio of the first current mirror (W / L [T5] / W / L [T1]), is a fraction or a multiple of the current i1, the current i3 naturally having the same temperature dependency as the current i1.
Wie oben gezeigt wurde, beträgt der Strom i1 bei der angegebenen Schaltungsdimensionierung 54 nA; da jedoch die Ströme i2 und i1 gleich groß sind, verbraucht diese Referenzstromquelle nach Figur 1 selbst bereits einen Strom von ca. 0,1 µA. Diese Stromaufnahme ist jedoch für viele Anwendungen zu groß.As shown above, the current i1 for the specified circuit dimensioning is 54 nA; However, since the currents i2 and i1 are of the same size, this reference current source according to FIG. 1 itself already consumes a current of approx. However, this current draw is too large for many applications.
Eine Möglichkeit, den Stromverbrauch dieser bekannten Referenzstromquelle zu reduzieren, besteht darin, das W/L-Verhältnis der beiden Transistoren T4 und T3 zu reduzieren. Damit verringert sich der Spannungsabfall über dem Widerstand R1 und damit bei gegebenem Widerstand R1 auch die Stromaufnahme der Schaltung. Dieser Möglichkeit sind jedoch enge Grenzen gesetzt, da sich bei sehr kleinem W/L-Verhältnis der Transistoren T4 und T3 sehr große prozentuale Streuungen des Spannungsabfalles an diesem Widerstand R1 und damit auch für den Strom i1 ergeben.One way to reduce the current consumption of this known reference current source is to reduce the W / L ratio of the two transistors T4 and T3. This reduces the voltage drop across the resistor R1 and thus, for a given resistor R1, the current consumption of the circuit. However, this possibility has narrow limits, since with a very low W / L ratio of the transistors T4 and T3 there are very large percentages of the voltage drop across this resistor R1 and thus also for the current i1.
Eine weitere Möglichkeit besteht darin, den Widerstandswert von R1 auf beispielsweise 10 MΩ zu erhöhen, womit die Stromaufnahme der Referenzstromquelle auf ca. 10 nA sinkt, der somit auch bei "low power"-Schaltkreisen toleriert werden kann.Another possibility is to increase the resistance value from R1 to, for example, 10 MΩ, as a result of which the current consumption of the reference current source drops to approximately 10 nA, which can thus also be tolerated in the case of "low power" circuits.
Da dieser Widerstand R1 jedoch üblicherweise - wie schon oben ausgeführt - durch einen p-well-Widerstand gebildet wird und dessen Flächenwiderstand technologiebedingt nur ca. 2 kΩ/ betragt, wurde fur einen solchen Widerstand selbst eine unverhältnismäßig große Chipfläche (ca. 1 mm²) benötigt, was natürlich ebenfalls unerwünscht ist.However, since this resistor R1 is usually - as already explained above - formed by a p-well resistor and its sheet resistance is technology-related only approx. 2 kΩ /, a disproportionately large chip area (approx. 1 mm²) was required for such a resistor, which is of course also undesirable.
Schließlich besteht noch die Möglichkeit zur Reduzierung der Stromaufnahme in der Verwendung eines ebenfalls hochohmigen Widerstandes R1, wobei dieser Widerstand durch eine speziell erzeugte Schicht, beispielsweise implantiertes Polysilizium mit hohem Flächenwiderstand und damit geringem Platzbedarf realisiert wird. Die Bereitstellung eines solchen Hochohm-Polywiderstandes erfordert jedoch eine spezielle Maske sowie zusätzliche Prozeßschritte und verursacht damit erhöhte Kosten. Ein solcher Widerstand kann außerdem nur mit relativ großen Toleranzen hergestellt werden. Damit ist auch der über den Transistor T5 entnehmbare Strom i3 ebenfalls großen Streuungen unterworfen und die Schaltung daher nicht für Anwendungen geeignet, bei denen der Strom i3 einen weitgehend konstanten Wert aufweisen soll.Finally, there is also the possibility of reducing the current consumption by using a likewise high-resistance resistor R1, this resistor being realized by a specially produced layer, for example implanted polysilicon with a high sheet resistance and thus a small space requirement. However, the provision of such a high-ohmic poly resistor requires a special mask and additional process steps and thus causes increased costs. Such a resistor can also only be produced with relatively large tolerances. The current i3 that can be tapped via the transistor T5 is therefore also subject to large variations and the circuit is therefore not suitable for applications in which the current i3 is to have a largely constant value.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Stromquellenschaltung der eingangs genannten Art zu schaffen, die eine Stromentnahme erlaubt, deren Strom weitgehend konstant ist bei insgesamt geringem Stromverbrauch durch die Stromquellenschaltung.The invention is therefore based on the object of providing a current source circuit of the type mentioned at the outset which allows current to be drawn, the current of which is largely constant with little overall power consumption by the current source circuit.
Diese Aufgabe wird durch die kennzeichnenden Merkmale des Patentanspruches 1 gelöst.This object is achieved by the characterizing features of
Demnach besteht das Wesen der Erfindung darin, den Widerstand R1 nach Figur 1 durch eine geschaltete Kapazität nachzubilden. Da bei vielen integrierten Schaltungen eine stabile Quarzfrequenz von beispielsweise 32,768 kHz zur Verfügung steht, kann hier mit einer kleinen Kapazität von einigen pF leicht ein Widerstand von ca. 10 MΩ realisiert werden. Beispielsweise ergibt sich mit einer Frequenz f von 32,768 kHz und einem Kapazitätswert von 3 pF ein kapazitiver Widerstand von 10,1 MΩ.Accordingly, the essence of the invention consists in simulating the resistor R1 according to FIG. 1 by a switched capacitance. As with many integrated circuits a stable quartz frequency of, for example, 32.768 kHz is available, a resistance of approx. 10 MΩ can easily be realized here with a small capacitance of a few pF. For example, with a frequency f of 32.768 kHz and a capacitance value of 3 pF, a capacitive resistance of 10.1 MΩ results.
Hierbei ist besonders der geringe Chipflächenbedarf eines solchen Kondensators von 3 pF zu erwähnen, der somit nur einen Bruchteil (weniger als 1 %) der Fläche eines ohmschen (p-well-)Widerstands mit dem selben Widerstandswert benötigt.Of particular note here is the small chip area requirement of such a capacitor of 3 pF, which therefore only requires a fraction (less than 1%) of the area of an ohmic (p-well) resistor with the same resistance value.
Weiterhin wird für eine solche Kapazität üblicherweise als Dielektrikum eine dünne Silizium-Dioxydschicht (Gate-Oxid) verwendet, die bei der Herstellung einer integrierten CMOS-Schaltung ohnehin erzeugt wird. Die Schichtdicke dieses Oxids beträgt typischerweise einige 100 Å und wird innerhalb enger Toleranzgrenzen von weniger als +/- 5 % gefertigt. Damit lassen sich also ohne zusätzliche Prozeßschritte Kapazitäten mit sehr geringen Streuungen des Absolutwerts herstellen, so daß sich unter der Maßgabe einer konstanten Taktfrequenz eine Referenzstromquelle mit geringen Streuungen des durch den Transistor T5 entnommenen Stroms i3 bei geringem Stromverbrauch der Schaltung selbst von z. B. weniger als 10 nA und geringem Chipflächenbedarf herstellen läßt.Furthermore, a thin silicon dioxide layer (gate oxide), which is generated in any case during the production of an integrated CMOS circuit, is usually used as the dielectric for such a capacitance. The layer thickness of this oxide is typically a few 100 Å and is manufactured within narrow tolerance limits of less than +/- 5%. Capacities with very small variations in the absolute value can thus be produced without additional process steps, so that under the stipulation of a constant clock frequency, a reference current source with small variations in the current i3 drawn by the transistor T5 with a low current consumption of the circuit itself, e.g. B. less than 10 nA and small chip area requirements.
Bei einer vorteilhaften Weiterbildung der Erfindung wird durch die kennzeichnenden Merkmale des Patentanspruches 2 eine Stromquellenschaltung angegeben, die einen Ausgangsstrom mit voreinstellbarem Temperaturkoeffizienten liefert. Der Temperaturkoeffizient dieses Ausgangsstromes wird durch die in der von dem zweiten Stromspiegel gesteuerten Schaltungsanordnung vorgesehenen Kondensatoren bestimmt, wobei dessen Vorzeichen durch die Phasenlage der dieser Schaltungsanordnung zugeführten Taktsignale vorgegeben ist.In an advantageous development of the invention, a current source circuit is specified by the characterizing features of
Durch eine Anordnung weiterer solcher von dem zweiten Stromspiegel gesteuerten Schaltungsanordnungen lassen sich bei einer anderen vorteilhaften Weiterbildung der Erfindung mehrere Ausgangsströme mit wählbarem Temperaturkoeffizienten und Vorzeichen entnehmen. Somit können auf einer integrierten Schaltung Stromquellen mit unterschiedlichem Temperaturgang zur Verfügung gestellt werden.By arranging further such circuit arrangements controlled by the second current mirror, in another advantageous development of the invention, several output currents with a selectable temperature coefficient and sign can be obtained. Current sources with different temperature characteristics can thus be made available on an integrated circuit.
Weiterhin wird nach den kennzeichnenden Merkmalen der Patentansprüche 4 und 5 eine weitere einfache Möglichkeit zur Erzeugung von Ausgangsströmen mit unterschiedlichen negetiven Temperaturkoeffizienten gegeben, wobei deren Werte durch die Dimensionierung der Transistoren der beteiligten Stromspiegeln vorgegeben wird.Furthermore, according to the characterizing features of claims 4 and 5, a further simple possibility for generating output currents with different negative temperature coefficients is given, the values of which are predetermined by the dimensioning of the transistors of the current mirrors involved.
Schließlich sind weitere vorteilhafte Ausgestaltungen der Erfindung durch die kennzeichnenden Merkmale der Patentansprüche 6 und 7 gegeben.Finally, further advantageous embodiments of the invention are given by the characterizing features of claims 6 and 7.
Im folgenden soll die erfindungsgemäße Stromquellenschaltung mit ihren Vorteilen anhand von Ausführungsbeispielen im Zusammenhang mit den Figuren erläutert und dargestellt werden. Es zeigen:
Figur 2- ein Ausführungsbeispiel der erfindungsgemäßen Stromquellenschaltung,
Figur 3- ein Schaltbild eines weiteren Ausführungsbeispieles der Erfindung zur Erzeugung von Ausgangsströmen mit vorbestimmten Temperaturkoeffizienten,
- Figur 4
- Spannungs-Zeit-Diagramme zur Erläuterung der Funktionsweise der Schaltung nach
Figur 3, - Figur 5
- ein weiteres Ausführungsbeispiel der Erfindung zur Erzeugung von Ausgangsströmen mit negativem Temperaturkoeffizienten.
- Figur 6
- ein Schaltbild eines weiteren Ausführungsbeispieles der Erfindung zur Erzeugung eines Stromes mit negativem Temperaturkoeffizienten, und
- Figur 7
- ein Schaltbild zur Erzeugung von mehreren Strömen mit unterschiedlichen negativen Temperaturkoeffizienten.
- Figure 2
- an embodiment of the current source circuit according to the invention,
- Figure 3
- 2 shows a circuit diagram of a further exemplary embodiment of the invention for generating output currents with predetermined temperature coefficients,
- Figure 4
- Voltage-time diagrams to explain the mode of operation of the circuit according to FIG. 3,
- Figure 5
- a further embodiment of the invention for generating output currents with a negative temperature coefficient.
- Figure 6
- a circuit diagram of another embodiment of the invention for generating a current with a negative temperature coefficient, and
- Figure 7
- a circuit diagram for generating multiple currents with different negative temperature coefficients.
In den Figuren sind Bauelemente mit einander entsprechenden Funktionen mit den gleichen Bezugszeichen versehen.In the figures, components with corresponding functions are provided with the same reference symbols.
Der prinzipielle Aufbau der erfindungsgemäßen Stromquellenschaltung nach Figur 2 entspricht demjenigen gemäß Figur 1 mit 5 Feldeffekttransistoren T1 bis T5. Die beiden n-Kanaltransistoren T1 und T2 bzw. die beiden p-Kanaltransistoren T3 und T4 bilden einen ersten bzw. zweiten Stromspiegel, wozu die Steuerelektrode des Transistors T1 mit dessen Drain-Elektrode und die Steuerelektrode des Transistors T3 ebenfalls mit dessen Drain-Elektrode verbunden sind. Ferner sind die Steuerelektroden der einen Stromspiegel bildenden Transistoren T1 und T2 bzw. T3 und T4 miteinander verbunden. Die beiden Transistoren T2 und T3 sind über ihre Kanalstrecken in Reihe geschaltet und verbinden das Bezugspotential der Schaltung mit einer Betriebsspannungsquelle VDD, indem der Transistor T2 mit seiner Source-Elektrode auf dem Bezugspotential und die Source-Elektrode des Transistors T3 auf dem Betriebspotentials liegt. Hierdurch bilden diese beiden Transistoren T2 und T3 einen das Bezugspotential mit dem Betriebsspannungspotential VDD verbindenden Hauptstromzweig 2. Ein weiterer hierzu paralleler Hauptstromzweig 1 wird durch eine Serienschaltung des Transistors T1, des Transistors T4, einem Widerstand R2 sowie zwei mit ihren Kanalstrecken in Reihe geschalteten p-Kanaltransistoren T6 und T7, wobei sie ausgehend vom Bezugspotential der Schaltung in der angeführten Reihenfolge miteinander verbunden sind, wobei die Source-Elektrode des Transistors T6 auf dem Betriebspotential der Betriebsspannungsquelle VDD liegt. Schließlich ist ein n-Kanaltransistor T5 vorgesehen, dessen Gate-Elektrode mit dem ersten Stromspiegel über die Gate-Elektrode des Transistors T1 verbunden ist und dessen Source-Elektrode ebenfalls auf dem Bezugspotential der Schaltung liegt. Der Drain-Elektrode dieses Transistors T5 kann ein Strom i3 entnommen werden, dessen Größe demjenigen in dem Hauptstromkreis 1 fließenden Strom i1 bei gleicher Dimensionierung der Transistoren T1 und T5 entspricht. Im Gleichgewichtszustand der Schaltung entspricht der Strom i1 dem im Hauptstromkreis 2 fließenden Strom i2.The basic structure of the current source circuit according to FIG. 2 corresponds to that according to FIG. 1 with 5 field effect transistors T1 to T5. The two n-channel transistors T1 and T2 and the two p-channel transistors T3 and T4 form a first and a second current mirror, for which purpose the control electrode of the transistor T1 with its drain electrode and the control electrode of the transistor T3 also with it Drain electrode are connected. Furthermore, the control electrodes of the transistors T1 and T2 or T3 and T4 forming a current mirror are connected to one another. The two transistors T2 and T3 are connected in series via their channel paths and connect the reference potential of the circuit to an operating voltage source V DD , in that the transistor T2 has its source electrode at the reference potential and the source electrode of the transistor T3 is at the operating potential. As a result, these two transistors T2 and T3 form a main
Weiterhin ist nach Figur 2 ein erster und zweiter Kondensator C1 und C2 vorgesehen, wobei der erste Kondensator C1 parallel zur Kanalstrecke des Transistors T6 angeordnet ist und der zweite Kondensator C2 mit seinem ersten Anschluß auf dem Bezugspotential der Schaltung liegt und mit seinem zweiten Anschluß an die Steuerelektrode des ersten bzw. zweiten Transistors T1 bzw. T2 angeschlossen ist.Furthermore, according to Figure 2, a first and second capacitor C1 and C2 are provided, the first capacitor C1 being arranged parallel to the channel path of the transistor T6 and the second capacitor C2 having its first connection at the reference potential of the circuit and with its second connection to the Control electrode of the first and second transistor T1 and T2 is connected.
Den beiden Steuerelektroden der Transistoren T6 und T7 werden jeweils zueinander gegenphasige Taktsignale Cl1 und Cl2 zugeführt, daß heißt, erhält die Gate-Elektrode des Transistors T7 ein Low-Signal (L-Pegel) liegt gleichzeitig an der Gate-Elektrode des anderen Transistors T6 ein High-Signal (H-Pegel) an.The two control electrodes of the transistors T6 and T7 are supplied with clock signals Cl1 and Cl2 which are in phase opposition to one another, that is to say if the gate electrode of the transistor T7 receives a low signal (L level), and is simultaneously present on the gate electrode of the other transistor T6 High signal (H level) on.
Im folgenden soll nun die Funktionsweise der Schaltungsanordnung nach Figur 2 erläutert werden:
Der Kondensator C1 wird durch den Transistor T6 während der Taktphase mit L-Pegel entladen, da der Transistor T6 leitend geschaltet ist und gleichzeitig der Transistor T7 im gesperrten Zustand ist. In der sich daran anschließende Taktphase erhält die Steuerelektrode des Transistors T6 einen H-Pegel und gleichzeitig die Gate-Elektrode des Transistors T7 einen L-Pegel, wodurch sich nun der Kondensator C1 bis auf einen Spannungswert VC auflädt, der sich aus den Größenverhältnissen der Transistoren T1 bis T4 ergibt.The mode of operation of the circuit arrangement according to FIG. 2 will now be explained below:
The capacitor C1 is discharged by the transistor T6 at the L level during the clock phase, since the transistor T6 is turned on and at the same time the transistor T7 is in the blocked state. In the subsequent clock phase, the control electrode of transistor T6 is at an H level and at the same time the gate electrode of transistor T7 is at an L level, as a result of which capacitor C1 now charges up to a voltage value V C , which is determined by the size relationships of the Transistors T1 to T4 results.
Der Widerstand R2 in dem Hauptstromzweig 1 hat bei dieser Schaltung lediglich die Funktion einer Strombegrenzung und soll verhindern, daß beim Flankenwechsel des Taktsignales Cl1 von H- auf L-Pegel in den Transistoren T1 bis T4 kurzzeitig ein überhöhter Stromfluß auftritt. Der Wert dieses Widerstandes R2 ist dabei unkritisch und kann daher z. B. durch einen entsprechend dimensionierten p-Kanaltransistor T7 selbst gebildet werden, der den gewünschten Widerstandswert im leitenden Zustand aufweist. Da bei dieser Schaltung im Vergleich zu derjenigen nach Figur 1 der Strom i1 nicht zeitlich konstant ist, sondern im Rhythmus der angelegten Taktfrequenz pulsiert, der über T5 entnommene Strom i3 jedoch normalerweise keine zeitlichen Schwankungen aufweisen soll, ist der schon oben erwähnte Kondensator C2 vom gemeinsamen Gate-Anschluß der Transistoren T1, T2 und T5 als Glättungskapazität nach dem Bezugspotential geschaltet, deren Wert sich ebenfalls in der Größenordnung von einigen pF bewegt.In this circuit, the resistor R2 in the main
Mit der nach Figur 2 gezeigten erfindungsgemäßen Schaltung läßt sich also bei minimalem Flächenbedarf und geringem Stromverbrauch ein Ausgangsstrom i3 erzeugen, der nur geringe fertigungsbedingte Toleranzen aufweist und dessen Absolutwert nahezu ausschließlich von den gewählten Transistordimensionen der Transistoren T1 bis T5, dem Kapazitätswert des Kondensators C1 und der Frequenz des angelegten Taktsignales Cl1 und Cl2 abhängt. Der erreichbare Temperaturkoeffizient des Ausgangsstroms i3 ist dabei jedoch fest vorgegeben und liegt bei ca. +3000 ppm/K, da der verwendete Kondensator C1 selbst nur einen sehr geringen Temperaturkoeffizienten aufweist.With the circuit according to the invention shown in FIG. 2, an output current i3 can thus be generated with minimal space requirement and low power consumption, which has only small manufacturing-related tolerances and whose absolute value is almost exclusively dependent on the selected transistor dimensions of the transistors T1 to T5, the capacitance value of the capacitor C1 and the Frequency of the applied clock signal Cl1 and Cl2 depends. However, the achievable temperature coefficient of the output current i3 is fixed and is approximately +3000 ppm / K, since the capacitor C1 itself has only a very low temperature coefficient.
Das Ausführungsbeispiel nach Figur 3 enthält mit den Schaltelementen T1 bis T7, C1 und C2 sowie R2 einen Schaltungsteil, der der Schaltungsanordnung nach Figur 2 entspricht. Deshalb wird dieser Schaltungsteil im folgenden nicht mehr erläutert werden. Darüber hinaus enthält diese Schaltungsanordnung einen von dem ersten Stromspiegel T1 und T2 gesteuerten Stromquellentransistor T8, der als n-Kanalfeldeffekttransistor ausgebildet ist. Dieser Transistor T8, der mit seiner Source-Elektrode auf dem Bezugspotential der Schaltung liegt, liefert einen Emitter-Strom i4 für einen npn-Bipolar-Transistor Q1 , der als Referenzspannungsquelle Qref dient. Hierzu liegt dessen Basis- als auch dessen Kollektor-Elektrode auf dem Potential der Betriebsspannungsquelle VDD, um hierdurch die als temperaturabhängige Referenzspannung benötigte Basis-Emitter-Spannung VBE des Transistors Q1 am Schaltungsknoten K1 zu erzeugen. Eine Serienschaltung aus zwei Feldeffekttransistoren T9 und T10 verbindet diesen Schaltungsknoten K1 mit der Betriebsspannungsquelle VDD, wobei der mit diesem Potential verbundene Transistor T9 vom p-Kanaltyp und der mit dem Schaltungsknoten K1 verbundene Transistor T10 vom n-Kanaltyp ist. Der Verbindungspunkt der beiden Kanalstrecken dieser Transistoren T9 und T10 führt auf einen Anschluß K3 einer Schaltungsanordnung 3. Die beiden Steuerelektroden dieser beiden Transistoren T9 und T10 sind miteinander verbunden und werden mittels eines Taktsignales Cl1 angesteuert. Hierdurch wird der Anschluß K3 in Abhängigkeit vom Zustand dieses Taktsignales Cl1 entweder an die Referenzspannung VBE (Cl1 = H-Pegel) bzw. auf die Betriebsspannungsquelle VDD (Cl1 = L-Pegel) geschaltet.The exemplary embodiment according to FIG. 3 contains, with the switching elements T1 to T7, C1 and C2 and R2, a circuit part which corresponds to the circuit arrangement according to FIG. 2. Therefore, this circuit part in following are no longer explained. In addition, this circuit arrangement contains a current source transistor T8 which is controlled by the first current mirror T1 and T2 and is designed as an n-channel field effect transistor. This transistor T8, which has its source electrode at the reference potential of the circuit, supplies an emitter current i4 for an npn bipolar transistor Q1, which serves as a reference voltage source Q ref . For this purpose, its base electrode and its collector electrode are at the potential of the operating voltage source V DD , in order to thereby generate the base-emitter voltage V BE of the transistor Q1 at the circuit node K1 which is required as a temperature-dependent reference voltage. A series circuit comprising two field effect transistors T9 and T10 connects this circuit node K1 to the operating voltage source V DD , the transistor T9 connected to this potential being of the p-channel type and the transistor T10 connected to the circuit node K1 being the n-channel type. The connection point of the two channel sections of these transistors T9 and T10 leads to a connection K3 of a
Der Schaltungsanordnung 3 kann ein Strom i5 entnommen werden, dem, wie weiter unten gezeigt wird, ein bestimmter Temperaturkoeffizient aufgeprägt werden kann. Hierzu enthält diese Schaltungsanordnung 3 einen von dem zweiten Stromspiegel T3 und T4 gesteuerten Stromquellentransistor T13 vom p-Kanaltyp, dessen Drain-Elektrode den besagten Ausgangsstrom i5 liefert und dessen Source-Elektrode über eine Serienschaltung aus zwei p-Kanaleffekttransistoren mit der Betriebsspannungsquelle VDD verbunden ist. Der Steuerelektrode des Transistors T11 wird das Taktsignal Cl1 und der Steuerelektrode des Transistors T12 das zum Taktsignal Cl1 gegenphasige Taktsignal Cl2 oder umgekehrt dem Transistor T11 das Taktsignal Cl2 und dem Transistor T12 das Taktsignal Cl1 zugeführt. Der Anschluß der Taktsignalleitungen erfolgt an die Anschlüsse K5 und K6 der Schaltungsanordnung 3. Die Entnahme des Ausgangsstromes i5 erfolgt an einem Anschluß K7.A current i5 can be taken from the
Ein erster Kondensator C4 dieser Schaltungsanordnung 3 liegt entsprechend dem Kondensator C1 parallel zur Kanalstrecke des Transistors T11, während ein zweiter Kondensator C3 den Verbindungspunkt K4 der beiden Kanalstrecken der Transistoren T11 und T12 mit dem Knotenpunkt K3 verbindet.A first capacitor C4 of this
Die Funktionsweise der Schaltungsanordnung nach Figur 3 ist folgende:
Die Feldeffekttransistoren T11, T12 und T13 sowie die Kondensatoren C3 und C4 liefern im Zusammenwirken mit der zuvor beschriebenen Schaltung nach Figur 2 einen Ausgangsstrom i5, dessen Temperaturverlauf im wesentlichen durch die Dimensionierung der Kondensatoren C3 und C4 sowie durch die Referenzspannung VBE und deren Temperaturabhängigkeit vorgegeben ist.The mode of operation of the circuit arrangement according to FIG. 3 is as follows:
The field effect transistors T11, T12 and T13 and the capacitors C3 and C4, in cooperation with the circuit according to FIG. 2 described above, deliver an output current i5, the temperature profile of which is essentially determined by the dimensioning of the capacitors C3 and C4 and by the reference voltage V BE and their temperature dependence is.
Die Basis-Emitter-Spannung VBE des in integrierter CMOS-Technik hergestellten Vertikal-npn-Transistors Q1 ist bei gegebenem Fertigungsprozeß mit den über mehrere Fertigungslose zu erwartenden Parameterstreuungen nur geringen Schwankungen unterworfen. Der Absolutwert und Temperaturverlauf dieser Spannung werden darüber hinaus nur noch von der Stromdichte, also vom Verhältnis der Emitterfläche des Transistors Q1 zum Emitter-Strom i4 beeinflußt. Da der Strom i4, dessen Größe mit der Größe des Stromes i1 bei gleicher Dimensionierung der Transistoren T1 und T8 übereinstimmt, jedoch nur geringen Fertigungsstreuungen unterworfen ist, können Absolutwert und Temperaturabhängigkeit der Referenzspannung VBE der Referenzspannungsquelle Qref bei gegebener Schaltungsdimensionierung sehr genau vorausbestimmt werden.The base-emitter voltage V BE of the vertical npn transistor Q1 manufactured in integrated CMOS technology is subject to only slight fluctuations in the given manufacturing process with the parameter scatter to be expected over several manufacturing lots. The absolute value and temperature profile of this voltage are also only influenced by the current density, that is to say by the ratio of the emitter area of the transistor Q1 to the emitter current i4. Since the current i4, the size of which corresponds to the size of the current i1 with the same dimensioning of the transistors T1 and T8, is, however, only subject to slight production variations, the absolute value and temperature dependence of the reference voltage V BE of the reference voltage source Q ref can be determined very precisely in the given circuit dimensioning.
Läßt man den Kondensator C3 der Schaltungsanordnung 3 zunächst außer acht, so stellt man fest, daß die Anordnung der Schaltelemente T11, T12, T13 und C4 genau der Schaltungsanordnung den Schaltelementen T4, T6, T7 und C1 entspricht, das heißt, bei gleicher Dimensionierung des Kondensators C4 der Transistoren T11 bis T13 wie der Kondensator C1 und die Transistoren T4, T6 und T7 wird der Ausgangsstrom i5 und dessen Temperaturverlauf dem Strom i1 entsprechen.If the capacitor C3 of the
Die Diagramme a, b nach Figur 4 zeigen den Pegelverlauf der zueinander gegenphasigen Taktsignale Cl1 und Cl2. Das Spannungsdiagramm c zeigt dabei den Spannungsverlauf VC4 des Kondensators C4. Zum Zeitpunkt t₁ würde dieser Kondensator C4 - C3 ist dabei nicht vorhanden - um einen Spannungsbetrag -VC4 bis auf eine Endspannung -Vend zum Zeitpunkt t₂ aufgeladen.Diagrams a, b according to FIG. 4 show the level curve of the clock signals Cl1 and Cl2, which are in phase opposition to one another. The voltage diagram c shows the voltage curve V C4 of the capacitor C4. At
Wenn nun der Kondensator C3 mit in die Betrachtung genommen wird, geschieht unter der Annahme, daß die Transistoren T9, T10 und T11 mit dem Taktsignal Cl1 gemäß der Figur 4a und T12 mit dem invertierten Taktsignal Cl2 gemäß Figur 4b angesteuert werden, folgendes:
Während das Taktsignal Cl1 auf L-Pegel liegt, wird der Kondensator C4 über den Transistor T11 nach dem Betriebspotential VDD entladen und gleichzeitig der Schaltungsknoten K3 ebenfalls über den Transistor T9 auf dem Betriebspotential VDD gehalten, das heißt, der Kondensator C3 wird ebenfalls entladen. Beim Flankenwechsel des Taktsignales Cl1 von L- auf H-Pegel wird der Schaltungsknoten K3 an die Referenzspannung VBE geschaltet und damit der Kondensator C4 über die Koppelkapazität C3 schlagartig auf eine Differenzspannung - VC4 aufgeladen, wobei sich für diese Differenzspannung - VC4 folgender Wert ergibt:
Der Spannungsverlauf an diesem Kondensator C4 ist mit dem Spannungsdiagramm d nach Figur 4 dargestellt. Hieraus ist ersichtlich, daß die weitere Spannungsänderung -VC4 bis zum Endwert -Vend aufgrund der Anfangsspannung - VC4 kleiner als im Spannungsdiagramm c ohne die Kompensation durch den Kondensator C3 ist. Daraus ergibt sich zunächst, daß der entnehmbare Strom i5 kleiner ist als der Strom i1.If the capacitor C3 is now taken into consideration, the following occurs under the assumption that the transistors T9, T10 and T11 are driven with the clock signal Cl1 according to FIG. 4a and T12 with the inverted clock signal Cl2 according to FIG. 4b:
While the clock signal is Cl1 to L level, the capacitor C4 is discharged via the transistor T11 to the operating potential V DD and at the same time the node K3 is also held via the transistor T9 to the operating potential V DD, that is, the capacitor C3 is also discharged . When the edge of the clock signal Cl1 changes from L to H level, the circuit node K3 is switched to the reference voltage V BE and thus the capacitor C4 is suddenly charged to a differential voltage - V C4 via the coupling capacitance C3, the following value for this differential voltage - V C4 results in:
The voltage curve across this capacitor C4 is shown with the voltage diagram d according to FIG. It can be seen from this that the further voltage change -V C4 to the final value -V end is smaller due to the initial voltage - V C4 than in the voltage diagram c without the compensation by the capacitor C3. This initially shows that the current i5 that can be drawn is smaller than the current i1.
Da die Differenzspannung - VC4 - wie aus der Gleichung (3) ersichtlich - einem Bruchteil der Referenzspannung VBE entspricht, folgt diese Differenzspannung - VC4 auch dem Temperaturverlauf dieser Referenzspannung VBE, das heißt, mit zunehmender Temperatur wird die Differenzspannung - VC4 ebenfalls kleiner. Dadurch wird jedoch die Ladespannung -VC4 größer, das heißt, die Umladung des Kondensators C4 vom Anfangswert - VC4 bis zum Endwert -Vend erfolgt über einen größeren Spannungsbereich und damit vergrößert sich auch der entnehmbare Strom i5. Für den Ausgangsstrom i5 ergibt sich somit ein positiver Temperaturkoeffizient, wobei dessen Wert bei bekanntem Temperaturverlauf der Referenzspannung VBE nur vom Verhältnis der Kapazitätswerte der Kondensatoren C3 und C4 bestimmt wird.Since the differential voltage - V C4 - as can be seen from equation (3) - is a fraction of the reference voltage V BE corresponds, this differential voltage - V C4 also follows the temperature profile of this reference voltage V BE , that is, with increasing temperature, the differential voltage - V C4 also becomes smaller. However, this increases the charging voltage -V C4 , that is, the charge of the capacitor C4 from the initial value - V C4 to the final value -V end takes place over a larger voltage range and thus the current i5 that can be drawn also increases. A positive temperature coefficient thus results for the output current i5, the value of which, with the known temperature profile of the reference voltage V BE, being determined only by the ratio of the capacitance values of the capacitors C3 and C4.
Werden dagegen in der Schaltung nach Figur 3 die Taktsignale an den Klemmen K5 und K6 vertauscht, das heißt, der Transistor T11 erhält das Taktsignal Cl2 und der Transistor T12 das Taktsignal Cl1, so wird dadurch ein negativer Temperaturkoeffizient für den Ausgangsstrom i5 erzielt. Der entsprechende Spannungsverlauf an dem Kondensator C4 ist in dem Diagramm e der Figur 4 dargestellt.If, on the other hand, the clock signals at terminals K5 and K6 are interchanged in the circuit according to FIG. 3, that is to say that transistor T11 receives clock signal Cl2 and transistor T12 receives clock signal Cl1, a negative temperature coefficient for output current i5 is thereby achieved. The corresponding voltage curve across the capacitor C4 is shown in the diagram e in FIG.
Wenn das Taktsignal Cl1 zum Zeitpunkt t₁ auf H-Pegel schaltet, liegt der Anschluß K3 über den leitend geschalteten Transistor T10 an der Referenzspannung VBE, während gleichzeitig der Kondensator C4 über den Transistor T11 nach dem Betriebspotential VDD entladen wird, da das Taktsignal Cl2 auf L-Pegel schaltet, das heißt, der Kondensator C3 wird gleichzeitig auf die Referenzspannung VBE aufgeladen.When the clock signal Cl1 switches to H level at the
Nun wird beim Flankenwechsel des Taktsignales Cl2 von L- auf H-Pegel der Transistor T11 gesperrt. Gleichzeitig wechselt jedoch das Taktsignal Cl1 von H- auf L-Pegel, wodurch der Schaltungsknoten K3 über den Transistor T9 an das Betriebsspannungspotential VDD geschaltet wird. Somit sind zu diesem Zeitpunkt die beiden Kondensatoren C3 und C4 parallel geschaltet und da der Kondensator C3 zuvor auf die Referenzspannung VBE aufgeladen war, wird die Parallelschaltung der beiden Kondensatoren C3 und C4 auf die Spannungsdifferenz + VC4 umgeladen. Die Aufladung dieses Kondensators C4 bis zum Spannungsendwert -Vend erfolgt also über einen weiteren Spannungsbereich -VC4 als bei der Schaltung ohne Temperaturkompensation nach Figur 4c und der entnehmbare Ausgangsstrom i5 ist daher zunächst größer. Bei erhöhter Temperatur wird jedoch die Referenzspannung VBE kleiner und damit reduziert sich auch die anfängliche Ladespannung + VC4, das heißt, die Umladung des Kondensators C4 vom Anfangsspannungswert + VC4 bis zum Spannungsendwert -Vend erfolgt mit steigender Temperatur über einen kleineren Spannungsbereich und damit wird der entnehmbare Strom i5 mit zunehmender Temperatur ebenfalls kleiner, das heißt, für i5 ergibt sich damit ein negativer Temperaturkoeffizient.Now transistor T11 is blocked when the clock signal Cl2 changes from L to H level. At the same time, however, the clock signal Cl1 changes from H to L level, as a result of which the circuit node K3 is switched to the operating voltage potential V DD via the transistor T9. Thus, at this point in time the two capacitors C3 and C4 are connected in parallel and since the capacitor C3 was previously charged to the reference voltage V BE , the parallel connection of the two capacitors C3 and C4 is reloaded to the voltage difference + V C4 . The charging of this capacitor C4 up to the final voltage value -V end thus takes place over a wider voltage range -V C4 than in the circuit without temperature compensation according to FIG. 4c, and the output current i5 which can be drawn is therefore initially greater. At higher temperature, however, the reference voltage V BE becomes smaller and thus the initial charging voltage + V C4 is also reduced, i.e. the charge on the capacitor C4 from the initial voltage value + V C4 to the final voltage value -V end takes place over a smaller voltage range and with increasing temperature this means that the current i5 that can be drawn also becomes smaller with increasing temperature, that is to say that i5 has a negative temperature coefficient.
Werden parallel zu den Klemmen K2, K3, K5 und K6 der Schaltungsanordnung 3 nach Figur 3 weitere solche Schaltungsanordnungen 3₁, 3₂, 3₃, ... parallel angeschlossen, können auf ein und derselben integrierten Schaltung Ausgangsströme i5, i5₁, i5₂, i5₃, ... mit unterschiedlichem Temperaturverhalten erzeugt werden. Eine solche Stromquellenschaltung ist in Figur 5 dargestellt, wobei die Referenzspannungsquelle Qref sowie die Schaltelemente T1 bis T7, C1 und C2 nicht dargestellt sind. Jede dieser Schaltungsanordnungen 3₁, 3₂, 3₃, ... entsprechen ihrem Aufbau der Schaltungsanordnung 3 nach Figur 3. Sie enthalten somit Transistoren T11₁, T12₁, T13₁, T11₂, T12₂, T13₂, ... und Kondensatoren C3₁, C4₁, C3₂, C4₂, .... An den Klemmen K7₁, K7₂, K7₃, ... ist jeweils ein Strom i5₁, i5₂, i5₃, ... entnehmbar.If parallel to the terminals K2, K3, K5 and K6 of the
Die Figur 6 zeigt nun eine Schaltung, mit der die Stromquellenschaltung nach Figur 3 zur Erzeugung eines Ausgangsstromes mit negativen Temperaturkoeffizienten ergänzt werden kann. Hierbei sei vorausgesetzt, daß die Schaltung nach Figur 3 einen Ausgangsstrom i5 mit positivem Temperaturkoeffizienten liefert. In der Figur 6 sind anstelle der Stromquellenschaltung nach Figur 3 lediglich die den Ausgangsstrom i3 und den Ausgangsstrom i5 liefernde Schaltungszweige dargestellt. Der Ausgangsstrom i3 stellt den Eingangsstrom für einen aus zwei p-Kanalfeldeffekttransistoren aufgebauten Stromspiegel dar, während der Ausgangsstrom i5 als Eingangsstrom in einen weiteren aus zwei n-Kanalfeldeffekttransistoren T14 und T15 aufgebauten weiteren Stromspiegel geführt ist. Der erste Stromspiegel T16, T17 ist an die Betriebsspannungsquelle VDD angeschlossen und liefert über den Transistor T17 einen Ausgangsstrom i6. Der zweite Stromspiegel T14, T15 ist dagegen an das Bezugspotential der Schaltung angeschlossen und liefert über den Transistor T15 einen Ausgangsstrom i7. Diese beiden Ausgangsströme i6 und i7 werden an einem Schaltungsknoten K8 zu einem Ausgangsstrom i8 summiert.FIG. 6 now shows a circuit with which the current source circuit according to FIG. 3 can be supplemented to generate an output current with negative temperature coefficients. It is assumed here that the circuit according to FIG. 3 supplies an output current i5 with a positive temperature coefficient. Instead of the current source circuit according to FIG. 3, FIG. 6 shows only the circuit branches supplying the output current i3 and the output current i5. The output current i3 represents the input current for a current mirror made up of two p-channel field effect transistors, while the output current i5 is fed as an input current into a further current mirror made up of two n-channel field effect transistors T14 and T15. The first current mirror T16, T17 is connected to the operating voltage source V DD and supplies an output current i6 via the transistor T17. In contrast, the second current mirror T14, T15 is connected to the reference potential of the circuit and supplies an output current i7 via the transistor T15. These two output currents i6 and i7 are summed to an output current i8 at a circuit node K8.
Da der Ausgangsstrom i3 und damit auch der Ausgangsstrom i6 einen sehr geringen positiven Temperaturkoeffizienten aufweist, der Ausgangsstrom i5 dagegen je nach Dimensionierung der Kondensatoren C3 und C4 einen sehr großen positiven Temperaturkoeffizienten aufweisen kann, wird der der Schaltung nach Figur 6 entnehmbare Gesamtausgangsstrom i8, der die Differenz des Stromes i6 und des Stromes i7 darstellt, einen negativen Temperaturkoeffizienten aufweisen, wobei der Wert dieses Temperaturkoeffizienten nur von der Dimensionierung der Transistoren T15 und T17 vorgegeben wird.Since the output current i3 and thus also the output current i6 has a very low positive temperature coefficient, whereas the output current i5 can have a very large positive temperature coefficient depending on the dimensioning of the capacitors C3 and C4, the total output current i8 which can be seen in the circuit according to FIG Difference of the current i6 and the current i7, have a negative temperature coefficient, the value of this temperature coefficient is only specified by the dimensioning of the transistors T15 and T17.
So ist es beispielsweise möglich, diese Transistoren T15 und T17 so zu bemessen, daß der Strom i7 bei einer bestimmten Temperatur größer wird als der Strom i6. Wird dem Schaltungsknoten K8 in diesem Fall kein Strom entnommen, wird also dieser Schaltungsknoten K8 nicht durch beispielsweise einen angeschlossenen Stromspiegel belastet, so liegt das Spannungspotential an diesem Schaltungsknoten K8 unterhalb einer durch die Dimensionierung vorgegebenen Grenztemperatur auf dem Spannungspotential der Betriebsspannungsquelle VDD und wechselt beim Überschreiten dieser Grenztemperatur auf das Bezugspotential der Schaltung. Auf diese Weise kann mit dieser Schaltung mit einfachen Mitteln ein Temperatursensor hergestellt werden.For example, it is possible to dimension these transistors T15 and T17 so that the current i7 becomes greater than the current i6 at a certain temperature. If no current is drawn from the circuit node K8 in this case, that is to say this circuit node K8 is not loaded by, for example, a connected current mirror, the voltage potential at this circuit node K8 is below a limit temperature predetermined by the dimensioning at the voltage potential of the operating voltage source V DD and changes when it is exceeded this limit temperature to the reference potential of the circuit. In this way, a temperature sensor can be produced with this circuit using simple means.
Die Figur 7 zeigt eine nach Figur 6 erweiterte Schaltung, in dem weitere Transistoren T15₁, T15₂, T15₃, ... und T17₁, T17₂, T17₃, ... als von den Stromspiegeln gesteuerten Stromquellentransistoren vorgesehen sind. Die paarweise zugeordneten Stromquellentransistoren T15₁, T17₁ und T15₂, T17₂ und T15₃, T17₃ liefern jeweils einen Ausgangsstrom i7₁, i6₁ und i7₂, i6₂ und i7₃, i6₃, die jeweils in einem Schaltungsknoten K8₁, K8₂ und K8₃ zur Erzeugung eines Ausgangsstromes i8₁, i8₂ und i8₃ aufsummiert werden, wobei diese Ausgangsströme i8₁, i8₂ und i8₃ unterschiedliche negative Temperaturkoeffizienten aufweisen, wobei auch hier die Werte dieser Temperaturkoeffizienten nur von der Dimensionierung der Transistoren T15₁ bis T15₃ und T17₁ bis T17₃ vorgegeben wird.FIG. 7 shows a circuit expanded according to FIG. 6, in which further transistors T15₁, T15₂, T15₃, ... and T17₁, T17₂, T17₃, ... are provided as current source transistors controlled by the current mirrors. The paired current source transistors T15₁, T17₁ and T15₂, T17₂ and T15₃, T17₃ each deliver an output current i7₁, i6₁ and i7₂, i6₂ and i7₃, i6₃, which are each added up in a circuit node K8₁, K8₂ and K8₃ to produce an output current i8₁, i8₂ and i8₃, these output currents i8₁, i8₂ and i8₃ having different negative temperature coefficients, whereby the values of these temperature coefficients only depend on the dimensioning of the transistors T15₁ to T15₃ and T17₁ to T17₃ is specified.
Die vorstehend beschriebenen Schaltungen, die in integrierter CMOS-Technik aufgebaut sind, können entgegen den dargestellten Verhältnissen auch mit anderer Polung der Betriebsspannungsquelle VDD betrieben werden, indem die p- und n-Kanaltransistoren vertauscht werden sowie eine Änderung des Bezugspunktes der Referenzspannung VBE, der Kondensatoren C1 und C4 von +VDD nach -VDD vorgenommen wird.The circuits described above, which are built in integrated CMOS technology, can, contrary to the conditions shown, also be operated with a different polarity of the operating voltage source V DD by swapping the p- and n-channel transistors and changing the reference point of the reference voltage V BE , the capacitors C1 and C4 from + V DD to -V DD .
Claims (7)
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4034371 | 1990-10-29 | ||
DE4034371A DE4034371C1 (en) | 1990-10-29 | 1990-10-29 |
Publications (3)
Publication Number | Publication Date |
---|---|
EP0483537A2 true EP0483537A2 (en) | 1992-05-06 |
EP0483537A3 EP0483537A3 (en) | 1992-11-25 |
EP0483537B1 EP0483537B1 (en) | 1996-06-05 |
Family
ID=6417260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
EP91116900A Expired - Lifetime EP0483537B1 (en) | 1990-10-29 | 1991-10-04 | Current source circuit |
Country Status (5)
Country | Link |
---|---|
US (1) | US5204612A (en) |
EP (1) | EP0483537B1 (en) |
JP (1) | JP2504647B2 (en) |
DE (2) | DE4034371C1 (en) |
HK (1) | HK59797A (en) |
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EP0483537A3 (en) | 1992-11-25 |
JP2504647B2 (en) | 1996-06-05 |
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DE4034371C1 (en) | 1991-10-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PUAI | Public reference made under article 153(3) epc to a published international application that has entered the european phase |
Free format text: ORIGINAL CODE: 0009012 |
|
AK | Designated contracting states |
Kind code of ref document: A2 Designated state(s): CH DE FR GB IT LI |
|
PUAL | Search report despatched |
Free format text: ORIGINAL CODE: 0009013 |
|
AK | Designated contracting states |
Kind code of ref document: A3 Designated state(s): CH DE FR GB IT LI |
|
17P | Request for examination filed |
Effective date: 19930119 |
|
17Q | First examination report despatched |
Effective date: 19940712 |
|
RAP1 | Party data changed (applicant data changed or rights of an application transferred) |
Owner name: TEMIC TELEFUNKEN MICROELECTRONIC GMBH |
|
GRAH | Despatch of communication of intention to grant a patent |
Free format text: ORIGINAL CODE: EPIDOS IGRA |
|
GRAA | (expected) grant |
Free format text: ORIGINAL CODE: 0009210 |
|
AK | Designated contracting states |
Kind code of ref document: B1 Designated state(s): CH DE FR GB IT LI |
|
ITF | It: translation for a ep patent filed |
Owner name: DE DOMINICIS & MAYER S.R.L. |
|
REG | Reference to a national code |
Ref country code: CH Ref legal event code: NV Representative=s name: KIRKER & CIE SA |
|
REF | Corresponds to: |
Ref document number: 59107888 Country of ref document: DE Date of ref document: 19960711 |
|
GBT | Gb: translation of ep patent filed (gb section 77(6)(a)/1977) |
Effective date: 19960626 |
|
ET | Fr: translation filed | ||
PLBE | No opposition filed within time limit |
Free format text: ORIGINAL CODE: 0009261 |
|
STAA | Information on the status of an ep patent application or granted ep patent |
Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT |
|
26N | No opposition filed | ||
REG | Reference to a national code |
Ref country code: CH Ref legal event code: PUE Owner name: TEMIC TELEFUNKEN MICROELECTRONIC GMBH TRANSFER- TE |
|
REG | Reference to a national code |
Ref country code: GB Ref legal event code: 732E |
|
REG | Reference to a national code |
Ref country code: FR Ref legal event code: TP |
|
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: GB Payment date: 20010914 Year of fee payment: 11 |
|
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
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|
REG | Reference to a national code |
Ref country code: GB Ref legal event code: IF02 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
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|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
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|
GBPC | Gb: european patent ceased through non-payment of renewal fee |
Effective date: 20021004 |
|
REG | Reference to a national code |
Ref country code: CH Ref legal event code: PL |
|
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: FR Payment date: 20031009 Year of fee payment: 13 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: FR Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20050630 |
|
REG | Reference to a national code |
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|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
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|
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
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|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
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