EP0374641B1 - Verfahren zur Ausregelung von Amplitudenschwankungen zweier um 90o el. phasenverschobener, alternierender, periodischer Signale beliebiger Phasenfolge und Schaltungsanordnung zur Durchführung des Verfahrens - Google Patents
Verfahren zur Ausregelung von Amplitudenschwankungen zweier um 90o el. phasenverschobener, alternierender, periodischer Signale beliebiger Phasenfolge und Schaltungsanordnung zur Durchführung des Verfahrens Download PDFInfo
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- EP0374641B1 EP0374641B1 EP89122722A EP89122722A EP0374641B1 EP 0374641 B1 EP0374641 B1 EP 0374641B1 EP 89122722 A EP89122722 A EP 89122722A EP 89122722 A EP89122722 A EP 89122722A EP 0374641 B1 EP0374641 B1 EP 0374641B1
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- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/12—Regulating voltage or current wherein the variable actually regulated by the final control device is ac
- G05F1/40—Regulating voltage or current wherein the variable actually regulated by the final control device is ac using discharge tubes or semiconductor devices as final control devices
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- G05F1/45—Regulating voltage or current wherein the variable actually regulated by the final control device is ac using discharge tubes or semiconductor devices as final control devices semiconductor devices only being controlled rectifiers in series with the load
- G05F1/452—Regulating voltage or current wherein the variable actually regulated by the final control device is ac using discharge tubes or semiconductor devices as final control devices semiconductor devices only being controlled rectifiers in series with the load with pulse-burst modulation control
Definitions
- the invention relates to a method for regulating amplitude fluctuations of two, 90 ° el. Phase-shifted, alternating, periodic signals of any phase sequence, each having an amplitude maximum in the middle per half-cycle, and a circuit arrangement for carrying out the method.
- sensor elements When detecting distances, speeds or angles of rotation, sensor elements are generally used which supply two, alternating, periodic signals which are 90 ° el. Such signals can be sinusoidal, trapezoidal or triangular. The amplitudes of such signals are subject to sample variations and are generally a function of the temperature or the frequency or the supply voltage or of the line length or a combination of the listed parameters. As a result, the positive and negative amplitude values fluctuate evenly. However, it can also happen that the positive and negative amplitudes fluctuate to different extents. In such a case, the signal values are superimposed with an offset voltage, which is also a function of the temperature or the supply voltage. Due to these amplitude fluctuations of sensor elements, the detected distances, speeds or angles of rotation can be faulty when evaluating these signal profiles.
- US Pat. No. 3,705,980 describes a method for regulating amplitude fluctuations of two phase-shifted, 90 ° el. alternating, periodic signals of any phase sequence. These sinusoidal signals modulate a carrier signal, the two amplitude-modulated carrier signals generated being combined to form a sum signal. This sum signal is rectified and fed to a subtractor, which subtracts a reference signal from the rectified sum signal. A formed error signal is present at the output of this subtractor, which changes the amplitude of the carrier signal. If there are no amplitude fluctuations in the two sinusoidal signals, the error signal is zero. If amplitude fluctuations occur, the amplitude of the carrier signal is changed by means of the generated error signal until the two amplitude-modulated and rectified carrier signals make the error signal zero again.
- the invention is based on the object of specifying a method and a circuit arrangement for regulating amplitude fluctuations between phase-shifted, alternating, periodic signals which are 90 ° el. And which is independent of the frequency of the signals to be controlled.
- the signals after passing through associated, the signal amplitude correcting actuators are converted into square wave signals, from which clock pulses are generated by a logic circuit depending on the phase sequence of the signals on the positive or negative edge of the square wave signals that the positive or negative amplitude profile of the amplitude-corrected signals present on the output side of the actuators is monitored for falling below or falling below an upper comparison voltage and that if the clock pulses fall below or exceed a device for changing a predetermined manipulated variable of the respective actuator is activated with the aim , the amplitude of the amplitude corrected signals in the Range between the upper and lower reference voltage.
- This method ensures that regardless of the phase sequence, even when the phase sequence changes during operation, a clock signal is generated for the device for changing a predetermined manipulated variable of an actuator, whereby the amplitude of the signal is increased or decreased as soon as it is activated Amplitude lies outside a predetermined comparison value range.
- These clock pulses are generated at the maximum amplitude of the signals.
- a clock signal is generated at most within one period of the signals if the signals each have an amplitude maximum, as a result of which a one-sided amplitude influence is avoided when the phase sequence changes constantly.
- the range of comparison values is determined by determining the values of the comparison voltages. The polarity of the comparison voltage determines whether the positive or negative amplitude profile of the signals is monitored in each case.
- the signals are converted by means of actuators (8, 10) into amplitude-corrected signals (u A1 , u A2 ), each of which is supplied on the one hand to a device for monitoring the positive or negative amplitude profile and on the other hand to a comparator,
- the outputs of the comparators are each linked to a logic circuit, the manipulated variable of each actuator can be set by means of a device for changing a predetermined manipulated variable, and the two outputs of each device for monitoring the positive or negative amplitude profile of the signal and an output of the logic circuit are each included the device for changing a predetermined gain value.
- circuit arrangement it is possible to regulate the amplitude fluctuations of two, phase-shifting, alternating, periodic signals of any phase sequence, each phase sequence having an amplitude maximum in the middle of each half-period. Amplitude control is possible even at low signal frequencies.
- the structure of the circuit arrangement can be easily constructed using circuit elements that are known in some cases.
- the alternating, periodic signals which are phase-shifted by 90 °, are each fed to a first and a second circuit arrangement according to the invention for carrying out the method according to the invention.
- the comparison values of the devices for monitoring the amplitude profile are predetermined such that the positive amplitude profile is monitored for this signal by means of the first circuit arrangement and the negative amplitude profile is monitored using the second circuit arrangement.
- the first and the second circuit arrangement each generate a manipulated variable for the respective actuator.
- These manipulated variable values are also fed to a differential element with a downstream digital-to-analog converter.
- the output of the digital-to-analog converter is connected to a voltage divider, the output of which is linked to the two circuit arrangements via an integrator.
- the offset voltage is thus possible by doubling the circuit arrangement with corresponding comparison values and by means of a simple processing circuit connected downstream to compensate one signal from each of the two signals which are phase-shifted by 90 °.
- This circuit arrangement for compensating the offset voltage of a signal is recommended if there are high offset values which change greatly in the operating temperature range.
- FIG. 1 shows a circuit arrangement 2 for carrying out the method according to the invention for regulating amplitude fluctuations of two phase sequences of any phase-shifting, alternating, periodic signals u S1 and u S2 , each of which has an amplitude maximum in the middle per half-cycle.
- the two signals u S1 and u S2 can be triangular, trapezoidal or sinusoidal and generated by an encoder.
- Sinusoidal signals u S1 and u S2 with changing phase sequence are shown in FIG. 3 in a diagram over the angular frequency ⁇ t.
- the circuit arrangement 2 consists of two channels 4 and 6, each of which a signal u S1 and u S2 are supplied.
- the channel 4 or 6 consists of an actuator 8 or 10, a device 12 or 14 for monitoring the amplitude profile of the signal u S1 or u S2 , a comparator 16 or 18, a device 20 or 22 for changing a predetermined manipulated variable of the actuator 8 or 10 and a logic circuit 24 or 26.
- the output of the actuator 8 or 10 is linked on the one hand to the device 12 or 14 and on the other hand to the comparator 16 or 18.
- the output of the comparator 16 or 18 is either connected via an inverter 25 or 27 or directly to the logic circuit 24 or 26, the output of which is linked to the device 20 or 22.
- a programmable amplifier known for example from "der Elektroniker", 1986, M.9, pages 58 to 62, is provided as actuator 8 or 10 and contains an operational amplifier 28 or 30, the output of which is via a multiplying digital-analog Converter 32 or 34 is fed back to its inverting input.
- the signal u S1 or u S2 is present at the inverting input and an offset voltage u Off1 or u Off2 can be supplied, the generation of this offset voltage u Off1 ... or u Off2 is explained in more detail with reference to FIG. 14.
- the multiplying digital-to-analog converter 32 or 34 is a manipulated variable value DV1+ / DV1 ⁇ rang. DV2+ / DV2 ⁇ can be fed from the device 20 or 22.
- this generated manipulated variable value DV1+ / DV1 ⁇ or DV2+ / DV2 ⁇ can be fed to a data output 36 or 38.
- This manipulated variable value DV1+ / DV1 ⁇ or DV2+ / DV2 ⁇ can be an 8-bit or 12-bit or 16-bit digital word.
- the word length depends on the device 20 or 22 for changing a predetermined manipulated variable value of the programmable amplifier 8 or 10 used as an actuator. The increase in the word length also changes the resolution of the comparison value range of the device 12 or 14 for monitoring the amplitude curve.
- the digital word DV1+ or DV2+ identifies an amplification value which is generated as a function of the monitoring of the positive amplitude profile of the signal u S1 or u S2 , the digital word DV1 ⁇ or DV2 ⁇ identifying an amplification value which is dependent on the monitoring of the negative amplitude profile of the signal u S1 or u S2 is generated.
- the signal u S1 or u S2 is amplified and fed on the one hand to the comparator 16 or 18 and on the other hand to the device 12 or 14 for amplitude monitoring.
- the amplitude-corrected signal u AS1 or u AS2 present at the output of the programmable amplifier 8 or 10 is fed to an output 40 or 42 of the circuit arrangement 2.
- the comparator 16 or 18 converts the amplitude-corrected signal u AS1 or u AS2 into a square-wave signal u RS1 or u RS2 , which is shown in FIG. 4 or 5 in a diagram over the angular frequency ⁇ t.
- a commercially available component can also be used as the programmable amplifier 8 or 10.
- a window comparator can be provided as device 12 or 14 for amplitude monitoring.
- a window comparator is known from Tietze / Schenk "Semiconductor Circuit Technology", 6th edition, page 180.
- the window comparator compares the signal u AS1 and u AS2 with the reference voltages ⁇ US+ and ⁇ US ⁇ , the define a comparison range.
- ⁇ US+ denotes an upper and ⁇ US ⁇ a lower comparison voltage.
- the signs of the comparison voltages + US+, + US ⁇ , -US+ and -US ⁇ indicate whether the positive or the negative amplitude profile of the signal u AS1 or u AS2 is monitored.
- the following two signals are present at the output of the window comparator 12 or 14: Signal U / D and signal EN .
- the up-down counter is activated and the signal U / D determines whether the counter increments or decrements at the next clock pulse u CL1 or u CL2 generated by the logic circuit 24 or 26.
- the second signal generated by the window comparator U / D indicates whether the maximum amplitude of the signal u AS1 or u AS2 is above the upper comparison voltage ⁇ US+ or below the lower comparison voltage ⁇ US ⁇ .
- the up-down counter 20 or 22 can be set to a predetermined counter reading by means of a digital word DVA1 or DVA2, which digital word DVA1 or DVA2 can be provided by a microprocessor of a higher-level controller.
- FIG. 2 shows the internal structure of logic circuits 24 and 26.
- Logic circuits 24 and 26 contain three AND gates 44, 48 and 52 or 46, 50 and 54, an OR gate 56 and 58 and an EXOR gate 60 or 62.
- the outputs of the three AND gates 44, 48 and 52 or 46, 50 and 54 are linked to the inputs of the OR gate 56 or 58, which is followed by the EXOR gate 60 to 62 .
- the output signal u01 or u02 of the OR gate 56 or 58 shown in a diagram over the angular frequency ⁇ t in Figure 9, is fed back to a first input of the first and third AND gates 44 and 52nd or 46 and 54, the second input of the first AND gate 44 or 46 being supplied with the square wave signal u RS1 or u RS2 .
- the square-wave signal u RS1 or u RS2 shown in a diagram over the angular frequency ⁇ t in FIG. 4 or 5, is fed to a second input with negation of the second AND gate 48 or 50, the first input of which is the square-wave signal u RS2 or u RS 1 is supplied.
- the second input of the third AND gate 52 or 54 is supplied with the square wave signal u RS2 or u RS1 , which is also supplied to the second input of the EXOR gate 60 or 62.
- the output signals u U11 , u U21 and u UG1 or u U21 , u U22 and u UG2 of the AND gates 44, 48 and 52 or 46, 50 and 54 are each shown in a diagram over the angular frequency ⁇ t in FIGS. 8, 7 and 6.
- This construction of the logic circuit 24 or 26 generates a clock pulse u CL1 or u CL2 from the square-wave signals u RS1 and u RS2 , which, depending on the phase sequence of the square-wave signals u RS1 and u RS2, on the positive or negative edge of the square-wave signal u RS2 or u RS1 is generated.
- This ensures that regardless of the phase sequence of the signals u S1 or u S2 , even when the phase sequence changes during operation, characterized by the points P1 or P2 in Figures 3 to 11, a clock pulse u CL1 or u CL2 at the maximum of the signal u S1 or u S2 and thus of course also in the active area of the up-down counter.
- the third AND gate 52 or 54 of the logic circuit 24 or 26 does not directly contribute to the functionality of the logic circuit 24 or 26, but rather represents a so-called anti-hazard element.
- This anti-hazard element is intended to prevent so-called Glitches that change multiple input signals almost simultaneously can arise, arise. Since the input signals u U11 and u U21 of the OR gate 56 and the input signals u U21 and u U22 of the OR gate 58, due to the gate delays of the first and second AND gates 44 and 48 or 46 and 50, almost change can change at the same time, the output signal u01 or u02 of the OR gate 56 or 58 can briefly change its state, which can cause malfunction of the subsequent EXOR gate 60 or 62.
- the third AND gate 52 or 54 of the logic circuit 24 or 26 prevents such malfunction, caused by different gate delays of the AND gates 44 and 48 or 46 and 50, in that it generates a signal u UG1 or u UG2 , which holds the output signal u01 or u02 during the almost simultaneous status change of its input signals u U11 and u U21 or u U21 and u U22 to a high state.
- FIGS. 10 and 11 show the clock pulses u CL1 and u CL2 generated by the logic circuits 24 and 26 in a diagram over the angular frequency ⁇ t.
- the clock pulse u CL1 or u CL2 is generated during a period of the signal u S1 or u S2 , wherein the individual periods of the signal u S1 or u S2 are identified by T1, T2 and T3, exactly to the positive amplitude maximum.
- No clock pulse u CL2 is generated during the second period T2-T1, since the phase sequence of the signals u S1 and u S2 changed at time P1 before the signal u S2 has reached its positive amplitude maximum.
- the mode of operation of the circuit arrangement 2 according to FIG. 1 is explained in more detail with reference to FIG.
- the signal U AS 1 and u AS2 is sampled, ie it is determined by means of the window comparator 12 and 14 where the positive amplitude or the positive amplitude maximum is located. It is found that the amplitude maximum is below the lower reference voltage + US ⁇ . This is the signal EN in the low state, whereby the counters 20 and 22 are activated and by the signal U / D is set to count up.
- the logic circuits 24 and 26 At the time of the maximum amplitude of the signal u AS1 and the Signals u AS2 , the logic circuits 24 and 26 generate a clock pulse u CL1 and u CL2 , as a result of which the count of the active up-down counters 20 and 22, represented by an 8-digit or 16-digit bit combination, is 1 by the least significant bit (LSB) Bit is increased.
- the value of the gain of the programmable amplifier 8 and 10 changes accordingly, as a result of which the value of the amplitude of the signals u AS1 and u AS2 increases.
- the signals u AS1 and u AS2 are sampled one after the other and the value of the amplitude of the signals u As1 and u AS2 is changed accordingly depending on this result.
- the window (+ US+) - (+ US ⁇ ) of the window comparator 12 or 14 has at least a width of two LSB, the amount of the window depending on the up-down counter 20 and 22 used.
- FIG. 13 shows the signals u AS1 and u AS2 in a diagram over the angular frequency ⁇ t, the gain value of the programmable amplifier 8 and 10 being generated at the time of the negative amplitude maximum.
- the comparative voltages -US+ and -US ⁇ are fed to the window comparators 12 and 14, respectively, whereby the window comparators 12 and 14+ can monitor the negative amplitude of the signal u AS1 and u AS2 .
- FIG. 14 shows a circuit arrangement for regulating the offset voltage of the signal u S1 or u S2 .
- the circuit arrangement consists of the circuit arrangement 2 and a circuit arrangement 2 ', the data outputs of which are fed to a differential element 64.
- the output of the differential element 64 is linked via a digital-analog converter 66 to a voltage divider 68, the output of which is connected via an integrator 70 with an offset input of the circuit arrangement 2 and 2 'is linked.
- the circuit arrangement 2 ' corresponds to the structure of the circuit arrangement 2. The difference between these two circuit arrangements 2 and 2' lies in the comparison voltages + US+, + US ⁇ , -US+ and -US ⁇ .
- the window compensators 12 and 14 of the circuit arrangement 2 are supplied with the comparison voltages + US+ and + US ⁇ and the outputs of the comparators 16 and 18 are directly connected to the logic circuits 24 and 26 connected.
- the corresponding window comparators of the circuit arrangement 2 ' are supplied with the reference voltages -US+ and -US ⁇ and the outputs of the corresponding comparators are linked to the logic circuits via inverters. For example, since the signal u S1 has an offset voltage U Off1 , the data output of the first channel of the circuit arrangement 2 and 2 ', at which a data word DV1 + or DV1 ⁇ is present, is connected to the differential element 64.
- This difference element 64 forms the difference DV1 ⁇ - DV1+ or, if the signal u S2 has an offset voltage U Off2 , the difference DV2 ⁇ - DV2+.
- the difference formed in digital form which corresponds to twice the offset value of the signal u S1 or u S2 , is converted into an analog value.
- the voltage divider 68 gives the offset voltage value U Off1 or U Off2 of the signal u S1 or u S2 , which is fed via the integrator 70 to an offset input of the programmable amplifier 8 or 10 of the circuit arrangement 2 and a corresponding programmable amplifier of the circuit arrangement 2 ' becomes.
- the amplifiers then form the difference u S1 -U Off1 or u S2 -U Off2 .
- This circuit arrangement makes it possible to compensate for high offset voltage values which change significantly as a result of operating temperatures.
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Description
- Verfahren zur Ausregelung von Amplitudenschwankungen zweier um 90° el. phasenverschobener, alternierender, periodischer Signale beliebiger Phasenfolge und Schaltungsanordnung zur Durchführung des Verfahrens
- Die Erfindung bezieht sich auf ein Verfahren zur Ausregelung von Amplitudenschwankungen zweier um 90° el. phasenverschobener, alternierender, periodischer Signale beliebiger Phasenfolge, die jeweils pro Halbperiode mittig ein Amplitudenmaximum aufweisen und einer Schaltungsanordnung zur Durchführung des Verfahrens.
- Bei der Erfassung von Wegstrecken, Drehzahlen oder Drehwinkeln werden im allgemeinen Sensorelemente eingesetzt, die zwei um 90° el. phasenverschobene, alternierende, periodische Signale liefern. Solche Signale können sinusförmig, trapezförmig oder dreieckförmig sein. Die Amplituden solcher Signale unterliegen dabei Exemplarstreuungen und sind im allgemeinen eine Funktion von der Temperatur oder der Frequenz oder der Versorgungsspannung oder von der Leitungslänge oder einer Kombination der aufgeführten Parameter. Dadurch schwanken die positiven und negativen Amplitudenwerte gleichmäßig. Es kann aber auch vorkommen, daß die positive und negative Amplitude unterschiedlich stark schwankt. In solch einem Fall sind die Signalwerte mit einer Offsetspannung überlagert, die auch eine Funktion von der Temperatur oder der Versorgungsspannung ist. Durch diese Amplitudenschwankungen von Sensorelementen können bei der Auswertung dieser Signalverläufe die erfaßten Wegstrecken, Drehzahlen oder Drehwinkeln fehlerbehaftet sein.
- Aus der US-A-3 705 980 ist ein Verfahren zur Ausregelung von Amplitudenschwankungen zweier um 90° el. phasenverschobener, alternierender, periodischer Signale beliebiger Phasenfolge bekannt. Diese sinusförmigen Signale modulieren ein Trägersignal, wobei die beiden erzeugten amplitudenmodulierten Trägersignale zu einem Summensignal vereint werden. Dieses Summensignal wird gleichgerichtet und einem Subtrahierer zugeführt, der vom gleichgerichteten Summensignal ein Referenzsignal subtrahiert. Am Ausgang dieses Subtrahierers steht ein gebildetes Fehlersignal an, das die Amplitude des Trägersignals ändert. Wenn keine Amplitudenschwankungen bei den beiden sinusförmigen Signalen auftreten, ist das Fehlersignal Null. Treten Amplitudenschwankungen auf, so wird die Amplitude des Trägersignals mittels des erzeugten Fehlersignals so lange verändert, bis die beiden amplitudenmodulierten und gleichgerichteten Trägersignale wieder das Fehlersignal zu Null werden lassen.
- Der Erfindung liegt nun die Aufgabe zugrunde, ein Verfahren bzw. eine Schaltungsanordnung zur Ausregelung von Amplitudenschwankungen zwweier um 90° el. phasenverschobener, alternierender, periodischer Signale anzugeben, das bzw. die unabhängig ist von der Frequenz der zu regelnden Signale.
- Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Signale nach Durchlaufen von zugehörigen, die Signalamplitude korrigierenden Stellgliedern jeweils in Rechtecksignale gewandelt werden, aus denen mittels einer Logikschaltung Taktimpulse je nach Phasenfolge der Signale an der positiven bzw. negativen Flanke der Rechtecksignale generiert werden, daß der positive bzw. negative Amplitudenverlauf der ausgangsseitig der Stellglieder anstehenden, amplitudenkorrigierten Signale auf Unterschreitung einer unteren bzw. Überschreitung einer oberen Vergleichsspannung überwacht wird und daß bei Unterschreitung bzw. Überschreitung durch die Taktimpulse eine Vorrichtung zur Veränderung einer vorbestimmten Stellgröße des jeweiligen Stellgliedes mit dem Ziel aktiviert wird, die Amplitude der amplitudenkorrigierten Signale in den Bereich zwischen oberer und unterer Vergleichsspannung zurückzuführen.
- Durch dieses Verfahren ist sichergestellt, daß unabhängig von der Phasenfolge, selbst bei Wechsel der Phasenfolge während des Betriebs, jeweils ein Taktsignal für die Vorrichtung zur Veränderung einer vorbestimmten Stellgröße eines Stellgliedes erzeugt wird, wodurch die Amplitude des Signals vergrößert bzw. verkleinert wird, sobald dessen Amplitude außerhalb eines vorgegebenen Vergleichswertebereichs liegt. Diese Taktimpulse werden genau bei Amplitudenmaximum der Signale erzeugt. Außerdem wird höchstens jeweils innerhalb einer Periode der Signale ein Taktsignal erzeugt, wenn die Signale jeweils ein Amplitudenmaximum aufweisen, wodurch eine einseitige Amplitudenbeeinflussung bei ständigem Wechsel der Phasenfolge vermieden wird. Durch die Bestimmung der Werte der Vergleichsspannungen wird der Vergleichswertebereich festgelegt. Durch die Polarität der Vergleichsspannung wird bestimmt, ob jeweils der positive oder negative Amplitudenverlauf der Signale überwacht wird. Somit kann man mit diesem Verfahren die Amplitudenschwankungen zweier um 90° el. phasenverschobener, alternierender, periodischer Signale beliebiger Phasenfolge, die jeweils pro Halbperiode mittig ein Amplitudenmaximum aufweisen, unabhängig von deren Frequenz ausregeln, so daß bei der anschließenden Auswertung dieser korrigierten Signale keine fehlerbehafteten Ergebnisse entstehen können.
- Bei einer erfindungsgemäßen Schaltunganordnung zur Durchführung des Verfahrens werden die Signale mittels Stellglieder (8, 10) in amplitudenkorrigierte Signale (uA1, uA2) gewandelt, die jeweils einerseits einer Vorrichtung zur Überwachung des positiven bzw. negativen Amplitudenverlaufs und andererseits einem Komparator zugeführt sind, wobei die Ausgänge der Komparatoren mit jeweils einer Logikschaltung verknüpft sind, ist die Stellgröße jedes Stellgliedes mittels einer Vorrichtung zur Veränderung einer vorbestimmten Stellgröße einstellbar und sind die beiden Ausgänge jeder Vorrichtung zur Überwachung des positiven bzw. negativen Amplitudenverlaufs des Signals und ein Ausgang der Logikschaltung jeweils mit der Vorrichtung zur Veränderung eines vorbestimmten Verstärkungswertes verknüpft.
- Vorteilhafte Ausgestaltungen der Logikschaltungen, der Vorrichtung zur Überwachung des Amplitudenverlaufs und der Vorrichtung zur Veränderung eines vorbestimmten Verstärkungswertes sind den Ansprüchen 4 bis 7 zu entnehmen.
- Mit dieser Schaltungsanordnung ist es möglich, die Amplitudenschwankungen zweier um 90° el. phasenverschobener, alternierender, periodischer Signale beliebiger Phasenfolge, die jeweils pro Halbperiode mittig ein Amplitudenmaximum aufweisen, auszuregeln. Eine Amplitudenregelung ist selbst noch bei kleinen Frequenzen der Signale möglich. Dabei kann der Aufbau der Schaltungsanordnung durch zum Teil bekannte Schaltungselemente einfach aufgebaut werden.
- Bei einer weiteren vorteilhaften Schaltungsanordnung sind die um 90° el. phasenverschobenen, alternierenden, periodischen Signale jeweils einer ersten und einer zweiten erfindungsgemäßen Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens zugeführt. Dabei sind für ein Signal der beiden Signale die Vergleichswerte der Vorrichtungen zur Überwachung des Amplitudenverlaufs so vorbestimmt, daß bei diesem Signal mittels der ersten Schaltungsanordnung der positive Amplitudenverlauf und mittels der zweiten Schaltungsanordnung der negative Amplitudenverlauf überwacht wird. In Abhängigkeit der positiven und negativen Amplitudenschwankungen eines Signals erzeugt die erste bzw. die zweite Schaltungsanordnung jeweils eine Stellgröße für das jeweilige Stellglied. Diese Stellgrößenwerte werden außerdem einem Differenzglied mit nachgeschaltetem Digital-Analog-Wandler zugeführt. Der Ausgang des Digital-Analog-Wandlers ist mit einem Spannungsteiler verbunden, dessen Ausgang über einen Integrierer jeweils mit den beiden Schaltungsanordnungen verknüpft ist.
- Sobald bei einem Signal der beiden um 90° el. phasenverschobenen Signale der positive Amplitudenverlauf betragsmäßig nicht mit dem negativen Amplitudenverlauf übereinstimmt, werden in den beiden Schaltungsanordnungen unterschiedliche Stellgrößenwerte für das jeweilige Stellglied erzeugt. Dadurch erscheint am Ausgang des Differenzgliedes ein Wert, der dem doppelten Offsetwert des Signals entspricht. Nach der Analogwandlung und der Halbierung mittels des Spannungsteilers erhält man den Offsetspannungswert eines Signals, der integriert und jeweils dem Stellglied der ersten und zweiten Schaltungsanordnung zugeführt wird, wodurch der Offsetspannungswert vom Istwert eines Signals subtrahiert wird.
- Somit ist es durch eine Verdopplung der Schaltungsanordnung mit entsprechenden Vergleichswerten und mittels einer nachgeschalteten einfachen Verarbeitungsschaltung möglich, die Offsetspannung jeweils eines Signals der beiden um 90° el. phasenverschobenen Signale zu kompensieren. Diese Schaltungsanordnung zur Kompensation der Offsetspannung eines Signals ist dann empfehlenswert, wenn hohe Offsetwerte vorhanden sind, die sich im Betriebstemperaturbereich stark ändern.
- Zur weiteren Erläuterung der Erfindung wird auf die Zeichnung Bezug genommen, in der ein Ausführungsbeispiel der Schaltungsanordnung zur Durchführung des Verfahrens zur Ausregelung von Amplitudenschwankungen zweier um 90° el. phasenverschobener Signale schematisch veranschaulicht ist.
- Figur 1
- zeigt eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens, in
- Figur 2
- ist eine Ausführungsform der Logikschaltungen der beiden Kanäle der Schaltungsanordnung nach Figur 1 näher dargestellt, in
- Figur 3
- sind zwei um 90° el. phasenverschobene Signale beliebiger Phasenfolge in einem Diagramm über der Kreisfrequenz ωt dargestellt, in den
- Figuren 4 und 5
- ist jeweils ein Rechtecksignal der phasenverschobenen Signale nach Figur 3 in einem Diagramm über der Kreisfrequenz ωt veranschaulicht, die
- Figuren 6 bis 9
- zeigen Ausgangssignale der einzelnen Gatter der Logikschaltungen nach Figur 2 jeweils in einem Diagramm über der Kreisfrequenz ωt, in den
- Figuren 10 und 11
- ist jeweils ein Taktimpulse in einem Diagramm über der Kreisfrequenz ωt dargestellt, die
- Figuren 12 und 13
- zeigen jeweils die amplitudengeregelten phasenverschobenen Signale in einem Diagramm über der Kreisfrequenz ωt, wobei einmal der positive und einmal der negative Amplitudenverlauf geregelt wird, und in
- Figur 14
- ist eine Schaltungsanordnung zur Kompensation einer Offsetspannung eines Signals veranschaulicht.
- In FIG 1 ist eine Schaltungsanordnung 2 zur Durchführung des erfindungsgemäßen Verfahrens zur Ausregelung von Amplitudenschwankungen zweier um 90° el. phasenverschobener, alternierender, periodischer Signale uS1 und uS2 belieibiger Phasenfolge dargestellt, die jeweils pro Halbperiode mittig ein Amplitudenmaximum aufweisen. Die beiden Signale uS1 und uS2 können dreieckförmig, trapezförmig oder sinusförmig und von einem Drehgeber erzeugt sein. Sinusförmige Signale uS1 und uS2 mit ändernder Phasenfolge sind in der FIG 3 in einem Diagramm über der Kreisfrequenz ωt dargestellt. Die Schaltungsanordnung 2 besteht aus zwei Kanälen 4 und 6, denen jeweils ein Signal uS1 bzw. uS2 zugeführt sind.
- Der Kanal 4 bzw. 6 besteht aus einem Stellglied 8 bzw. 10, einer Vorrichtung 12 bzw. 14 zur Überwachung des Amplitudenverlaufs des Signals uS1 bzw. uS2, einem Komparator 16 bzw. 18, einer Vorrichtung 20 bzw. 22 zur Veränderung einer vorbestimmten Stellgröße des Stellgliedes 8 bzw. 10 und einer Logikschaltung 24 bzw. 26. Dabei ist der Ausgang des Stellgliedes 8 bzw. 10 einerseits mit der Vorrichtung 12 bzw. 14 und andererseits mit dem Komparator 16 bzw. 18 verknüpt. Der Ausgang des Komparators 16 bzw. 18 ist entweder über einen Inverter 25 bzw. 27 oder direkt mit der Logikschaltung 24 bzw. 26 verbunden, deren Ausgang mit der Vorrichtung 20 bzw. 22 verknüpft ist.
- Als Stellglied 8 bzw. 10 ist ein programmierbarer Verstärker, beispielsweise bekannt aus "der Elektroniker", 1986, M.9, Seiten 58 bis 62, vorgesehen, der einen Operationsverstärker 28 bzw. 30 enthält, dessen Ausgang über einen multiplizierenden Digital-Analog-Wandler 32 bzw. 34 auf seinen invertierenden Eingang rückgekoppelt ist. Am invertierenden Eingang steht das Signal uS1 bzw. uS2 an und kann eine Offsetzspannung uOff1 bzw. uOff2 zugeführt werden, wobei die Erzeugung dieser Offsetzspannung uOff1 ... bzw. uOff2 anhand der Figur 14 näher erläutert wird. Dem multiplizierenden Digital-Analog-Wandler 32 bzw. 34 ist ein Stellgrößenwert DV1₊/DV1₋bzw. DV2₊/DV2₋ von der Vorrichtung 20 bzw. 22 zuführbar. Außerdem ist dieser erzeugte Stellgrößenwert DV1₊/DV1₋ bzw. DV2₊/DV2₋einem Datenausgang 36 bzw. 38 zuführbar. Dieser Stellgrößenwert DV1₊/DV1₋ bzw. DV2₊/DV2₋ kann ein 8 Bit oder 12 Bit oder 16 Bit langes Digitalwort sein. Die Wortlänge ist abhängig von der Vorrichtung 20 bzw. 22 zur Veränderung eines vorbestimmten Stellgrößenwertes des als Stellglied verwendeten programmierbaren Verstärkers 8 bzw. 10. Durch die Steigerung der Wortlänge ändert sich auch die Auflösung des Vergleichswertebereichs der Vorrichtung 12 bzw. 14 zur Überwachung des Amplitudenverlaufs. Dabei kennzeichnet das Digitalwort DV1₊ bzw. DV2₊ einen Verstärkungswert, der in Abhängigkeit der Überwachung des positiven Amplitudenverlaufs des Signals uS1 bzw. uS2 erzeugt ist, wobei das Digitalwort DV1₋ bzw. DV2₋ einen Verstärkungswert kennzeichnet, der in Abhängigkeit der Überwachung des negativen Amplitudenverlaufs des Signals uS1 bzw. uS2 erzeugt ist. In Abhängigkeit dieses Wertes wird das Signal uS1 bzw. uS2 verstärkt und einerseits dem Komparator 16 bzw. 18 und andererseits der Vorrichtung 12 bzw. 14 zur Amplitudenüberwachung zugeleitet. Ebenfalls wird das am Ausgang des programmierbaren Verstärkers 8 bzw. 10 anstehende amplitudenkorrigierte Signal uAS1 bzw. uAS2 einem Ausgang 40 bzw. 42 der Schaltungsanordnung 2 zugeführt. Der Komparator 16 bzw. 18 wandelt das amplitudenkorrigierte Signal uAS1 bzw. uAS2 in ein Rechtecksignal uRS1 bzw. uRS2 um, das in der Figur 4 bzw. 5 in einem Diagramm über der Kreisfreqeunz ωt dargestellt ist. Als programmierbarer Verstärker 8 bzw. 10 kann auch ein im Handel erhältliches Bauelement verwendet werden.
- Als Vorrichtung 12 bzw. 14 zur Amplitudenüberwachung kann ein Fensterkomparator vorgesehen sein. Aus Tietze/Schenk "Halbleiter-Schaltungstechnik", 6. Auflage, Seite 180, ist ein Fensterkomparator bekannt. Der Fensterkomparator vergleicht das Signal uAS1 bzw. uAS2 mit den Vergleichsspannungen ∓US₊ und ∓US₋, die einen Vergleichswertebereich festlegen. Dabei kennzeichnet ∓US₊eine obere und ∓US₋ eine untere Vergleichsspannung. Die Vorzeichen der Vergleichsspannungen +US₊, +US₋, -US₊ und -US₋ geben an, ob der positive oder der negative Amplitudenverlauf des Signals uAS1 bzw. uAS2 überwacht wird. Am Ausgang des Fensterkomparators 12 bzw. 14 stehen folgende zwei Signale an: Signal
U /D und SignalEN . Solange das SignalEN high ist, befindet sich das Amplitudenmaximum des Signals uAS1 innerhalb des durch die Vergleichsspannungen ∓ US₊ und ∓US₋ vorbestimmten Fensters, wodurch die Vorrichtung 20 bzw. 22, beispielsweise ein Vorwärts-Rückwärtszähler, gesperrt bleibt. Sobald das SignalEN low wird, ein Anzeichen dafür, daß das Amplitudenmaximum des Signals uAS₁ bzw. uAS2 aus dem vorbestimmten Fenster gewandert ist, wird der Vorwärts-Rückwärtszähler aktiviert und das SignalU /D bestimmt, ob der Zähler beim nächsten von der Logikschaltung 24 bzw. 26 erzeugtem Taktimpuls uCL1 bzw. uCL2 inkrementiert bzw. dekrementiert. Das vom Fensterkomparator erzeugte zweite SignalU /D zeigt an, ob das Amplitudenmaximum des Signals uAS1 bzw. uAS2 oberhalb der oberen Vergleichsspannung ∓US₊ oder unterhalb der unteren Vergleichsspannung ∓US₋ ist. Der Vorwärts-Rückwärtszähler 20 bzw. 22 kann mittels eines Digitalwortes DVA₁ bzw. DVA₂ auf einen vorbestimmten Zählerstand gesetzt werden, wobei dieses Digitalwort DVA₁ bzw. DVA₂ von einem Mikroprozessor einer übergeordneten Steuerung bereitgestellt werden kann. - Die Figur 2 zeigt den inneren Aufbau der Logikschaltung 24 und 26. Die Logikschaltung 24 bzw. 26 enthält drei UND-Gatter 44, 48 und 52 bzw. 46, 50 und 54, ein ODER-Gatter 56 bzw. 58 und ein EXOR-Gatter 60 bzw. 62. Dabei sind die Ausgänge der drei UND-Gatter 44, 48 und 52 bzw. 46, 50 und 54 mit den Eingängen des ODER-Gatters 56 bzw. 58, dem das EXOR-Gatter 60 bis 62 nachgeschaltet ist, verknüpft. Das Ausgangssignal u₀₁ bzw. u₀₂ des ODER-Gatters 56 bzw. 58, dargestellt in einem Diagramm über der Kreisfrequenz ωt in der Figur 9, ist rückgekoppelt auf einen ersten Eingang des ersten und dritten UND-Gatters 44 und 52 bzw. 46 und 54, wobei dem zweiten Eingang des ersten UND-Gatters 44 bzw. 46 das Rechtecksignal uRS1 bzw. uRS2 zugeführt ist. Außerdem ist das Rechtecksignal uRS1 bzw. uRS2, dargestellt in einem Diagramm über der Kreisfrequenz ωt in der Figur 4 bzw. 5, einem zweiten Eingang mit Negation des zweiten UND-Gatter 48 bzw. 50 zugeführt, dessen erstem Eingang das Rechtecksignal uRS2 bzw. uRS₁ zugeführt ist. Dem zweiten Eingang des dritten UND-Gatters 52 bzw. 54 ist das Rechtecksignal uRS2 bzw. uRS1 zugeführt, das ebenfalls dem zweiten Eingang des EXOR-Gatters 60 bzw. 62 zugeführt ist. Die Ausgangssignale uU11, uU21 und uUG1 bzw. uU21, uU22 und uUG2 der UND-Gatter 44 , 48 und 52 bzw. 46, 50 und 54 sind jeweils in einem Diagramm über der Kreisfrequenz ωt in den Figuren 8, 7 und 6 dargestellt. Durch diesen Aufbau der Logikschaltung 24 bzw. 26 wird aus den Rechtecksignalen uRS1 und uRS2 ein Taktimpuls uCL1 bzw. uCL2 erzeugt, das je nach Phasenfolge der Rechtecksignale uRS1 und uRS2 an der positiven bzw. negativen Flanke des Rechtecksignals uRS2 bzw. uRS1 generiert wird. Dadurch ist sichergestellt, daß unabhängig von der Phasenfolge der Signale uS1 bzw. uS2, selbst bei Wechsel der Phasenfolge während des Betriebs, gekennzeichnet durch die Punkte P₁ bzw. P₂ in den Figuren 3 bis 11, ein Taktimpuls uCL1 bzw. uCL2 beim Maximum des Signals uS1 bzw. uS2 und damit natürlich auch im aktiven Bereich des Vorwärts-Rückwärtszählers erzeugt wird. Für die einwandfreie Funktion der Amplitudenregelung ist es wichtig, daß bei ständigem Wechsel der Phasenfolge nur ein Taktimpuls uCL1 bzw. uCL2 innerhalb einer Periode des Signals uS1 bzw. uS2 erzeugt wird, wodurch keine einseitige Amplitudenbeeinflussung erfolgen kann. Somit ist sichergestellt, daß die Abtastung der Amplituden bei beiden Signalen uS1 und uS2 abwechselnd erfolgt.
- Das dritte UND-Catter 52 bzw. 54 der Logikschaltung 24 bzw. 26 trägt nicht direkt zur Funkticn der Logikschaltung 24 bzw. 26 bei, sondern stellt ein sogenanntes Anti-Hazard-Glied dar. Dieses Anti-Hazard-Glied soll verhindern, daß sogenannte Glitches, die bei fast gleichzeitiger Änderung mehrerer Eingangssignale entstehen können, entstehen. Da die Eingangssignale uU11 und uU21 des ODER-Gatters 56 bzw. die Eingangssignale uU21 und uU22 des ODER-Gatters 58, bedingt durch die Gatterlaufzeiten des ersten und zweiten UND-Gatters 44 und 48 bzw. 46 und 50, sich fast gleichzeitig ändern können, kann das Ausgangssignal u₀₁ bzw. u₀₂ des ODER-Gatters 56 bzw. 58 kurzzeitig seinen Zustand ändern, wodurch ein Fehlverhalten des nachfolgenden EXOR-Gatters 60 bzw. 62 hervorgerufen werden kann. Das dritte UND-Gatter 52 bzw. 54 der Logikschaltung 24 bzw. 26 verhindert ein derartiges Fehlverhalten, verursacht durch unterschiedliche Gatterlaufzeiten der UND-Gatter 44 und 48 bzw. 46 und 50, in dem es ein Signal uUG1 bzw. uUG2 erzeugt, das das Ausgangssignal u₀₁ bzw. u₀₂ während der fast gleichzeitigen Statusänderung seiner Eingangssignale uU11 und uU21 bzw. uU21 und uU22 auf high-Zustand hält.
- In den Figuren 10 und 11 sind die von den Logikschaltungen 24 und 26 erzeugten Taktimpulse uCL1 und uCL2 in einem Diagramm über der Kreisfrequenz ωt dargestellt. Das Taktimpuls uCL1 bzw. uCL2 wird jeweils während einer Periode des Signals uS1 bzw. uS2, wobei die einzelnen Perioden des Signals uS1 bzw. uS2 durch T1, T2 und T3 gekennzeichnet sind, genau zum positiven Amplitudenmaximum generiert. Während der zweiten Periode T2 - T1 wird kein Taktimpuls uCL2 erzeugt, da die Phasenfolge der Signale uS1 und uS2 zum Zeitpunkt P1 wechselte, bevor das Signal uS2 sein positives Amplitudenmaximum erreicht hat.
- Anhand der Figur 12 ist die Funktionsweise der Schaltungsanordnung 2 gemäß Figur 1 näher erläutert. Während der ersten Periode wird das Signal UAS₁ und uAS2 abgetastet, d.h. es wird mittels des Fensterkomparators 12 und 14 festgestellt, wo sich die positive Amplitude bzw. das positive Amplitudenmaximum befindet. Es wird festgestellt, daß das Amplitudenmaximum unterhalb der unteren Vergleichsspannung +US₋ liegt. Dadurch ist das Signal
EN im low-Zustand, wodurch der Zähler 20 und 22 aktiviert wird und durch das SignalU /D auf Vorwärtszählen gesetzt wird. Zum Zeitpunkt des Amplitudenmaximums des Signals uAS1 und des Signals uAS2 generiert die Logikschaltung 24 und 26 ein Taktimpuls uCL1 und uCL2, wodurch der Zählerstand der aktiven Vorwärts-Rückwärtszählers 20 und 22, dargestellt durch eine 8-stellige oder 16-stellige Bitkombination, am niederwertigsten Bit (LSB) sich um 1 Bit erhöht wird. Dadurch ändert sich entsprechend der Wert der Verstärkung des programmierbaren Verstärkers 8 und 10, wodurch der Wert der Amplitude der Signale uAS1 und uAS2 größer wird. In jeder Periode wird das Signal uAS1 und uAS2 nacheinander abgetastet und in Abhängigkeit dieses Ergebnisses der Wert der Amplitude des Signals uAs1 und uAS2 entsprechend geändert. Das Fenster (+US₊) -(+US₋) des Fensterkomparators 12 bzw. 14 hat wenigstens eine Breite von zwei LSB, wobei betragsmäßig das Fenster vom verwendeten Vorwärts-Rückwärtszähler 20 bzw. 22 abhängt. - In Figur 13 sind die Signale uAS1 und uAS2 in einem Diagramm über der Kreisfrequenz ωt dargestellt, wobei zum Zeitpunkt des negativen Amplitudenmaximums der Verstärkungswert des programmierbaren Verstärkers 8 und 10 generiert wird. Dazu sind jeweils dem Fensterkomparator 12 und 14 die Vergleichsspannungen -US₊ und -US₋ zugeführt, wodurch der Fensterkomparator 12 bzw. 14⁺ die negative Amplitude des Signals uAS1 bzw. uAS2 überwachen kann.
- Damit auch zu den negativen Amplitudenmaxima der Signale uAS1 und uAS2 Taktimpulse
u CL1 undu CL2 generiert werden, sind die Ausgänge der Komparatoren 16 und 18 jeweils über einen Inverter 25 und 27 mit der Logikschaltung 24 und 26 verbunden. - In Figur 14 ist eine Schaltungsanordnung zur Regelung der Offsetspannung des Signals uS1 bzw. uS2 dargestellt. Dabei besteht die Schaltungsanordnung aus der Schaltungsanordnung 2 und einer Schaltungsanordnung 2′, deren Datenausgänge einem Differenzglied 64 zugeführt sind. Der Ausgang des Differenzgliedes 64 ist über einen Digital-Analog-Wandler 66 mit einem Spannungsteiler 68 verknüpft, dessen Ausgang über einen Integrierer 70 mit einem Offseteingang der Schaltungsanordnung 2 und 2′ verknüpft ist. Die Schaltungsanordnung 2′ entspricht vom Aufbau der Schaltungsanordnung 2. Der Unterschied dieser beiden Schaltungsanordnungen 2 und 2′ liegt bei den Vergleichsspannungen +US₊, +US₋, -US₊ und -US₋. Wenn beispielsweise das Signal uS1 mit einer Offsetspannung UOff1 versehen ist, so sind den Fensterkompensatoren 12 und 14 der Schaltungsanordnung 2 die Vergleichsspannungen +US₊ und +US₋ zugeführt und die Ausgänge der Komparatoren 16 und 18 sind direkt mit den Logikschaltungen 24 und 26 verknüpft. Den entsprechenden Fensterkomparatoren der Schaltungsanordnung 2′ sind die Vergleichsspannungen -US₊ und -US₋zugeführt und die Ausgänge der entsprechenden Komparatoren sind über Inverter mit den Logikschaltungen verknüpft. Da beispielsweise das Signal uS1 mit einer Offsetspannung UOff1 behaftet ist, wird jeweils der Datenausgang des ersten Kanals der Schaltungsanordnung 2 und 2′, an dem ein Daten-Wort DV1+ bzw. DV1₋ ansteht, mit dem Differenzglied 64 verbunden. Dieses Differenzglied 64 bildet die Differenz DV1₋ - DV1₊ bzw. wenn das Signal uS2 mit einer Offsetspannung UOff2 behaftet ist, die Differenz DV2₋ - DV2₊. Die in digitaler Form gebildete Differenz, die dem doppelten Offsetwert des Signals uS1 bzw. uS2 entspricht, wird in einem analogen Wert gewandelt. Mittels des Spannungsteilers 68 erhält man den Offsetspannungswert UOff1 bzw. UOff2 des Signals uS1 bzw. uS2, der über den Integrator 70 einem Offseteingang des programmierbaren Verstärkers 8 bzw. 10 der Schaltungsanordnung 2 und einem entsprechenden programmierbaren Verstärker der Schaltungsanordnung 2′ zugeführt wird. Die Verstärker bilden dann die Differenz uS1 -UOff1 bzw. uS2 -UOff2. Durch diese Schaltungsanordnung können hohe Offsetspannungswerte, die durch Betriebstemperaturen sich wesentlich ändern, kompensiert werden.
Claims (8)
- Verfahren zur Ausregelung von Amplitudenschwankungen zweier um 90°el. phasenverschobener, alternierender, periodischer Signale (uS1,uS2) beliebiger Phasenfolge, die jeweils pro Halbperiode mittig ein Amplitudenmaximum aufweisen, dadurch gekennzeichnet, daß die Signale (uS1,uS2) nach Durchlaufen von zugehörigen, die Signalamplitude korrigierenden Stellgliedern (8,10) jeweils in Rechtecksignale (uRS1,uRS2) gewandelt werden, aus denen mittels einer Logikschaltung (24 bzw.26) Taktimpulse (uCL1 bzw. uCL2) je nach Phasenfolge der Signale (uS1,uS2) an der positiven bzw. negativen Flanke der Rechtecksignale (uRS1, URS2) generiert werden, daß der positive bzw. negative Amplitudenverlauf der ausgangsseitig der Stellglieder (8,19) anstehenden, amplitudenkorrigierten Signale (uAS1,uAS2) auf Unterschreitung einer unteren bzw. Überschreitung einer oberen Vergleichsspannung (±US₋ bzw. ±US₊) überwacht wird und daß bei Unterschreitung bzw. Überschreitung durch die Taktimpulse (uCL1 bzw. uCL2) eine Vorrichtung (20,22) zur Veränderung einer vorbestimmten Stellgröße des jeweiligen Stellgliedes (8,10) mit dem Ziel aktiviert wird, die Amplituden der amplitudenkorrigierten Signale (uAS1,uAS2) in den Bereich zwischen oberer und unterer Vergleichsspannung (±US₋ bzw. ±US₊) zurückzuführen.
- Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, mit einer Schaltungsanordnung zur Ausregelung von Amplitudenschwankungen zweier um 90° el. phasenverschobener, alternierender, periodischer Signale (uS1,uS2), die jeweils pro Halbperiode mittig ein Amplitudenmaximum aufweisen, dadurch gekennzeichnet, daß die Signale (uS1,uS2) mittels Stellglieder (8,11) in amplitudenkorrigierte Signale (uAS1,uAS2) gewandelt werden, die jeweils einerseits einer Vorrichtung (12,14) zur Überwachung des positiven bzw. negativen Amplitudenverlaufs und andererseits einem Komparator (16,18) zugeführt sind, wobei die Ausgänge der Komparatoren (16,18) mit einer Logikschaltung (24,26) verknüpft sind, daß die Stellgröße jedes Stellgliedes (8,10) mittels einer Vorrichtung (20,22) zur Veränderung einer vorbestimmten Stellgröße einstellbar ist und daß die beiden Ausgängen jeder Vorrichtung (12,14) zur Überwachung des positiven bzw. negativen Amplitudenverlaufs des Signals (uAS1 bzw. UAS2) und ein Ausgang der Logikschaltung (24,26) jeweils mit einer Vorrichtung (20,22) zur Veränderung einer vorbestimmten Stellgröße verknüpft sind.
- Schaltungsanordnung nach Anspruch 2 mit einer zweiten Schaltungsanordnung (2′) zur Ausregelung von Amplitudenschwankungen zweier um 90° el. phasenverschobener, alternierender, periodischer Signale (uS1,uS2), die jeweils pro Halbperiode mittig einn Amplitudenmaximum aufweisen, wobei die amplitudenkorrigierten Signale (uAS1,uAS2) jeweils einerseits einer Vorrichtung zur Überwachung des negativen bzw. des positiven Amplitudenverlaufs und andererseits einem Komparator zugeführt sind, deren Ausgänge mit einer Logikschaltung verknüpft sind, und wobei die Stellgröße jedes Stellgliedes mittels einer Vorrichtung zur Veränderung einer vorbestimmten Stellgröße einstellbar ist, deren Eingänge mit den Ausgängen der Vorrichtung zur Überwachung des negativen bzw. positiven Amplitudenverlaufes der Signale (uS1,uS2) und mit einem Ausgang der Logikschaltung verbunden sind, dadurch gekennzeichnet, daß zur Regelung der Offsetspannung (uoff1,uoff2) der Signale (uS1,uS2) der positive Stellgrößenwert (DV1₊ bzw. DV2₊) der Vorrichtung (20 bzw. 22) zur Veränderung einer vorbestimmten Stellgröße der ersten Schaltungsanordnung (2) und der negative Stellgrößenwert (DV1₋ bzw. DV2₋) der Vorrichtung der zweiten Schaltungsanordnung (2′) zur Ausregelung von Amplitudenschwankungen einem Differenzglied (64) zugeführt ist, dessen Ausgang über einen Digital-Analog-Wandler (66) mit einem Spannungsteiler (68) verbunden ist, dessen Ausgang über einen Integrierer (70) mit Offseteingängen der besagten Schaltungsanordnung (2, 2′) verbunden ist.
- Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Logikschaltung (24 bzw. 26) drei UND-Gatter (44,48,50 bzw. 46,50, 54) enthält, deren Ausgänge mit einem ODER-Gatter (56 bzw.58) verbunden sind, dessen Ausgang einerseits mit einem EXOR-Gatter (60 bzw.62) und andererseits mit dem ersten und dritten UND-Gatter (44,52 bzw.46,54) verbunden ist, daß der erste Eingang der Logikschaltung (24 bzw.26) mit einem Eingang des ersten UND-Gatters (44 bzw. 46) und mit einem Eingang mit Negation des zweiten UND-Gatters (48 bzw. 50) und daß der zweite Eingang der Logikschaltung (24 bzw. 26) mit einem Eingang des zweiten UND-Gatters (48 bzw.50), des dritten UND-Gatters (50 bzw.52) und des EXOR-Gatters (60 bzw.62) verbunden ist, wobei der Ausgang des EXOR-Gatters (60 bzw.62) den Ausgang der Logikschaltung (24 bzw.26) bildet.
- Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß jeweils als Vorrichtung (12,14) zur Überwachung des positiven bzw. negativen Amplitudenverlauf ein Fensterkomparator vorgesehen ist, wobei die Werte der Vergleichsspannungen (US₊,US₋) positiv bzw. negativ sein können.
- Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß jeweils als Vorrichtung (20,22) zur Veränderung einer vorbestimmten Stellgröße ein Vorwärts-Rückwärtszähler vorgesehen ist.
- Schaltungsanordnung nach Anspruch 2 oder 3,...dadurch gekennzeichnet, daß jeweils als Stellglied (8,10) ein programmierbarer Verstärker vorgesehen ist.
- Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der positive und negative Stellgrößenwert (DV1₊, DV1₋ bzw. DV2₊, DV₋) des Signals (uS1 bzw. uS2) einem Multiplexer zuführbar ist, dessen Ausgang über einen Digital-Analog-Wandler (66) mit dem Spannungsteiler (68) verknüpft ist.
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