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Die
vorliegende Erfindung bezieht sich auf einen DC-DC-Wandler bzw.
Gleichstrom-Gleichstrom-Wandler, der als Batterie-Ladegerät verwendet
werden kann, sowie auf ein Verfahren zum Laden einer Batterie.
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Zum
Laden von Batterien, beispielsweise Batterien für Mobiltelefone, ist die Verwendung
von DC-DC-Wandlern bekannt, welche als Batterie-Ladegeräte betrieben
werden und welche in der Lage sind, verschiedene Ladealgorithmen
für NiCd-Batterien,
NiMH-Batterien und Li-Ionen-Batterien durchzuführen.
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Ein
selbst-konfigurierendes Multifunktions-Batterie-Ladegerät, als Spannungsversorgungsregler
für batteriebetriebene
Geräte
ist beispielsweise in der EP-A-0752748 auf den Namen der Anmelderin
der vorliegenden Erfindung offenbart, wohingegen ein anderes Stromversorgungs-
und Batterieladesystem, beispielsweise in der WO 9319508 A offenbart
ist.
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Ferner
offenbart die
US 5,698,964 ein
adaptives Batterie-Ladegerät zum Laden
von Batterien, die in tragbaren elektronischen Geräten verwendet
werden.
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Die
1 veranschaulicht
einen DC-DC-Abwärtswandler,
welcher in einem Batterie-Ladegerät verwendet werden kann, und
schaltungstechnisch ähnlich
den in der EP-A-0752748 und in der
US
5,698,964 offenbarten Batterie-Ladergeräten ist.
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Der
DC-DC-Wandler, welcher insgesamt durch die Referenzziffer 1 gekennzeichnet
ist, enthält
einen Schalter 2, welcher beispielsweise durch einen MOS-Transistor
gebildet ist, und wel cher von einer Treiberstufe 4 gesteuert
geöffnet
bzw. geschlossen wird, und welcher einen ersten Anschluss, der an
eine Versorgungsleitung 6, die auf die Spannung VCC vorgespannt
ist, sowie einen zweiten Anschluss, welcher über eine Diode 8 mit
Masse verbunden ist, aufweist; eine Induktivität 10 und einen Sense-Widerstand 12,
welcher in Serie verbunden zwischen dem zweiten Anschluss des Schalters 2 und
einem Knoten 14 angeordnet sind, und wobei der Knoten 14 wiederum über eine
Diode 16 mit einem positiven Pol der zu ladenden Batterie 18 angeschlossen
ist, wobei der negative Pol der Batterie 18 mit Masse verbunden
ist; einen Kondensator 20, welcher zwischen dem Knoten 14 und
Masse angeschlossen ist; und einen Spannungsteiler 22,
bestehend aus zwei Widerständen 24 und 26,
der parallel zur Batterie 18 angeschlossen ist und einen
mittleren Knoten 28 aufweist, an welchem eine Spannung
VFB vorliegt, die über
das Teilungsverhältnis
der Spannung VBAT zwischen dem Pol und der Batterie proportional
ist.
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Der
DC-DC-Wandler 1 enthält
ferner eine Filterstufe 30, die typischerweise einen Operationsverstärker umfasst,
und einen ersten Eingang sowie einen zweiten Eingang aufweist, die
jeweils mit den beiden Anschlüssen
des Sense-Widerstands 12 verbunden sind, sowie einen Ausgang,
der die gefilterte Spannung VFR, die über dem Sense-Widerstand 12 abfällt, ausgibt;
einen differenziellen Stromfehlerverstärker 32 mit einem invertierenden
Eingang, der mit dem Ausgang der Filterstufe 30 verbunden
ist, einem nicht-invertierenden Eingang, dem eine Referenzspannung
VR zugeführt
wird, und einem Ausgang, der über
eine Entkopplungsdiode 36 mit einem Ausgangsknoten 34 verbunden
ist, wobei die Anode der Entkopplungsdiode 36 mit dem Ausgangsknoten 34 verbunden
ist und die Kathode der Entkopplungsdiode 36 mit dem Ausgang
des Stromfehlerverstärkers 32 verbunden
ist; und einen differenziellen Spannungsfehlerverstärker 42 mit
einem invertierenden Eingang, der mit dem mittleren Knoten 28 des
Spannungsverteilers 22 verbunden ist, und von diesem die Spannung
VFB empfängt,
einem nicht-invertierenden Anschluss, dem die Referenzspannung VREF
zugeführt wird,
und einem Ausgang, der direkt mit dem Ausgangsknoten 34 verbunden
ist.
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Der
Batterieladestrom IBAT hängt
insbesondere von der Referenzspannung VR ab, welche erzeugt wird,
indem ein konstanter Strom, welcher von einer in Serie mit einem
Widerstand 37 verbundenen Stromquelle 40 erzeugt
wird, durch diesen Widerstand 37 fließt; dabei wird dann die über dem
Widerstand 37 abfallende Spannung abgenommen.
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Der
Stromfehlerverstärker 32 und
der Spannungsfehlerverstärker 42 werden
jeweils durch Steuerstromquellen 44 und 46 gesteuert,
welche jeweils einen Steuerstrom IP und einen Steuerstrom IV, welche
beide konstant sind, liefern.
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Ferner
enthält
der DC-DC-Wandler 1 ein null-poliges Kompensationsnetzwerk 48 mit
einem Widerstand 50 und einem Kondensator 52,
welche in Serie zwischen dem Ausgangsknoten 34 und Masse
angeschlossen sind; und einen differenziellen Vergleicher 54,
welcher auch als PWM-Vergleicher (Pulse-Width-Modulator-Vergleicher) bezeichnet
wird mit einem invertierenden Eingang, dem eine sägezahnförmige Vergleichsspannung
VC zugeführt
wird, und einem nicht-invertierenden Eingang, der mit dem Ausgangsknoten 34 verbunden
ist, sowie einem Ausgang, der mit dem Eingang der Treiberstufe 4 des
Schalters 2 verbunden ist, und welcher im Wesentlichen
als Pulsweitenmodulator betrieben wird und eine rechteckige Ausgangsspannung
liefert, deren Tastverhältnis
eine Funktion der Spannung am Ausgangsknoten 34 ist.
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Die
Funktionsweise des DC-DC-Wandlers 1 ist allgemein bekannt
und wird daher lediglich in Bezug auf die Aspekte, die zum Verständnis der
der vorliegenden Erfindung zugrundeliegenden Probleme notwendig sind,
angesprochen.
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Insbesondere
setzt sich während
der Batterieladephase der Stromfehlerverstärker 32 gegenüber dem Spannungsfehlerverstärker 42 durch
und der DC-DC-Wandler 1 operiert im Stromregelungsmodus
und verhält sich
als konstante Stromquelle.
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Während der
Stromregelungsphase verursacht der Batterieladestrom IBAT einen
Spannungsabfall über
dem Sense-Widerstand 12, und diese Spannung wird, nachdem
sie von der Filterstufe 30 gefiltert wurde, um ihren Mittelwert
zu erhalten, dem Stromfehlerverstärker 32 zugeführt, welcher
diese Spannung so regelt, dass sie einen Wert annimmt, der gleich
der an seinem nicht-invertierenden Eingang anliegenden Referenzspannung
VR ist.
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Parallel
zum Stromfehlerverstärker 32 wird
der Spannungsfehlerverstärker 42 betrieben,
wobei sich der Stromfehlerverstärker 32 insbesondere
gegenüber
dem Spannungsfehlerverstärker 42 durchsetzt,
solange die Spannung VFB niedriger als die Referenzspannung VREF
ist, d.h. solange die differenzielle Eingangsspannung ΔV = VREF – VFB zwischen
seinen Eingängen
negativ ist, wodurch das Ungleichgewicht des Spannungsfehlerverstärkers 42 bestimmt
wird.
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Genauer
gesagt sind der Stromfehlerverstärker 32 und
der Spannungsfehlerverstärker 42 so
ausgelegt, dass während
der Stromregelungsphase die Diode 36 an ist und der Stromfehlerverstärker 32 über den Vergleicher 54 das
Tastverhältnis
des vom Vergleicher 54 ausgegebenen Signals derart steuert,
dass die Spannungen an seinen invertierenden und nicht-invertierenden
Eingängen
gleich sind.
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Der
Spannungsfehlerverstärker 32 führt eine
negative Rückkopplung
durch. Eine eventuelle Schwankung im Batterieladestrom IBAT resultiert
in einem Ungleichgewicht des Spannungsfehlerverstärkers 32,
was zu einer Schwankung der Spannung des Ausgangsknotens 34 und
somit auch des Tastverhältnisses
des Ausgangssignals des Vergleichers 54 führt, wodurch
der zuvor programmierte Wert des Batterieladestroms IBAT wiederhergestellt
wird.
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Während der
Stromregelungsphase wird die Batterie 18 somit mit einem
konstanten Strom entsprechend dem Wert, der mittels der Stromquelle 40 und
dem Widerstand 36 eingestellt wurde, aufgeladen, wobei die
Batteriespannung VBAT nach und nach auf den vollen Ladewert ansteigt.
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In
der Nähe
dieses vollen Ladewertes fängt
der Batterieladestrom IBAT an abzunehmen, bis er auf Null geht.
Danach tritt der DC-DC-Wandler 1 in die Spannungsregelungsphase
ein, in welcher sich der Spannungsfehlerverstärker 42 gegenüber dem
Stromfehlerverstärker 32 durchsetzt
und die Batteriespannung reguliert.
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Insbesondere
ist während
des Übergangs
von der Stromregelungsphase zur Spannungsregelungsphase der Spannungsfehlerverstärker 42 im
Gleichgewicht, die Spannung am Ausgangsknoten 34 sinkt
nach und nach, bis die Diode 36 aus ist, und der Batterieladestrom
IBAT sinkt, wodurch der Stromfehlerverstärker 32 ins Ungleichgewicht
gerät.
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Ein
Nachteil des DC-DC-Wandlers 1 liegt in seiner Schaltungstopologie,
welche dazu führt,
dass der Betriebsübergang
von der Stromregelungsphase zur Spannungsregelungsphase in großem Maße abhängt von
den Übertragungseigenschaften
der differenziellen Eingangsstufe des Spannungsfehlerverstärkers. Diese Abhängigkeit
führt dazu,
dass der DC-DC-Wandler 1 nicht in der Lage ist, bis zum
Erreichen der vollen Ladespannung der Batterie einen konstanten
Batterieladestrom IBAT zu liefern.
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Es
ist eine Aufgabe der vorliegenden Erfindung, einen als Batterie-Ladegerät verwendbaren DC-DC-Wandler
bereitzustellen, welcher in der Lage ist, bis zum Erreichen der
vollen Ladespannung der Batterie einen konstanten Batterieladestrom
zu liefern.
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Es
ist eine weitere Aufgabe der Erfindung, ein Verfahren zum Laden
einer Batterie bereitzustellen, mit welchem der Batterie ein Ladestrom
zugeführt
werden kann, welcher bis zum Erreichen der vollen Ladespannung der
Batterie konstant ist.
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In Übereinstimmung
mit der vorliegenden Erfindung wird ein als Batterie-Ladegerät verwendbarer DC-DC-Wandler
nach Anspruch 1 bereitgestellt.
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In Übereinstimmung
mit der vorliegenden Erfindung wird ferner ein Verfahren zum Laden
einer Batterie nach Anspruch 8 bereitgestellt.
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Zu
einem besseren Verständnis
der vorliegenden Erfindung wird im Folgenden eine bevorzugte Ausführungsform
beschrieben, welche lediglich als nicht-limitierendes Beispiel gegeben
wird. Dabei wird auf die beigefügten
Figuren Bezug genommen, in denen:
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1 ein
Schaltbild eines bekannten als Batterie-Ladegerät verwendbaren DC-DC-Wandlers
zeigt;
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2 ein
Schaltbild eines als Batterie-Ladegerät verwendbaren DC-DC-Wandlers
nach der vorliegenden Erfindung zeigt;
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3 den
Verlauf des Stroms veranschaulicht, der von einer Stromquelle, die
Teil des DC-DC-Wandlers in 2 ist, bereitgestellt
wird;
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4 zum
Vergleich den Verlauf der Spannung über die Batterie sowie den
Verlauf des Batterieladestroms, der mit dem DC-DC-Wandler nach 1 und
mit dem DC-DC-Wandler nach 2 erhalten
wird, zeigt; und
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die 5 und 6 detailliertere
Schaltbilder von Komponenten des DC-DC-Wandlers in 2 zeigen.
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Die
vorliegende Erfindung basiert auf dem Prinzip, dass der Stromfehlerverstärker 32 während der Endphase
des Batterieladevorgangs allmählich
abgeschaltet wird, indem die Stromquelle 44 derart gesteuert wird,
dass der von ihr bereitgestellte Steuerstrom IP während der
Endphase des Batterieladevorgangs eine abnehmende Amplitude hat
und während
der vorherigen Phase eine im Wesentlichen konstante Amplitude aufweist.
Somit hängt
der Betriebsübergang
des DC-DC-Wandlers von der Stromregelungsphase zur Spannungsregelungsphase
weniger stark von den Übertragungseigenschaften
der differenziellen Eingangsstufe des Spannungsfehlerverstärkers ab,
so dass der DC-DC-Wandler in der Lage ist, einen konstanten Batterieladestrom
bis zum Erreichen der vollen Ladespannung der Batterie bereitzustellen,
was von den folgenden Erläuterungen
klarer werden sollte.
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2 zeigt
das Schaltbild eines DC-DC-Wandlers nach der vorliegenden Erfindung,
wobei Komponenten, die denen des DC-DC-Wandlers 1 identisch oder äquivalent
sind mit denselben Bezugsziffern gekennzeichnet sind.
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Insbesondere
unterscheidet sich bei der vorliegenden Erfindung die Schaltungstopologie
des DC-DC-Wandlers, welcher insgesamt als 1' gekennzeichnet ist, von der des
DC-DC-Wandlers 1 dadurch, dass
- – sie eine
Messstufe 60 enthält,
welche die differenzielle Eingangsspannung ΔV = VREF – VFB zwischen dem nicht-invertierenden
und dem invertierenden Eingang des Spannungsfehlerverstärkers (durch 42' gekennzeichnet)
misst, und um die Stromquelle (gekennzeichnet durch 44') zu steuern,
welche den Steuerstrom für
den Stromfehlerverstärker
(gekennzeichnet durch 32')
liefert und zwar als Funktion der gemessenen differenziellen Eingangsspannung ΔV; und
- – der
Stromfehlerverstärker 32' und der Spannungsfehlerverstärker 42' sich die selbe
Ausgangsstufe 62 teilen.
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Genauer
gesagt hat die Messstufe 60 einen ersten und einen zweiten
Eingang, welche mit dem nicht-invertierenden Eingang bzw. den invertierenden
Eingang des Spannungsfehlerverstärker 42' verbunden sind,
sowie einen Ausgang, welcher der Stromquelle 44' ein Abschaltstart-Steuersignal
zuführt,
wenn die differenzielle Eingangsspannung ΔV kleiner als eine Schwellspannung
wird, d.h., wenn die Batteriespannung VBAT einen vorbestimmten Schwellenwert
hat, übersteigt,
was den Beginn der Phase anzeigt, in welcher der von der Stromquelle 44' bereitgestellte
Steuerstrom IP eine allmählich
abnehmende Amplitude aufweist.
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Während des
Batterieladevorgangs weist der Steuerstrom IP somit den in 3 gezeigten
Gesamtverlauf auf, wobei seine Amplitude während der Anfangsphase des
Batterieladevorgangs im Wesentlichen konstant ist, d.h. bei Werten
der Spannung VFB, die unter einem bestimmten Schwellwert liegen,
und nimmt dann während
der Endphase des Batterieladevorgangs allmählich bis auf einen Wert von
Null ab, d.h. bei Werten der Spannung VFB, die nahe der vollen Ladespannung
der Batterie liegen.
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In 2 sind
lediglich die Komponenten der Ausgangsstufe 62 des Spannungsfehlerverstärkers 42' gezeigt, welche
für ein
Verständnis
der vorliegenden Erfindung nützlich
sind. Insbesondere umfasst die Ausgangsstufe 62 einen Stromspiegel 64 mit
einem ersten und einem zweiten NMOS-Transistor M11, M12, deren Gate-Anschlüsse miteinander
sowie mit dem Drain-Anschluss des Transistors M11, welcher somit
in Diodenschaltung vorliegt, verbunden sind. Die Source-Anschlüsse sind
mit Masse verbunden und die Drain-Anschlüsse sind mit jeweiligen Lasten
verbunden, die respektive aus PMOS-Transistoren M9 bzw. M10 bestehen,
die wiederum mit einer auf die Spannung VREG gesetzten Versorgungsleitung 80 verbunden
sind. Ferner ist der Ausgang des Stromfehlerverstärkers 32' mit den Drain-Anschlüssen der
Transistoren M9 und M11 verbunden.
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Während der
Stromregelungsphase, in welcher der Stromfehlerverstärker 32' agiert und
der Spannungsfehlerverstärker 42' im Ungleichgewicht
ist, liefert der Stromfehlerverstärker 32' somit einen Strom IOUT, der notwendig
ist, um die Ausgangsstufe 62 in Gleichgewicht zu halten;
wenn die Batteriespannung VBAT sich der vollen Ladespannung nähert, dann
wird der Stromfehlerverstärker 32' allmählich ausgeschaltet,
da der ihm zugeführte
Steuerstrom IP abnimmt, wohingegen die Ausgangsstufe 62 im
Gleichgewicht gehalten wird, was ein Ergebnis des zunehmenden Ausbalancierens
des Spannungsfehlerverstärker 42' ist
(am Ende des Ladevorgangs liegt VFB = VREF, d.h. ΔV = 0).
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4 zeigt
den Verlauf der Batteriespannung VBAT, die über die Batterie 18 abfällt, den
als gestrichelte Linie darge stellten Batterieladestrom IBAT, der
mit dem DC-DC-Wandler 1 erhalten wird sowie den als durchgehende
Linie dargestellten Batterieladestrom IBAT, der mit dem DC-DC-Wandler 1' erhalten wird.
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Wie
aus dieser Zeichnung ersichtlich ist, liefert der DC-DC-Wandler 1' nach der vorliegenden
Erfindung einen konstanten Batterieladestrom IBAT bis die volle
Ladespannung der Batterie erreicht ist, im Gegensatz zum DC-DC-Wandler 1,
bei welchem der Batterieladestrom IBAT anfängt, abzunehmen, wenn die Batteriespannung
VBAT lediglich 80% des vollen Ladewerts erreicht hat.
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Wie
in 2 dargestellt ist, besteht ein weiterer Unterschied
zwischen den Schaltungstopologien des Wandlers 1 und des
Wandlers 1' in
der Schaltung, die für
das Einstellen des Batterieladestroms IPAT verantwortlich ist.
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Genauer
gesagt wird der Batterieladestrom IBAT dadurch eingestellt, dass
der invertierende und der nicht-invertierende Eingang des Stromfehlerverstärkers 32' respektive
an den beiden Seiten des Sense-Widerstands 12 angeschlossen
wird, und in der Masche mit dem Sense-Widerstand 12 sowie
dem nicht-invertierenden
und invertierenden Eingang ferner eine Offset-Spannungsquelle 65, welche
eine Offset-Spannung VOFFS liefert, vorgesehen ist. Im dargestellten
Beispiel ist die Offset-Spannungsquelle 65 zwischen
dem einen Ende des Sense-Widerstands 12 und
dem invertierenden Eingang des Stromfehlerverstärkers 32' angeordnet.
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Während der
Stromregelungsphase, d.h. während
der Stromfehlerverstärker 32' im Gleichgewicht
ist (also die Spannung zwischen dem invertierenden und dem nicht-invertierenden
Eingang im Wesentlichen Null beträgt) fließt somit durch den Sense-Widerstand 12 ein
Strom, welcher einen Spannungsabfall gleich VOFFS bedingt, und dieser
Strom definiert den Batterieladestrom IBAT.
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Um
beispielsweise unter Verwendung eines Sense-Widerstands von 0,1 Ω einen Batterieladestrom von
1 A einzustellen, ist es ausreichend, eine Offset-Spannung von 100
mV zu erzeugen, was dadurch einfach erreicht werden kann, da man
einen konstanten Strom durch einen in Serie mit einer Stromquelle
geschalteten Widerstand fließen
lässt;
dabei wird die über
dem Widerstand abfallende Spannung abgenommen.
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5 zeigt
ein detaillierteres Schaltbild des Stromfehlerverstärkers 32' und des Spannungsfehlerverstärkers 42'. Komponenten,
welche mit solchen in 2 identisch oder äquivalent
sind, werden mit den gleichen Bezugsziffern- und buchstaben gekennzeichnet.
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Wie
in 5 dargestellt, enthält der Stromfehlerverstärker 32' einen Verstärker mit
einer differenziellen Eingangsstufe 70 mit PMP-Bipolartransistoren
in Darlington-Anordnung, um mit Masse kompatibel zu sein. Dahingegen
enthält
der Spannungsfehlerverstärker 42' einen Transkonduktanz-Operationsverstärker, dessen Eingangsstufe
mit PMOS-Transistoren gebildet ist.
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Genauer
gesagt enthält
die differenzielle Eingangsstufe 70 des Stromfehlerverstärkers 32' ein Paar PNP-Bipolartransistoren
Q1 und Q2, die in differenzieller Anordnung verschaltet sind und
deren Source-Anschlüsse
miteinander sowie mit einer Stromquelle 44', die den Steuerstrom IP = f (ΔV) liefert,
verbunden sind, wobei die Stromquelle 44' wiederum mit der Versorgungsleitung 6 verbunden
ist. Die Kollektoranschlüsse
der Bipolartransisto ren Q1 und Q2 sind jeweils mit einer Last verbunden
und die Basisanschlüsse
sind mit den Emitter-Anschlüssen
von entsprechenden PNP-Bipolartransistoren Q3 und Q4 verbunden,
so dass zusammen mit den Transistoren Q1 und Q2 zwei Darlington-Paare
gegeben sind, wobei die Kollektoranschlüsse mit Masse und die Basisanschlüsse an die
beiden Seiten des Sense-Widerstands 12 angeschlossen sind.
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Die
differenzielle Eingangsstufe 70 des Stromfehlerverstärkers 32' umfasst ferner
ein Stromquellenpaar 73, welches gleiche Ströme IOFFS
liefert und zwischen den Basisanschlüssen der Transistoren Q1 und Q2
und der Versorgungsleitung 6 angeschlossen ist; und einen
Widerstand 74, welcher zwischen dem Basis-Anschluss des
Transistors Q1 und dem Emitter-Anschluss des Transistors Q3 angeordnet
ist, und zusammen mit der Stromquelle 73 die oben beschriebene
Offset-Spannungsquelle 65 (siehe 2) definiert.
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Die
Last des Transistors Q2 besteht aus einem NPN-Bipolartransistors Q6, welcher als Diode
geschaltet ist, d.h. dessen Emitter-Anschluss mit Masse und dessen
Basis- und Kollektor-Anschlüsse
miteinander sowie mit dem Kollektor-Anschluss des Bipolartransistors Q2
verbunden sind.
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Die
Last des Transistors Q1 besteht hingegen aus einem von zwei NPN-Bipolartransistoren
Q5 und Q6, welche einen Stromspiegel 76 mit einem Spiegelverhältnis gleich
1 bilden. Dabei sind die Emitter-Anschlüsse der Transistoren Q5 und
Q6 mit Masse verbunden und ihre Basis-Anschlüsse sind miteinander verbunden;
ferner ist der Transistor Q5 als Diode geschaltet und stellt die
Last des Transistors Q1 dar, d.h., sein Kollektor-Anschluss ist
sowohl mit seinem eigenen Basis-Anschluss als auch mit dem Kollektor-Anschluss
des Transistors Q1 ver bunden, wohingegen der Kollektor-Anschluss
des Transistors Q7 mit einem der beiden PMOS-Transistoren MA und
MB, welche einen Stromspiegel 78 mit einem Spiegelverhältnis gleich
1 bilden, verbunden ist. Die Transistoren MA und MB haben Source-Anschlüsse, welche
mit der Versorgungsleitung 80 verbunden sind, Gate-Anschlüsse, welche
miteinander sowie mit dem Drain-Anschluss
des Transistors MA, welcher somit als Diode geschaltet ist, verbunden
sind, und Drain-Anschlüsse,
welche jeweils mit dem Kollektor-Anschluss des Transistors Q7 und
mit einem Knoten 82 der Ausgangsstufe 62 des Spannungsfehlerverstärkers 42' verbunden sind.
Ferner stellt der Drain-Anschluss des Transistors MB den Ausgangsanschluss des
Stromfehlerverstärkers 34 dar, über welchen
der Strom IOUT geliefert wird.
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Der
Spannungsfehlerverstärker 42' enthält eine
differenzielle Eingangsstufe 84 mit einem Paar von PMOS-Transistoren
M1 und M2, die in differenzieller Anordnung miteinander verbunden
sind. Die PMOS-Transistoren M1 und M2 haben Source-Anschlüsse, die
miteinander sowie mit der Stromquelle 46, die den Steuerstrom
IV liefert, verbunden sind, wobei die Stromquelle wiederum mit der
Versorgungsleitung 80 verbunden ist, Drain-Anschlüsse, die
mit jeweiligen Lasten verbunden sind, und Gate-Anschlüsse, denen
die Spannung VREF und die Spannung VFB zugeführt werden.
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Die
Last des Transistors M1 besteht aus einem der beiden NMOS-Transistoren M3 und
M5, welche einen Stromspiegel 86 mit einem Spiegelverhältnis gleich
1 bilden, wohingegen die Last des Transistors M2 aus einem der beiden
NMOS-Transistoren M4 und M6, welche einen Stromspiegel 88 mit
einem Spiegelverhältnis
gleich 1 bilden, besteht.
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Die
Transistoren M3 und M5 weisen Source-Anschlüsse auf, die mit Masse verbunden
sind, sowie Basis-Anschlüsse,
die miteinander verbunden sind; ferner ist der Transistor M3 als
Diode geschaltet und stellt die Last des Transistors M1 dar, d.h.,
er weist einen Drain-Anschluss auf, der mit seinem eigenen Gate-Anschluss sowie
dem Drain-Anschluss des Transistors M1 verbunden ist. Die Transistoren
M4 und M6 weisen Source-Anschlüsse auf,
die mit Masse verbunden sind, sowie Gate-Anschlüsse, die miteinander verbunden
sind; ferner ist der Transistor M4 als Diode geschaltet und stellt
die Last des Transistors M2 dar, d.h. er weist einen Drain-Anschluss
auf, der sowohl mit dem eigenen Gate-Anschluss als auch mit dem
Drain-Anschluss des Transistors M2 verbunden ist.
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Der
Drain-Anschluss des Transistors M5 ist mit einem der beiden PMOS-Transistoren
M7 und M9, welche einen Stromspiegel 90 mit einem Spiegelverhältnis gleich
1 bilden, verbunden, wohingegen der Drain-Anschluss des Transistors
M6 mit einem der beiden PMOS-Transistoren M8 und M10, die einen
Stromspiegel 92 mit einem Spiegelverhältnis gleich N bilden, verbunden
ist.
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Die
Source-Anschlüsse
der Transistoren M7 und M9 sind mit der Versorgungsleitung 80 verbunden und
die Gate-Anschlüsse
der Transistoren M7 und M9 sind miteinander verbunden; ferner ist
der Transistor M7 als Diode geschaltet und stellt die Last des Transistors
M5 dar, d.h. dass der Drain-Anschluss des Transistors M7 ist sowohl
mit seinem eigenen Gate-Anschluss als auch mit dem Drain-Anschluss
des Transistors M5 verbunden. Die Source-Anschlüsse der Transistoren M8 und
M10 sind mit der Versorgungsleitung 80 verbunden und die
Gate-Anschlüsse
der Transistoren M8 und M10 sind miteinander verbunden; ferner ist
der Transistor M8 als Diode geschaltet und stellt die Last des Transistor
M6 dar, d.h., sein Drain-Anschluss ist sowohl mit seinem eigenen
Gate-Anschluss als auch mit dem Drain-Anschluss des Transistors
M6 verbunden.
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Der
Drain-Anschluss des Transistors M9 ist mit einem ersten der beiden
NMOS-Transistoren M11 und M12, welche einen Stromspiegel 94 mit
einem Spiegelverhältnis
gleich N bilden, verbunden, wohingegen der Drain-Anschluss des Transistors
M10 mit dem zweiten der beiden Transistoren M11 und M12 des Stromspiegels 94 verbunden
ist. Die Source-Anschlüsse
der Transistoren M11 und M12 sind mit Masse verbunden und die Gate-Anschlüsse der
Transistoren M11 und M12 sind miteinander verbunden; ferner ist
der Transistor M11 als Diode geschaltet und stellt die Last des
Transistors M9 dar, d.h. sein Drain-Anschluss ist sowohl mit seinem eigenen
Gate-Anschluss als auch mit dem Drain-Anschluss des Transistors M9 verbunden,
wohingegen der Transistor M12 die Last des Transistors M10 darstellt
und einen Drain-Anschluss aufweist, der mit dem Drain-Anschluss
M10 verbunden ist. Wie bereits unter Bezugnahme auf die 2 beschrieben
wurde, ist der Drain-Anschluss des Transistors MB mit den Drain-Anschlüssen der
Transistoren M9 und M11 verbunden.
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Der
Betrieb der in 5 gezeigten Schaltung wird im
Folgenden unter Bezugnahme auf die durch die jeweiligen Transistoren
fließenden
Ströme
beschrieben. Dabei werden die Ströme jeweils mit dem Buchstaben I
gekennzeichnet, gefolgt von den Ziffern, die den jeweiligen Transistor
bezeichnen, auf welchen sich der Strom bezieht.
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Während der
Startphase des Batterieladevorgangs ist die Batterie entladen und
der Spannungsfehlerverstärker 42' ist komplett
in Ungleichgewicht, so dass die differenzielle Eingangsspannung ΔV = VREF – VFB an
seinen Eingangsanschlüssen
maximal ist; in diesem Zustand ist der Transistor M1 ausgeschaltet
und der gesamte Strom IV fließt
durch den Transistor M2, so dass IM2 = IV ist.
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Der
durch die Transistoren M4 und M6 gebildete Stromspiegel 88 spiegelt
somit den Strom IM2 mit einem Spiegelverhältnis gleich 1, so dass IM6
= IM2 = IV ist, wohingegen der von den Transistoren M8 und M10 gebildete
Stromspiegel 92 den Strom IM6 mit einem Spiegelverhältnis gleich
N spiegelt, so dass IM10 = N·IM6
= N·IV
ist.
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Als
Ergebnis der Stromregulierung tendiert der Transistor M12 dazu,
diesen Strom auszugleichen, d.h. IM12 = N·IV, so dass durch den Transistor
M11 ein Strom IM11 = IM12/N = IV fließt, welcher gleich der Summe durch
die Transistoren M9 und MB fließenden
Ströme
ist, also IM11 = IM12/N = IV = IM9 + IM8.
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Durch
den Transistor M9 fließt
hingegen kein Strom, da der Stromspiegel 90 zu dem er gehört, den Strom
IM1 mit einem Spiegelverhältnis
gleich 1 spiegelt, wobei der Strom IM1 in dieser Phase gleich Null
ist, da der Transistor M1 ausgeschaltet ist. Der Strom IM11 ist
daher gleich dem Strom IMB, welcher vom Steuerstrom IP des Stromfehlerverstärkers 32' und vom Gleichgewichtsgrad
der differenziellen Eingangsstufe 70 abhängt, und
somit vom Batterieladezustand abhängt, und den oben erwähnten Ausgangsstrom
IOUT definiert, welcher vom Stromfehlerverstärker 32' der vom Stromfehlerverstärker 32' und dem Spannungsfehlerverstärker 42' geteilten Ausgangsstufe 62 (2)
zugeführt
wird.
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Nach
einem Aspekt der vorliegenden Erfindung liefert die Stromquelle 44' einen Steuerstrom
IP, dessen Wert zu jedem Moment das Doppelte der Differenz zwischen
den durch die Tran sistoren M1 und M2 fließenden Ströme beträgt, also IP = 2·(IM2 – IM1).
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Insbesondere
hängt der
Steuerstrom vom Wert der differenziellen Eingangsspannung ΔV und vom Steuerstrom
IV des Spannungsfehlerverstärkers
42' ab, und zwar
nach der folgenden Gleichung, welche aus der MOS-Transistortheorie
abgeleitet werden kann:
wobei L und W jeweils die
Kanallänge
und -breite sind, μ die
Kanalbeweglichkeit und C
ox die Kapazität des Gate-Oxids
pro Einheitsfläche
ist.
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Wenn
der Spannungsfehlerverstärker 42' also komplett
im Ungleichgewicht ist, dann folgt daraus IM1 = 0, IM2 = IV und
IP = 2·IV
= 2·IM2,
so dass der zum Ausgleich des Stroms IM10 benötigte Strom gleich N·IM2 beträgt, und
somit IMB = IM2 = IP/2 folgt.
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Da
das Spiegelverhältnis
der jeweils von den Transistoren Q5–Q7 und MA–MB gebildeten Stromspiegel 76 und 78 gleich
1 ist, folgt IMB = IQ1, so dass in dieser Phase die gleichen Ströme IP/2
durch die Transistoren Q1 und Q2 fließen, welche somit die selbe
Basis-Emitterspannung aufweisen, nämlich VBEQ1 = VBEQ2.
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Da
ferner IQ3 = IQ4 = IOFFS = constant gilt, weisen auch die Transistoren
Q3 und Q4 die selbe Basis-Emitterspannung auf, d.h., VBEQ3 = VBEQ4,
so dass die Spannungen der Basis-Anschlüsse der Transistoren Q3 und
Q4 sich genau um einen Betrag unterscheiden, der gleich der zugeführten Offset-Spannung VOFFS
ist.
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In
diesem Gleichgewichtszustand ist die Spannung, die über dem
Sense-Widerstand 12 abfällt,
gleich der Offset-Spannung VOFFS; in dem angegebenen Beispiel, in
welchem die Offset-Spannung VOFFS 100 mV beträgt und der Widerstandswert
des Sense-Widerstands 12 0,1 δ beträgt, ist
der Batterieladestrom IBAT somit 1 A.
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Mit
fortschreitender Batterieladephase nimmt die Batteriespannung VBAT
nach und nach zu; somit steigt die Spannung VFB und die differenzielle
Eingangsspannung ΔV
des Spannungsfehlerverstärker 42' nimmt ab.
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Durch
den Transistor M1 fängt
somit ein Strom IM1, der ungleich Null ist, an zu fließen und
folglich tendiert der Strom IM2 dazu abzunehmen, so dass zu jedem
Zeitpunkt IM1 + IM2 = IV gilt. Folglich tendiert ein Strom IM10
= N·IM2 < N·IV durch
den Transistor M10 zu fließen,
welcher durch den Strom durch den Transistor M12 auszugleichen ist,
wobei dieser Strom IM12 = N·IM11
beträgt.
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Es
gilt jedoch IM11 = IM9 + IMB, so dass für ein Gleichgewicht IM10 =
IM12 vorliegen muss, so dass N·IM8
= N·(IM9
+ IMB) gilt. Durch den Transistor M9 fließt somit der selbe Strom, der
auch durch den Transistor M1 fließt, da das Spiegelverhältnis der
von M3–M5
und M7–M9
gebildeten Stromspiegel gleich 1 ist; folglich fließt durch
den Transistor MB der Strom, der notwendig ist, um das Gleichgewicht
zwischen den Strömen IM10
und IM12 der vom Stromfehlerverstärker 32' und dem Spannungsfehlerverstärker 42' geteilten Ausgangsstufe 62 zu
erhalten.
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Durch
Vereinfachen der oben genannten Beziehung ergibt sich IM8 = IM9
+ IMB, d.h. IMB = IM8 – IM9 =
IM2 – IM1.
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Wenn
nun berücksichtigt
wird, dass der Stromfehlerverstärker
mit einem Strom IP = 2·(IM2 – IM1) gesteuert
wird und dass IMB = IQ1, dann gilt für die gesamte Batterieladephase
IQ1 = IQ2 = IM2 – IM1,
und die Eingangsstufe des Stromfehlerverstärkers 32' ist immer noch
im Gleichgewicht, wohingegen ihr Steuerstrom IP nach und nach auf
den Wert Null abnimmt, während
die Batteriespannung VBAT zunimmt.
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Da
der Strom IOFFS konstant ist, bleibt auch die Spannung VOFFS, die über dem
Widerstand 74 abfällt,
konstant – im
angegebenen Beispiel bei einem Wert von 100 mV – und somit ist der Batterieladestrom immer
gleich dem eingestellten Wert – im
angegebenen Beispiel also 1 A.
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Wenn
die Batterie 18 ihren vollen Ladewert erreicht, ist der
Spannungsfehlerverstärker 42' perfekt ausbalanciert,
d.h. IM1 = IM2, und der Steuerstrom IP der Eingangsstufe 70 des
Stromfehlerverstärkers 32' hat den Wert
Null angenommen, d.h. IP = 2·(IM2 – IM1) =
0.
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Mit
der spezifischen in 5 dargestellten Schaltungstopologie
und mit einem Steuerstrom IP, der den oben angegebenen Verlauf hat,
ist es also möglich,
den Stromfehlerverstärker 32' in natürlicher
Weise auszuschalten, indem der ihm zugeführte Strom nach und nach gesenkt
wird.
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Ferner
ist es mit dieser Topologie möglich,
einen konstanten Batterieladestrom IBAT zu liefern, bis die volle
Ladespannung erreicht wird, wie in 4 dargestellt
ist.
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Somit
ist der Betriebsübergang
des DC-DC-Wandlers 1' von
der Stromregelungsphase zur Spannungsregelungsphase weniger abhängig von
den Übertragungseigenschaften
der Eingangsstufe des Spannungsfehlerverstärker 42', welcher eine Funktion des Stroms
IV ist (welcher fix ist), sowie von der Art der verwendeten Transistoren
(N-Kanal, P-Kanal oder bipolare Transistoren) und deren Größe.
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Ferner
wird mit der vorliegenden Lösung
der Versatz von der Batteriespannung am Ende des Ladevorgangs eliminiert;
aufgrund des geringen Gewinns der PNP-Transistoren wäre eine
Offset-Spannung VOFFS
von 100 mV nicht in der Lage, den durch den Transistor Q1 fließenden Strom
komplett auf Null zu setzen, was zu einem Strombeitrag IOUT = IMB
ungleich Null im Transistor M11 führen würde, also höher je größer der Steuerstrom IP ist,
und folglich zu einem endgültigen
Versatz der Batteriespannung VBAT führen würde. Mit der vorliegenden Lösung wird
dagegen dieser Beitrag ausgeglichen, da am Ende des Ladevorgangs IP
= 0 gilt.
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Das
Steuern der Eingangsstufe 70 des oben beschriebenen Stromfehlerverstärkers 32' hat einen weitergehenden
Vorteil bezüglich
des Batterielademodus, wenn die Batteriespannung nahe der vollen
Ladespannung ist.
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Falls
die Eingangsstufe 70 des Stromfehlerverstärker 32' mit einem konstanten
Steuerstrom IP = 2·IV gesteuert
werden würde,
dann würde
der Stromfehlerverstärker 32' solange im
Gleichgewicht sein, wie die differenzielle Eingangsspannung ΔV des Spannungsfehlerverstärkers 42' den Transistor
M1 ausgeschaltet hält, so
dass die Batterie 18 mit einem konstanten Strom von 1 A
geladen wird. Sobald die differenzielle Eingangsspannung ΔV derart
abnimmt, dass sie nicht mehr ausreichend ist, um den Transistor
M1 ausgeschaltet zu halten, würde
die Regulierung derart wirken, dass der Batterieladestrom IBAT abnimmt,
bevor die Batteriespannung VBAT den vollen Ladewert erreicht hat,
so dass der Batterie 18 weniger Ladung zugeführt wird.
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Folglich
können
die Vorteile einer Steuerung, die eine Funktion der differenziellen
Eingangsspannung ΔV
ist, sowohl vom Blickpunkt der Effizienz und der Lebensdauer der
Batterie 18 als auch. vom Blickpunkt des Verbrauchs des
Stromfehlerverstärkers 32', welcher während der
Ladephase nach und nach abnimmt, bis der Verstärker 32' in natürlicher Weise ausgeschaltet
wird, verstanden werden.
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Ferner
ist es mit der oben beschrieben Schaltungstopologie nicht länger notwendig,
die Diode 36 zu verwenden, um ein Entkoppeln der Ausgangsstufen
des Stromfehlerverstärkers 32' und des Spannungsfehlerverstärkers 42' zu erreichen,
da die Ausgangsstufe von den beiden Verstärkern geteilt wird.
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Weiterhin
wird mit der vorliegenden Lösung
der Versatz der Batteriespannung am Ende des Ladevorgangs minimiert.
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Schließlich zeigt 6 ein
Schaltbild, mit welchen die Stromquelle 44, welche eine
Steuerspannung IP die das Doppelte des Unterschieds zwischen den
Strömen
IM2 und IM1 beträgt,
gemacht ist.
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Wie
in dieser Figur dargestellt ist, wird die Stromquelle 44' gemacht, indem
ein dritter NMOS-Transistor ME zum Stromspiegel 86 zum
Spiegeln des Stroms IM1 mit einem Spiegelverhältnis von 2 hinzugefügt wird und
ein dritter NMOS-Transistor MF dem Stromspiegel 88 zum
Spiegeln des Stroms IM2 mit einem Spiegelverhältnis von 2 hinzugefügt wird.
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Der
Gate-Anschluss des Transistor ME ist mit den Gate-Anschlüssen der
Transistoren M3 und M5 verbunden, sein Source-Anschluss ist mit Masse verbunden und
sein Drain-Anschluss ist mit einem Knoten 98 verbunden,
wohingegen der Gate-Anschluss des Transistors MF mit den Gate-Anschlüssen der
Transistoren M4 und M6 verbunden ist, sein Source-Anschluss mit
Masse verbunden ist und sein Drain-Anschluss mit einem der beiden
PMOS-Transistoren
MC und MD, welcher eine Stromspiegel mit einem Spiegelverhältnis gleich
1 bilden, verbunden ist.
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Die
Source-Anschlüsse
der Transistoren MC und MD sind mit der Versorgungsleitung 6 verbunden und
ihre Gate-Anschlüsse
sind miteinander verbunden; ferner ist der Transistor MC als Diode
geschaltet und stellt die Last des Transistors MF dar, d.h., sein
Gate-Anschluss ist sowohl mit seinem eigenen Gate-Anschluss als auch
mit dem Drain-Anschluss des Transistors MF verbunden, wohingegen
der Drain-Anschluss des Transistors MD mit dem Knoten 98 verbunden
ist, welcher wiederum mit den Emitter-Anschlüssen der Transistoren Q1 und
Q2 der Inputstufe 70 des Stromfehlerverstärkers 32' verbunden ist.
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Die
oben beschriebene Stromquelle 32' wird wie folgt betrieben. Durch
den Transistor MF fließt
ein Strom IMF = 2·IM2,
wohingegen durch den Transistor ME ein Strom IME = 2·IM1 fließt. Der
Stromspiegel 96 spiegelt den Strom IMF mit einem Spiegelverhältnis gleich
1, d.h., IMD = IMF = 2 + IM2, und im Knoten 98 wird der
Strom IP als Differenz zwischen dem Strom IMD und dem Strom IME
erzeugt, d.h., IP = IMD – IME
= 2·(IM2 – IM1).
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Es
sollte weiterhin klar sein, dass der oben beschriebene DC-DC-Wandler 1' modifiziert
bzw. variiert werden kann, ohne vom in den folgenden Ansprüchen Schutzumfang
der Erfindung abzuweichen.