DE69805591T2

DE69805591T2 - Kodier-/Dekodierverfahren für Datenaufzeichnung und -wiedergabe mit hoher Dichte

Info

Publication number: DE69805591T2
Application number: DE69805591T
Authority: DE
Inventors: Jin-Sook Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-10-07
Filing date: 1998-02-04
Publication date: 2003-04-03
Anticipated expiration: 2018-02-05
Also published as: DE69805591D1; US6072410A; JP4065357B2; EP0915571A2; KR19990030954A; KR100506070B1; JPH11162113A; EP0915571B1; EP0915571A3

Description

Die vorliegende Erfindung bezieht sich auf ein Codier-/Decodierverfahren zum Aufzeichnen und Wiedergeben von Daten mit hoher Dichte und spezieller auf ein Codier-/Decodierverfahren zum Codieren und Wiedergeben von Daten mit hoher Dichte in einem Teilantwort-Maximalwahrscheinlichkeits(PRML)-Kanal.
Es wurde viel Forschung hinsichtlich Verfahren zum Aufzeichnen von Daten mit einer hohen Dichte in eine gegebene Speicherkapazität und zum zuverlässigen Übertragen von Information mit hoher Geschwindigkeit durchgeführt. In einem Versuch, eine Hochgeschwindigkeitsverarbeitung von großen Datenmengen in einem Datenspeicherbauelement zu erreichen, wurden verschiedene Verfahren entwickelt, die sich auf physikalische Eigenschaften beziehen. Die Verfahren beinhalten eine Verbesserung der physikalischen Eigenschaften einer Speicherplatte und der Präzision eines Datenspeicherbauelements. Außerdem wurden als ein Aspekt der Signalverarbeitung ein Verfahren zum Reduzieren von Datendetektionsfehlern, ein Verfahren zum Erhöhen der Aufzeichnungsdichte eines Speicherbauelements durch effektives Codieren und ein Verfahren zum Erleichtern der Detektion eines Wiedergabesignals vorgeschlagen.
Gegenwärtig sind aufgrund der Zunahme der zu verarbeitenden Datenmenge viel höhere Aufzeichnungsdichten in Speicherbauelementen erforderlich. Um diese Aufgabe zu lösen, werden die in dem Speicherbauelement aufzuzeichnenden Daten codiert, um die Aufzeichnungsdichte zu erhöhen und die Detektion eines Wiedergabesignals zu erleichtern. Außerdem können mit zunehmender Aufzeichnungsdichte in dem Speicherbauelement große Mengen an nützlicher Information auf einer Speicherplatte mit einer vorgegebenen Größe aufgezeichnet werden. Somit ist ein effektives Codierverfahren derart erforderlich, dass die Aufzeichnungsdichte erhöht und eine Detektion von Signalen erleichtert wird, indem weniger Redundanz angewendet wird.
Allgemein gibt es als nützliches Codierverfahren für ein Speicherbauelement ein lauflängenbegrenztes (RLL-)Verfahren, das einer (d,k)-Bedingung genügt. Das Ziel dieses Codierverfahrens besteht darin, eine Interferenz zwischen Signalen zu reduzieren, während eine Selbsttakteigenschaft eines Datensignals aufrechterhalten wird. Das heißt, gemäß dem RLL(d,k)- Codierverfahren ist die Anzahl an aufeinanderfolgenden "Nullen" zwischen "Einsen" auf das Minimum d und das Maximum k beschränkt. Das erstere d dient der Erleichterung der Signaldetektion, und das letztere k dient der Aufrechterhaltung der Taktung zum Wiederherstellen eines Wiedergabesignals.
Typische Codierverfahren, die den RLL-Code verwenden, umfassen den Raten-1/2-RLL(2,7)-Modulationscode, den Raten-2/3-RLL(1,7)-Modulationscode, den Raten-8/9-RLL(0,3)-Modulationscode und den Raten-8/9- RLL(0,4/4)-Modulationscode. In dem Raten-1/2-RLL(2,7)-Modulationscode und dem Raten-2/3-RLL(1,7)-Modulationscode ist die Anzahl von "Nullen" zwischen "Einsen" gleich 1 beziehungsweise 2. Demgemäß ist eine Interferenz zwischen Signalen verringert, während die Redundanz aufgrund der geringen Codierrate hoch ist. Außerdem hält er, da der Wert von "k" vergleichsweise kleiner als jener der Raten-8/9-RLL(0,3)- und Raten-8/9- RLL(0,4/4)-Modulationscodes ist, viel Taktinformation, was beim Betrieb eines Phasenregelkreises (PLL) hilfreich ist.
Im Allgemeinen muss beim Aufzeichnen oder Wiedergeben von Daten auf oder aus einem Speicherbauelement ein Kanal ähnlich zu einem tatsächlichen Kanal modelliert werden. Die Kanalcharakteristik des Speicherbauelements kann durch die folgende Gleichung (1) ausgedrückt werden.
(1 + D)n oder (1 - D)(1 + D)n, (1)
wobei n = 1, ..., 2.
Teilantwort-Maximalwahrscheinlichkeit (PRML) führt eine Vorcodierung eines Eingangssignals durch, um eine gesteuerte Intersymbolinterferenz (ISI) zwischen momentanen Daten und vorherigen Daten bereitzustellen, und modifiziert dann dieselben in die folgende Zielantwort (2), und Daten werden unter Verwendung eines Viterbi-Decoders detektiert.
dk = ak + ak-1 oder dk = ak - ak-2 (2)
Das PRML-Verfahren weist eine ausgezeichnete Detektionskapazität in einem Kanal auf, in dem n = 1 ist.
RLL-Codes mit einem "d" größer nuü sind in PRML-Kanälen nicht erforderlich. Da die Kompensation für die 151 in dem Teilantwort- Maximalwahrscheinlichkeits(ML)-Detektor inhärent ist, ist es bevorzugt, das Signal-Rausch-Verhältnis (SNR) des Kanals zu erhöhen, während eine Interferenz zwischen Signalen durch Erhöhen der Code-Rate statt durch Reduzieren der Interferenz durch eine Codierung, die von d abhängig ist, reduziert wird.
Somit sind das Raten-8/9-RLL(0,4/4)-Codier- und das Raten-16/17- RLL(0,6/6)-Codierverfahren in dem PRML-Verfahren eingebaut, das die Interferenz zwischen Signalen verwendet, um die Leistungsfähigkeit zu verbessern, während eine hohe Aufzeichnungsdichte aufrechterhalten und mehr Taktinformation gehalten wird. Da das Raten-8/9-RLL(0,3)-Codier- und das Raten-16/17-RLL(0,6/6)-Codierverfahren eine hohe Code-Rate aufweisen, wird außerdem ein guter Effekt für einen Entzerrer bezüglich einer gegebenen Teilantwortklasse aufgrund seiner höheren Kanal-SNR im Vergleich zu dem Raten-1/2-RLL(2,7)-Codier- oder dem Raten-2/3- RLL(1,7)-Codierverfahren bereitgestellt.
Wenn die Datensequenz eines Eingangssignals in eine Untersequenz mit geradzahligen Bits und eine Untersequenz mit ungeradzahligen Bits unterteilt wird, wird ML-Detektion unabhängig auf jede Untersequenz angewendet. Außerdem verursacht die Anzahl von kontinuierlichen Nullen in jeder Untersequenz eine Verzögerung in der Detektion und beschränkt die Hardware-Abmessung. Die maximale Anzahl von kontinuierlichen Nullen zwischen Einsen, die für jede Untersequenz erforderlich ist, wird als "k1" bezeichnet. Die Bedingung für k1, die für jede Untersequenz erforderlich ist, besteht darin, einen Pfadspeicher für den ML-Detektor zu reduzieren.
Der RLL(0,k/k1)-Modulationscode, welcher der obigen Bedingung genügt, ist der Raten-8/9-RLL(0,4/4)-Modulationscode und der Raten-16/17- RLL(0,6/6)-Modulationscode. Der Raten-16/17-RLL(0,6/6)-Modulationscode stellt eine höhere Rate als der Raten-8/9-RLL(0,4/4)-Modulationscode bereit, und die Aufzeichnung kann auf dem Datenspeicherbauelement mit einer viel höheren Aufzeichnungsdichte durchgeführt werden. Somit kann der Raten-16/17-RLL(0,6/6)-Modulationscode ein geeignetes Codierverfahren in PRML-Kanälen sein.
In dem herkömmlichen Raten-16/17-RLL(0,6/6)-Modulationscode gibt es jedoch ein Problem dahingehend, dass die erforderliche Hardware- Abmessung eines Codiergeräts und eines Decodiergeräts vergleichsweise groß ist.
IBM Technical Disclosure Bulletin, Jan. 1989, Bd. 31, Nr. 8, Seiten 21 bis 23 "Rate 16/17 (0,6/6) Code" und Seiten 455 bis 457 "High Rate (0,4) Code for Peak-Detect Channel" und EP-A-0 751 522 offenbaren jeweils einen Raten-16/17-Codierprozess, bei dem ein mittleres (oder verkettendes) Bit eingeführt wird, um eine Umsetzung von 16 bis 17 Bit zu ermöglichen.
P. H. Siegel und J. K. Wolf, "Modulation and Coding for Information Storage", IEEE Communications Magazine, Bd. 29, Nr. 12, Dezember 1991 offenbart PRML-Codiersysteme allgemein sowie die Verwendung von RLL- Codiergeräten in derartigen Systemen.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Codierverfahren zum Codieren eines binären Datensymbols Xk (k = 1, 2, 3, ...) mit 16 Bit, das durch ein Speicherbauelement oder einen Kommunikationskanal empfangen wird, in ein Codewort Yl (l = 1, 2, 3, ...) mit 17 Bit (1) bereitgestellt, wobei das Codierverfahren die Schritte umfasst:
(a) Aufteilen des binären Datensymbols Xk in eine erste und eine zweite Gruppe, von denen die eine Gruppe die ungeradzahligen Bits und die andere Gruppe die geradzahligen Bits beinhaltet;
(b) Abbilden der ersten Gruppe von 8 Bit in ein Codewort C mit 9 Bit unter Verwendung einer Eins-zu-Eins-Abbildung; und
(c) Verschachteln der zweiten Gruppe mit den abgebildeten Codeworten und Abgeben des Resultats als das Codewort Yl mit 17 Bit.
Die Eins-zu-Eins-Abbildung ist durch die Tabelle in Anspruch 1 definiert.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Decodierverfahren zum Decodieren eines Codeworts Yl (l = 1, 2, 3, ...) mit 17 Bit (l), das durch ein Speicherbauelement oder einen Kommunikationskanal empfangen wird, in ein binäres Datensymbol Xk (k = 1, 2, 3, ...) mit 16 Bit (k) bereitgestellt, wobei das Codierverfahren die Schrille umfasst:
(a) Aufteilen des Codeworts Yl in eine Gruppe, welche die ungeradzahligen Bits enthält, und eine weitere Gruppe, welche die geradzahligen Bits enthält, wobei eine der Gruppen 8 Bit umfasst und die andere Gruppe 9 Bit umfasst;
(b) Decodieren der Gruppe mit 9 Bit in ein Codewort C mit 8 Bit unter Verwendung einer Eins-zu-Eins-Abbildung; und
(c) Entschachteln der 8-Bit-Gruppe mit den decodierten Codeworten und Abgeben des Resultats als das binäre Datensymbol Xk.
Die Eins-zu-Eins-Abbildung ist durch die Tabelle in Anspruch 4 definiert.
In der vorliegenden Erfindung erfordert ein Codier-/Decodiergerät, welches das Codier-/Decodierverfahren anwendet, aufgrund der relativ vereinfachten Struktur des Verfahrens wenig Hardware. Außerdem stellt die vorliegende Erfindung eine optimale Nachschlagetabelle zwischen einem Eingangssignal und einem Ausgangssignal bezüglich der Codierung und Decodierung des Raten-16/17-RLL(0,6/6)-Blockcodes sowie eine vereinfachte Beziehungsgleichung zwischen dem Eingangssignal und dem Ausgangssignal bereit.
Ein Beispiel der vorliegenden Erfindung wird unter Bezugnahme auf die begleitenden Zeichnungen detailliert beschrieben, in denen:
Fig. 1 ein Blockdiagramm ist, das die Struktur eines Codier- /Decodiergeräts zur Aufzeichnung und Wiedergabe von Daten mit hoher Dichte zeigt; und
Fig. 2 ein Blockdiagramm ist, das die Struktur eines Codier- /Decodiergeräts zeigt, auf das ein Codier-/Decodierverfahren gemäß der vorliegenden Erfindung angewendet wird.
Die vorliegende Erfindung ist so ausgelegt, dass sie ein Codier- /Decodierverfahren eines Modulationscodes bereitstellt, der für Teilantwort(PR)-Kanäle zur Maximalwahrscheinlichkeits(ML)-Detektion geeignet ist. Ein derartiger Modulationscode liefert häufige Nicht-Null-Stücke, um die Zeittaktung eines Kanals und die Leistungsfähigkeit eines Verstärkungssteuerschaltkreises zu verbessern. Außerdem werden während des Prozesses Pfade durch einen Viterbi-Detektor willentlich zusammengelegt, um die Kapazität eines Pfadspeichers zu reduzieren, wodurch die Komplexität des ML-Detektors beschränkt wird.
Ein Modulationscode gemäß der vorliegenden Erfindung wird durch drei Parameter d, k und k1 ausgedrückt. Die Parameter d und k repräsentieren die minimale Lauflänge und die maximale Lauflänge jedes Codeworts, und der Parameter k1 repräsentiert die maximale Lauflänge von Nullen in einer Untersequenz geradzahliger Bits oder einer Untersequenz ungeradzahliger Bits.
In dem Code der vorliegenden Erfindung ist die d-Begrenzung "0". Der Grund dafür ist, dass die minimale Lauflänge der Null-Werte in dem PRML- Kanal nicht notwendig ist. Das kleine k ist für die Präzision der Zeittaktung und der Verstärkungssteuerung erforderlich, k1 reduziert die Abmessung eines Pfadspeichers, der für die ML-Detektoren erforderlich ist.
Die Parameter k und k1 bezüglich des Raten-16/17-RLL(0,k/k1)-Blocks sind (0,6/6). Die vorliegende Erfindung stellt eine Nachschlagetabelle für eine Codierung/Decodierung des Raten-16/17-Blockcodes mit derartigen Parametern bereit. Außerdem wird eine vereinfachte Beziehungsgleichung bezüglich der Codierung/Decodierung bereitgestellt.
Fig. 1 ist ein Blockdiagramm, das die Struktur eines Codier- /Decodiersystems für die Aufzeichnung von Daten mit hoher Dichte und die Wiedergabe der Daten zeigt. Die Betriebsweise des in Fig. 1 gezeigten Systems wird wie folgt beschrieben.
Ein auf einem Speicherbauelement aufzuzeichnender Benutzerdatenwert wird gegen Rauschen oder andere Faktoren, die verschiedene Arten von Signalverzerrung verursachen, über einen Kompressionscodierer 1 und einen Fehlerkorrekturcodierer 2 geschützt. Dann wird das Signal durch einen lauflängenbeschränkten (RLL-)Modulationscodierer 3 codiert, der für die Kanalcharakteristik des Speicherbauelements geeignet ist. Daraufhin wird der modulierte Datenwert in einen Signalgenerator 4 eingegeben, um ein Signal zu erzeugen, und durch einen Schreib-Entzerrer 5 vorkompensiert, um auf einen Kopf bzw. eine Platte geschrieben zu werden, der/die einen Kanal bildet. Das auf den Kopf bzw. die Platte geschriebene Signal wird wiedergegeben und dann durch einen Lese-Entzerrer 6 derart verarbeitet, dass das Signal leicht detektiert wird. Dann wird das Signal durch einen Detektor 7 detektiert, um die Fehlerwahrscheinlichkeit zu minimieren. Das durch den Detektor 7 detektierte Signal wird über einen RLL- Modulationsdecodierer 8 und einen Fehlerkorrekturdecodierer 9 sowie einen Kompressionsdecodierer 10 wieder in den ursprünglichen Benutzerdatenwert zurückgeführt.
Fig. 2 ist ein detailliertes Blockdiagramm eines Codier-/Decodiersystems, welches das Codier-/Decodierverfahren gemäß der vorliegenden Erfindung verwendet. In dem in Fig. 2 gezeigten System 20 wird das Raten-16/17- RLL(0,6/6)-Codewort als ein zu schreibender binärer Datenwert verwendet. Das System 20 beinhaltet einen Codierer 24, einen Vorcodierer 26, Medien & Köpfe 28, einen Entzerrer 30, einen Viterbi-Detektor 32 und einen Decodierer 34.
In Fig. 2 repräsentiert D&sub1;&sub6; Benutzerdaten, die in Gruppen von 16 Bit eingegeben werden, und D&sub1;&sub7; repräsentiert ein codiertes Codewort von 17 Bit. In dem System 20 empfängt der Codierer 24 die Eingangsdaten D&sub1;&sub6; in Gruppen von 16 Bit, um das entsprechende Codewort D&sub1;&sub7; von 17 Bit zu codieren. Der Vorcodierer 26 besitzt eine Transferfunktion 1/(1 D)², das zur Verwendung in der Teilantwortklasse 4 (PR 4) geeignet ist, und die Medien & Köpfe 28 weisen ein Medium, das einen Teilantwort-Lesesignalkanal bildet, und Köpfe zum Lesen der codierten Daten von dem Medium und zum Aufzeichnen der Daten darauf auf. Außerdem decodiert der Decodierer 34 das Codewort D&sub1;&sub7; von 17 Bit in die Benutzerdaten D&sub1;&sub6; in Gruppen von 16 Bit.
Im Detail beinhaltet der Codierer 24 einen Eingangszwischenspeicher 40, einen 8/9-RLL-Codierer 42, einen Ausgangszwischenspeicher 44 und einen ParaIIel/Seriell-Wandler 46. Der Eingangsdatenwert D&sub1;&sub6;, der in das System 20 eingegeben wird, wird über den Eingangszwischenspeicher 40 in zwei Gruppen von jeweils 8 Bit unterteilt. Hierbei können unter der Annahme, dass die erste Gruppe von 8 Bit "Gruppe A" ist und die zweite Gruppe von 8 Bit "Gruppe 'B" ist, die Gruppen A und B wie folgt ausgedrückt werden.
A = [A&sub7;,A&sub6;,A&sub5;,A&sub4;,A&sub3;,A&sub2;,A&sub1;,A&sub0;]
B = [B&sub7;,B&sub6;,B&sub5;,B&sub4;,B&sub3;,B&sub2;,B&sub1;,B&sub0;].
Der 8/9-RLL-Codierer 42 führt eine logische Funktion durch, um die Gruppe A in ein Codewort C von 9 Bit abzubilden.
C = [C&sub8;,C&sub7;,C&sub6;,C&sub5;,C&sub4;,C&sub3;,C&sub2;,C&sub1;,C&sub0;].
Der Ausgangszwischenspeicher 44 verschachtelt die Gruppe B und das Codewort C von 9 Bit, um ein Codewort W von 17 Bit abzugeben, das dem gegebenen 16/17-RLL(0,6/6)-Code genügt.
W = [C&sub8;,B&sub7;,C&sub7;,B&sub6;,C&sub6;,C&sub5;,B&sub5;,C&sub4;,B&sub4;,C&sub3;,B&sub3;,C&sub2;,B&sub2;,B&sub1;,C&sub1;,B&sub0;,C&sub0;].
Der Parallel/Seriell-Wandler 46 liefert dem Vorcodierer 26 das Codewort W von 17 Bit, und der Vorcodierer 26 liefert den Medien & Köpfen 28 sein Ausgangssignal. Das derart codierte Codewort W von 17 Bit wird über die Medien & Köpfe 28 in den Entzerrer 30 eingegeben, und der Entzerrer 30 entzerrt das Signal auf ein gewünschtes Zielsignal gemäß der PR4.
Dann durchläuft das Signal den Viterbi-Detektor 32. Die detektierte Sequenz wird durch den Seriell/Parallel-Wandler 50 auf je 17 Bit gruppiert.
Dann wird jede Bit-Gruppe durch den Eingangszwischenspeicher 52 in 9 Bit und 8 Bit unterteilt. Die erste 9-Bit-Gruppe wird über den 9/8-RLL- Decodierer 54 in einen Datenwert von 8 Bit decodiert, und der erhaltene Datenwert von 8 Bit wird durch den Ausgangszwischenspeicher 56 mit einer 8-Bit-Gruppe entschachtelt, um einen Datenwert von 16 Bit abzugeben, wie er ursprünglich eingegeben wurde.
Jedes Codewort W wird in zwei Untersequenzen unterteilt: eine erste Untersequenz W&sub1; und eine zweite Untersequenz W&sub2;. Die erste Untersequenz W&sub1; beinhaltet ungeradzahlige Bits des Codeworts W von 17 Bit, und die zweite Untersequenz W&sub2; beinhaltet geradzahlige Bits des Codeworts W von 17 Bit, wie folgt.
W&sub1; = [C&sub8;,C&sub7;,C&sub6;,B&sub5;,B&sub4;,B&sub3;,B&sub2;,C&sub1;,C&sub0;]
W&sub2; = [B&sub7;,B&sub6;,C&sub5;,C&sub4;,C&sub3;,C&sub2;,B&sub1;,B&sub0;]
Um 16/17-RLL(0,6/6) zu erhalten, muss die erste 8-Bit-Gruppe A effektiv in ein Codewort C von 9 Bit abgebildet werden. Das heißt, der 8/9-RLL-. Codierer 42 muss ein Codewort W von 17 Bit bereitstellen, das den gegebenen Randbedingungen selbst im schlimmsten Fall genügt, in dem die Gruppe B des Eingangsdatenwerts von 8 Bit alle Nullen beinhaltet. Das heißt, um der Bedingung zu genügen, wonach in den RLL(0,k/k1)- Randbedingungen d gleich 0 ist und sowohl K als auch k1 gleich 6 sind, muss das Codewort C, das aus dem ersten binären Datenwert von 8 Bit codiert wird, den folgenden Randbedingungen genügen. Hierbei repräsentiert "+" eine logische ODER-Operation, und "·" repräsentiert eine logische UND-Operation.
C&sub8; + C&sub7; + C&sub6; = 1
C&sub1; + C&sub0; = 1
C&sub7; + C&sub6; + C&sub5; + C&sub4; = 1
C&sub6; + C&sub5; + C&sub4; + C&sub3; = 1
C&sub3; + C&sub2; + C&sub1; = 1
C&sub4; + C&sub3; + C&sub1; = 1
C&sub7; + C&sub6; + C&sub1; = 1
Es gibt 256 Codeworte von 9 Bit, die den obigen Randbedingungen genügen und in einer hexadezimalen Form bereitgestellt werden, wie in Tabelle 1 gezeigt. 256 Codeworte von 9 Bit, die den obigen Beschränkungen genügen, können auf einer Eins-zu-Eins-Basis eins nach dem anderen in die erste 8-Bit-Gruppe A (2&sup8;) abgebildet werden.
Tabelle 2 ist eine Nachschlagetabelle, die zur Implementierung des 16/17- RLL(0,6/6)-Codeworts verwendet wird, wobei die Beziehung von Eingangssignal zu Ausgangssignal des 8/9-RLL-Codes als eine hexadezimale Zahl ausgedrückt wird. In Tabelle 2 repräsentiert "LS" die niedrigstwertige Zahlenstelle, und "MS" repräsentiert die höchstwertige Zahlenstelle. 250 Codeworte von Tabelle 2 können in sechs Teilgruppen unterteilt werden, um die Booleschen Logikgleichungen zu vereinfachen. Hierbei repräsentieren die Großbuchstaben G, H, J, K, L bzw. M sechs Teilgruppen. Tabelle 1 Tabelle 2
Im Fall der ersten Unterteilung G werden die ersten 4 Bit und die letzten 4 Bit der ersten 8-Bit-Gruppe A in die ersten 4 Bit und die letzten 4 Bit des Codeworts C von 9 Bit ohne irgendwelche Änderungen abgebildet. Außerdem ist das mittlere Bit, das heißt das fünfte Bit des Codeworts C, stets "1". 148 Codeworte C von 9 Bit gehören zu der Unterteilung G, die wie folgt dargestellt werden kann.
G = (A&sub6; + A&sub5;)·((A&sub1; + A&sub0;)·(A&sub3; + ·A&sub2;) + ··A&sub1;) + A&sub7;···A&sub1;
Die zweite Unterteilung H beinhaltet 48 Codeworte von 9 Bit, die wie folgt dargestellt werden können.
H = ··( + A&sub3;· )
Die dritte Unterteilung J beinhaltet 32 Codeworte von 9 Bit, die wie folgt dargestellt werden können.
J = A&sub2;··
Die vierte Unterteilung K beinhaltet 32 Codeworte von 9 Bit, die wie folgt dargestellt werden können.
K = ···( ··A&sub1; + ·A&sub2;·(A&sub1; + A&sub0;))
Die fünfte Unterteilung L beinhaltet 32 Codeworte von 9 Bit, die wie folgt dargestellt werden können.
L = ···A&sub3;·(A&sub1; + A&sub0;)
Die sechste Unterteilung M beinhaltet 32 Codeworte von 9 Bit, die wie folgt dargestellt werden können.
M = A&sub7;···(A&sub3;··A&sub2;)··A&sub0;
Die Booleschen Logikgleichungen des 8/9-RLL-Codierers 42 zum Codieren von Datenbits A&sub7;-A&sub0; in Codeworte C&sub8;-C&sub0; kann durch die sechs Unterteilungen von Tabelle 2 vereinfacht werden. Die Gleichung des 8/9-RLL- Codierers 42, die durch die sechs Unterteilungen G, H, J, K, L und M vereinfacht wird, lautet wie folgt.
C&sub8; = G·A&sub7; + H·A&sub7; + J·A&sub7; + K·A&sub4; + L·A&sub4; + M
C&sub7; = G·A&sub6; + H·(A&sub3; + A&sub0;) + J·A&sub3; + K·A&sub3; + K·A&sub2; + L
C&sub6; = G·A&sub5; + H·· + J + K·A&sub1;
C&sub5; = G·A&sub4; + H + K·A&sub0; + M
C&sub4; = G
C&sub3; = G·A&sub3; + H·(A&sub5; + A&sub5;) + J·(A&sub5; + A&sub4;) + L + M·A&sub2;
C&sub2; = G·A&sub2; + H·( · + A&sub6;) + J·( · + A&sub6;) + K + L·A&sub2; + M·A&sub2;
C&sub1; = G·A&sub1; + H·(A&sub5; + A&sub6;·· ) + J·(A&sub5; + A&sub6;·· ) + K + L·A&sub1; + M
C&sub0; = G·A&sub0; + H·(A&sub4; + · ) + J·(A4 + · ) + K + L·A&sub0; + M·A&sub4;
Außerdem kann die Boolesche Logikgleichung des 9/8-RLL-Decodierers 54 in einer ähnlichen Weise wie der vorstehenden unter Verwendung der sechs Unterteilungen G, H, J, K, L und M wie folgt ausgedrückt werden. Jede Unterteilung kann jeweils durch die Codeworte C&sub8;-C&sub0; repräsentiert werden.
G = C&sub4;
H = C&sub5;··(C&sub7; + C&sub6;)·(C&sub3; + C&sub2;)·(C&sub1; + C&sub0;)·(C&sub3; + ·( + ))
J = C&sub6;···(C&sub3; + C&sub2;)·(C&sub1; + C&sub0;)·(C&sub3; + ·( + ))
K = ··C&sub2;·C&sub1;·C&sub0;·(C&sub6; + C&sub5;)·(C&sub7; + C&sub6;)
L = C&sub7;····C&sub3;·(C&sub1; + C&sub0;)
M = C&sub8;···C5··(C&sub3; + C&sub2;)·C&sub1;
Die Boolesche Logikgleichung des 9/8-RLL-Decodierers 54 zum Decodieren der Codeworte C&sub8;-C&sub0; von 9 Bit in Datenwerte A&sub7;-A&sub0; von 8 Bit kann durch die sechs Unterteilungen G, H, J, k, L und M von Tabelle 2 wie folgt vereinfacht werden.
A&sub7; = G·C&sub8; + H·C&sub8; + J·C&sub8; + M
A&sub6; = G·C&sub7; + H·C&sub2;·(C&sub3; + C&sub1;) + J·C&sub2;·(C&sub3; + C&sub1;)
A&sub5; = G·C&sub6; + H·C&sub1;·(C&sub3; + C&sub0;) + J·C&sub1;·C&sub3;
A&sub4; = G·C&sub5; + H·C&sub0;·(C&sub3; + C&sub1;) + J·C&sub0;·C&sub3; + K·C&sub8; + M·C&sub0;
A&sub3; = G·C&sub3; + H·C&sub7;·C&sub6; + J·C&sub7; + L + M·C&sub3;
A&sub2; = G·C&sub2; + J + K·C&sub7; + L·C&sub2; + M·C&sub2;
A&sub1; = G·C&sub1; + K·C&sub6; + L·C&sub1;
A&sub0; = G·C&sub0; + H· + K·C&sub5; + L·C&sub0; + M
In dem Verfahren zur Abbildung von 8-Bit-Datenbits A&sub7;-A&sub0; in 9-Bit- Codeworte C&sub8;-C&sub0; basierend auf den Codeworten von Tabelle 1 können die Logikgleichungen des 8/9-RLL-Codierers und des 9/8-RLL-Decodiprers durch verschiedene Verfahren vereinfacht werden. Das heißt, es kann eine Abbildungs-Logikgleichung verwendet werden, die sich von der Eingangs- Ausgangs-Abbildung der vorliegenden Erfindung unterscheidet, und es kann ein logischer Gatterschaltkreis bei einem optimalen Pegel basierend auf der gegebenen Logikgleichung der vorliegenden Erfindung implementiert werden.
Das Codier-/Decodierverfahren der vorliegenden Erfindung ist einfacher als das herkömmliche Raten-16/17-RLL(0,6/6)-Codier-/Decodierverfahren, indem ein Codierer/Decodierer mit einer einfachen Struktur angewendet wird. Somit kann die Abmessung der Hardware reduziert werden. Außerdem stellt die vorliegende Erfindung eine optimale Nachschlagetabelle zwischen Eingangssignal und Ausgangssignal zum Codieren/Decodieren des Raten-16/17-RLL(0,6/6)-Blockcodes sowie eine vereinfachte Beziehungsgleichung zwischen Eingangssignal und Ausgangssignal bereit.

Claims

1. Codierverfahren zum Codieren eines binären Datensymbols XK (k = 1, 2, 3, ...) mit 16 Bit, das durch ein Speicherbauelement oder einen Kommunikationskanal empfangen wird, in ein Codewort Yl (l = 1, 2, 3, ...) mit 17 Bit (1), wobei das Codierverfahren die Schritte umfasst:

(a) Aufteilen des binären Datensymbols Xk in eine erste und eine zweite Gruppe, von denen die eine Gruppe die ungeradzahligen Bit und die andere Gruppe die geradzahligen Bit beinhaltet;

(b) Abbilden der ersten Gruppe von 8 Bit in ein Codewort C mit 9 Bit unter Verwendung der nachstehenden Tabelle zur 8/9-RLL-Codierung:

wobei LS die niedrigstwertige Bitstelle und MS die höchstwertige Bitstelle bezeichnen; und

(c) Verschachteln der zweiten Gruppe mit den abgebildeten Codeworten und Abgeben des Resultats als das Codewort Yl mit 17 Bit.

2. Codierverfahren nach Anspruch 1, wobei die abgebildeten Codeworte und die zweite Gruppe in der maximalen Lauflänge gleich sind.

3. Codierverfahren nach irgendeinem vorhergehenden Anspruch, wobei der Wert der maximalen Lauflänge gleich 6 ist.

4. Decodierverfahren zum Decodieren eines Codeworts Yl (l = 1, 2, 3, ...) mit 17 Bit (1), das durch ein Speicherbauelement oder einen Kommunikationskanal empfangen wird, in ein binäres Datensymbol Xk (k = 1, 2, 3, ...) mit 16 Bit (k), wobei das Decodierverfahren die Schritte umfasst:

(a) Aufteilen des Codeworts Yl in eine Gruppe; welche die ungeradzahligen Bit enthält, und eine weitere Gruppe, welche die geradzahligen Bit enthält, wobei eine der Gruppen 8 Bit umfasst und die andere Gruppe 9 Bit umfasst;

(b) Decodieren der Gruppe mit 9 Bit in ein Codewort (C) mit 8 Bit unter Verwendung der nachstehenden Tabelle zur 8/9-RLL-Codierung:

wobei LS die niedrigstwertige Bitstelle repräsentiert und MS die höchstwertige Bitstelle repräsentiert; und

(c) Entschachteln der 8-Bit-Gruppe mit den decodierten Codeworten und Abgeben des Resultats als das binäre Datensymbol Xk.