DE69802865T2 - Logische Domino-Schaltungen - Google Patents

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Description

  • Die vorliegenden Ausführungsformen beziehen sich auf die Domino-Logiktechnologie und sind insbesondere auf Domino-Logikschaltungen, -Systeme und -Verfahren mit Vorladesteuerung gerichtet, die auf dem Abschluß der Auswertung durch die nachfolgende Domino-Logikstufe beruhen.
  • In vielen modernen Schaltungsanwendungen ist es häufig wünschenswert, die Betriebsgeschwindigkeit der Schaltungsanwendung zu erhöhen. Beispielsweise werden beim Mikroprozessorentwurf die Schaltungen, die die geschwindigkeitsbeschränkenden Abschnitte enthalten oder die Geschwindigkeit des Mikroprozessors beeinflussen, ständig beobachtet und neu entworfen, um die Mikroprozessor-Gesamtgeschwindigkeit zu erhöhen. Die erhöhte Geschwindigkeit erhöht die Leistung und ermöglicht somit ausführlichere und anspruchsvollere Verarbeitungsmöglichkeiten in kürzerer Zeitdauer.
  • Um die Geschwindigkeit von Mikroprozessoren sowie anderen Schaltungen, bei denen die Geschwindigkeit wichtig ist, zu erhöhen, werden gegenwärtig Domino-Logiktransistorschaltungen verwendet, da sie im Vergleich zu statischen Logiktransistorschaltungen häufig eine erhöhte Geschwindigkeit liefern. Eine Domino-Logikschaltung ist dadurch gekennzeichnet, daß sie in zwei Phasen arbeitet. Zunächst wird während einer Vorladephase ein Vorladeknoten auf ein erstes Potential eingestellt. Zweitens wird während einer Auswertungsphase, wenn der durch die Schaltung dargestellte Logikzustand erfüllt ist, der Vorladeknoten entladen, wodurch sich das Logikausgangssignal der Schaltung ändert. Mit anderen Worten, bei Abschluß der Vorladephase bewirkt der vorgeladene Knoten, daß von der Domino-Logikschaltung ein erster Logikzustand ausgegeben wird. Wenn anschließend der vorgeladene Knoten während der Auswertungsphase entladen wird, stellt das Ausgangssignal der Domino-Logikschaltung einen zweiten Logikzustand dar, der sich von dem ersten Logikzustand unterscheidet. Außerdem stellt die Maßnahme des Entladens zum Ändern der Zustände, wenn sie mit einem oder mit mehreren n-Kanal-Transistoren durchgeführt wird, die den Übergang von der Vorladung zur Entladung durchschalten, gegenüber dem früheren Betrieb statischer Schaltungen, die in einem Fall einen Übergang mit einem Netz von n-Kanal-Transistoren durchführten, während sie in einem anderen Fall den entgegengesetzten Übergang mit einem Netz von p-Kanal-Transistoren durchführten, eine Geschwindigkeitserhöhung dar.
  • Ein spezifisches Beispiel für Domino-Logiktransistorschaltungen ist als Haltezeit-Zwischenspeicher bekannt. Allgemein folgt der Haltezeit-Zwischenspeicher den obendargestellten für Domino-Logikschaltungen kennzeichnenden Prinzipien, wobei er aber, wie später ausführlich geschildert wird, außerdem eine Verzögerung beim Vorladen des Zwischenspeichers nutzt. Genauer ist der Haltezeit-Zwischenspeicher in der Weise angeschlossen, daß er an die nachfolgende Domino-Logikstufe ein Datensignal ausgibt, wobei die nachfolgende Domino-Stufe in bezug auf den Haltezeit-Zwischenspeicher phasenverschoben auswertet. Somit führt die nachfolgende Stufe, wenn der Haltezeit-Zwischenspeicher seine Auswertungsphase abschließt, daraufhin anhand der Daten von dem Haltezeit-Zwischenspeicher ihre Auswertungsphase aus. Es wird aber angemerkt, daß zum gleichen Zeitpunkt, zu dem die nachfolgende Stufe mit ihrer Auswertungsphase beginnt, der Haltezeit-Zwischenspeicher mit seiner Vorladephase beginnt. Entwurfsgemäß gibt es aber eine geringfügige Zeitverzögerung gegenüber diesem Zeitpunkt, zu dem, obgleich sich die Steuersignale geändert haben, um den Beginn der Vorladephase des Haltezeit-Zwischenspeichers zu veranlassen, das Ausgangssignal des Haltezeit-Zwischenspeichers von seiner vorhergehenden Auswertungsphase gültig bleibt. Es ist während dieser als die Haltezeit bekannten Zeitdauer, daß die nachfolgende Stufe anhand der gültigen Daten von dem Haltezeit-Zwischenspeicher typischerweise triggern (d. h. auswerten) kann. Folglich können sich die Daten über diese sowie über ähnliche Verbindungen ohne die Notwendigkeit einer komplizierten zusätzlichen Zwischenspeicher-Schaltungsanordnung fortpflanzen.
  • Obgleich die obengenannten Zugänge repräsentativ für die Technik zum Verbessern der Betriebsgeschwindigkeit von Schaltungen sind, können sie verschiedene Beschränkungen oder Nachteile schaffen. Beispielsweise muß die Länge des Haltezeit-Zwischenspeichers lang genug sein, um zu ermöglichen, daß die nachfolgende Stufe triggert. Somit gibt es effektiv ein "Wettlauf" zwischen dem Haltezeit-Zwischenspeicher und seiner nachfolgenden Stufe, wobei sich die nachfolgende Stufe beeilt, um anhand der Daten von der Haltezeit zu triggern, während sich der Haltezeit-Zwischenspeicher beeilt, um mit seiner nächsten Vorladeoperation zu beginnen. Es wird angemerkt, daß diese nächste Vorladeoperation, wenn sie einen bestimmten Punkt eneicht, die gültigen Daten entfernt und die Haltezeit somit abschließt. Wenn der Haltezeit-Zwischenspeicher diesen kritischen Vorladepunkt eneicht, bevor die nachfolgende Stufe triggern kann, verfehlt die Schaltung somit ihren Zweck, wobei die Integrität der Daten verlorengeht. Der Erfinder der vorliegenden Ausführungsformen hat diese obengenannten Betrachtungen erkannt und stellt nachfolgend verschiedene Ausführungsformen dar, die eine Schaltungsgeschwindigkeit schaffen und gleichzeitig die Bedenken gegenüber der Datenintegrität in der Domino-Logik im Vergleich zum momentanen Stand der Technik verringern.
  • In einer Ausführungsform der vorliegenden Erfindung umfaßt eine Logikschaltung eine Domino-Logikschaltung erster Phase und eine Domino-Logikschaltung zweiter Phase. Jede der Domino-Logikschaltungen umfaßt einen Vorladeknoten, eine Kopplungsvonichtung, die, wenn sie leitet, den Vorladeknoten während einer Vorladephase mit einer Vorladespannung koppelt, und einen Entladepfad, der mit dem Vorladeknoten verbunden ist und, wenn er leitet, den Vorladeknoten während einer Auswertungsphase mit einer von der Vorladespannung verschiedenen Spannung koppelt. Ferner umfaßt jede der Domino-Logikschaltungen einen Inverter, der mit dem Vorladeknoten gekoppelt ist und als Antwort auf eine Spannung am Vorladeknoten ein Ausgangssignal bereitstellt. Der Ausgang des Inverters der Domino-Logikschaltung erster Phase ist so angeschlossen, daß er die Leitung des Entladepfads der Domino-Logikschaltung zweiter Phase steuert. Ferner umfaßt die Logikschaltung einen Leiter, der ein Taktsignal bereitstellt, und eine Schaltungsanordnung, die die Auswertungsphase der Domino-Logikschaltung erster Phase zu einem ersten Zeitpunkt als Antwort auf das von einem ersten Zustand zu einem zweiten Zustand übergehende Taktsignal beginnt. Noch weiter umfaßt die Logikschaltung eine Schaltungsanordnung, die die Auswertungsphase der Domino-Logikschaltung zweiter Phase zu einem dem ersten Zeitpunkt folgenden zweiten Zeitpunkt beginnt, und eine Schaltungsanordnung, die die Vorladephase der Domino-Logikschaltung erster Phase zu einem dem zweiten Zeitpunkt folgenden dritten Zeitpunkt beginnt. Der dritte Zeitpunkt entspricht dem spätesten von mehreren Ereignissen. Ein erstes der mehreren Ereignisse besteht darin, daß das Taktsignal vom zweiten Zustand zum ersten Zustand übergeht. Ein zweites der mehreren Ereignisse besteht darin, daß der Entladepfad der Domino-Logikschaltung zweiter Phase, der nach einem Beginn der Auswertungsphase der Domino-Logikschaltung zweiter Phase ausreichend Zeit hat, um zu leiten, veranlaßt, daß die Spannung am Vorladeknoten der Domino-Logikschaltung zweiter Phase zu einem Pegel übergeht, der ausreicht, den Ausgang des Inverters der Domino-Logikschaltung zweiter Phase zu triggern. Weitere Schaltungen, Systeme und Verfahren werden ebenfalls offenbart und beansprucht.
  • Für ein besseres Verständnis der vorliegenden Erfindung wird nun beispielhaft auf die beigefügte Zeichnung Bezug genommen, in der:
  • 1a einen Stromlaufplan einer Domino-Logikschaltung des Standes der Technik zeigt, die als Haltezeit-Zwischenspeicher geschaltet ist und gemäß einer ersten Phase arbeitet und ein Signal ausgibt, das ein Eingangssignal in eine aufeinanderfolgende Domino-Logikschaltung bildet, die gemäß einer zweiten Phase arbeitet;
  • 1b einen Zeitablaufplan zeigt, der den Betrieb der Schaltungen aus 1a veranschaulicht;
  • 2a einen Stromlaufplan einer ersten erfindungsgemäßen Ausführungsform zeigt, die eine Domino-Logikschaltung enthält, die als Haltezeit- Zwischenspeicher geschaltet ist und gemäß einer ersten Phase arbeitet, während sie ein Signal ausgibt, das ein Eingangssignal in eine aufeinanderfolgende Domino-Logikschaltung bildet, die gemäß einer zweiten Phase arbeitet, wobei die Vorladeoperationsphase des Haltezeit-Zwischenspeichers teilweise als Antwort auf die Auswertung durch die aufeinanderfolgende Domino-Logikschaltung gesteuert wird;
  • 2b einen Zeitablaufplan zeigt, der die Operation der Schaltungen aus 2a veranschaulicht;
  • 2c einen Stromlaufplan einer alternativen erfindungsgemäßen Ausführungsform zeigt, die die Domino-Logikschaltungen aus 2a, aber mit einer in der ersten Phase des Gesamtschaltungssystems enthaltenen zusätzlichen Domino-Logikschaltung, enthält;
  • 3 eine Ausführungsform zur Realisierung der in 2a gezeigten NAND-Logikfunktion zeigt;
  • 4 einen Stromlaufplan einer alternativen erfindungsgemäßen Ausführungsform zeigt, bei der der Abschluß ihrer Auswertung durch die aufeinanderfolgende Domino-Logikschaltung durch das logische ODER ihrer Dual-Rail-Ausgangssignale bestimmt ist;
  • 5 einen Stromlaufplan einer alternativen erfindungsgemäßen Ausführungsform zeigt, bei der der Abschluß ihrer Auswertung durch die aufeinanderfolgende Domino-Logikschaltung durch eine Schaltung bestimmt ist, die die Schaltung der Phase 2 dupliziert, bei deren Ausgangssignal aber sichergestellt ist, daß es während der Auswertungsphase übergeht; und
  • 6 einen Stromlaufplan einer alternativen erfindungsgemäßen Ausführungsform zeigt, bei der die Vorladeoperationsphase des Haltezeit-Zwischenspeichers teilweise als Antwort auf die Auswertung durch die aufeinanderfolgende Domino-Logikschaltung und ferner als Antwort auf das Eingangssignal in den Haltezeit-Zwischenspeicher, der auf einen Pegel übergeht, der für ihre Logikschaltung nicht freigibt, gesteuert wird.
  • 1a zeigt einen Stromlaufplan eines allgemein mit 10 bezeichneten Domino-Schaltungssystems des Standes der Technik, das auf dem Gebiet gelegentlich als Haltezeit-Zwischenspeicher bezeichnet wird. Das System 10 enthält eine Schaltungsanordnung, die in zwei verschiedenen Phasen arbeitet, womit eine vertikale Strichlinie allgemein die Schaltungen dieser Phasen trennt. Links von der Strichlinie enthält eine Schaltung 12 der Phase 1 eine Domino-Logikschaltungsstufe, die einen Vorladetransistor 12PT , einen Vorladeknoten 12PN , einen Ausgangsinverter 12IN und einen Entladepfad, der sowohl eine Logikschaltung 12L als auch einen Entladetransistor 12DT enthält, enthält. Rechts von der Strichlinie aus 1a befindet sich eine Schaltung 14 der Phase 2, die eine Domino-Logikstufe enthält, und die ähnlich geschaltet ist, wobei sie einen Vorladetransistor 14PT , einen Vorladeknoten 14PN , einen Ausgangsinverter 14IN und einen Entladepfad, der sowohl eine Logikschaltung 14L als auch einen Entladetransistor 14DT enthält, enthält. Noch weiter enthält das System 10 einen Leiter, der ein TAKT-Signal bereitstellt, wobei das TAKT-Signal über einen Inverter 16 an die Gates des Vorladetransistors 12PT und des Entladetransistors 12DT angeschlossen ist, während es direkt an die Gates des Vorladetransistors 14PT und des Entladetransistors 14DT angeschlossen ist. Eine ausführlichere Diskussion der verschiedenen Anschlüsse und Wechselwirkungen der Phasenschaltungen 12 und 14 wird unmittelbar im folgenden gegeben.
  • Mit Bezug auf die Schaltung 12 der Phase 1 ist der Vorladetransistor 12PT ein p-Kanal-Transistor, der typischerweise kleiner als die in 1 gezeigten n-Kanal-Transistoren ist. Die Source des Vorladetransistors 12PT ist an eine Quelle des Systemspannungspegels (z. B. VDD ) angeschlossen, während sein Drain an den Vorladeknoten 12PN angeschlossen ist. Wie oben angemerkt wurde, ist das Komplement des TAKT-Signals an das Gate des Vorladetransistors 12PT und außerdem an das Gate des Entladetransistors 12DT angeschlossen. Der Entladetransistor 12DT ist ein n-Kanal-Transistor, dessen Source mit der Niederspannungsreferenz (z. B. Masse) verbunden ist, während sein Drain mit einem Knoten 12N verbunden ist. Zwischen den Vorladeknoten 12PN und den Knoten 12N ist die Logikschaltung 12L geschaltet. Die besondere Logik der Logikschaltung 12L kann irgendeinen Typ einer logischen Gleichung realisieren. Beispielsweise enthält die Logikschaltung 12L häufig zahlreiche Transistoren, die in verschiedener Weise angeschlossen sind, so daß sie eine solche logische Gleichung realisieren, wobei die Logikfunktion anhand der besonderen Transistorkonfiguration sowie der jeweiligen an die Gates dieser Transistoren angeschlossenen Eingangssignale bestimmt ist. Für die Zwecke der vorliegenden Erfindung sind die besondere logische Gleichung und die Eingangssignale nicht wichtig, womit allgemein das Wort EINGÄNGE gezeigt ist, wobei diese Signale selbstverständlich von irgendeiner von verschiedenen anderen Schaltungen kommen können, die statisch, dynamisch oder beides sind. Es ist aber bemerkenswert, daß, wenn die durch die Logikschaltung 12L gebildete logische Gleichung wahr ist, über die Logikschaltung 14L , die den Vorladeknoten 12PN mit dem Knoten 12N verbindet, ein leitender Pfad gebildet wird. Ferner wird daran erinnert, daß das Komplement des TAKT-Signals an das Gate des Entladetransistors 12DT angeschlossen ist. Wenn der TAKT tief ist, ist somit sein Komplement hoch, wobei der Entladetransistor 12DT ebenfalls leitet; wenn diese Leitung stattfindet, während die durch die Logikschaltung 14L realisierte logische Gleichung wahr ist, wird ein Entladepfad vom Vorladeknoten 12PN zur Masse erzeugt, so daß sich die Vorladespannung (d. h. VDD ) am Vorladeknoten 12PN zur Masse entladen kann.
  • Zurückkehrend zum Vorladeknoten 12PN , ist er ferner an den Eingang einer Ausgangsvorrichtung, des Ausgangsinverters 12IN , angeschlossen. Der Ausgang des Ausgangsinverters 12IN stellt das Ausgangssignal für die Schaltung 12 (d. h., das Ergebnis der logischen Gleichung der Logikschaltung 14L ) bereit. Es wird angemerkt, daß der Ausgangsinverter 12IN sowohl in der oberen Hälfte als auch in der unteren Hälfte des Invertersymbols mit einem kurzen Schrägstrich gezeigt ist. Für die Zwecke dieses Dokuments ist der obere Schrägstrich dieses Symbols als Übereinkunft aufgenommen, die zeigt, daß ein (nicht explizit gezeigter) p-Kanal-Transistor in Art einer Rückkopplung vom Ausgang des Inverters an seinen Eingang angeschlossen ist, während der untere Schrägstrich dieses Symbols als Übereinkunft enthalten ist, die zeigt, daß ein (nicht explizit gezeigter) n-Kanal-Transistor in Art einer Rückkopplung vom Ausgang des Inverters an seinen Eingang angeschlossen ist. In bezug auf den p-Kanal-Rückkopplungstransistor ist sein Gate an den Ausgang des entsprechenden Inverters angeschlossen, während die Source des Rückkopplungs-p-Kanal-Transistors an VDD angeschlossen ist und der Drain des Rückkopplungs-p-Kanal-Transistors an den Eingang des entsprechenden Inverters angeschlossen ist. Dem Fachmann auf dem Gebiet ist somit klar, daß der Rückkopplungs-p-Kanal-Transistor, wenn die Vorladespannung (z. B. während der untenbeschriebenen Auswertungsphase) in 1 nicht mehr an einen gegebenen Vorladeknoten angeschlossen ist, solange der Vorladeknoten nicht über seinen entsprechenden Entladepfad entladen wird, ein hohes Signal am Eingang des Inverters erhält. Mit Bezug auf den n-Kanal-Rückkopplungstransistor ist er ähnlich angeschlossen, so daß sein Gate an den Ausgang des Inverters, seine Source an die Masse und sein Drain an den Eingang des Inverters angeschlossen ist. Dem Fachmann auf dem Gebiet ist somit klar, daß, wenn ein Eingangssignal zunächst die Logikschaltung 12L freigibt, so daß sie leitet, während dieses Signal daraufhin während der Auswertungsphase nicht länger freigibt, der Rückkopplungs-n-Kanal-Transistor solange ein tiefes Signal am Eingang des Inverters erhält, bis der Vorladeknoten durch Freigeben des Vorladetransistors 12PT erneut vorgeladen ist.
  • Mit Bezug auf die Schaltung 14 der Phase 2 wird angemerkt, daß ihre Schaltungselemente mit Ausnahme der Eingänge in die Logikschaltung 14L sowie der Ausgänge der Schaltung 14 der Phase 2 allgemein in der gleichen Weise wie die oben ausführlich geschilderte Schaltung 12 der Phase 1 angeschlossen sind. Somit werden im folgenden die Eingänge und Ausgänge diskutiert, während der Rest der Schaltungseinzelheiten hier nicht wiederholt wird und der Leser wegen vergleichbarer Einzelheiten auf die obenstehende Diskussion der Schaltung 12 der Phase 1 verwiesen wird.
  • Übergehend zum Eingang der Schaltung 14 der Phase 2 wird angemerkt, daß wenigstens eines der Eingangssignale in ihre Logikschaltung 14L von dem Ausgang der Schaltung 12 der Phase 1 bereitgestellt wird, womit eine Verbindung vom Ausgangsinverter 12IN zur Logikschaltung 14L gezeigt ist. Wie die Logikschaltung 12L realisiert auch die Logikschaltung 14L eine logische Gleichung. Wieder ist die besondere realisierte Gleichung nicht entscheidend, wobei aber aus den untendargestellten Gründen angemerkt wird, daß wenigstens einer der Eingänge zum Ausführen der Gleichung der Logikschaltung 14L ein Eingangssignal erfordert, das von der Schaltung 12 der Phase 1 ausgegeben wird. Somit wird angemerkt, daß die Logikschaltung 14L ihre logische Gleichung nur dann richtig auswertet, wenn von dem Inverter 12IN für die Logikschaltung 14L ein gültiges Ausgangssignal bereitgestellt wird.
  • Übergehend zum Ausgang der Schaltung 14 der Phase 2 ist lediglich gezeigt, daß er zu einer (nicht gezeigten) nächsten Stufe übergeht. Diese Darstellung ist in dieser Weise beispielhaft gezeigt, womit die Anschlußmöglichkeit an den Ausgang für ein Verständnis der vorliegenden einführenden Diskussion nicht entscheidend ist. Somit kann der Ausgang an mehrere verschiedene Schaltungen wie etwa: (1) eine Schaltung, die gemäß der gleichen Phase wie die Schaltung 14 der Phase 2 arbeitet; (2) eine Schaltung, die gemäß der gleichen Phase wie die Schaltung 12 der Phase 1 arbeitet; (3) eine Schaltung, die gemäß einer Phase arbeitet, die sich von den beiden Schaltungen 12 und 14 für die Phase 1 bzw. für die Phase 2 unterscheidet; oder (4) eine statische Schaltung im Gegensatz zu einer phasengesteuerten Schaltung, angeschlossen sein.
  • Der Betrieb des Systems 10 wird mit Bezug auf den Zeitablaufplan des Standes der Technik aus 1b verständlich. Vor Untersuchung dieser Figur wird aber angemerkt, daß das System 10 zwischen dem Ausgang der Schaltung 12 der Phase 1 und dem Eingang der Schaltung 14 der Phase 2 keine getrennten komple xen Zwischenspeicherstrukturen enthält; die Fähigkeit, daß das System 10 trotz dieses Fehlens der zusätzlichen Struktur funktioniert, wird nun in Verbindung mit 1b erläutert. Übergehend zu 1b wird zunächst eine Einleitung in ihre Signalzeilen gegeben, die von oben nach unten diskutiert werden, worauf eine ausführliche Analyse des durch diese Signale gezeigten Betriebs folgt. Die erste (d. h. obere) Zeile aus 1b zeigt lediglich den Zustand des TAKT-Signals, während ihre zweite und dritte Zeile die Phasensteuersignale, angewendet auf die Schaltung 12 der Phase 1 bzw. auf die Schaltung 14 der Phase 2, zeigt. Die vierte und die fünfte Zeile aus 1b zeigen die von der Schaltung 12 der Phase 1 bzw. von der Schaltung 14 der Phase 2 ausgegebenen Datenwerte.
  • Bei Betrachtung der spezifischen Signale aus 1b wird angenommen, daß das System 10 bis zu einem Zeitpunkt t0 stationär läuft. Zwischen t0 und t1 ist das TAKT-Signal hoch. Im Ergebnis des hohen TAKT-Signals ist die Schaltung 12 der Phase 1 in einer Vorladeoperationsphase. Genauer wird mit Bezug auf die Schaltung 12 der Phase 1 angemerkt, daß das hohe TAKT-Signal invertiert und an die Gates des p-Kanal-Vorladetransistors 12PT und des n-Kanal-Entladetransistors 12DT angelegt wird. Wegen der Leitfähigkeitstypen dieser Transistoren leitet der Vorladetransistor 12PT , während der Entladetransistor 12DT nicht leitet. Die Leitung des Vorladetransistors veranlaßt, daß der Vorladeknoten 12PN auf VDD steigt und daß dieses Signal durch den Ausgangsinverter 12IN invertiert wird, was veranlaßt, daß das Ausgangssignal der Schaltung 12 der Phase 1 (d. h., die vierte Zeile aus 1b) zwischen t0 und t1 tief ist. Ferner wird angemerkt, daß die Schaltung 14 der Phase 2 als Antwort auf das hohe TAKT-Signal zwischen t0 und t1 in einer Auswertungsoperationsphasefst. Genauer ist das hohe TAKT-Signal direkt an die Gates des p-Kanal-Vorladetransistors 14PT und des n-Kanal-Entladetransistors 14DT angeschlossen. Wegen der Leitungstypen dieser Transistoren leitet der Vorladetransistor 14PT nicht, während der Entladetransistor 14DT leitet. Die Leitung des Entladetransistors 14DT versetzt die Schaltung 14 der Phase 2 in ihre Auswertungsphase, woraufhin, wenn die durch die Logikschaltung 14L realisierte logische Gleichung wahr ist, die vorausgehende vorgeladene Spannung auf dem Vorladeknoten 14PN zur Masse entladen wird. In diesem Fall wird die Spannung auf dem Vorladeknoten 14PN durch den Ausgangsinverter 14IN invertiert, was veranlaßt, daß das Ausgangssignal der Schaltung 14 der Phase 2 (d. h., die fünfte Zeile aus 1b) zwischen t0 und t1 steigt.
  • Zu t1 geht das Taktsignal für die Schaltungen 12 und 14 beider Phasen auf einen entgegengesetzten Pegel über. Somit hat die Schaltung 14 der Phase 2 ihre Auswertungsoperationsphase bei t1 abgeschlossen, womit am Ausgang des Inverters 14IN gültige Daten existieren. Unmittelbar nach t1 geht das Signal an dem Gate des p-Kanal-Vorladetransistors 14PT aber von hoch auf tief über. Es wird angemerkt, daß der p-Kanal-Vorladetransistor 14PT somit zu leiten beginnt und die Spannung am Vorladeknoten 14PN (unter der Annahme, daß er in der unmittelbar vorausgehenden Auswertungsphase entladen war) zu steigen beginnt. Wegen der Verzögerung in bezug auf die Antwortzeit des p-Kanal-Vorladetransistors 14PT vergeht jedoch eine gewisse Zeitdauer, bevor der Vorladeknoten 14PN vom tiefen auf einen vollständig hohen Pegel vorgeladen ist. Im Ergebnis vergeht eine in 1b mit th bezeichnete entsprechende Zeitdauer nach t1, bevor das Ausgangssignal der Schaltung 14 der Phase 2 (d. h., das Ausgangssignal des Inverters 14IN ) wegen des Vorladeeffekts von hoch auf tief übergeht. Mit anderen Worten, die von der Schaltung 14 der Phase 2 ausgegebenen Daten werden während einer mit th bezeichneten kurzen Zeitdauer oder "Haltezeit" gehalten (d. h. bleiben gültig), obgleich das an diese Schaltung angeschlossene Taktsignal nun umgeschaltet wurde, um zu veranlassen, daß ihre Stufe(n) von der Auswertungsoperationsphase zur Vorladeoperationsphase übergehen.
  • Es wird angemerkt, daß neben dem wie obenbeschriebenen Halten der Daten durch die Schaltung 14 der Phase 2 ferner die Schaltung 12 der Phase 1 nach t1 in ihrer Auswertungsoperationsphase (z. B. ihr Entladetransistor 12DT wegen des Übergangs des TAKT-Signals leitend) ist. Somit nimmt die Schaltung 12 der Phase 1 anhand der von ihr empfangenen Eingangssignale ihre Auswertung vor, worauflin, falls ihr Entladepfad ihren Vorladeknoten 12PN entlädt, ihr Ausgangssignal, wie in der vierten Zeile aus 1b gezeigt ist, kurz nach t1 steigt.
  • Bei der oben in Bezug auf ihre Haltezeit beschriebenen Operation der Schaltung 14 der Phase 2 ist die Operation der Schaltung 12 der Phase 1 als Haltezeit-Zwischenspeicher nach t2 und in Bezug auf die Daten, die sie für die Schaltung 14 der Phase 2 bereitstellt, offensichtlich. Als Antwort geht das Taktsignal bei t2 erneut über. Genauer veranlaßt die Phasensteuerung für die Schaltung 12 der Phase 1, daß die Schaltung 12 vorlädt, während die Phasensteuerung für die Schaltung 14 der Phase 2 veranlaßt, daß die Schaltung 14 auswertet. In Bezug auf die Schaltung 12 der Phase 1 wird jedoch erneut angemerkt, daß nach t2 eine gewisse Zeitdauer erforderlich ist, bevor ihr p-Kanal-Vorladetransistor den Vorladeknoten 12PN auf VDD zieht. Während dieser Zeitdauer bleiben somit die von der Schaltung 12 der Phase 1 ausgegebenen Daten vorübergehend gültig, wobei diese Zeitdauer in 1b erneut als Haltezeit th nach t2 gezeigt ist.
  • Außerdem wird daran erinnert, daß während dieser Haltezeit die Schaltung 14 der Phase 2 nun umgeschaltet worden ist, so daß sie ihre Auswertungsphase ausführt. Vorausgesetzt, daß das th der Schaltung 12 der Phase 1 ausreichend lange nach t2 ist, kann somit die Schaltung 14 der Phase 2 ihre Auswertung anhand ihrer Eingaben ausführen, die die von der Schaltung 12 der Phase 1 ausgegebenen vorübergehend gültigen Daten umfassen. Somit wertet die Schaltung 14 der Phase 2 erneut aus, wobei ihr Vorladeknoten 14PN , wenn ihre logische Gleichung wahr ist, entladen wird, wodurch, wie in der unteren Zeile aus 1b gezeigt ist, eine gewisse Zeit kurz nach t2 ein steigendes Ausgangssignal erzeugt wird. Folglich wird jetzt angemerkt, daß die aufeinanderfolgende Verbindung des Ausgangssignals von der Schaltung 12 der Phase 1 zu dem Eingang der Schaltung 14 der Phase 2 eine Auswertung der Schaltung 14 der Phase 2 anhand der Daten von der vorausgehenden Schaltung 12, aber ohne die Forderung zusätzlicher Zwischenspeicher, ermöglicht. Noch weiter ist für den Fachmann auf dem Gebiet aus dem Rest von 1b klar, daß dieses Konzept weiter gültig ist, wenn die Daten in der zwischen den zwei Phasenschaltungen aus 1a gezeigten Weise weiter fortgesetzt werden. Außerdem ist dieser gleiche Aspekt weiter gültig, wenn das System 10 zusätzliche aufeinanderfolgende Schaltungen enthält, die in der Weise getaktet werden, daß sie zu verschiedenen Zeitpunkten vorgeladen werden, oder wenn die nächste Phasenschaltung mehr als eine an den Takt dieser Phasenschaltung angeschlossene Domino-Logikstufe enthält. Außerdem wird angemerkt, daß 1a vereinfacht ist, so daß sie lediglich zwei aufeinanderfolgende Schaltungen zeigt; tatsächlich, wenn sie nicht vereinfacht ist, sind eine oder mehrere der Schaltungen in 1a typischerweise ein Abschnitt einer größeren Schaltung, die mit zwischengespeicherten Eingangssignalen in eine oder in mehrere der Phasenschaltungen gemischt werden kann.
  • Ausgehend von dem obenstehenden zeigen die Strukturen aus 1a, die auch in Verbindung mit dem Zeitablaufplan aus 1b beschreiben wurden, daß beim Verbinden aufeinanderfolgender Phasen der Domino-Logikschaltungsanordnung keine komplizierten Zwischenspeicher erforderlich sind. Der vorliegende Erfinder hat aber erkannt, daß dieser Zugang des Standes der Technik bestimmten Beschränkungen unterliegt. Als ein Schlüsselbeispiel wird angemerkt, daß für den richtigen Betrieb des Systems 10 die Dauer th ausreichend sein muß, um zu ermöglichen, daß eine nachfolgende Stufe anhand der während th ausgegebenen Daten richtig triggert. Beispielsweise wird daran erinnert, daß, wenn die Schaltung 12 der Phase 1 ihre gültigen Daten während th und nach t2 ausgibt, die Schaltung 14 der Phase 2 daraufhin anhand dieser Daten auswertet. Wenn aber th von kürzerer Dauer ist, d. h., wenn der Vorladeknoten 12PN mit einer schnelleren Rate vorlädt, ist es möglich, daß die von dem Ausgangsinverter 12IN ausgegebenen Daten durch die Vorladespannung überschrieben werden, bevor die Schaltung 14 der Phase 2 Gelegenheit zum Auswerten hat. Wie im obenstehenden Hintergrund kurz diskutiert wurde, gibt es somit einen ständigen "Wettlauf", in dem eine auf einen Haltezeit-Zwischenspeicher folgende Stufe auswerten muß, bevor der Haltezeit-Zwischenspeicher vorlädt. Wie unten ausführlich geschildert wird, beseitigen aber die vorliegenden Ausführungsformen dieses Problem und schaffen außerdem weiteren Nutzen.
  • 2a zeigt einen Stromlaufplan eines allgemein mit 18 bezeichneten ersten erfindungsgemäßen Domino-Schaltungssystems. In bestimmten Beziehungen ist das System 18 ähnlich zu dem obengenannten System 10 aus 1, wobei aber zur Vermeidung einer Verwechslung während der nachfolgenden Diskussion in 2a andere Bezugszeichen verwendet werden. Dennoch wird angenommen, daß der Leser mit der früheren Diskussion vertraut ist, so daß die Einzelheiten der verschiedenen Konzepte im folgenden nicht erneut formuliert werden. Bei Betrachtung von 18 enthält sie eine Schaltungsanordnung, die in verschiedenen Phasen arbeitet, womit erneut eine vertikale Strichlinie allgemein diese Phasenschaltungen trennt. Links von der Strichlinie enthält eine Schaltung 20 der Phase 1 eine Domino-Logikschaltungsstufe, die einen Vorladetransistor 20PT , einen Vorladeknoten 20PN , einen Ausgangsinverter 20IN und einen Entladepfad, der sowohl eine Logikschaltung 20L als auch einen Entladetransistor 20PT enthält, enthält. Rechts von der Strichlinie aus 2a befindet sich eine Schaltung 22 der Phase 2, die eine Domino-Logikstufe enthält, und die ähnlich geschaltet ist, wobei sie einen Vorladetransistor 22PT , einen Entladeknoten 22PN , einen Ausgangsinverter 22IN und einen Entladepfad, der sowohl eine Logikschaltung 22L als auch einen Entladetransistor 22DT enthält, enthält.
  • Außerdem enthält das System 18 einen Leiter, der ein TAKT-Signal bereitstellt. Es wird hier angemerkt, daß das TAKT-Signal auf andere Weise als in dem oben in 1a gezeigten System 10 des Standes der Technik angeschlossen ist. Genauer ist das TAKT-Signal in bezug auf die Schaltung 20 der Phase 1 erneut über einen Inverter 24 an das Gate des n-Kanal-Entladetransistors 20DT angeschlossen, wobei dieses komplementäre Signal aber nicht direkt an das Gate des p-Kanal-Vorladetransistors 20PT angeschlossen ist. Statt dessen ist das TAKT-Signal an den ersten Eingang einer NAND-Logikschaltung 26 angeschlossen, während der Ausgang der NAND-Logikschaltung 26 an das Gate des p-Kanal-Vorladetransistors 20PT angeschlossen ist. Das zweite Eingangssignal der NAND-Logikschaltung 26 wird später diskutiert. In bezug auf die Schaltung 22 der Phase 2 ist das TAKT-Signal direkt an die Gates des p-Kanal-Vorladetransistors 22PT und des n-Kanal-Entladetransistors 22DT angeschlossen.
  • Es folgt eine ausführlichere Beschreibung der Anschlüsse in der Logikschaltung 20 der Phase 1. Die Source des Vorladetransistors 20PT ist an eine Quelle des Systemspannungspegels (z. B. VDD) angeschlossen, während sein Drain an den Vorladeknoten 20PN angeschlossen ist. Der Ausgang der NAND-Logikschaltung 26 ist wieder an das Gate des Vorladetransistors 20PT angeschlossen. Wie oben angemerkt wurde, ist das Komplement des TAKT-Signals an das Gate des Entladetransistors 20DT angeschlossen, der, wie angemerkt wird, ein n-Kanal ist, dessen Source mit der Niederspannungsreferenz (z. B. Masse) verbunden ist, während sein Drain mit einem Knoten 20N verbunden ist. Zwischen den Vorladeknoten 20PN und den Knoten 20N ist die Logikschaltung 20L geschaltet. Wieder kann die besondere Logik der Logikschaltung 20L irgendeinen Typ einer logischen Gleichung realisieren, wobei die Gleichung schließlich anhand der Transistorkonfiguration, die die logische Gleichung realisiert, bestimmt ist. Die Eingänge in diese Transistoren sind in 2a allgemein als "EINGÄNGE" gezeigt, wobei diese Signale selbstverständlich von verschiedenen Schaltungen kommen können, die statisch, dynamisch oder beides sind. Außerdem wird, wenn die von der Logikschaltung 20L gebildete logische Gleichung wahr ist, ein leitender Pfad über die Logikschaltung 20L , die den Vorladeknoten 20PN mit dem Knoten 20N verbindet, gebildet. Ferner wird daran erinnert, daß das Komplement des TAKT-Signals an das Gate des Entladetransistors 20DT angeschlossen ist. Wenn der TAKT tief ist, ist somit sein Komplement hoch und der Entladetransistor 20PT ebenfalls leitend; wenn diese Leitung stattfindet, während die durch die Logikschaltung 20L realisierte logische Gleichung wahr ist, wird ein Entladepfad von dem Vorladeknoten 20PN zur Masse erzeugt, so daß sich die Vorladespannung (d. h. VDD ) am Vorladeknoten 20PN zur Masse entladen kann.
  • Der Ausgang der Schaltung 20 der Phase 1 ist als Eingang an die Schaltung 22 der Phase 2 angeschlossen. Genauer ist der Vorladeknoten 20PN an den Eingang eines Ausgangsinverters 20IN angeschlossen. Der Ausgangsinverter 20IN besitzt einen kurzen Schrägstrich in der oberen Hälfte des Invertersymbols. Für die Zwecke dieses Dokuments ist dieses Symbol als Übereinkunft enthalten, die zeigt, daß ein (nicht explizit gezeigter) p-Kanal-Transistor in Art einer Rückkopplung vom Ausgang des Inverters an seinen Eingang angeschlossen ist. Genauer ist das Gate des Rückkopplungs-p-Kanal-Transistors an den Ausgang des entsprechenden Inverters angeschlossen, während die Source des Rückkopplungsp-Kanal-Transistors an VDD angeschlossen ist und der Drain des Rückkopplungsp-Kanal-Transistors an den Eingang des entsprechenden Inverters angeschlossen ist. Der Ausgang des Ausgangsinverters 20IN ist als Eingang an die Logikschaltung 22L der Schaltung 22 der Phase 2 angeschlossen, die im folgenden ausführlicher beschrieben wird.
  • Die verbleibenden Anschlüsse der Logikschaltung 22 der Phase 2 sind wie folgt. Die Source des Vorladetransistors 22PT ist an eine Quelle des Systemspannungspegels (z. B. VDD ) angeschlossen, während sein Drain an den Vorladeknoten 22PN angeschlossen ist und sein Gate direkt an das TAKT-Signal angeschlossen ist. Das TAKT-Signal ist außerdem an das Gate des Entladetransistors 22DT , d. h. an einen n-Kanal, angeschlossen, dessen Source mit einer Niederspannungsreferenz (z. B. Masse) verbunden ist und dessen Drain mit einem Knoten 22N verbunden ist. Zwischen den Vorladeknoten 22PN und den Knoten 22N ist die Logikschaltung 22L geschaltet. Wieder kann die besondere Logik der Logikschaltung 22L irgendeinen Typ einer logischen Gleichung realisieren, wobei die Gleichung durch die Transistorkonfiguration bestimmt ist, die die logische Gleichung realisiert. Wie oben erwähnt wurde, wird eines dieser Eingangssignale von dem Ausgang der Schaltung 20 der Phase 1 bereitgestellt. Es können aber auch zusätzliche Eingangssignale von anderen Schaltungen empfangen werden. Auf jeden Fall wird, wenn die durch die Logikschaltung 22L gebildete logische Gleichung wahr ist, ein leitender Pfad über die Logikschaltung 22L , die den Vorladeknoten 22PN mit dem Knoten 22N verbindet, gebildet. Ferner wird daran erinnert, daß das TAKT-Signal an das Gate des Entladetransistors 22DT angeschlossen ist. Somit ist, wenn der TAKT hoch ist, der Entladetransistor 22DT ebenfalls leitend, wobei dann, wenn diese Leitung stattfindet, während die durch die Logikschaltung 22L realisierte logische Gleichung wahr ist, ein Entladepfad vom Vorladeknoten 22PN zur Masse erzeugt wird, so daß sich die Vorladespannung (d. h. VDD) am Vorladeknoten 22PN zur Masse entladen kann. Schließlich wird angemerkt, daß der Vorladeknoten 22PN an den Eingang eines Ausgangsinverters 22IN angeschlossen ist. Der Ausgangsinverter 22IN ist sowohl in seiner oberen als auch in seiner unteren Hälfte mit einem Schrägstrich gezeigt und enthält somit konsistent mit der obenerwähnten Übereinkunft sowohl einen n-Kanal- als auch einen p-Kanal-Rückkopplungstransistor, die in der obenbeschriebenen Weise konfiguriert sind. Schließlich wird angemerkt, daß der Ausgang der Schaltung 22 der Phase 2 in der Weise gezeigt ist, daß er lediglich an eine (nicht gezeigte) nächste Stufe übergeben wird, wobei diese Darstellung auf diese Weise lediglich beispielhaft gezeigt ist. Somit ist die Anschlußmöglichkeit an den Ausgang nicht entscheidend für ein Verständnis der vorliegenden Ausführungsformen, wobei der Ausgang an mehrere verschiedene dynamische oder statische Schaltungen angeschlossen sein kann, wobei die ersteren in bezug auf die Schaltung 22 der Phase 2 entweder in Phase oder phasenverschoben sind.
  • Außer dem obenstehenden besteht ein weiterer Aspekt aus 2a darin, daß sie eine Auswertungsabschluß-Meldeschaltung enthält, die mit 28 bezeichnet und über den Ausgang der Schaltung 22 der Phase 2 gezeigt ist. Aus Gründen, die unten deutlicher werden, ist die Auswertungsabschluß-Meldeschaltung 28 über eine Strichlinie von dem Ausgang der Schaltung 22 der Phase 2 zu der Auswertungsabschluß-Meldeschaltung 28 mit dem Ausgang der Schaltung 22 der Phase 2 verknüpft gezeigt. Diese gestrichelte Darstellung wird verwendet, da es in einigen Ausführungsformen eine direkte Verbindung zwischen diesen zwei Elementen gibt, während es in alternativen Ausführungsformen eine solche Verbindung möglicherweise nicht gibt, wobei diese beiden unten ausführlich beschrieben werden. Als allgemeine Einleitung wird angemerkt, daß die Auswertungsabschluß-Meldeschaltung 28 enthalten ist, um anhand des Eingangssignals von der Schaltung 20 der Phase 1 anzugeben, wann die Schaltung 22 der Phase 2 ihre Auswertung abgeschlossen hat. Insbesondere ist bekannt, daß die Schaltung 22 der Phase 2 als Domino-Logikschaltung vorlädt und daraufhin eine Auswertungsphase beginnt, die bestimmt, ob die durch ihre Logikschaltung 22L realisierte logische Gleichung wahr ist. Die Länge der gesamten Auswertungsphase ist dadurch bestimmt, wann die Schaltung 22 der Phase 2 nachfolgend mit dem Vorladen beginnt. Die tatsächliche Bestimmung der logischen Gleichung erfolgt aber nach dem Beginn der Auswertungsphase, wahrscheinlich aber vor ihrem Abschluß. Wenn anschließend die logische Gleichung wahr ist, beginnt der Vorladeknoten 22PN mit dem Entladen. Somit erreicht der Vorladeknoten 22PN schließlich eine ausreichend tiefe Spannung, um den Ausgangsinverter 22IN zu triggern. Dieses Triggern des Ausgangsinverters 22IN stellt den Abschluß der Auswertung (aber nicht notwendig der Auswertungsphase, die fortgesetzt werden kann, wenn der TAKT hoch bleibt) dar. Ausgehend von dieser Folge stellt die Auswertungsabschluß-Meldeschaltung 28 in der bevorzugten Ausführungsform eine als ABGESCHLOSSEN-Signal in 2a gezeigte Funktion dar, die den Abschluß der Auswertung angibt.
  • Nach Einführung der Funktionalität der Auswertungsabschluß-Meldeschaltung 28 wird zurückkehrend zu dem gestrichelten Pfeil daran erinnert, daß er gestrichelt und nicht durchgezogen ist, um entweder eine direkte Verbindung oder eine indirekte Verknüpfung zu zeigen. Im Fall einer direkten Verbindung kann ein ABGESCHLOSSEN-Signal eine direkte Antwort auf das Ausgangssignal des Inverers 22IN sein, wobei die Auswertungsabschluß-Meldeschaltung 28 in diesem Fall tatsächlich an den Ausgang des Ausgangsinverters 22IN angeschlossen ist, um das Triggern des Ausgangsinverters 22IN zu erfassen und das ABGESCHLOSSEN-Signal bereitzustellen. Im Fall einer indirekten Verknüpfung kann das ABGESCHLOSSEN-Signal eine Voraussage sein, wann das Ausgangssigal des Inverters 22IN nach Beginn der Auswertungsphase ausreichend Zeit hatte, um getriggert zu werden, wobei die Auswertungsabschluß-Meldeschaltung 28 in diesem Fall nicht notwendig an den Ausgang des Ausgangsinverters 22IN angeschlossen zu sein braucht, während sie dennoch das Verhalten ihres Ausgangs modellieren kann, um das ABGESCHLOSSEN-Signal bereitzustellen. Es wird angemerkt, daß das ABGESCHLOSSEN-Signal unabhängig von der Art, in der es erzeugt wird, als das zweite Eingangssignal an die NAND-Logikschaltung 26 angeschlossen ist. Somit wird angemerkt, daß das Ausgangssignal der NAND-Logikschaltung 26 bis zu dem späteren der folgenden zwei Ereignisse: (1) dem Übergang des TAKT-Signals von tief auf hoch; und (2) dem Bestätigen des ABGESCHLOSSEN-Signals, hoch bleibt. Da das Ausgangssignal der NAND-Logikschaltung 26 an das Gate des p-Kanal-Vorladetransistors 20PT angeschlossen ist, ist dem Fachmann auf dem Gebiet somit klar, daß die Schaltung 20 der Phase 1, wie unten weiter gezeigt wird, nicht vorlädt, bevor diese zwei Ereignisse aufgetreten sind.
  • Bevor fortgefahren wird, wird angemerkt, daß die Schaltungen in 2a lediglich zwei Schaltungen längs eines gegebenen Pfads zeigen. In der Realität ist es aber durchaus möglich, daß ein Pfad mehr als zwei Schaltungen enthält. Außerdem ist es ebenfalls üblich, daß jede Schaltung Teil eines Gesamtnetzes von Schaltungen mit mehreren Eingängen und mehreren Ausgängen sein kann. In einem solchen Netz kann während einer gegebenen Zeitdauer ein erster Pfad über dieses Netz gebildet werden, wobei dieser erste Pfad verschiedene Schaltungen enthält, wogegen während einer anderen Zeitdauer ein anderer Pfad über dieses Netz gebildet werden kann, der andere Schaltungen enthält, die die gleichen Schaltungen wie der erste Pfad über das Netz enthalten oder nicht enthalten können. Schließlich wird angemerkt, daß das derartige Vernetzen von Schaltungen auf dem Gebiet wohlbekannt ist.
  • Der Betrieb des Systems 18 wird mit Bezug auf den Zeitablaufplan aus 2b verständlich. Als Einführung in jede seiner Zeilen von oben nach unten in der Figur zeigt die erste Zeile das TAKT-Signal, das, woran erinnen wird, direkt an die Steuerung der Phasenoperation der Schaltung 22 der Phase 2 angeschlossen ist. Somit verfolgt die dritte Zeile, die die Phasensteuerung der Schaltung 22 der Phase 2 zeigt, lediglich das gleiche Signal wie die erste Zeile. Die zweite Zeile aus 2b zeigt die Phasensteuerung der Schaltung 20 der Phase 1. Es wird daran erinnert, daß der Beginn der Vorladephase der Schaltung 20 der Phase 1 nicht direkt durch den TAKT gesteuert wird, sondern statt dessen durch das Ausgangssignal der NAND-Logikschaltung 26 gesteuert wird; somit folgt die zweite Zeile aus 1b nicht lediglich dem Komplement des TAKT-Signals, wie es in 1b der Fall war. Dieser Gegensatz wird aus der untenstehenden Diskussion klarer. Vor Eneichen dieser Diskussion werden die verbleibenden Zeilen aus 2b betrachtet, deren vierte und fünfte Zeile die von den Schaltungen 20 und 22 der Phase 1 bzw. 2 ausgegebenen Daten zeigen. Schließlich zeigt die untere Zeile aus 2b das von der Auswertungsabschluß-Meldeschaltung 28 ausgegebene ABGESCHLOSSEN-Signal, das, wie oben eingeführt wurde, zu einem Zeitpunkt bestätigt wird, zu dem die Spannung am Vorladeknoten 22PN der Schaltung 22 der Phase 2 ausreichend Zeit zum Entladen und Triggern des Ausgangsinverters 22IN hatte.
  • Bei Betrachtung der spezifischen Signale aus 2b wird angenommen, daß das System 18 bis zu einem Zeitpunkt t0 stationär läuft. Die Signalübergänge unmittelbar nach t0 brauchen an dieser Stelle nicht ausführlich geschildert zu werden, sondern es ist klar, daß sie mit den nach t2 auftretenden wiederholten Fällen dieser gleichen Übergänge vergleichbar sind. Somit wird angemerkt, daß bei allgemeiner Betrachtung von der Mitte von t0 an nach vorn die Schaltung 20 der Phase 1 in ihrer Vorladeoperationsphase ist, während die Schaltung 22 der Phase 2 in ihrer Auswertungsoperationsphase ist. In bezug auf die letztere gibt die Schaltung 22 der Phase 2 somit Daten von ihrer Auswertung aus. Definitionsgemäß ist somit die Auswertung abgeschlossen, so daß das ABGESCHLOSSEN-Signal in der letzten Zeile aus 2b bestätigt wird.
  • Zu t1 geht das TAKT-Signal von hoch auf tief über, wodurch an den Entladetransistor 20DT der Schaltung 20 der Phase 1 ein hohes Signal angelegt wird, während an den Vorladetransistor 22PT und an den Entladetransistor 22DT der Schaltung 22 der Phase 2 ein tiefes Signal angelegt wird. Im Ergebnis zeigen die zweite und die dritte Zeile aus 2b ein Auswertungs- und ein Vorlade-Steuersignal für die jeweiligen Phasenschaltungen. Es wird angemerkt, daß die Schaltung 20 der Phase 1 als Antwort auf diesen Übergang in dem TAKT auswertet, womit die Schaltung 20 der Phase 1 nach einer kurzen Verzögerung nach t1, wie in der vierten Zeile aus 2b gezeigt ist, gültige Daten ausgibt. Außerdem wird angemerkt, daß die Schaltung 22 der Phase 2 als Antwort auf diesen Übergang des TAKT vorlädt, womit das Ausgangssignal der Schaltung 20 der Phase 2, wie in der fünften Zeile von 2b gezeigt ist, nach einer kurzen Verzögerung nach t1 auf null fällt.
  • Bei t2 geht das TAKT-Signal von tief auf hoch über. Da dieser Übergang unterschiedlich sowohl mit der Schaltung 20 der Phase 1 als auch mit der Schaltung 22 der Phase 2 verbunden ist, hat er nicht nur lediglich wie im Stand der Technik eine komplementäre Wirkung auf jede Schaltung. Somit wird die unterschiedliche Wirkung dieses Taktübergangs auf jede der verschiedenen Phasenschaltungen unten behandelt.
  • Mit Bezug auf die Schaltung 22 der Phase 2 wird daran erinnert, daß der TAKT direkt mit dem Gate des Entladetransistors 22DT verbunden ist. Genauer veranlaßt somit der Übergang des TAKT-Signals von tief auf hoch, daß der Vorladetransistor 22PT nicht mehr leitet, während er verursacht, daß der Entladetransistor 22DT zu leiten beginnt. Somit ist die Schaltung 22 der Phase 2 frei zum Auswerten, falls über die Logikschaltung 22L wegen ihres Eingangssignals bzw. ihrer Eingangssignale ein leitender Pfad ausgebildet werden sollte. Wie in der dritten Zeile aus 2b gezeigt ist, beginnt somit die Schaltung 22 der Phase 2 zum Zeitpunkt t2 mit ihrer Auswertungsoperationsphase.
  • Mit Bezug auf die Schaltung 20 der Phase 1 wird daran erinnert, daß das Komplement des TAKT-Signals nicht wie im Stand der Technik direkt an das Gate des Vorladetransistors 22PT angeschlossen ist. Statt dessen ist das TAKT-Signal als Eingangssignal an die NAND-Logikschaltung 26 angeschlossen. Somit beginnt der Übergang des TAKT-Signals von tief auf hoch bei t2 nicht von selbst mit der Vorladeoperationsphase für die Schaltung 20 der Phase 1. Es wird aber weiter angemerkt, daß das TAKT-Signal wie im Stand der Technik komplementiert und an das Gate des Entladetransistors 20DT angeschlossen wird.
  • Somit sind unmittelbar nach t2 die folgenden Ergebnisse vorhanden. Wegen des TAKT-Übergangs leitet zunächst der Entladetransistor 20DT nicht mehr, so daß die Auswertungsoperationsphase für die Schaltung 20 der Phase 1 abgeschlossen ist. Allerdings wird angemerkt, daß unmittelbar nach t2 das ABGESCHLOSSEN-Signal nicht bestätigt ist, da die Schaltung 22 der Phase 2 ihre Auswertungsphase gerade begonnen hat und somit nicht ausreichend Zeit zum Triggern ihres Ausgangsinverters 22IN hatte (falls sie diese während der momentanen Auswertungsphase überhaupt hat). Somit ist der Vorladetransistor 24PT unmittelbar nach t2 ebenfalls nichtleitend. Folglich ist die Schaltung 20 der Phase 1 nach dem Taktübergang von t2 effektiv weder in ihrer Auswertungsoperationsphase noch in ihrer Vorladeoperationsphase.
  • Zum Zeitpunkt t2a nach t2 schließt die Schaltung 22 der Phase 2 ihre Auswertung ab, d. h., wenn sie den Ausgangsinverter 22IN triggern soll, da festgestellt wird, daß seine logische Gleichung wahr ist, hat diese Aktion bis zu t2a stattgefunden. Somit bestätigt die Auswertungsabschluß-Meldeschaltung 28 zu t2a, wie in der unteren Zeile von 2b gezeigt ist, das ABGESCHLOSSEN-Signal. Es wird daran erinnert, daß das ABGESCHLOSSEN-Signal als Eingangssignal an die NAND-Logikschaltung 26 angeschlossen ist und daß diese gleiche NAND-Schaltung zu t2, als der TAKT von tief auf hoch gestiegen ist, bereits ein hohes Signal an ihrem anderen Eingang empfangen hat. Somit fällt das Ausgangssignal der NAND-Logikschaltung 26 nach der Verzögerung der NAND-Logikschaltung 26 zu t2b von hoch auf tief und schafft somit, wie in der zweiten Zeile aus 2b gezeigt ist, zum Zeitpunkt t2b eine Vorladesteuerung für den p-Kanal-Vorladetransistor 20PT . Als Antwort beginnt der Vorladetransistor 20PT zu leiten und zieht nach einer kurzen Haltezeit th den Vorladeknoten 20PN herunter, der, wie in der vierten Zeile aus 2b nach dem Zeitpunkt t2b gezeigt ist, weiter invertiert und durch den Inverter 20IN ausgegeben wird.
  • Ausgehend von obenstehendem wird auf verschiedene Beobachtungen über den wie in 2b gezeigten Betrieb des Systems 18 hingewiesen. Die obenstehende Operation zeigt, daß die Schaltung 20 der Phase 1 bis zu dem späteren der folgenden zwei Ereignisse: (1) der steigenden Flanke des TAKT-Signals; und (2) dem Bestätigen des ABGESCHLOSSEN-Signals, nicht vorlädt. Somit ist dem Fachmann auf dem Gebiet klar, daß die Schaltung 20 der Phase 1, wenn das Vorladen auf diese Weise verschoben wird, ihr gültiges Ausgangssignal immer lange genug erhält, damit die Schaltung 22 der Phase 2 ihre Auswertung ausführen kann, bevor das gültige Ausgangssignal von der Schaltung 20 der Phase 1 durch ein nachfolgendes Vorladen überschrieben wird. Somit wird der in Verbindung mit 1 beschriebene Wettlauf zwischen aufeinanderfolgenden Stufen beseitigt. Im Ergebnis besitzen die vorliegenden Ausführungsformen eine verbesserte Leistung gegenüber dem Stand der Technik, da es keine Gelegenheit zum Ausfall der Schaltung gibt, wenn eine erste Stufe vorlädt, bevor ihre nachfolgende Stufe Gelegenheit zum Auswerten hatte. Außer diesen Nutzen wird ferner darauf hingewiesen, daß die vorliegenden Ausführungsformen auf verschiedene Weise realisiert werden können und auch auf nochmals weitere Kontexte angewendet werden können, wobei diese beiden Konzepte unten weiter ausführlich geschildert werden.
  • Ausgehend von dem obenstehenden ist dem Fachmann auf dem Gebiet klar, daß die NAND-Schaltung 26 das Vorladen der Schaltung 20 der Phase 1 verzögert, bis das spätere der zwei Signale, wobei diese zwei Signale die Bestätigung des ABGESCHLOSSEN-Signals oder ein Übergang von dem TAKT-Signal von tief auf hoch sind, ihre Eingänge eneicht. Bevor fortgefahren wird, wird aber darauf hingewiesen, daß, obgleich 2b den Fall zeigt, in dem das ABGESCHLOSSEN-Signal bestätigt wird, nachdem der TAKT von tief auf hoch übergeht, unter den vorliegenden Ausführungsformen die Vorladephase der Schaltung 20 der Phase 1 oder einer vergleichbaren Domino-Logikstufe ebenfalls verschoben wird, wenn diese zwei Ereignisse zeitlich umgekehrt sind, d. h., wenn das ABGESCHLOSSEN-Signal bestätigt wird und anschließend ein Übergang des TAKT von tief auf hoch die NAND-Schaltung 26 eneicht. Aus diesem Grund wird oben festgestellt, daß das spätere dieser zwei Ereignisse die Vorladeschaltung der Schaltung 20 der Phase 1 triggert, wobei ein Beispiel dafür, wo diese Ereignisse in umgekehrter Reihenfolge auftreten können, in Verbindung mit 2c unten gezeigt und beschrieben wird.
  • 2c zeigt ein System 218, das ähnlich zu dem obenerwähnten System 18 aus 2a ist, wobei aber in 2c, wie unten beschrieben wird, eine zusätzliche Schaltung 29 der Phase 1 enthalten ist. Insbesondere wird daran erinnert, daß zuvor festgestellt wurde, daß die Schaltungen aus 2a nur zwei Schaltungen längs eines gegebenen Pfades zeigen und daß der Pfad mehr als zwei Schaltungen enthalten kann. Diesbezüglich liegt in 2c zwischen der Schaltung 220 der Phase 1 und der Schaltung 22 der Phase 2 die Schaltung 29 der Phase 1, wobei diese zusätzliche Domino-Logikschaltungsstufe ebenfalls gemäß der Phase 1 des TAKT-Signals arbeitet. Die Schaltung 29 der Phase 1 enthält wie die Schaltung 220 der Phase 1 einen Vorladetransistor 29PT , einen an den Eingang eines Ausgangsinverters 29IN angeschlossenen Vorladeknoten 29PN und eine Logikschaltung 29L . Es wird aber angemerkt, daß die Schaltung 29 der Phase 1 im Gegensatz dazu nicht ihren eigenen Entladetransistor enthält. Tatsächlich ist es im Stand der Technik sowie in der Konfiguration aus 2c durchaus möglich, daß ein Pfad mehrere aufeinanderfolgende Stufen wie die Schaltung 29 der Phase 1, jeweils mit oder ohne einen Entladetransistor, enthält. Auf jeden Fall kann die letzte Stufe in der Gruppierung der Phasenschaltungen als Haltezeit-Zwischenspeicher arbeiten, der ein Ausgangssignal für die erste Stufe der nächsten aufeinanderfolgenden Phasenschaltung bereitstellt, wobei er gemäß den Lehren dieses Dokuments konfiguriert sein kann. Schließlich wird mit Bezug auf die Zeitgebung der Vorladephase der Schaltung 29 der Phase 1 angemerkt, daß es bei Schaltungen des Standes der Technik üblich ist, daß sie aufeinanderfolgende Domino-Logikstufen besitzen, wobei diese Stufen keine jeweiligen Entladetransistoren besitzen, die wie etwa durch Übergeben des TAKT-Signalübergangs über mehrere Inverter oder dergleichen die Wirkung des TAKT-Signalübergangs für den Vorladetransistor jeder dieser nachfolgenden Stufen verzögern. Diesbezüglich enthält die Schaltung 29 der Phase 1 ebenfalls zwei an den TAKT-Signalleiter gekoppelte Inverter 29D1 und 29D2 ; somit gibt es eine Zwei-Inverter-Verzögerung, wenn das TAKT-Signal übergeht, bevor dieser Übergang an die Schaltung 29 der Phase 1 übergeben wird.
  • Nunmehr übergehend zur Zeitgebung der Vorladeoperationsphase für die Schaltung 29 der Phase 1 ist es aufschlußreich, zunächst den Betrieb des Standes der Technik einer vergleichbaren Schaltung, d. h. einer Nachfolgerstufe ohne Entladetransistor, die einen verzögerten TAKT-Signalübergang für das Vorladen empfängt, auszuwerten. Diesbezüglich wird angemerkt, daß die Stufe des Standes der Technik ihre Vorladeoperationsphase beginnt, wenn der Übergang des verzögerten TAKT-Signals das Gate des Vorladetransistors eneicht. Es wird aber darauf hingewiesen, daß die Schaltung 29 der Phase 1 im Gegensatz zur Konfiguration des Standes der Technik ferner das NAND-Gatter 26 enthält, das an einen ihrer Eingänge angeschlossen ist und das verzögerte TAKT-Signal vom Inverter 29D2 empfängt, und das ferner an dem anderen seiner Eingänge in der Weise angeschlossen ist, daß es das ABGESCHLOSSEN-Signal von der Schaltung 22 der Phase 2 empfängt. Somit lädt in dieser alternativen Ausfülvungsform die Schaltung 29 der Phase 1 (d. h. der Haltezeit-Zwischenspeicher der Phase 1) bis zum späteren der zwei Ereignisse, wobei das erste das Bestätigen des ABGESCHLOSSEN-Signals von einer Nachfolgerstufe und das zweite die Antwort auf den Übergang des TAKT-Signalübergangs von tief auf hoch ist, wieder nicht vor. Somit erfolgt das Vorladen des Haltezeit-Zwischenspeichers wieder entweder als Antwort darauf, daß das Taktsignal von einem Zustand in einen anderen übergeht (nach einer gewissen Verzögerung nach diesem Übergang), oder auf das Bestätigen des ABGESCHLOSSEN-Signals von der Nachfolgerstufe. Es wird aber angemerkt, daß das ABGESCHLOSSEN-Signal in dieser alternativen Ausführungsform die NAND-Schaltung 26 vor dem Zeitpunkt eneichen kann, zu dem der verzögerte Übergang des TAKT-Signals die NAND-Schaltung 26 erreicht. Dem Fachmann auf dem Gebiet sind nochmals weitere alternative Ausführungsformen klar.
  • 3 zeigt eine bevorzugte Realisierung der NAND-Logikschaltung 26 aus der obenerwähnten 2a. Somit wiederholt 3 die Darstellung der zwei Eingangssignale (d. h. TAKT und ABGESCHLOSSEN) für die NAND-Logikschaltung 26 sowie des Ausgangssignals, das an das Gate des Vorladetransistors 20PT angeschlossen ist. Die Eingangssignale sind wie folgt an eine Serienschaltung von Transistoren angeschlossen. Die Serientransistoren aus 3 umfassen einen p-Kanal-Transistor 30, einen ersten n-Kanal-Transistor 32 und einen zweiten n-Kanal-Transistor 34. Die Source des p-Kanal-Transistors 30 ist an eine Quelle des Systemspannungspegels (z. B. VDD ) angeschlossen, während sein Drain an einen Knoten 36 angeschlossen ist, der ferner an den Drain eines n-Kanal-Transistors 32 angeschlossen ist. Die Source des n-Kanal-Transistors 32 ist an den Drain des n-Kanal-Transistors 34 angeschlossen, während die Source des n-Kanal-Transistors 34 an die Masse angeschlossen ist. Das TAKT-Signal ist an das Gate des p-Kanal-Transistors 30 sowie an das Gate des n-Kanal-Transistors 34 angeschlossen. Das ABGESCHLOSSEN-Signal ist an das Gate des n-Kanal-Transistors 32 angeschlossen. Schließlich stellt der Knoten 36 das Ausgangssignal der NAND-Logikschaltung 26 bereit und ist somit an das Gate des Vorladetransistors 20PN angeschlossen.
  • Die Operation der NAND-Logikschaltung 26 aus 3 stellt allgemein eine NAND-Operation bereit und stellt somit, wie im Stand der Technik bekannt ist, wenn nicht seine beiden Eingänge hoch bestätigt sind, ein hohes Ausgangssignal bereit. Wenn beispielsweise TAKT tief ist, verbindet der p-Kanal-Transistor 30 unabhängig von dem Wert des ABGESCHLOSSEN-Signals den Knoten 36 mit VDD, während der n-Kanal-Transistor 34 ausgeschaltet ist, was sicherstellt, daß der Knoten 36 nicht mit der Masse verbunden ist (d. h., einen Eingangskurzschluß verhindert). Als weiteres Beispiel ist der n-Kanal-Transistor 32, wenn ABGESCHLOSSEN tief ist, unabhängig vom Wert des TAKT-Signals ausgeschaltet, was sicherstellt, daß der Knoten 36 nicht mit der Masse verbunden ist. Wenn aber sowohl TAKT als auch ABGESCHLOSSEN hoch sind, leitet sowohl der n-Kanal-Transistor 34 als auch der n-Kanal-Transistor 32, während der p-Kanal-Transistor 30 nicht leitet. Folglich wird der Knoten 36 über die n-Kanal-Transistoren 32 und 34 auf Masse gezogen und stellt somit als Antwort auf die zwei hohen Eingangssignale ein tiefes Ausgangssignal bereit. Dem Fachmann auf dem Gebiet ist somit klar, daß die Ausführungsform aus 3 die geforderte Funktionalität zum Ausführen der in 2b obendargestellten NAND-Operation schafft. Außerdem kann ein solcher Fachmann auch weitere Konfigurationen zum Ausführen dieser Funktionalität ermitteln.
  • Als letzte Beobachtung in Bezug auf die NAND-Schaltung 26 aus 3 wird angemerkt, daß sie einen zusätzlichen im Stand der Technik bei der Bildung einer NAND-Schaltung üblicherweise verwendeten Transistor beseitigt. Genauer verwendet eine Schaltung, die die NAND-Funktion realisiert, typischerweise einen p-Kanal-Transistor, dessen Source an VDD angeschlossen ist, dessen Drain an den Knoten 36 angeschlossen ist und dessen Gate in der Weise angeschlossen ist, daß es das ABGESCHLOSSEN-Signal empfängt. In diesem Zugang ist es aber erforderlich, das ABGESCHLOSSEN-Signal zeitlich in der Weise abzustimmen, daß dann, wenn es für diesen zusätzlichen p-Kanal-Transistor freigibt, bevor das TAKT-Signal für den n-Kanal-Transistor 34 freigibt, das ABGESCHLOSSEN-Signal weiterhin freigeben muß, bis das TAKT-Signal für den n-Kanal-Transistor 34 ebenfalls freigibt (d. h., bis das TAKT-Signal von tief auf hoch übergegangen ist). Mit anderen Worten wird angemerkt, daß, wie in 3 gezeigt ist, das ABGESCHLOSSEN-Signal bestätigt werden kann und dann schwebt, bevor das TAKT-Signal von tief auf hoch übergeht. Wenn anschließend das TAKT-Signal von tief auf hoch übergeht, entlädt der Knoten 36, wobei er das Ausgangssignal der NAND-Schaltung 26 ändert. Wenn aber der zusätzliche p-Kanal-Transistor bei der NAND-Schaltung 26 enthalten wäre, würde ein frühes freigebendes ABGESCHLOSSEN-Signal (d. h. ein solches, das zunächst auf freigebend übergeht und daraufhin, bevor das TAKT-Signal von tief auf hoch übergegangen ist, aufgehoben wird) veranlassen, daß der Knoten 36 erneut auf VDD vorlädt und somit, wenn das TAKT-Signal im folgenden von tief auf hoch übergeht, ein fehlerhaftes Ergebnis erzeugen.
  • 4 zeigt eine allgemein mit 38 bezeichnete alternative Systemausführungsform, die die Operation aus 2b ausführt, so daß das ABGESCHLOSSEN-Signal eine direkte Antwort auf das Ausgangssignal des Inverters 22IN ist. Mit anderen Worten, in 4 ist die Auswertungsabschluß-Meldeschaltung 428 tatsächlich an den Ausgang des Ausgangsinverters 22IN angeschlossen, um das Triggern des Ausgangsinverters 22IN zu erfassen und das ABGESCHLOSSEN-Signal bereitzustellen. Genauer verwendet das System 38 eine Dual-Rail-Schaltungsanordnung zum Realisieren der verschiedenen Schaltungen und Aspekte aus 2a. Wie im Gebiet bekannt ist, kann im Kontext der Domino-Logikschaltungen eine Dual-Rail-Schaltungsanordnung definiert werden, bei der jede Stufe zwei "Dual-Rail"-Signale ausgibt, d. h., bei der beide Signale während der Vorladeoperationsphase sperren, woraufhin, nachdem eine Stufe während ihrer Auswertungsoperationsphase ihre Auswertung abgeschlossen hat, nur eines der zwei Signale freigebend wird. Außerdem wird angemerkt, daß oben festgestellt wurde, daß das Signal "sperrt", wobei dieser Begriff im Stand der Technik bekannt ist und angibt, daß das Gate-Potential unzureichend ist, um eine Leitung längs des Leitungspfads (d. h. der Source/des Drains) des Transistors, an den das Gate-Potential angeschlossen ist, zu veranlassen. Somit sperrt für einen n-Kanal-Transistor ein tiefes Signal, während für einen p-Kanal-Transistor ein hohes Signal speit. Auf jeden Fall schafft somit die Eigenschaft der Dual-Rails, wie unten gezeigt wird, die Funktionalität der Auswertungsabschluß-Meldeschaltung 28.
  • Übergehend zu den Schaltungen aus 4 wird angemerkt daß, da sie eine Dual-Rail-Realisierung der Ausführungsform aus 2a darstellen, ausgehend von der Annahme, daß der Leser mit der früheren Diskussion sowie mit der im Stand der Technik bekannten Dual-Rail-Technologie vertraut ist, keine längere Diskussion gegeben wird. Somit wird sowohl für die Schaltung 20 der Phase 1 als auch für die Schaltung 22 der Phase 2 aus 2a diese Stufe in 4 wiederholt, wobei aber jede mit einer Dual-Rail-Schaltung realisiert ist, wobei diese durch Hinzufügen entweder von "a" oder von "b" zu den Bezugszeichen zum Unterscheiden der Dual-Rail-Elemente identifiziert werden. Beispielsweise enthält mit Bezug auf die Schaltung 420 der Phase 1 diese zwei allgemein mit 20a und 20b bezeichnete Hälften. Die Hälfte enthält ihren eigenen Vorladetransistor 20aPT , ihren eigenen Vorladeknoten 20aPN , ihren eigenen Ausgangsinverter 20aIN und ihre eigene Logikschaltung 20aL . Ähnlich enthält die Hälfte 20b ihren eigenen Vorladetransistor 20bPT , ihren eigenen Vorladeknoten 20bPN , ihren eigenen Ausgangsinverter 20bIN und ihre eigene Logikschaltung 20bL . Die beiden Hälften und 20b nutzen den gleichen Entladetransistor 20DT gemeinsam. Ausgehend von dieser Trennung der Schaltung 20 der Phase 1 in zwei Hälften ist dem Fachmann auf dem Gebiet der ähnliche Zugang zur Schaltung 422 der Phase 2 klar.
  • Wieder besteht der bemerkenswerte Unterschied bei der Dual-Rail-Realisierung darin, daß die Eingangssignale für jede Stufe Dual-Rail-Signale sind. Somit empfängt mit Bezug auf die Schaltung 420 der Phase 1 aus 4 die Logikschaltung 20aL ein als EINGANG bezeichnetes Eingangssignal, während die Logikschaltung 20bL ein mit EINGANG bezeichnetes Eingangssignal empfängt, wobei diese zwei Eingangssignale selbstverständlich Dual-Rail-Signale sind (d. h., daß eines beim Abschluß der Auswertung der vorangehenden Stufe freigebend wird, während das andere weiter sperrt). Um das Dual-Rail-Wesen zu erhalten, sind die Dual-Rail-Ausgangssignale von den Schaltungen und 20b der Phase 1 außerdem an die Logikschaltungen 22aL bzw. 22bL der Schaltung 422 der Phase 2 angeschlossen.
  • Ausgehend von obenstehendem wird angemerkt, daß die Dual-Rail-Ausgangssignale von der Schaltung 422 der Phase 2 einen sinnvollen Mechanismus, d. h. eine direkte Verbindung zum Ausgang der Schaltung 422 der Phase 2, von der die Funktion der Auswertungsabschluß-Meldeschaltung 428 ausgeführt werden kann, schaffen. Genauer wird daran erinnert, daß die Auswertungsabschluß-Meldeschaltung 28 das ABGESCHLOSSEN-Signal bestätigt, wenn die Schaltung 22 der Phase 2 ausreichend Zeit zum Abschluß ihrer Auswertung, d. h., zum Triggern ihres Ausgangsinverters, hatte. Da die Ausführungsform aus 4 eine Dual-Rail-Realisierung ist, ist bekannt, daß darin, wenn die Schaltung 422 der Phase 2 ihre Auswertung abgeschlossen hat, das Ausgangssignal entweder des Ausgangsinverters 22aIN oder des Ausgangsinverters 22bIN getriggert wird. Da zu diesem Zeitpunkt bekannt ist, daß die Schaltung 422 der Phase 2 ausgewertet hat, wird somit durch Ausführen eines logischen ODER der Ausgangssignale des Inverters 22aIN und 22bIN effektiv ein ABGESCHLOSSEN-Signal erzeugt. In der Ausführungsform aus 4 wird diese logische ODER-Operation mit der Funktion der NAND-Logikschaltung 426 kombiniert. Genauer wird die Transistorkonfiguration aus 3 zum Realisieren der NAND-Logikschaltung 26 in 4 vorwärts ausgeführt, wobei sie aber weiter mit der obenbeschriebenen ODER-Funktionalität kombiniert wird. Insbesondere wird angemerkt, daß der Transistor 32 in der Dual-Rail-Realisierung aus 4 zu dem Transistor 32a und zu dem Transistor 32b dupliziert ist, wobei jeder einen Leitungspfad vom Knoten 36 über den Transistor 34 zur Masse abschließt und wobei jeder eines der Dual-Rail-Ausgangssignale der Schaltung 422 der Phase 2 empfängt. Die Verdopplung der Transistoren 32a und 32b schafft wie folgt die ODER-Funktion. Es wird angenommen, daß der TAKT hoch wird, was veranlaßt, daß der Transistor 34 leitet. Nachfolgend steigt eines der Dual-Rail-Ausgangssignale von der Schaltung 422 der Phase 2, das somit das ABGESCHLOSSEN-Signal repräsentiert, das einen der entsprechenden Transistoren 32a oder 32b freigibt. Als Antwort zieht der freigegebene Transistor 32a oder 32b zusammen mit dem Transistor 34 den Knoten 36 auf Masse und gibt dadurch ein tiefes Signal an jeden der Vorladetransistoren 20aPT und 20bPT aus.
  • Folglich beginnt dieses tiefe Signal die Vorladeoperationsphase für die Schaltung 420 der Phase 1.
  • Nach Darstellung eines Beispiels der Erzeugung des ABGESCHLOSSEN-Signals direkt aus dem Ausgangssignal der Schaltung 422 der Phase 2 wird oben daran erinnert, daß eine alternative Technik in den vorliegenden Ausführungsformen darin besteht, das ABGESCHLOSSEN-Signal als Voraussage dessen bereitzustellen, wann das Ausgangssignal des Inverters 22IN ausreichend Zeit zum Triggern hatte, wobei die Auswertungsabschluß-Meldeschaltung 28 in diesem Fall nicht an das Ausgangssignal des Ausgangsinverters 22IN angeschlossen ist. Diesbezüglich zeigt S eine allgemein mit 40 bezeichnete alternative Systemausführungsform, die zahlreiche der gleichen Schaltungselemente und -verbindungen mit 2a gemeinsam nutzt. Wegen dieser gemeinsamen Merkmale sind gleiche Bezugszeichen aus 2a in bezug auf solche Merkmale auf 5 übertragen. Somit enthält das System 40 wieder eine Schaltung 20 der Phase 1 und eine Schaltung 22 der Phase 2. Tatsächlich sind die Schaltung 20 der Phase 1 und die Schaltung 22 der Phase 2 völlig gleich zu den in 2a gezeigten. Wie unten ausführlich geschildert wird, besteht der Unterschied des Systems 40 aber in Verbindung mit der Verknüpfung der Schaltung 22 der Phase 2 mit der Auswertungsabschluß-Meldeschaltung 528.
  • Übergehend zu der Auswertungsabschluß-Meldeschaltung 528 aus 5 sind ihre Komponenten vorzugsweise eine Verdopplung der Komponenten der Schaltung 22 der Phase 2. Zur Veranschaulichung dieses Punkts nutzen die Komponenten der Schaltung 22 der Phase 2 und der Auswertungsabschluß-Meldeschaltung 528 die gleichen Bezugszeichen, wobei aber zu diesen Bezugszeichen die Buchstaben "c" bzw. "d" hinzugefügt sind, die diejenigen Komponenten aufeinander beziehen, die Verdopplungen in den jeweiligen Schaltungen sind. Da die Schaltung 22 der Phase 2 einen Vorladetransistor 22cPT , eine Logikschaltung 22cL , einen Entladetransistor 22cDT und einen Ausgangsinverter 22cIN enthält, enthält somit die Auswertungsabschluß-Meldeschaltung 528 einen jeweiligen Vorladetransistor 22dPT , eine Logikschaltung 22dL , einen Entladetransistor 22dDT und einen Ausgangsinverter 22dIN . Ausgehend von dem Duplikatwesen der Komponenten der Auswertungsabschluß-Meldeschaltung 528 und der Schaltung 22 der Phase 2 beziehen sich die bemerkenswerten Unterschiede auf den Eingang bzw. die Eingänge und auf den Ausgang der Auswertungsabschluß-Meldeschaltung 528. Mit Bezug auf den Eingang bzw. die Eingänge in die Logikschaltung 22dL sind sie in der Weise angeschlossen, daß sichergestellt ist, daß die Logikschaltung 22dL ihre logische Gleichung während der Auswertungsphase immer als wahr, d. h., um sicherzustellen, daß ein Entladepfad über die Logikschaltung 22dL erzeugt wird, auswertet. Wenn beispielsweise die Logikschaltung 22dL die logische Gleichung (E UND F UND G) realisiert, sind die drei Eingänge (d. h. E, F und G) in die Logikschaltung 22dL in der Weise angeschlossen, daß sie während der Auswertungsphase der Schaltung 22 der Phase 2 hohe Signale in die Logikschaltung 22dL eingeben. Somit empfängt das Gate jedes der drei den Eingängen E, F und G entsprechenden Transistoren ein Freigabesignal, womit der Knoten 22dPN nach der Zeit, während der jede Transistor leitet, über die Logikschaltung 22dL zur Masse entladen wird. Schließlich stellt mit Bezug auf das Ausgangssignal des Ausgangsinverters 22dIN dieses das ABGESCHLOSSEN-Signal bereit, das, wie oben diskutiert wurde, eine Darstellung dessen ist, daß die Schaltung 22 der Phase 2 ausgehend von dem Eingangssignal von der Schaltung 20 der Phase 1 ausreichend Zeit zum Abschluß ihrer Auswertung hatte.
  • Ausgehend davon, daß die Vorrichtungen in der Auswertungsabschluß-Meldeschaltung 528 und in der Schaltung 22 der Phase 2 gleichartige Vorrichtungen sind, ist dem Fachmann auf dem Gebiet klar, daß die Antwortzeiten für beide Schaltungen im wesentlichen die gleichen sein sollten. Somit modelliert die Auswertungsabschluß-Meldeschaltung 528 das Verhalten der Schaltung 22 der Phase 2, um dadurch eine Voraussage zu schaffen, wann die Schaltung 22 der Phase 2 während einer gegebenen Auswertungsphase ausreichend Zeit zum Triggern ihres eigenen Ausgangssignal hatte, selbst wenn die Schaltung 22 der Phase 2 wegen ihrer Eingangssignale für eine bestimmte Auswertungsphase ihr Ausgangssignal nicht in dieser Weise triggert. Diese Aktion wird unten anhand von zwei Beispielen veranschaulicht. Zunächst wird der Fall betrachtet, daß die Schaltung 22 der Phase 2 in ihre Auswertungsphase versetzt wird und daß die logische Gleichung ihrer Logikschaltung 22cL wahr ist.
  • In diesem Fall beginnt ihr Vorladeknoten 22cPN nach der Verzögerung von den Transistoren, die die Logik der Logikschaltung 22cL realisieren, mit dem Entladen und triggert schließlich eine von dem Ausgangsinverter 22cIN ausgegebene steigende Flanke. Da die Vorrichtungen der Auswertungsabschluß-Meldeschaltung 528 die gleichen Verzögerungseigenschaften besitzen und da sichergestellt ist, daß die Eingangssignale in die Logikschaltung 22dL wahr sind, beginnt im wesentlichen zu dem gleichen Zeitpunkt, zu dem das Ausgangssignal des Ausgangsinverters 22cIN zu steigen beginnt, auch das Ausgangssignal des Ausgangsinverters 22dIN der Auswertungsabschluß-Meldeschaltung 528 zu steigen. Somit stellt der Übergang von dem Ausgangsinverter 22dIN in bezug auf die Schaltung 22 der Phase 2 ein Modellsignal (d. h. das ABGESCHLOSSEN-Signal) dar, da es zu einem Zeitpunkt bestätigt wird, zu dem die Schaltung 22 der Phase 2 nach Beginn ihrer Auswertungsphase ausreichende Zeit zum Triggern des Ausgangssignals ihres eigenen Ausgangsinverters hatte. Zweitens wird der Fall betrachtet, daß die Schaltung 22 der Phase 2 in ihre Auswertungsphase versetzt wird, während die logische Gleichung ihrer Logikschaltung 22cL nicht wahr ist.
  • Hier ist die Logikschaltung 22cL nichtleitend, womit das Ausgangssignal des Ausgangsinverters 22cIN nicht steigt. Dennoch steigt in diesem Fall das Ausgangssignal des Ausgangsinverters 22dIN der Auswertungsabschluß-Meldeschaltung 28 nach den anwendbaren Verzögerungen erneut an, da sichergestellt ist, daß die Eingangssignale in die Logikschaltung 22dL wahr sind.
  • Somit geht das Ausgangssignal des Ausgangsinverters 22dIN in diesem zweiten Fall immer noch zu einem Zeitpunkt über, zu dem seine ähnlich konfigurierte Schaltung 22 der Phase 2 ausreichend Zeit zum Triggern des Ausgangssignals ihres Inverters 22cIN hatte. Da das Ausgangssignal des Inverters 22dIN zu einem Zeitpunkt übergeht, zu dem das Ausgangssignal des Inverters 22cIN übergegangen wäre, wenn die Eingangssignale in die Logikschaltung 22cL wahr gewesen wären, stellt somit der Übergang vom Ausgangsinverter 22dIN mit Bezug auf die Schaltung 22 der Phase 2 ein ABGESCHLOSSEN-Signal dar.
  • Als letzter Aspekt der Auswertungsabschluß-Meldeschaltung 528 aus 5 wird angemerkt, daß die Logikschaltung 22cL wie bei früheren Logikschaltungen anhand der logischen Gleichung, die sie realisiert, mehrere mögliche Entladepfade enthalten kann. In diesem Fall wird angemerkt, daß in der bevorzugten Ausführungsform, obgleich sämtliche Transistoren der logischen Gleichung von der Logikschaltung 22cL somit auch in der Logikschaltung 22dL enthalten sind, während der Auswertungsphase in der Logikschaltung 22dL vorzugsweise nur jene freigegeben werden, um einen Entladepfad über die Logikschaltung 22cL sicherzustellen, die die längste Verzögerung über die Logikschaltung 22cL verursachen. Beispielsweise wird nun angenommen, daß die Logikschaltung 22cL die logische Gleichung (H UND J UND K) ODER (L UND M) realisiert. Somit wird die längere Verzögerung, da sie notwendig ein Element mehr als die zweite Komponente der Gleichung (d. h. (L UND M)) enthält, durch die erste Komponente (d. h. (H UND J UND K)) dieser Gleichung realisiert. Folglich enthält in diesem Beispiel die Logikschaltung 22dL vorzugsweise sämtlich die gleichen Transistoren, wie sie zur Konstruktion der Logikschaltung 22cL verwendet werden, wobei aber während der Auswertungsphase der Schaltung 22 der Phase 2 lediglich die Eingänge H, J und K an die hohen Eingangssignale in die Logikschaltung 22dL angeschlossen sind. Im Ergebnis gibt die Logikschaltung 22dL , wenn die Logikschaltung 22cL durch die Komponente (L UND M) freigegeben ist, da sie einen dritten freigegeben Transistor zum Realisieren der Gleichung (H UND J UND K) enthält, ihr ABGESCHLOSSEN-Signal durch eine zusätzliche Verzögerung von einem Transistor aus. Obgleich diese Verzögerung existiert, tritt das ABGESCHLOSSEN-Signal dennoch notwendig erst dann auf, nachdem die Logikschaltung 22cL eine Möglichkeit zum Auswerten hatte, womit durch die Auswertungsabschluß-Meldeschaltung 528 die früher geschaffene Funktionalität sichergestellt ist.
  • 6 zeigt eine allgemein mit 42 bezeichnete alternative Systemausführungsform, die zahlreiche der gleichen Schaltungselemente und Verbindungen aus 2a verwendet. Wieder sind mit Bezug auf gemeinsame Merkmale gleiche Bezugszeichen aus 2a auf 6 übertragen. Somit enthält das System 40 wieder eine Schaltung 620 der Phase 1 und eine Schaltung 622 der Phase 2. Bei Betrachtung der Schaltung 620 der Phase 1 wird darauf hingewiesen, daß der Vorladeknoten 20PN wieder an die Logikschaltung 20L angeschlossen ist. Allerdings ist die Logikschaltung 20L direkt an die Masse angeschlossen, womit die Schaltung 620 der Phase 1 aus 6 keinen getrennten Entladetransistor (d. h. einen, der analog zum Transistor 20DT in 2a ist) enthält. Ähnlich wird bei Betrachtung der Schaltung 622 der Phase 2 angemerkt, daß sie ebenfalls (wie in 2a) keinen Entladetransistor besitzt, womit ihr Vorladeknoten 22PN an die Logikschaltung 22L angeschlossen ist, die direkt an die Masse angeschlossen ist.
  • Mit Bezug sowohl auf die Schaltung 620 der Phase 1 als auch auf die Schaltung 622 der Phase 2 wird angemerkt, daß das Weglassen eines Entladetransistors auf dem Gebiet der Domino-Logik allgemein bekannt ist und dort realisiert wird, wo der Eingang bzw. die Eingänge in die Logikschaltung sogenannte torgesteuerte Eingänge sind. Ein torgesteuertes Signal ist ein Signal, das für das Transistor-Gate, an das es angeschlossen ist, sperren soll, wenn die Schaltung in ihrer Vorladephase ist. Ein torgesteuertes Eingangssignal könnte beispielsweise ein Signal sein, das durch den Ausgangs- und/oder Vorladeknoten einer weiteren dynamischen Domino-Logik-Gate-Konfiguration bereitgestellt wird. Als weiteres Beispiel könnte ein torgesteuertes Eingangssignal ein Signal sein, das von dem Ausgang einer statischen Logikschaltung bereitgestellt wird, wobei es ansonsten (z. B. durch ein logisches UND mit einem anderen Signal) aber in der Weise gesteuert wird, daß es während der Vorladeoperationsphase sperrend ist. Somit wird erwartet, daß, wenn die Logik der Logikschaltung 20N mit n-Kanal-Transistoren ausgeführt ist, das Eingangssignal bzw. die Eingangssignale in die Logikschaltung 20L während der Vorladeoperationsphase tief sind. Ausgehend davon, daß die Schaltung 620 der Phase 1 aus 6 einen torgesteuerten Eingang und keinen Entladetransistor besitzt, wird das System 42, wie unten weiter veranschaulicht wird, weiter in einer Weise abgeändert, die mit der Realisierung der Funktionalität der obengenannten Ausführungsformen konsistent ist.
  • Obgleich das Zulassen des Fehlens eines Entladetransistors im Zusammenhang mit einem torgesteuerten Eingang im Gebiet allgemein bekannt ist, hat der vorliegende Erfinder weiter eine Betrachtung dieses Zugangs in Verbindung mit den oben diskutierten Aspekten erkannt. Genauer stellen die obengenannten Ausführungsformen den Zeitpunkt ein, zu dem die Schaltung 620 der Phase 1 ihre Vorladeoperationsphase beginnt. Somit gibt es, wenn die Vorladeoperationsphase beginnt, während ein torgesteuertes Eingangssignal hoch ist, die Möglichkeit, daß der Vorladetransistor 20PT zum gleichen Zeitpunkt wie die Logikschaltung 20L leitet. Wenn dies auftritt, kann über diese Transistoren ein sogenannter Eingangskurzschlußstrom von VDD zur Masse fließen, wobei ein solcher Strom, wie im Gebiet bekannt ist, unerwünscht ist. Ausgehend von dieser Möglichkeit wird das System 42 wie unten beschrieben weiter verbessert, um die Möglichkeit von Eingangskurzschlußströmen in diesem Kontext zu beseitigen.
  • Es wird angemerkt, daß die Logikschaltung 620 der Phase 1 als Verbesserung im Kontext zur Vermeidung des wie oben eingeführten Eingangskurzschlußstroms ferner eine Dreieingangs-NAND-Logikschaltung 43 enthält, die die Zweieingangs-NAND-Logikschaltung 26 aus 2a ersetzt. Zwei der drei Eingänge der NAND-Logikschaltung 43 sind in der Weise angeschlossen, daß sie die gleichen oben in Verbindung mit 2a diskutierten Signale TAKT und ABGESCHLOSSEN empfangen. In bezug auf den dritten Eingang der NAND-Logikschaltung 43 wird ferner angemerkt, daß die Logikschaltung 620 der Phase 1 außerdem einen Inverter 44 enthält, dessen Eingang an das gleiche Eingangssignal angeschlossen ist, das in die Logikschaltung 20L eingegeben wird, und dessen Ausgang an diesen dritten Eingang der NAND-Logikschaltung 43 angeschlossen ist.
  • Ausgehend von der obengegebenen Beschreibung von 2b und der Kombination des zusätzlichen dritten Eingangs in die NAND-Logikschaltung 43 aus 6 ist für den Fachmann auf dem Gebiet klar, daß in der Ausführungsform von 6 eine zusätzliche Bedingung erforderlich ist, bevor die Schaltung 620 der Phase 1 ihre Vorladeoperationsphase beginnt. Genauer wird anhand des obenstehenden daran erinnert, daß die ersten zwei Eingänge in die NAND-Funktionalität die Vorladeoperation der Schaltung 620 der Phase 1 notwendig beschränken, indem sie erst nach dem Späteren dessen, daß der TAKT von tief auf hoch übergeht oder daß die nachfolgende Stufe in der nächsten Phasenschaltung Zeit zum Abschluß ihrer Auswertung hat, beginnt. Der dritte Eingang in die NAND-Logikschaltung 43 erfordert aber weiter, daß das Eingangssignal in die Logikschaltung 20L sperrend wird, bevor das Ausgangssignal der NAND-Schaltung 43 von hoch auf tief übergeht. Da aber das Eingangssignal ein torgesteuertes Eingangssignal ist, das somit während der Auswertungsoperationsphase freigebend werden kann, wird somit angemerkt, daß das System 42 somit auf die Rückkehr dieses torgesteuerten Eingangssignals auf sperrend wartet, bevor es zuläßt, daß die Schaltung 620 der Phase 1 ihre Vorladeoperationsphase beginnt. Es wird angemerkt, daß es ohne diese zusätzliche Bedingung die Möglichkeit eines Eingangskurzschlußstroms gäbe, falls die Vorladephase beginnen würden, während der torgesteuerte Eingang noch freigibt. Durch Hinzunahme der zusätzlichen Bedingung des Verschiebens des Vorladens, bis das torgesteuerte Eingangssignal in die Logikschaltung 20L sperrend geworden ist, wird aber die Möglichkeit des Eingangskurzschlußstroms in diesem Kontext beseitigt.
  • Neben dem obenstehenden wird angemerkt, daß die Darstellung des Systems 42 in 6 in der Weise gezeigt ist, daß es nur einen einzigen torgesteuerten Eingang in die Logikschaltung 20L enthält. Wie bei den früheren Ausführungsformen ist es aber möglich und tatsächlich wahrscheinlich, daß die Logikschaltung 20L mehrere Eingänge empfängt. Wenn dies der Fall ist, besteht eine nochmals weitere erfindungsgemäße Ausführungsform darin, jeden solchen Eingang über einen entsprechenden Inverter und mit einem zusätzlichen Eingang der NAND-Logikschaltung 43 zu koppeln. Somit speit jedes dieser Eingangssignale zusammen mit dem Steigen des TAKT- und dem Bestätigen des ABGESCHLOSSEN-Signals, bevor die Schaltung 620 der Phase 1 ihre Vorladeoperation beginnen darf. Allerdings wird auch angemerkt, daß es in diesem Fall mehrerer torgesteuerter Eingänge möglich sein kann, anhand der besonderen durch die Logikschaltung 20L realisierten Gleichung weniger als alle der Eingänge auf diese Weise anzuschließen. Wenn beispielsweise die Logikschaltung 20L die Gleichung (A UND B) realisiert und die beiden Eingänge A und B torgesteuerte Eingangssignale sind, braucht lediglich eines der Signale A oder B auf die obenbeschriebene Weise (d. h., über einen Inverter an die NAND-Logikschaltung 43) angeschlossen zu sein. Beispielsweise wird angenommen, daß lediglich das Signal A über einen Inverter an die NAND-Logikschaltung 43 angeschlossen ist. In diesem Fall verhindert der obenbeschriebene Anschluß von A selbst dann einen Eingangskurzschlußstrom über die Transistoren, die die logische Gleichung realisieren, wenn B freigibt, da die Vorladephase erst beginnt, wenn A nicht freigibt, während dann, wenn A für die Gleichung (A UND B) nicht freigibt, kein Eingangskurzschlußstrom fließen kann. Offensichtlich können anhand der zur Debatte stehenden logischen Gleichung zahlreiche weitere Beispiele abgeleitet werden, wobei ein Fachmann auf dem Gebiet ausgehend von diesen Beobachtungen sowie der Fachkenntnis die Anzahl der an die Inverer und die NAND-Logikschaltung 43 angeschlossenen Eingänge optimieren kann.
  • Nach der Darstellung des Systems 42 aus 6 im Kontext eines Haltezeit-Zwischenspeichers wird schließlich weiter angemerkt, daß der vorliegende Erfinder ferner seine Anwendung in einem vollständig anderen Kontext erkennt. Genauer ist ein Typ einer Schaltungstechnologie auf dem Gebiet als Nachladelogik bekannt. Bei der Nachladelogik verwendet jede Stufe Entladetransistoren, wobei eine erste Stufe ihr Ausgangssignal nur während der Zeitdauer eingeschaltet läßt, die eine nachfolgende Stufe zum Auswerten benötigt. Somit gibt es anders als bei den obengenannten Ausführungsformen keine Einstellung der Länge der Auswertungsphase der ersten Stufe, wenn der Taktzyklus verlängert wird. Ausgehend davon, daß die Nachladelogik ebenfalls die Auswertung einer nachfolgenden Stufe als Rückkopplung zur Steuerung des Vorladens einer vorausgehenden Stufe verwendet, kann die Ausführungsform aus 6 aber ebenfalls auf eine Abänderung einer Nachladelogikschaltung angewendet werden, bei der die Entladetransistoren von der Nachladelogikschaltung entfernt sind. Ferner wird angemerkt, daß diese Abänderung dadurch nützlich ist, daß zyklusgestützte Simulatoren häufig ein Problem bei der Simulation der derzeitigen Nachlade-Logikschaltungen haben, da die Operation solcher Schaltungen derzeit rein auf Schaltungsverzögerungen beruht, während zyklusgestützte Simulatoren solche Verzögerungen typischerweise nicht verstehen. Die Abwandlung aus 6 erlegt aber bei Anwendung auf die Nachladelogik Taktgrenzen auf, womit das Simulationsproblem beseitigt wird. Folglich können die Simulatoren diese Abwandlung tatsächlich modellieren, was somit großen Nutzen gegenüber dem Stand der Technik schafft.
  • Aus dem obenstehenden ist klar, daß die obengenannten Ausführungsformen zahlreiche Vorteile gegenüber dem Stand der Technik schaffen. Beispielsweise wird der Wettlaufzustand zwischen einem Haltezeit-Zwischenspeicher und der darauffolgenden Stufe beseitigt. Folglich wird die von einem vorzeitigen Vorladen durch den Haltezeit-Zwischenspeicher herrührende Möglichkeit eines Datenausfalls ebenfalls beseitigt. Als weiteres Beispiel können die vorliegenden Ausführungsformen anhand der zur Debatte stehenden Typen von Eingangssignalen mit oder ohne Entladetransistoren realisiert werden. Als nochmals weiteres Beispiel können bestimmte Ausführungsformen wie oben beschrieben zur Verbesserung der Nachladelogik verwendet werden. Wie durch die verschiedenen Figuren sowie durch die zusätzlichen Feststellungen, die auch andere Beispiele darstellen, gezeigt wurde, überspannen die vorliegenden Ausführungsformen außerdem einen breiten Bereich von Beispielen. Außerdem sieht ein Fachmann auf dem Gebiet weitere alternative Realisierungen der vorliegenden Ausführungsformen. Beispielsweise können die Leitfähigkeitstypen verschiedener obenerwähnter Transistoren geändert werden, wobei, wenn solche Änderungen vorgenommen werden, die NAND-Logikfunktion anhand der obendargestellten Bedingungen ebenfalls geändert werden muß, um das Vorladen der ersten Domino-Logik geeignet zu verschieben. Obgleich in den vorausgehenden Ausführungsfonnen nur zwei Phasen gezeigt sind, können als weiteres Beispiel alternative Realisierungen mehrere Phasen enthalten, wobei jede aufeinanderfolgende Phase in bezug auf die vorausgehende Phase phasenverschoben auswertet.
  • In einem weiteren Beispiel ist die Ausgangsvonichtung ein NOR-Gatter oder ein NAND-Gatter oder irgendeines von mehreren anderen Typen von Logikgattern. In einem nochmals weiteren Beispiel ist die Ausgangsvonichtung eine nichtinvertierende Ausgangsvorrichtung wie etwa beispielsweise ein nichtinvertierender Puffer oder ein UND-Gatter oder ein ODER-Gatter oder irgendeines von anderen verschiedenen Typen von Logikgattern oder sogar ein Draht.
  • In einer Ausführungsform der Domino-Logikschaltung der vorliegenden Erfindung umfaßt die Schaltungsanordnung, die die Vorlade-Phase der Domino-Logikschaltung erster Phase zu einem dritten Zeitpunkt beginnt, eine Logikoperationsschaltung. Ein dritter Eingang der Logikoperationsschaltung ist an den Leiter angeschlossen, der das Taktsignal bereitstellt. Ein zweiter Eingang der Logikoperationsschaltung ist in der Weise angeschlossen, daß er ein Abschlußsignal empfängt, das den Entladepfad der Domino-Logikschaltung zweiter Phase repräsentiert, der nach einem Beginn der Auswertungsphase der Domino-Logikschaltung zweiter Phase ausreichend Zeit hat, um zu leiten, um die Spannung an dem Vorladeknoten der Domino-Logikschaltung zweiter Phase zu einem Übergang zu einem Pegel zu veranlassen, der ausreicht, um den Ausgang der Ausgabevonichtung der Domino-Logikschaltung zweiter Phase zu triggern. Ein Ausgang der Logikoperationsschaltung stellt als Antwort auf das Bestätigen des späteren der Signale an dem ersten und an dem zweiten Eingang ein Freigabesignal für die Kopplungsvonichtung der Domino-Logikschaltung erster Phase bereit.
  • In einer weiteren Ausführungsform der Domino-Logikschaltung der vorliegenden Erfindung umfaßt die Schaltungsanordnung, die die Vorladephase der Domino-Logikschaltung erster Phase zu einem dritten Zeitpunkt beginnt, eine Logikoperationsschaltung. Der Leiter zum Bereitstellen des Taktsignals ist an eine Verzögerungsschaltung und zum Ausgeben eines verzögerten Taktsignals als Antwort auf das Taktsignal angeschlossen. Ein erster Eingang der Logikoperationsschaltung ist in der Weise angeschlossen, daß er das verzögerte Taktsignal empfängt. Ein zweiter Eingang der Logikoperationsschaltung ist in der Weise angeschlossen, daß er ein Abschlußsignal empfängt, das den Entladepfad der Domino-Logikschaltung zweiter Phase repräsentiert, der nach einem Beginn der Auswertungsphase der Domino-Logikschaltung zweiter Phase ausreichend Zeit hat, um zu leiten, um die Spannung an dem Vorladeknoten der Domino-Logikschaltung zweiter Phase zu einem Übergang zu einem Pegel zu veranlassen, der ausreicht, um den Ausgang der Ausgabevorrichtung der Domino-Logikschaltung zweiter Phase zu triggern. Der Ausgang der Logikoperationsschaltung stellt als Antwort auf das Bestätigen des späteren der Signale am ersten und am zweiten Eingang ein Freigabesignal für die Kopplungsvorrichtung der Domino-Logikschaltung erster Phase bereit.
  • Tatsächlich kann ein Fachmann auf dem Gebiet das obenstehende leicht auf nochmals weitere, oben nicht genauer gezeigte Ausführungsformen anwenden. Obgleich die vorliegenden Ausführungsformen ausführlich beschrieben worden sind, können folglich an den obendargestellten Beschreibungen verschiedene Ersetzungen, Abwandlungen oder Veränderungen vorgenommen werden, ohne von dem durch die unten dargestellten Ansprüche definierten Erfindungsgedanken abzuweichen.

Claims (17)

  1. Domino-Logikschaltung, mit: einer Erstphasen-Domino-Logikschaltung; einer Zweitphasen-Domino-Logikschaltung; wobei jede der Erstphasen- und Zweitphasen-Domino-Logikschaltungen umfaßt: einen Vorladeknoten; eine Kopplungsvorrichtung, die, wenn sie leitet, den Vorladeknoten während einer Vorladephase an eine Vorladespannung koppelt; einen Entladepfad, der mit dem Vorladeknoten verbunden ist und, wenn er leitet, den Vorladeknoten während einer Auswertungsphase an eine von der Vorladespannung verschiedenen Spannung koppelt; und einen Ausgangsinverter, der mit dem Vorladeknoten gekoppelt ist und als Antwort auf eine Spannung am Vorladeknoten ein Ausgangssignal liefert; wobei der Ausgang des Ausgangsinverters der Erstphasen-Domino-Logikschaltung so angeschlossen ist, daß er die Leitung des Entladepfades der Zweitphasen-Domino-Logikschaltung steuert; und ferner mit: einem Leiter, der ein Taktsignal bereitstellt; einer Schaltungsanordnung, die die Auswertungsphase der Erstphasen-Domino-Logikschaltung zu einem ersten Zeitpunkt (t1) als Antwort auf das von einem ersten Zustand zu einem zweiten Zustand übergehende Taktsignal beginnt; einer Schaltungsanordnung, die die Auswertungsphase der Zweitphasen-Domino-Logikschaltung zu einem dem ersten Zeitpunkt folgenden zweiten Zeitpunkt (t2) beginnt; außerdem gekennzeichnet durch eine Schaltungsanordnung, die die Vorladephase der Erstphasen-Domino-Logikschaltung zu einem dem zweiten Zeitpunkt folgenden dritten Zeitpunkt (t2b) beginnt; wobei der dritte Zeitpunkt (t2b) dem spätesten von mehreren Ereignissen entspricht; wobei ein erstes der mehreren Ereignisse als Antwort auf das vom zweiten Zustand zum ersten Zustand übergehende Taktsignal auftritt; und wobei ein zweites der mehreren Ereignisse der Entladepfad der Zweitphasen-Domino-Logikschaltung ist, der nach einem Beginn der Auswertungsphase der Zweitphasen-Domino-Logikschaltung ausreichend Zeit hat, um zu leiten, um die Spannung am Vorladeknoten der Zweitphasen-Domino-Logikschaltung zu einem Übergang zu einem Pegel zu veranlassen, der ausreicht, um den Ausgang des Ausgangsinverters der Zweitphasen-Domino-Logikschaltung zu triggern.
  2. Domino-Logikschaltung nach Anspruch 1, bei der der Entladepfad der Erstphasen-Domino-Logikschaltung eine Transistorkonfigwation für die Realisierung einer logischen Gleichung umfaßt.
  3. Domino-Logikschaltung nach Anspruch 2, bei der der Entladepfad der Erstphasen-Domino-Logikschaltung ferner zusätzlich zu der Transistorkonfiguration einen leitenden Pfad längs einer Source/eines Drains von einem Entladetransistor umfaßt, wobei der Entladetransistor zu einem ersten Zeitpunkt als Antwort auf das vom ersten Zustand zum zweiten Zustand übergehende Taktsignal leitet.
  4. Domino-Logikschaltung nach einem der vorhergehenden Ansprüche, bei der der Entladepfad der Zweitphasen-Domino-Logikschaltung eine Transistorkonfiguration für die Realisierung einer logischen Gleichung umfaßt.
  5. Domino-Logikschaltung nach Anspruch 4, bei der der Entladepfad der Zweitphasen-Domino-Logikschaltung zusätzlich zu der Transistorkonfigwation ferner einen leitenden Pfad längs einer Source/eines Drains von einem Entladetransistor umfaßt, wobei der Entladetransistor zu dem zweiten Zeitpunkt als Antwort auf das vom zweiten Zustand zum ersten Zustand übergehende Taktsignal leitet.
  6. Domino-Logikschaltung nach einem der vorhergehenden Ansprüche: wobei der Entladepfad der Zweitphasen-Domino-Logikschaltung eine Transistorkonfiguration für die Realisierung einer logischen Gleichung umfaßt; wobei die Schaltungsanordnung, die die Vorladephase der Erstphasen-Domino-Logikschaltung zu einem dritten Zeitpunkt beginnt, eine Schaltungsanordnung zum Erfassen des zweiten der mehreren Ereignisse umfaßt; wobei die Schaltungsanordnung zum Erfassen des zweiten der mehreren Ereignisse eine Duplikatschaltung der Zweitphasen-Domino-Logikschaltung mit einem Entladepfad umfaßt; wobei der Entladepfad der Duplikatschaltung eine Duplikat-Transistorkonfigwation der Transistorkonfigwation für die Realisierung einer logischen Gleichung umfaßt; wobei wenigstens ein Eingang mit der Duplikat-Transistorkonfiguration verbunden ist, so daß die durch die Duplikat-Transistorkonfiguration realisierte logische Gleichung wahr ist; und wobei das zweite der mehreren Ereignisse als Antwort auf einen Übergang am Ausgang des Ausgangsinverters der Duplikatschaltung auftritt.
  7. Domino-Logikschaltung nach einem der Ansprüche 1–5: bei der die Zweitphasen-Domino-Logikschaltung ferner einen zweiten Ausgangsinverter und ein zweites Ausgangssignal, das ein Dual-Rail-Signal des ersten Ausgangssignals ist, umfaßt; und wobei das zweite der mehreren Ereignisse als Antwort auf einen Übergang entweder des ersten Ausgangssignals oder des zweiten Ausgangssignals auftritt.
  8. Domino-Logikschaltung nach einem der vorhergehenden Ansprüche: wobei der Entladepfad der Erstphasen-Domino-Logikschaltung eine Transistorkonfigwation für die Realisierung einer logischen Gleichung als Antwort auf wenigstens ein erstes Eingangssignal umfaßt; wobei die Transistorkonfigwation als Antwort auf das wenigstens erste Eingangssignal, das in einem Freigabezustand ist, teilweise leitet; und wobei ein drittes der mehreren Ereignisse das wenigstens erste Eingangssignal ist, das in einem Sperrzustand ist.
  9. Domino-Logikschaltung nach Anspruch 8, bei der die Leitung des Entladepfades der Erstphasen-Domino-Logikschaltung nicht als Antwort auf das Taktsignal erfolgt.
  10. Domino-Logikschaltung nach Anspruch 1, bei der der Entladepfad einen leitenden Pfad längs einer Source/eines Drains von einem Transistor umfaßt, so daß der Entladepfad leitet, wenn der Transistor leitet.
  11. Domino-Logikschaltung nach einem der vorhergehenden Ansprüche, bei der der Entladepfad einen leitenden Pfad längs einer Source/eines Drains von jedem von mehreren Transistoren umfaßt, so daß der Entladepfad leitet, wenn jeder der mehreren Transistoren leitet.
  12. Domino-Logikschaltung nach einem der Ansprüche 1–9, bei der der Entladepfad in der Erstphasen-Domino-Logikschaltung einen ersten Entladepfad mehrerer Entladepfade in der Erstphasen-Domino-Logikschaltung umfaßt, wobei jeder der mehreren Entladepfade in der Erstphasen-Domino-Logikschaltung mit dem Vorladeknoten der Erstphasen-Domino-Logikschaltung verbunden ist und wobei jeder der mehreren Entladepfade dann, wenn er leitet, den Vorladeknoten während einer Auswertungsphase mit einer von der Vorladespannung verschiedenen Spannung koppelt.
  13. Domino-Logikschaltung nach einen der Ansprüche 1–11, wobei die Schaltungsanordnung, die die Vorladephase der Erstphasen-Domino-Logikschaltung zu einem dritten Zeitpunkt beginnt, eine Logikoperationsschaltung umfaßt, die besteht aus: einem ersten n-Kanal-Transistor, dessen Source mit einer Niederspannungsreferenz verbunden ist, dessen Gate so angeschlossen ist, daß es das Taktsignal empfängt, und dessen Drain mit einem ersten Knoten gekoppelt ist; einem zweiten n-Kanal-Transistor, dessen Source mit dem ersten Knoten verbunden ist, dessen Drain mit einem zweiten Knoten verbunden ist und dessen Gate so angeschlossen ist, daß es ein vollständiges Signal empfängt, das den Entladepfad der Zweitphasen-Domino-Logikschaltung repräsentiert, der nach dem Beginn der Auswertungsphase der Zweitphasen-Domino-Logikschaltung ausreichend Zeit hat, um zu leiten, um die Spannung am Vorladeknoten der Zweitphasen-Domino-Logikschaltung zu einem Übergang zu einem Pegel zu veranlassen, der ausreicht, um den Ausgang der Ausgabevorrichtung der Zweitphasen-Domino-Logikschaltung zu triggern; und einem p-Kanal-Transistor, dessen Source mit einer Hochspannungsreferenz verbunden ist, dessen Drain mit dem zweiten Knoten verbunden ist und dessen Gate so angeschlossen ist, daß es das Taktsignal empfängt; und wobei der zweite Knoten den Ausgang der Logikoperationsschaltung bildet.
  14. Verfahren zum Betreiben einer Domino-Logikschaltung, das die folgenden Schritte umfaßt: erstens, Eingeben wenigstens eines ersten Eingangssignals in eine Erstphasen-Domino-Logikschaltung, die einen Entladepfad besitzt, der eine Logikschaltung für den Empfang wenigstens des ersten Eingangssignals umfaßt; zweitens, als Antwort auf ein Taktsignal, das von einem ersten Zustand zu einem zweiten Zustand übergeht, Beginnen einer Auswertungsphase der Erstphasen-Domino-Logikschaltung zu einem ersten Zeitpunkt (t1), so daß die Logikoperationsschaltung wenigstens auf das erste Eingangssignal antwortet, wobei während der Auswertungsphase von der Erstphasen-Domino-Logikschaltung ein Wert an eine Zweitphasen-Domino-Logikschaltung ausgegeben wird, die einen Entladepfad besitzt, der eine Logikschaltung für den Empfang des von der Erstphasen-Domino-Logikschaltung ausgegebenen Wertes umfaßt; gekennzeichnet durch die folgenden weiteren Schritte: drittens Beginnen einer Auswertungsphase der Zweitphasen-Domino-Logikschaltung zu einem zweiten Zeitpunkt (t2), so daß die Logikschaltung der Zweitphasen-Domino-Logikschaltung auf den von der Erstphasen-Domino-Logikschaltung ausgegebenen Wert antwortet, wobei die Auswertungsphase der Zweitphasen-Domino-Logikschaltung einen Wert von der Zweitphasen-Domino-Logikschaltung ausgibt; und viertens als Antwort auf das spätere von mehreren Ereignissen Versetzen der Erstphasen-Domino-Logikschaltung in eine Vorladephase zu einem dritten Zeitpunkt (t2b), so daß ein Vorladeknoten der Erstphasen-Domino-Logikschaltung auf eine Vorladespannung gezogen wird, wodurch der Wert von der Erstphasen-Domino-Logikschaltung überschrieben wird; wobei ein erstes der mehreren Ereignisse auf ein vom zweiten Zustand zum ersten Zustand übergehendes Taktsignal antwortet; und wobei ein zweites der mehreren Ereignisse der Entladepfad der Zweitphasen-Domino-Logikschaltung ist, der ausreichend Zeit hat, um den Wert von der Zweitphasen-Domino-Logikschaltung auszugeben.
  15. Verfahren nach Anspruch 13, bei der der Entladepfad der Zweitphasen-Domino-Logikschaltung eine Transistorkonfigwation für die Realisierung einer logischen Gleichung umfaßt; wobei der Schritt des Versetzens der Erstphasen-Domino-Logikschaltung in eine Vorladephase zu einem dritten Zeitpunkt das Erfassen des zweiten der mehreren Ereignisse durch Betreiben einer Duplikatschaltung der Zweitphasen-Domino-Logikschaltung umfaßt; wobei der Entladepfad der Duplikatschaltung eine Duplikat-Transistorkonfiguration der Transistorkonfigwation für die Realisierung einer logischen Gleichung umfaßt; wobei wenigstens ein Eingang mit der Duplikat-Transistorkonfiguration verbunden ist, so daß die logische Gleichung wahr ist; und wobei das zweite der mehreren Ereignisse als Antwort auf einen Übergang am Ausgang des Inverters der Duplikatschaltung auftritt.
  16. Verfahren nach Anspruch 13 oder Anspruch 14, bei der der Entladepfad der Zweitphasen-Domino-Logikschaltung einen ersten Entladepfad umfaßt; wobei die Logikschaltung der Zweitphasen-Domino-Logikschaltung eine erste Logikschaltung umfaßt; wobei die erste Logikschaltung einen ersten Ausgangsinverter besitzt, der mit dem Ausgang der ersten Logikschaltung gekoppelt ist und ein erstes Ausgangssignal bereitstellt; und wobei die Zweitphasen-Domino-Logikschaltung ferner einen zweiten Entladepfad mit einer zweiten Logikschaltung und einem mit dem Ausgang der zweiten Logikschaltung gekoppelten Ausgangsinverter umfaßt, wobei das Ausgangssignal des zweiten Inverters ein zweites Ausgangssignal ist, das ein Dual-Rail-Signal des ersten Ausgangssignals ist; und wobei das zweite der mehreren Ereignisse als Antwort auf einen Übergang entweder des ersten Ausgangssignals oder des zweiten Ausgangssignals auftritt.
  17. Verfahren nach einem der Ansprüche 13–15, bei dem der Schritt des Beginnes der Vorladephase der Erstphasen-Domino-Logikschaltung zu einem dritten Zeitpunkt das Betreiben einer Logikoperationsschaltung umfaßt; wobei die Logikoperationsschaltung mit einem ersten Eingang so angeschlossen ist, daß sie das Taktsignal empfängt; wobei die Logikoperationsschaltung mit einem zweiten Eingang so angeschlossen ist, daß sie ein vollständiges Signal empfängt, das den Entladepfad der Zweitphasen-Domino-Logikschaltung darstellt, der nach dem Beginn der Auswertungsphase der Zweitphasen-Domino-Logikschaltung ausreichend Zeit hat, um zu leiten, um die Spannung am Vorladeknoten der Zweitphasen-Domino-Logikschaltung zu einem Übergang zu einem Pegel zu veranlassen, der ausreicht, um den Ausgang des Inverters der Zweitphasen-Domino-Logikschaltung zu triggern; und wobei die Logikoperationsschaltung einen Ausgang besitzt, der für eine Kopplungsvorrichtung der Erstphasen-Domino-Logikschaltung als Antwort auf die Bestätigung des späteren der Signale am ersten und am zweiten Eingang ein Freigabesignal bereitstellt, wobei die Freigabe der Kopplungsvorrichtung die Erstphasen-Domino-Logikschaltung in die Vorladephase versetzt.
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