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HINTERGRUND
DER ERFINDUNG
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Die vorliegende Erfindung betrifft
einen variablen Verzögerungsschaltkreis,
der fähig
ist, seine Verzögerungszeit
auf einfache Art und Weise zu steuern.
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Beschreibung
des Stands der Technik
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Zur Steuerung elektronischer und
mechanischer Vorrichtungen, einschließlich integrierter Schaltungen,
werden für
gewöhnlich
elektrische Steuersignale eingesetzt. Die Steuersignale dieser Art
werden von Komponenten begleitet, sogenannten Jitter-Signalen (kleinen
Signalsschwankungen), die im Hinblick auf den Ablauf einer Zeit
entlang einer Zeitachse variieren. Zur hochgenauen Steuerung der vorstehend
genannten Vorrichtungen ist es erforderlich, eine Korrektur der
Zeitachse zum Beseitigen von Jitter-Signalen zu erreichen. Der Verzögerungsschaltkreis
ist für
die Korrektur der Zeitachse ausgelegt. In diesem Zusammenhang ist
bei den in den aktuellen integrierten Schaltungen verwendeten variablen
Verzögerungsschaltkreisen
erfor derlich, eine ziemlich kleine Verzögerung für eine höhere Auflösung zu steuern.
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Da heutzutage eine Senkung des Energieverbrauchs
der integrierten Schaltkreise in höchstem Maße notwendig ist, wurden darüber hinaus
vorwiegend komplementäre
Metalloxid-Halbleiter(CMOS)-Schaltkreise in den variablen Verzögerungsschaltkreisen
zur Senkung des Stromverbrauchs eingesetzt.
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Gemäß der japanischen Offenlegungsschrift Nr.
61-39721 wurde, wie aus 1 ersichtlich,
ein Beispiel des herkömmlichen
Verzögerungsschaltkreises
beschrieben, der in Verbindung mit den vorstehend beschriebenen
Anforderungen vorgeschlagen wurde. In dem variablen Verzögerungsschaltkreis sind
ein ersten Transistor 21 und ein zweiter Transistor 22,
welche beide vom ersten Leitfähigkeitstyp
sind (werden nachfolgend als PMOS-Transistoren bezeichnet) und ein erster
Transistor 23 und ein zweiter Transistor 24, welche
beide vom zweiten Leitfähigkeitstyp
sind (werden nachfolgend als NMOS-Transistoren bezeichnet) in Kaskade
miteinander verbunden.
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Die gesamte Schaltkreiskonfiguration
ist zwischen einer ersten Stromversorgungsspannung VDD und einer
zweiten Stromversorgungsspannung VSS angeschlossen. Der zweite PMOS-Transistor 22 und der
ersten NMOS-Transistor 23 bilden einen Inverter in einer
CMOS-Konfiguration. Der Inverter weist ein Gate auf, das mit einem
Eingangsanschluss VIN gekoppelt ist. Die Transistoren 22 und 23 weisen
Source- und Drainzonen auf, die an einen Ausgangsanschluss VOUT
angeschlossen sind. Der erste PMOS-Transistor 21 weist ein Gate
auf, das an einen ersten Vergleichs-Eingangsanschluss VR1 angeschlossen
ist, und der zweite MOS-Transistor 24 weist ein Gate auf,
das mit einem zweiten Vergleichs-Eingangsanschluss VR2 gekoppelt
ist.
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Bei Betrieb des variablen Verzögerungsschaltkreises
empfängt
der Eingangsanschluss VIN ein Eingangssignal, wohingegen der Ausgangsanschluss
VOUT ein Ausgangssignal erzeugt. Darüber hinaus wird an den zweiten
Vergleichs-Eingangsanschluss VR2 eine Spannung angelegt, die durch
Addition der festen Spannung VP zu der zweiten Stromversorgungsspannung
VSS erhalten wird, während an
den ersten Vergleichs-Eingangsanschluss VR1 eine Spannung angelegt
wird, die durch Subtraktion einer willkürlich festgelegten Spannung
VP von der ersten Stromversorgungsspannung VDD erhalten wird.
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Wenn die festgelegte Spannung VP
im Schaltkreis variiert wird, beispielsweise, wenn der Wert VP gesenkt
wird, wird eine Spannung VDD – VP zwischen
dem Gate und dem Source-Anschluss des ersten PMOS-Transistors 21 verringert.
Zudem wird eine Spannung VSS + P zwischen dem Gate und dem Source-Anschluss
des zweiten NMOS-Tansistors 24 ebenfalls auf ein Minimum
reduziert. Bei dieser Gelegenheit nimmt der sogenannte Einschalt-Widerstand sowohl
des PMOS-Transistors 21 als auch des NMOS-Transistors 24 zu,
welche jeweils einen von der ersten Stromversorgungsspannung VDD über den
PMOS-Transistor 22 an den Ausgangsanschluss VOUT gelieferten
Strom bzw. einen von dem Ausgangsanschluss VOUT an die zweite Stromversorgungsspannung
VSS gespeisten Strom steuern. Mit anderen Worten wird eine Anstiegszeit
des Ausgangssignals von dem PMOS NMOS-Transistor 23 jeweils
als variable Verzögerungswerte
gemäß der Veränderung
des Werts VP erhöht,
wodurch ein variables Verzögerungselement
konfiguriert wird.
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In dem variablen Verzögerungsschaltkreis des
Stands der Technik wird die Spannung zwischen dem Gate und dem Source-Anschluss
des an den Vergleichs-Eingangsanschluss angeschlossenen MOS-Transistors
variiert, um den Einschalt-Widerstand zu verändern, damit folglich der Lade-
oder Entladestrom für
einen an den Ausgangsanschluss angeschlossenen Verbraucher verändert wird,
wodurch ein variables Verzögerungselement
implementiert wird. Bei diesem Schaltkreisaufbau wird die Auflösung des
variablen Verzögerungsschaltkreises
jedoch erheb lich durch die Prozessabhängigkeit beeinflusst, was zu
dem Problem führt,
dass ein hohe Auflösung
nicht erreicht werden kann.
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Dies bedeutet, dass in der Konfiguration
von 1 die Auflösung hauptsächlich durch
die willkürlich
festgelegte Spannung bestimmt wird, die den beiden Vergleichs-Eingangsanschlüsen VR1
und VR2 zugeordnet wird, sowie durch den Einschalt-Widerstand des
MOS-Transistors, der durch die festgelegte Spannung überwacht
wird. Der Wert des Einschalt-Widerstands ergibt sich wie folgt: Einschalt-Widerstand (RON) ≈ [β × (VGS – VT)] (1)
β = μ × Cox × (W/L)wobei
VGS = Gate-Sourceanschluss-Spannung des MOS-Transistors
VT
= Schwellenspannung des MOS-Transistors
u = Mobilität des MOS-Transistors
Cox
= Kapazität
des Gate-Kanals pro Einheitsvolumen
W = Kanalbreite des MOS-Transistors
L
= Kanallänge
des MOS-Transistors
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In der vorstehend genannten Gleichung steht
die Auflösung,
welche der Änderungsfaktor
des Einschalt-Widerstands ist, am meisten mit der Prozessabhängigkeit
in dem MOS-Transistor in Zusammenhang, Insbesondere sind zwei Punkte
der Prozessabhängigkeit
wesentlich. Zunächst
muss die Prozessabhängigkeit
der Kanallänge,
genauer gesagt der Gate-Länge
L in Betracht gezogen werden. Diese Abhängigkeit kann mit Fortschritt
der Prozesstechnologie verringert werden. Im Allgemeinen beträgt die Abweichung
bei der Gate-Länge
L, die von 0,5 μm
bis 1,0 μm
reicht, ±10%
bis ±30%.
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Als Zweites muss die Schwellenspannung VT
des MOS-Transistors in Betracht gezogen werden. Ähnlich wie bei der Kanallänge L kann
die Prozessabhängigkeit
der Schwellenspannung VT in Relation zur Weiterentwicklung der Prozesstechnologie auf
ein Minimum gesenkt werden. Für
gewöhnlich
beträgt
die Abweichung der Schwellenspannung VT, die von 0,5 V bis 1,0 V
beträgt ±25% bis ±35%. Zudem variiert
die Prozessabhängigkeit
der Schwellenspannung VT zwischen den PMOS- und NMOS-Transistoren.
Abhängig
von dem jeweiligen Fall tritt die Abhängigkeit nur in dem PMOS- oder
NMOS-Transistor auf, oder die Abhängigkeit des PMOS-Transistors
fällt entgegengesetzt
aus wie die des NMOS-Transistors.
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Folglich ergibt sich aus den vorstehend
genannten numerischen Werten, dass der variable Verzögerungsschaltkreis
des Stands der Technik sehr mit der Prozessabhängigkeit in Zusammenhang steht
und es daher ziemlich schwierig ist, einen variablen Verzögerungs-Steuerwert
gemäß dem Wert des
variablen Verzögerungsvorgangs
der Vergleichs-Eingangsspannung zu erzielen. Darüber hinaus muss der variable
Verzögerungsschaltkreis
der herkömmlichen
Technologie eine gleichmäßige Auflösung für den Anstieg
und den Abfall des Ausgangssignals in Verbindung mit dem Anstieg
und Abfall des Eingangssignals (oder umgekehrt) besizen. Die Prozessabhängigkeit
der Schwellenspannung variiert jedoch zwischen den PMOS- und NMOS-Transistoren wie
oben beschrieben. In dem Schaltkreis von 1 wird der Verzögerungsvorgang der Anstiegsflanke des
Ausgangssignals durch den PMOS-Transistor 22 überwacht,
wohingegen der Verzögerungsvorgang der
Abfallflanke des Ausgangssignals durch den NMOS-Transistor 23 überwacht
wird. Daher wird der Verzögerungsschaltkreis
durch den variablen Verzögerungswert
erheblich beinflusst, wenn die Prozessabhängigkeit des PMOS-Transistors 22 entgegengesetzt
zu der des NMOS-Transistors 23 ist, was zu dem Problem
einer ziemlich vermindertern Auflösung führt.
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Darüber hinaus ist es erforderlich,
dass zwei Vergleichs-Eingangsanschlüsse mit zwei zueinander unterschiedlichen
Werten einer willkürlich
festgelegten Spannung gespeist werden. Genau gesagt sind zwei Schaltkreise
für diese
Vergleichsspannungen notwendig. In dieser Situation werden der Bereich, auf
dem die Vergleichs-Ausgangsschaltkreise befestigt sind, und die
von diesen Schaltkreisen verbrauchte Energie im Vergleich zu dem
Fall, bei dem nur ein Vergleichs-Ausgangsschaltkreis verwendet wird,
jeweils mindestens verdoppelt.
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Des Weiteren offenbart die EP-A-566
375 einen gesteuerten Oszillator mit gesteuerten Verzögerungsschaltkreisen ähnlich denen
von 2 der vorliegenden
Erfindung, jedoch mit einer unterschiedlichen Implementierung der
variablen Spannungs-Steuerungsvorrichtung.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Es ist daher eine Rufgabe der vorliegenden Erfindung,
einen variablen Verzögerungsschaltkreis zu
schaffen, der fähig
ist, die Prozessabhängigkeit erheblich
zu reduzieren.
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Um die obige Aufgabe erfindungsgemäß zu lösen, wie
es in den anliegenden Ansprüchen
definiert ist, ist ein variabler Verzögerungsschaltkreis vorgesehen,
der einen CMOS-Schaltkreis aufweist, welcher einen MOS-Transistor
eines ersten Leitfähigkeitstyps
und einen MOS-Transistor eines zweiten Leitfähigkeitstyps einschließt. Der
CMOS-Schaltkreis weist ein Gate auf, das an einen Eingangsanschluss angeschlossen
ist, sowie einen Source- und einen Drain-Anschluss, die einen Verbindungspunkt
dazwischen aufweisen, wobei der Verbindungspunkt an einen Ausgangsanschluss
angeschlossen ist. Der Source-Anschluss und der Drain-Anschluss
weisen jeweils Anschlüsse
auf, die zwischen einer ersten Stromquelle und einer zweiten Stromquelle
angeschlossen sind. Der Verzögerungsschaltkreis
unterscheidet sich vom Stand der Technik insofern, dass er weiter
eine variable Spannungs-Regelungsvorrichtung aufweist, die zwischen
der ersten Stromquelle und dem CMOS-Schaltkreis eingeschoben ist. Die
variable Spannungs-Regelungsvorrichtung weist zwei MOS-Transistoren
des ersten Leitfähigkeitstyps auf,
deren Source- und Drain-Anschlüsse
in Kaskade geschaltet sind und die zwischen der ersten Stromquelle
und dem CMOS-Schaltkreis angeschlossen sind, sowie einen bipolaren
Transistor mit einem Kollektor und einem Emitter, der zwischen der
ersten Stromquelle und dem CMOS-Schaltkreis parallel zu den beiden
MOS-Transistoren des ersten Leitfähigkeitstyps geschaltet ist.
Der MOS-Transistor auf einer Seite der ersten Stromquelle weist
ein Gate auf, das mit einem Vergleichs-Eingangsanschluss verbunden ist,
und der MOS-Transistor auf einer Seite des CMOS-Schaltkreises weist
ein Gate auf, das mit der zweiten Stromquelle verbunden ist. Der
bipolare Transistor weist eine Basis auf, die an einen Verbindungspunkt
zwischen den Sourceund Drain-Anschlüssen der MOS-Transistoren angeschlossen sind.
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Des Weiteren weist der varialbe Verzögerungsschaltkreis
erfindungsgemäß eine erste
variable Spannungs-Regelungsvorrichtung zwischen dem CMOS-Schaltkreis
in der Inverterkonfiguration und der ersten Stromquelle auf, sowie
eine zweite variable Spannungs-Regelungsvorrichtung zwischen dem CMOS-Schaltkreis
und einer zweiten Stromquelle. Jede Regelungsvorrichtung weist wie
oben beschrieben zwei MOS-Transistoren und einen bipolaren Transistor
auf.
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KURZBESCHREIBUNG
DER ZEICHNUNGEN
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Die Aufgaben und Merkmale der Erfindung ergeben
sich deutlicher aus der Betrachtung der folgenden detaillierten
Beschreibung anhand der anliegenden Zeichnungen. Es zeigen:
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1 ein
Diagramm, das ein Beispiel für
den herkömmlichen
variablen Verzögerungsschaltkreis zeigt;
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2 ein
Schemadiagramm, das die Konfiguration einer ersten Ausführungsform
des erfindungsgemäßen variablen
Verzögerungsschaltkreises
zeigt; und
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3 ein
Diagramm, das schematisch den Aufbau einer zweiten Ausführungsform
des erfindungsgemäßen variablen
Verzögerungsschaltkreises
zeigt.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Mit Bezug nun auf die anliegenden
Zeichnungen wird eine Ausführungsform
der vorliegenden Erfindung beschrieben. 2 zeigt ein Schaltkreisdiagramm der Konfiguration
einer ersten Ausführungsform
des erfindungsgemäßen variablen
Verzögerungsschaltkreises.
Wie in diesem Diagramm gezeigt ist ein Inverter mit zwei Stufen
von CMOS-Schaltkreisen zwischen einem Eingangsanschluss VIN und
einem Ausgangsanschluss VOUT angeordnet. Der CMOS-Schaltkreis in
einer ersten Stufe weist einen ersten PMOS-Transistor 1 und
einen ersten NMOS-Transistor 2 auf und der CMOS-Schaltkreis
in einer zweiten Stufe weist einen zweiten PMOS-Transistor 3 sowie
einen zweiten NMOS-Transistor 4 auf. In dem Aufbau weisen
diese CMOS-Schaltkreise jeweilige Source- und Drain-Anschlüsse auf,
die in Kaskade miteinander verbunden sind, so dass die Source-Anschlüsse der
PMOS-Transistoren 1 und 3 jeweils an einen Verbindungspunkt
A, der als Kontakt zwischen einem variablen Spannungs-Regelungsschaltkreis
WC und einer ersten Stromquelle VDD dient, angeschlossen sind, und
die Source-Anschlüsse
der NMOS-Transistoren 2 und 4 sind jeweils mit einer
zweiten Stromquelle VSS (Erdspannung) verbunden. Darüber hinaus
sind die Gates der PMOS- und NMOS Transistoren 1 und 2 jeweils
mit dem Eingangsanschluss VIN gekoppelt. Der Source- und Drain-Anschluss
der Transistoren 1 und 2 weist jeweils Endabschnitte
auf, die mit den jeweiligen Gates des zweiten PMOS- bzw. NMOS Transistors 3 und 4 verbunden
sind. Des Weiteren besitzen der Source- und Drain-Anschluss der
Transistoren 3 und 4 jeweils Endabschnitte, die
an den Ausgangsanschluss VOUT über
einen vierten NMOS-Transistor 8 angeschlossen
sind.
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Der variable Spannungsregler VCC
weist einen dritten PMOS-Transistor 5 und
einen dritten NMOS-Transistor 6 auf, deren Source- und
Drain-Anschlüsse
kaskadenförmig
miteinander verbunden sind, und ist zwischen der ersten Stromquelle
VDD und dem Verbindungspunkt A angeordnet. Der Regler VCC weist
weiter einen ersten bipolaren NPN-Transistor 7 auf, dessen
Basis mit einem Verbindungspunkt zwischen dem Source- und Drain-Anschluss
der Transistoren 4 bzw. 6 verbunden ist, und dessen
Kollektor und Emitter zwischen der ersten Stromquelle VDD und dem
Verbindungspunkt A gekoppelt sind. Darüber hinaus weist der dritte PMOS-Transistor 5 ein
Gate auf, das mit dem Vergleichs-Eingangsanschluss VREF verbunden
ist, und der dritte NMOS-Transistor 6 weist ein Gate auf,
das mit der zweiten Stromquelle (Masse) VSS verbunden ist.
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Des Weiteren weist der vierte NMOS-Transistor 8 einen
Sourceund Drain-Anschluss auf, die zwischen einem Ausgangsende des
CMOS-Schaltkreises in der zweiten Stufe und dem Ausgangsanschluss
VOUT angeordnet sind. Der NMOS-Transistor 8 schließt ein Gate
ein, das mit dem Verbindungspunkt A gekoppelt ist. Der Endanschluss
des CMOS-Schaltkreises der zweiten Stufe ist mit einer Inverter 9 gekoppelt,
der wiederum mit einem vierten PMOS-Transistor 10 verbunden
ist, dessen Source- und Drain-Anschlüsse zwischen
der ersten Stromquelle VDD und dem Ausgangsanschluss VOUT angeordnet
sind.
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In dem variablen Verzögerungsschaltkreis wird
das variable Verzögerungselement
erreicht, indem das Potential am Verbindungspunkt A verändert wird,
das entsprechend der Veränderung
des an den Vergleichs-Eingangsanschluss VREF angelegten Potentials
gesteuert werden kann. Man geht davon aus, dass das Potential am
Verbindungspunkt A gesenkt wird und die Größe des Potentialgefälles als
VA dargestellt ist. Wenn der PMOS-Transistor 5 einen Einschalt-Widerstand,
bezeichnet als RP5, aufweist, und die Vorspannung zwischen der Basis
und dem Emitter des NPN-Transistors 7 VF7 ist, ergibt sich das
Potentialgefälle
VA relativ zu der Stromversorgungsspannung VDD in der Spannung am
Verbindungspunkt A folgendermaßen. Potentialgefälle (VA)
= [(RP5/RP6) + 1] × VF7 (2)
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Wenn man davon ausgeht, dass ein
Potential von V1 an den Vergleichs-Eingangsanschluss VREF angelegt
wird, dann ergeben sich aus der Gleichung (1) die folgenden Werte
für die
Einschalt-Widerstände
RP5 und RP6: Einschalt-Widerstand
(RP5) = [β × (VDD – VTP – V1)] (3)
Einschalt-Widerstand (RP6)
= [β × (VDD – VTP)] (4)wobei (VDD – V1) > VTP
VTP = Schwellenspannung
des PMOS-Transistors
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Folglich ergibt sich für das Potentialgefälle VA am
Verbindungspunkt A die folgende Gleichung. VA = [[(VGP/(VGP – Vl)] + 1] (5)
VGP = VDD – VTP
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In diesem Zusammenhang fehlt die
Gatelänge
L als Gegenstand der Prozessabhängigkeit
in dem herkömmlichen
variablen Verzögerungsschaltkreis
in Gleichung (5). Darüber
hinaus ist die Komponente der Schwellenspannung VT des PMOS-Transistors
in den Nenner- und Zählerabschnitten
der Gleichung (5) eingeschlossen und folglich heben sich die Wirkungen
in diesen Abschnitten gegenseitig auf. Folglich ist der Einfluss
des PMOS-Transistors 5 auf die Prozessabhängigkeit
ignorierbar. Genau gesagt wird der auf das Potentialgefälle VA einwirkende
Einfluss VA beim Erhalt des variablen Verzögerungselements beseitigt.
Die Gleichung (5) weist übrigens
die Vorwärtsspannung
VF zwischen der Basis und dem Emitter des NPN-Transistors 7 auf.
Die Vorwärtsspannung
wird jedoch von einem Werkstoff, wie z. B. Silizium, bestimmt, das
als Basiswerkstoff des integrierten Schaltkreises verwendet wird.
Die Prozessabhängigkeit
des integrierten Schaltkreises liegt bei ungefähr 1/15 bis 1/20 relativ zu
der der Schwellenspannung des MOS-Transistors 6 und das
Spannungsgefälle
VA wird nur geringfügig
beeinflusst.
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Als Nächstes wird das Steuerungsobjekt
des variablen Verzögerungselements
beschrieben. In der Konfiguration weist der Inverter der ersten
Stufe den PMOS-Transistor 1 auf, dessen Source-Anschluss mit
dem Verbindungspunkt A verbunden ist, sowie den mit diesem in einem
CMOS-Schaltkreis paarweise angeordneten NMOS-Transistor 2. Ähnlich weist der
Inverter der zweiten Stufe den PMOS-Transistor 13 auf,
dessen Source-Anschluss mit dem Verbindungspunkt A verbunden ist,
sowie den mit diesem in einem CMOS-Gefüge verbundenen NMOS-Transistor 4.
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Der Eingangsanschluss VIN wird von
einem anderen Schaltkreis mit einem Eingangssignal gespeist, das
eine Amplitude von null Volt oder die Stromversorgungsspannung VDD
aufweist. Da der Source-Anschluss des PMOS-Transistors 1 jedoch mit
einer Spannung des Verbindungspunkts A gespeist wird, die durch
Subtrahieren eines Potentials VA von der Stromversorungsspannung
VDD erhalten wird, weist das Ausgangssignal von dem Erststufen-Inverter
eine Amplitude von nu11 Volt oder die Stromversorgungsspannung VDD – VA auf.
Da der Source-Anschluss des PMOS-Transistors 3 in dem Inverter
der zweiten Stufe mit dem Potential an den Verbindungspunkt angelegt
wird, das durch Subtrahieren eine Potentials VA von der Stromversorgungsspannung
VDD erhal ten wird, weist das Ausgangssignal von diesem Inverter
eine Amplitude auf, die von 0 Volt bis zu einer Spannung VDD – VA reicht.
Das Ausgangssignal von dem Inverter der ersten Stufe wird an den
Inverter der zweiten Stufe geleitet, d. h. das Eingangssignal in
den Inverter der zweiten Stufe weist eine Amplitude von nu11 Volt
oder VDD – VA auf.
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Der Inverter der zweiten Stufe ist
das Steuerungsobjekt des variablen Verzögerungsschaltkreises. Insbesondere
wird die Verzögerungszeit
des Inverters der zweiten Stufe in Verbindung mit dem Spannungsgefälle der
an das Gate gelieferten Gate-Spannung
erhöht,
das Spannungsgefälle
VA wird durch den variablen Spannungsregler VCC bestimmt, und die
Stromversorgungsspannung VDD wird auf VDD – VA reduziert. Folglich verlängert sich die
variable Verzögerungszeit
umso mehr, je größer der
Wert VA ist. Die Verzögerungszeit
kann erhalten werden, indem der Einschaltwiderstand des PMOS-Transistors 5 erhöht wird.
Kurzgesagt bedeutet dies, dass die Verzögerungszeit durch die an das Gate
des PMOS-Transistors 5 angelegte Spannung VREF überwacht
wird.
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In dieser Hinsicht schließt die Konfiguration dieser
Ausführungsform
nur einen Vergleichs-Eingangsanschluss VREF ein. Genau gesagt kann
auf eine Vielzahl von Vergleichs-Erzeugerschaltkreisen, die im Stand
der Technik verwendet wurden, verzichtet werden. Darüber hinaus
ist der Wert VA, der über den
variablen Verzögerungswert
entscheidet, auch dann, wenn die Prozessabhängigkeit des PMOS-Transistors 5 in
Bezug auf die Schwellenspannung VT entgegengesetzt zu der des NMOS-Transistors 6 ist,
unabhängig
und wird überhaupt
nicht beeinflusst.
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Darüber hinaus ist die Amplitude
des Ausgangssignals von dem Inverter der zweiten Stufe um den Betrag
VA geringer als VDD. Aus diesem Grund ist es ngtwendig, die Amplitude
des ursprünglichen Werts
des an den Eingangsanschluss VIN gelieferten Sig nals wiederherzustellen,
d. h. null oder VDD. Dies wird durch den PMOS-Transistor 10 und
den Inverter 9 erreicht. Wenn der PMOS-Transistor 3 des
Inverters der zweiten Stufe eingeschaltet ist, d. h., wenn der Ausgangspegel
des Inverters VDD – VA
beträgt, weist
das Ausgangssignal von dem Inverter 9 Erdpotential auf.
In dieser Situation schaltet sich der PMOS-Transistor 10 ein und das Potential
auf dem hohen Pegel am Ausgangsanschluss OUT wird auf die Spannung
VDD verstärkt.
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Der NMOS-Transistor 8 ist
vorgesehen, um das Ausgangspotential VDD – VA des Inverters der zweiten
Stufe beizubehalten, wenn der hohe Pegel VDD von dem Ausgangsanschluss
VOUT ausgegeben wird. Mit anderen Worten verhindert der NMOS-Transistor,
dass ein Leckstrom von der Ausgangsanschlussspannung VDD mit einem
hohen Potential zu dem Ausgangsanschluss des Inverters der zweiten
Stufe mit einem niedrigen Potential fließt.
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3 zeigt
ein Schaltkreisdiagramm der Konfiguration der zweiten Ausführungsform
des erfindungsgemäßen variablen
Verzögerungsschaltkreises.
In dem Diagramm sind die selben Bauelemente wie in der ersten Ausführungsform
von 2 mit den gleichen
Bezugselementen bezeichnet. Es ist erforderlich, dass variable Verzögerungsschaltkreise
je nach Fall eine relativ hohe Auflösung besitzen. In der zweiten
Ausführungsform
ist der Schaltkreis so konfiguriert, dass er die Anforderungen einer
hohen Auflösung
erfüllt.
In der Konfiguration besitzen N-Kanal-MOS(NMOS)-Transistoren 2 und 4,
die jeweils in CMOS-Schaltkreisen
einer ersten bzw, zweiten Stufe eingeschlossen sind, Source-Anschlüsse, die
mit einem Verbindungspunkt B verbunden sind. Ein zweiter variabler
Spannungsregler WC2 ist mit einem Punkt zwischen dem Verbindungspunkt
B und der zweiten Energieversorgung (Masse) gekoppelt. Der Regler
WC2 ist fast auf gleiche Art und Weise aufgebaut wie der variable
Spannungsregler WC der ersten Ausführungsform. Genau gesagt sind
ein fünfter PMOS-Transistor 11 und
ein fünfter
NMOS-Transistor 12 vorgesehen, deren Source- und Drain-Anschlüsse mit einander
kaskadenförmig
verbunden sind, sowie ein NPN-Transistor 13, dessen Basis
mit einem Verbindungspunkt des relevanten Source-Anschlusses und
Drain-Anschlusses der Transistoren 11 und 12 gekoppelt
ist, und dessen Kollektor und Emitter mit dem Verbindungspunkt B
bzw. der zweiten Energiequelle verbunden sind. Darüber hinaus weist
der fünfte
PMOS-Transistor 11 ein Gate auf, das mit der ersten Energiequelle
VDD gekoppelt ist, und der fünfte
NMOS-Transistor 12 besitzt ein Gate, das mit dem Vergleichs-Eingangsanschluss
VREF verbunden ist. Zudem weist der sechste NMOS-Transistor 14 einen
Source-Anschluss und einen Drain-Anschluss auf, der mit dem Ausgangsanschluss
VOUT und der zweiten Energiequelle verbunden ist. Der MOS-Transistor 14 weist
ein Gate auf, das mit dem Ausgangsanschluss des Inverters 9 verbunden
ist.
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Der variable Verzögerungsschaltkreis weist zwei
variable Verzögerungselemente
auf. Das erste Element wird durch Verändern des Potentials am Verbindungspunkt
A erzielt, was analog zu der ersten Ausführungsform ist. Das zweite
Element wird durch Verändern
des Potentials am Verbindungspunkt B erhalten. Das Potential an
jedem Verbindungspunkt A und b kann gemäß der Veränderung des an den Vergleichs-Eingangsanschluss
VREF angelegten Potentials überwacht
werden. In dieser Hinsicht ist die Potentialveränderung, genauer gesagt die
Größe der variablen
Verzögerungsoperation
identisch mit der Operation, die mit Bezug auf die erste Ausführungsform
beschrieben wurde.
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Man geht davon aus, dass wenn das
Potential am Verbindungspunkt A um den Betrag VA gesenkt wird, das
Potential am Verbindungspunkt B und VB erhöht wird. Eine Potentialveränderung
(Reduzierung des Potentials) im Hinblick auf die Stromversorgungsspannung
VDD am Verbindungspunkt B wird dann durch VA + VB ausgedrückt. In
diesem Zusammenhang ergibt sich ebenso wie in der ersten Ausführungsform
für den
Potentialanstieg VB am Verbindungspunkt B die folgende Gleichung:
Potentialanstieg (VB) = [(RN11/RN12)
+ 1] × VF13 (6)
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Man geht davon aus, dass das an den
Vergleichs-Eingangsanschluss VREF angelegte Potential V2 ist. Dann
werden die Einschalt-Widerstände RN11
bzw. RB12 der PMOS- und NMOS-Transistoren 11 und 12 gemäß Gleichung
(1) ausgedrückt,
da Einschalt-Widerstand
(RN11) = [β × (VDD – VTN)] (7)
Einschalt-Widerstand (RN12)
= [β × (V2 – VTN)] (8)wobei V2 > VTN
VTN = Schwellenspannung
des NMOS-Transistor.
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Kurz zusammengefasst ergibt sich
für den Potentialanstieg
am Punkt B die folgende Gleichung: VB = [[(V2 – VTN)/(VDD – VTN)]
+ 1] × VF13 (9)
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In diesem Zusammenhang weist die
Gleichung (9) nicht die Gatelänge
(Kanallänge)
als den Gegenstand der Prozessabhängigkeit in dem herkömmlichen
variablen Verzögerungsschaltkreis
auf. Darüber
hinaus tritt die Komponente der Schwellenspannung des NMOS-Transistors
im Zähler
und Nenner der Gleichung (9) auf, und folglich wird der Einfluss
beseitigt, da sich Zähler
und Nenner gegenseitig aufheben. Zudem weist die Gleichung (9) die
Basis-Emitter-Vorwärtsspannung
VF13 des NPN-Transistors 13 auf. Die Spannung VF13 wird
jedoch durch eine Substanz bestimmt, die als Substrat des integrierten
Schaltkreises verwendet wird. Dessen Prozessabhängigkeit beträgt ungefähr 1/15
bis 1/20 der Schwellenspannung des MOS-Transistors und folglich
wird der Einfluss auf VA auf ein Minimum reduziert. Dies ist identisch
zu der ersten Ausführungsform.
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Dies bedeutet, dass der Einfluss
auf die Prozessabhängigkeit des
NMOS-Transistors ignorierbar ist, und der Spannungsanstieg VB des
variablen Verzögerungselements
wird nicht beeinflusst. In der Schaltkreiskonfiguration weist der
Inverter der ersten Stufe den PMOS-Transistor 1 auf, dessen
Source-Anschluss mit dem Verbindungspunkt A verbunden ist, sowie
den NMOS-Transistor 2, der paarweise mit dem PMOS-Transistor 1 in
einem CMOS-Schaltkreisgefüge verwendet
wird. Ähnlich
weist der Inverter der zweiten Stufe den PMOS-Transistor 3 auf, dessen
Source-Anschluss
mit dem Verbindungspunkt A verbunden ist, sowie den NMOS-Transistor 4,
der paarweise mit dem PMOS-Transistor 3 in einer CMOS-Konfiguration
angeordnet ist. Ein Eingangssignal mit einer Amplitude, die von
nu11 Volt bis zur Stromversorgungsspannung VDD reicht, wird von
einem weiteren Schaltkreis an den Eingangsanschluss VIN geliefert.
Das Ausgangssignal aus dem Inverter der ersten Stufe weist jedoch
eine Amplitude auf, die auf die Differenz VDD – VA – VB zwischen den Punkten A
und B reduziert ist. Auf ähnliche
Weise weist das Ausgangssignal aus dem Inverter der zweiten Stufe
eine Amplitude auf, die auf VDD – VA – VB gesenkt wurde. Folglich
wird das Ausgangssignal aus dem Inverter der ersten Stufe an den
Inverter der zweiten Stufe geleitet, der eine Amplitude von VDD – VA – VB aufweist.
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Der Inverter der zweiten Stufe ist
das Steuerungsobjekt des variablen Verzögerungsschaltkreises. Genau
gesagt wird dessen Verzögerungszeit gemäß der Differenz
der Reduzierung der Gate-Spannung
durch die Spannungs-Regelungsvorrichtung von der Stromversorgungsspannung VDD
auf VDD – VA – VB erhöht. Aus
diesem Grund wird die variable Verzögerungszeit umso länger, desto
größer VA +
VB ist. Die Verzögerungszeit
wird erhalten, indem die Einschalt-Widerstandswerte des PMOS-Transistors 5 und
des NMOS-Transistors 12 erhöht werden. Mit anderen Worten
wird die Verzögerungszeit
durch die an die Gates des jeweiligen Transistors 5 und 12 angelegte
Spannung VREF überwacht.
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Ähnlich
der ersten Ausführungsform
weist die zweite Ausführungsform
nur einen Vergleichs-Eingangsanschluss auf. Folglich kann auf eine
Vielzahl von Vergleichs-Erzeugerschaltkreisen, die im Stand der
Technik erforderlich waren, verzichtet werden. Darüber hinaus
ist der Wert VA, der über den
variablen Verzögerungswert
entscheidet, auch dann, wenn die Prozessabhängigkeit des PMOS-Transistors 5 in
Bezug auf die Schwellenspannung VT entgegengesetzt zu der des NMOS-Transistors 6 ist,
unabhängig
und wird folglich nicht beeinflusst.
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Des Weiteren wird in der ersten und
der zweiten Ausführungsform
das gleiche Potential an den Vergleichs-Eingang VREF angelegt. Gemäß der zweiten
Ausführungsform
wird die Auflösung
in Relation zu der Veränderung
des Potentials VB am Verbindungspunkt B jedoch erhöht. Dies
bedeutet, dass es nicht erforderlich ist, den Bereich des Vergleichspotentials
in dem Schaltkreis, der das Vergleichspotential erzeugt, zu erhöhen.
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Zudem wurde die Amplitude des Ausgangssignals
aus dem Inverter der zweiten Stufe von VDD auf VA + VB gesenkt und
folglich ist es erforderlich, die ursprüngliche Amplitude von null
Volt oder VDD des an den Eingangsanschluss VIN gelieferten Signals
wiederherzustellen. Dies kann mit Hilfe des PMOS-Transistors 10,
des Inverters 9 und des NMOS-Transistors 14 erreicht
werden. Wenn der PMOS-Transistor 3 des Inverters der zweiten
Stufe eingeschaltet ist, d. h. wenn der Ausgangspegel des Inverters
VDD – VA
beträgt,
dann erzeugt der Inverter 9 ein Ausgangssignal mit Erdpotential.
In dieser Situation ist der PMOS-Transistor 10 bzw. der NMOS-Transistor 14 jeweils
auf die Einschalt- bzw. Ausschaltzustände eingestellt und das Hochpegel-Potential
am Ausgangsanschluss VOUT wird auf VDD erhöht. Wenn der niedrige Pegel
des Ausgangssignals des Inverters der zweiten Stufe VB beträgt, weist
das Ausgangssignal des Inverters 9 die Stromversorgungsspannung
VDD auf. In diesem Zustand werden der PMOS-Transistor 10 und
der NMOS-Transistor 14 jeweils aus- und eingeschaltet, und
das Niedrigpegel-Potential am Ausgangsanschluss VOUT wird auf Erdpotential
gesenkt.
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In dieser Hinsicht ist der NMOS-Transistor 8 vorgesehen,
um das Ausgangspotential VDD – VA des
Inverters der zweiten Stufe beizubehalten, wenn der Ausgangsanschluss
OUT ein Signal mit einem hohen Pegel VDD erzeugt. Genau gesagt verhindert dies
ein Stromleck von der Ausgangsanschlussspannung mit einem hohen
Potential zu dem Ausgangsanschluss des Inverters der zweiten Stufe
mit einem niedrigen Potential.
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Gemäß der vorstehend beschriebenen
Erfindung wird die variable Spannungs-Regelungsvorrichtung zwischen
der ersten Stromquelle und dem CMOS-Schaltkreis in einer Inverterkonfiguration
eingeschoben, die zwischen den Eingangs-und Ausgangsanschlüssen oder
zwischen dem CMOS-Schaltkreis und dem Eingangs- und Ausgangsanschluss
angeordnet ist, so dass die an den CMOS-Schaltkreis angelegte Spannung
durch die variable Spannungs-Regelungsvorrichtung gesteuert wird.
Folglich ist es möglich,
die Abhängigkeit
von der Gatelänge
und der Schwellenspannung zu ignorieren, die deutlich mit der Prozessabhängigkeit
des MOS-Transistors
im Hiblick auf die variable Spannungs-Regelungsvorrichtung in Zusammenhang
stehen. Darüber
hinaus kann dank der Verwendung der Stabilität der Vorwärtsspannung des bipolaren Transistors
in der variablen Spannungs-Regelungsvorrichtung deren Schwellenspannungs-Abhängigkeit auf
1/15 bis zu ungefähr
1/20 der Abhängigkeit
beim Stand der Technik reduziert werden. Dies hat einen variablen
Verzögerungsschaltkreis
mit einer hohen Auflösung
zum Ergebnis.
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Obwohl die vorliegende Erfindung
mit Bezug auf die besonderen Veranschaulichungsbeispiele beschrieben
worden ist, ist sie nicht auf diese Ausführungsformen beschränkt, sondern
lediglich auf die anliegenden Ansprüche. Es versteht sich, dass
Fachleute in der Technik Veränderungen
und Modifikationen bei den Ausführungsformen
vornehmen können, ohne
vom Schutzumfang der vorliegenden Erfindung gemäß der Definition in den anliegenden
Ansprüchen abzuweichen.