DE69635896T2

DE69635896T2 - Verfahren und vorrichtung zur analog/digitalen modulation mit multiplex-überabtastung

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Publication number: DE69635896T2
Application number: DE69635896T
Authority: DE
Inventors: William J. West Hills Mandl
Original assignee: Individual
Current assignee: Individual
Priority date: 1995-06-07
Filing date: 1996-06-03
Publication date: 2006-11-16
Anticipated expiration: 2016-06-04
Also published as: JPH11506579A; US5659315A; WO1996041420A2; AU6950196A; DE69635896D1; EP0835556A4; JP3766691B2; EP0835556B1; EP0835556A2; WO1996041420A3; CA2222220C; CA2222220A1; AU695263B2

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft im Allgemeinen Analog-Digital-Wandlung (A/D-Wandlung), und im Besonderen einen Analog-Digital-Modulator mit Multiplex-Überabtastung, der geeignet ist, ein Array von analogen Eingabeelementen zu verarbeiten, wie beispielsweise in einem optischen Bildaufnehmer, um eine digitale Ausgabe zu erzeugen.
HINTERGRUND DER ERFINDUNG
In bisherigen Ansätzen für Bildebenen-Videoabbildungssysteme wird eine Form analogen Multiplexens der Pixeldaten eingesetzt, um die Bildinformation zu lesen. Dabei definiert dieses Multiplexen die so genannten Videodatenraten. Bei Fernsehübertragungen wird die 30-Hertz-Pixeldatenrate beispielsweise zu einer 4-Megahertz-Videodatenrate gemultiplext. Dieselbe Situation gibt es bei gewerblichen und militärischen Videosystemen, wo die Pixelraten üblicherweise unter 3 Kilohertz liegen und wo Multiplexen eingesetzt wird, um Videoraten in Megahertz zu erzielen.
Diese Multiplexansätze erfordern üblicherweise den Einsatz von Analog-Digital-Wandlungsvorgängen mit Hochgeschwindigkeitsschaltungen, die aus praktischen Gründen nicht ohne Weiteres mit einem Bildebenensensor integriert werden können. Überdies umfasst der typische A/D-Wandler solcher Anwendungen ein Hochgeschwindigkeitsvideo, Parallel-Wandler, der im Allgemeinen als zu teuer für den Einsatz in Verbraucheranwendungen angesehen wird.
In der Veröffentlichung Oversampling Delta-Sigma Data Converters, herausgegeben von James C. Candy und Garbor C. Temes, IEEE Press, 1992, New York, wird aufgezeigt, dass bereits solche Analog-Digital-Wandler (A/D-Wandler) mit Überabtastung bekannt sind, die eine grobe Quantisierung bei hoher Abtastungsrate einsetzen, kombiniert mit negativer Rückkopplung und digitaler Filterung, um eine höhere Auflösung bei geringerer Abtastungsrate zu erreichen.
Solche Wandler können somit die Vorteile moderner Höchstintegration (VLSI) hinsichtlich Geschwindigkeit und Dichte ausnutzen und gleichzeitig die Anforderungen an die Genauigkeit der Komponenten verringern.
Bei einer Ausführung von A/D-Wandlern mit Überabtastung, die im Allgemeinen als Delta-Sigma-Modulator bekannt ist, wird die analoge Eingabe mit einer weit oberhalb der Nyquist-Frequenz liegenden Rate abgetastet und über einen Integrator einem Quantisierer zugeführt. Die quantisierte Ausgabe wird zurückgeführt und von der Eingabe subtrahiert. Diese Rückkopplung zwingt den Durchschnittswert der quantisierten Ausgabe, den Durchschnittswert der analogen Eingabe zu verfolgen.
Das Dokument US 4 704 600 offenbart Delta-Sigma-Modulatoren, in denen jeder Integrator mit einem zugehörigen Quantisierer verbunden ist. In der aus Dokument US 4 704 600 bekannten Schaltung dient ein erster Quantisierer nur einem ersten Integrator und ein zweiter Quantisierer nur einem zweiten Integrator.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung betrifft kostengünstige Analog-Digital-Wandlungsvorrichtungen (A/D-Wandlungsvorrichtungen), die zum Verarbeiten eines Arrays von analogen Eingabeelementen geeignet sind, welche von einem Energie-Bildaufnehmer, z. B, einem bei Videokameras verwendeten optischen Bildaufnehmer, abgeleitet sind. Den 1–7 entsprechende Ausführungsformen wurden zuerst in der US-Stammanmeldung mit der Nummer 07/885,474 offenbart, die nun die US-Patentnummer 5,248,971 hat. Zusätzliche, den 8–11B entsprechende Ausführungsformen wurden in der Continuation-in-part-Anmeldung mit der Nummer 08/211,047 offenbart, die nun die US-Patentnummer 5,515,046 hat. 12A–18 entsprechen den neuen, in dieser Anmeldung offenbarten Ausführungsformen.
Genauer gesagt, betrifft die Erfindung eine A/D-Wandlungsvorrichtung, die auf oder benachbart zu dem Bildebenensensor eines optischen Bildaufnehmers angeordnet werden kann und die gekennzeichnet ist durch den Einsatz einer Wandlungstechnik mit Zeitmultiplex-Überabtastung.
Ausgehend von dem aus Dokument US 4 704 600 bekannten Stand der Technik wird das Ziel der Erfindung durch eine Vorrichtung mit den Merkmalen aus Anspruch 1 erreicht und durch ein Verfahren mit den Merkmalen aus Anspruch 13. Vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen benannt.
Entsprechend einer weiteren Ausführungsform des Systems werden die zur Überabtastungsmodulation zugehörige Integrationsfunktion und die analogen Speicherelemente zum Speichern jedes analogen Residuums umgesetzt durch einen Array von Integrationselementen (z. B. CCD, CID, FET, Ladungsquellen), die in enger physischer Beziehung mit dem lichtempfindlichen Array angeordnet sind.
Die Merkmale der Erfindung sind insbesondere in den beigefügten Ansprüchen dargelegt. Die Erfindung wird durch die Lektüre der nachfolgenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen am besten verständlich.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockdiagramm eines Delta-Sigma-Modulators, der zwischen ein analoges Signal und einen Dezimator geschaltet ist;
2A ist ein Blockdiagramm mit der Darstellung einer bevorzugten Ausführungsform eines erfindungsgemäßen Analog-Digital-Modulators mit Multiplex-Überabtastung;
2B ist ein zu dem Modulator aus 2A zugehöriges Zeitdiagramm;
3A ist ein Blockdiagramm einer bevorzugten Ausführungsform eines erfindungsgemäßen optischen Bildaufnehmers;
3B ist ein Schaltschema des Bildaufnehmers aus 3A;
3C stellt eine zweite Position der Schalter aus 3B dar;
3D ist ein zu dem Modulator aus 3A, 3B und 3C zugehöriges Zeitdiagramm;
4A ist ein Blockdiagramm einer weiteren bevorzugten Ausführungsform eines optischen Bildaufnehmers;
4B ist ein Schaltschema des Bildaufnehmers aus 4A;
5 ist ein Schaltschema einer weiteren bevorzugten Ausführungsform eines optischen Bildaufnehmers;
6 ist ein Blockdiagramm eines erfindungsgemäßen optischen Bildaufnehmer- und Monitorsystems;
7 ist ein Blockdiagramm einer weiteren bevorzugten Ausführungsform eines Analog-Digital-Modulators mit Überabtastung und mit mehreren Eingaben;
8 ist ein Schaltschema eines typischen analogen Anzeigesystems für Bildebenen;
9 ist ein Blockdiagramm eines erfindungsgemäßen Analog-Digital-Modulators;
10A ist ein Schaltschema eines Analog-Digital-Wandlungssystems mit Multiplex-Überabtastung, das den Modulator aus 9 eingliedert;
10B ist ein Zeitdiagramm des Systems aus 10A;
11A ist ein Schaltschema eines weiteren Analog-Digital-Wandlungssystems mit Multiplex-Überabtastung, das den Modulator aus 9 eingliedert;
11B ist eine Draufsicht des CCD-Aufbaus eines Sensorschaltkreises aus 11A;
12A ist ein Blockdiagramm einer Ausführungsform eines optischen Bildaufnehmers, der unter Verwendung eines erfindungsgemäßen Delta-Sigma-Modulators ausgeführt ist;
12B ist ein Zeitdiagramm des Bildaufnehmers aus 12A;
13 ist ein Schaltschema des Bildaufnehmers aus 12A unter Verwendung einer FET-Schaltung;
14 ist ein Blockdiagramm einer alternativen Konfiguration der Ausführungsform des optischen Bildaufnehmers aus 12A;
15 ist ein Schaltschema des Bildaufnehmers aus 14 unter Verwendung eines mit FET-Schaltung ausgeführten zählenden A/D;
16 ist ein Schaltschema einer alternativen Ausführungsform eines optischen Bildaufnehmers mit einer zweiten Integrationsschleife unter Verwendung einer FET-Schaltung;
17 ist ein Schaltschema einer Ausführungsform eines optischen Bildaufnehmers bestehend aus einem durch FET ausgeführten und als In tegrator verwendeten Transimpedanzverstärker und einer durch eine Ladungsquelle ausgeführten Residuumsableitvorrichtung; und
18 zeigt mehrere Kanäle einer Ausführungsform eines optischen Bildaufnehmers unter Verwendung eines CID-Aufbaus zum Multiplexen der Eingabeelemente von einem Array von Photogates zu einem einzigen binären Bitstrom.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
1 ist ein Blockdiagramm eines A/D-Modulators 20 mit Überabtastung des Stands der Technik in einer Ausführung, wie sie beschrieben ist in Oversampling Delta-Sigma Data Converters, herausgegeben von James C. Candy und Garbor C. Temes, IEEE Press, 1992, New York. Der Modulator 20 spricht auf eine analoge Eingabe von Signalquelle 22 an und erzeugt eine Bitstromausgabe 14. Der Modulator 20 enthält einen Differenzierer 28 mit einem + Eingangsanschluss, an den die analoge Eingabe angelegt wird. Die Ausgabe von Differenzierer 28 ist durch einen Integrator 30 mit einem N-Bit A/D-Wandler 32 verbunden, der den Ausgabebitstrom 24 erzeugt. Eine Rückkopplungsschleife 33 von der Ausgabe des Wandlers 32 zu dem – Eingangsanschluss des Differenzierers 28 enthält einen N-Bit D/A-Wandler 34. Konfigurationen des Modulators 20 unter Verwendung von Einzelbitwandlern 32, 34, d. h. wenn N = 1 ist, werden im Allgemeinen als Delta-Sigma-Modulatoren bezeichnet. Der aus den Wandlern 32 und 34 bestehende Abschnitt des Modulators 20 wird häufig als Quantisierer 26 bezeichnet.
Bei Betrieb erzeugt der Wandler 32 eine Bitstromausgabe 24, die auf Ausgabe 42 des Integrators 30 anspricht. Wandler 34 erzeugt eine analoge Ausgabe 40 umfassend eine etwas grobe analoge Schätzung der Ausgabe 42. Die Ausgabe 40 wird von der analogen Eingabe 22 bei dem Differenzierer 28 subtrahiert, um eine Quantisiererabweichung 44 zu bilden. Integrator 30 integriert diese Abweichung 44, um im Zeitverlauf an der Ausgabe 42 desselben eine integrierte Quantisiererabweichung zu bilden. Die negative Rückkopplung der Schleife bewirkt eine Minimierung der integrierten Quantisiererabweichung im Zeitverlauf, sodass der Durchschnittswert der kodierten Signaldarstellung bei der Modulatorausgabe 24 gezwungen ist, den Durchschnitt der analogen Eingabeelemente von Quelle 22 zu verfolgen.
Ein Dezimator/Tiefpassfilter 50 beseitigt das von der groben Quantisierung des Modulators erzeugte Rauschen und verarbeitet den Bitstrom 24, um an seiner Ausgabe 52 eine genauere Näherung des Eingabesignals 22 bei einer niedrigeren Rate (z. B. der Nyquist-Rate) zu erzeugen. Wie in der oben genannten Quellenangabe gesagt wird, können Überabtastungsmodulatoren einfache analoge Komponenten mit relativ hoher Toleranz verwenden, was deren Umsetzung bei Technologien moderner Höchstintegration (VLSI) vereinfacht.
Die vorliegende Erfindung basiert auf der Erkenntnis, dass die Grundprinzipien von Delta-Sigma-Modulatoren auch bei Zeitmultiplex-Systemen zur Verarbeitung eines Arrays von analogen Signaleingaben eingesetzt werden können. Diese Erkenntnis führt zu einer verbesserten Ausführung verschiedener Geräte wie Video-Bildaufnehmern, welche bei modernen integrierten Schaltkreistechnologien umgesetzt werden kann und dabei erhebliche Vorteile hinsichtlich Kosten, Zuverlässigkeit und Größe mit sich bringt.
Nun soll 2A betrachtet werden, die eine anfängliche Ausführungsform der Erfindung in dem Zeitmultiplex-Analog-Digital-Modulator 60 darstellt. Mit seiner Anordnung, die der Rückkopplungsschleife 33 des Modulators 20 gleicht, enthält der Modulator 60 einen N-Bit A/D-Wandler 62, einen N-Bit D/A-Wandler 64 und einen Differenzierer 66. Dennoch enthält der Integrator des Modulators 60 eine Sekundärrückkopplungsschleife 68 mit Analogspeicher 70, Demultiplexer 72 Multiplexer 74 und Addierer 76, die zusammen einen Abtastdatenintegrator bilden.
Mehrere analoge Signale 80 werden zu dem Differenzierer 66 gezeitmultiplext durch einen Eingabe-Multiplexer 82 unter der Führung eines Kanalwahl- und Zeitschaltkreises 84. Die Kanalwahl und Zeitsteuerung 84 kann dem Demultiplexer 72 und dem Multiplexer 74 befehlen, bei jedem Eingabesignal 80 auf einen entsprechenden Speicherplatz im Speicher 70 zuzugreifen (z. B. hat Signal 80a einen entsprechenden Speicherplatz 70a). Ähnlich wie bei Modulator 20 wird die Ausgabe von Modulator 60 durch einen Dezimator/Tiefpassfilter 86 verarbeitet.
Das Konzept des Modulators 60 kann anhand der 2A und anhand des Zeitdiagramms zum Modulator aus 2B aufzeigt werden. Durch die in 2A gezeigten Kanalwahl-Leitungen 90 kann die Kanalwahl und Zeitsteuerung 84 in einer sich wiederholenden Zeitfolge dem Eingabemultiplexer 82 befehlen, Signale 80a, 80b ... und 80m an den Differenzierer 66 zu richten, und sie kann in einer entsprechenden Zeitfolge dem Demultiplexer 72 und dem Multiplexer 74 befehlen, auf Speicherplätze 70a, 70b ... und 70m zuzugreifen. Die Kanalwahl-Sequenz wird durch höher liegende Signalzustände 92a, 92b ... und 92m bei der Kanalwahl angegeben, wie in 2B gezeigt.
In einem ersten Abschnitt des höher liegenden Signalzustands 92a befiehlt die Kanalwahl und Zeitsteuerung 84 durch eine Leseleitung 94, dass ein analoges Residuum (die integrierte Quantisiererabweichung des Modulators 20 aus 1), das in jenem Moment in Speicherplatz 70a gespeichert ist, abgelesen werden soll, und zwar über Multiplexer 74 in den Addierer 76 und den A/D-Wandler 62. A/D-Wandler 62 und D/A-Wandler 64 geben bei Differenzierer 66 eine quantisierte Schätzung des vorliegenden Residuums ab sowie bei Eingabe 95 von Dezimator 86 eine digital kodierte Darstellung. Die vorliegende Schätzung wird bei Differenzierer 66 von dem vorliegenden Wert des Eingabesignals 80a differenziert (subtrahiert), um eine aktuelle Abweichung zu bilden, die dann in Addierer 76 mit dem vorliegenden Residuum addiert wird und ein neues analoges Residuum ergibt.
In einem restlichen Abschnitt des höher liegenden Signalzustands 92a befiehlt die Kanalwahl und Zeitsteuerung 84 durch die Schreibleitung 96 dem Demultiplexer 72, das neue analoge Residuum in den Speicherplatz 70a zu schreiben. Im Zeitdiagramm von 2B sind die Lese- und Schreib-Zeitabschnitte der höher liegenden Signalzustände 92a bei der Kanalwahl durch höher 97 und tiefer 98 liegende Zustände des Lese-/Schreibwahlsignals angegeben, welches auf der Leseleitung 94 und der Schreibleitung 96 in 2A erscheint. Dieser Prozess des Bildens und Schreibens eines neuen analogen Residuums ist analog zur Subtraktion und Integration des Modulators 20 aus 1 auf Grundlage der groben Schätzung.
Diese Verarbeitung, einschließlich Lesen der vorliegenden gespeicherten Residuen von Speicher 70 und Schreiben der neuen Residuen in den Speicher 70, wird bei jedem der anderen Ausgabesignale 80 während ihres jeweiligen höher liegenden Kanalwahlzustands 92b ... und 92m wiederholt, woraufhin sich die Sequenz wiederholt. Für jedes Eingabesignal bewirkt somit die Modulation, dass die vorliegenden analogen Residuen durch neue analoge Residuen ersetzt werden, um die Integrität der Entwicklung der Quantisiererabweichungsintegration aufrechtzuerhalten. Dadurch wird die Analog-Digital-Modulation mit Zeitmultiplex-Überabtastung der analogen Eingabesignale 80 freigegeben.
Es sollte ersichtlich sein, dass 2B allgemeine Zeitsteuerungsbeziehungen bezüglich Lesen/Schreiben von Residuum des Modulators 60 aus 2A darstellt, und dass die Reihenfolge oder Zeitspanne, die der Modulator 60 für jedes Eingabesignal 80 aufwendet, nicht auf die einzelne dargestellte Sequenz beschränkt sein soll.
Die in der oben genannten Quellenangabe beschriebene Theorie der Überabtastungsmodulation zeigt, dass ein höherer gewählter Wert N für den N-Bit A/D-Wandler 62 und den D/A-Wandler 64 zu einem Anstieg des durch den Modulator 60 erreichten Signal-Rausch-Verhältnisses (entsprechend der Bitanzahl der Auflösung) bei einer vorgegebenen Überabtastungsrate führt. Andererseits vereinfacht ein niedrigerer gewählter Wert (z. B. eins) den Aufbau des Modulators 60.
3A und 3B stellen ein Blockdiagramm bzw. ein Schaltschema einer anderen bevorzugten erfindungsgemäßen Ausführungsform dar, die derart angebracht werden soll, dass sie mit der Bildebene 101 eines optischen Bildaufnehmers 100, z. B. einer Videokamera koinzidiert. Im Gegensatz zum Modulator 60 aus 2A werden die analogen Eingabesignale des Bildaufnehmers 100 durch ein lichtempfindliches Bildsammelarray 102 (einschließlich für sichtbares Licht, Infrarot und Ultraviolett) erzeugt. Ein zwischengeschaltetes Übertragungsarray 104 multiplext und überträgt diese Signale sodann zu den Modulatoren 106, die den Spalten eines Residuumspeicherarrays 108 zugeordnet sind (zur besseren Verständlichkeit der Darstellung sind die Modulatoren 106 aus 3B in dem Blockdiagramm der 3A als ein einziger Modulator 106' gezeigt).
In der Ausführungsform aus 3B dient das zwischengeschaltete Übertragungsarray 104 dazu, die m-bis-1 Multiplexfunktion von Multiplexer 82 aus 2A auszuführen. Das Residuumspeicherarray 108 führt analog die 1-bis-m Demultiplexfunktion von Demultiplexer 72 und die m-bis-1 Multiplexfunktion von Multiplexer 74 aus. Genauer gesagt sind die Arrays 102, 104 und 108 jeweils in orthogonaler Beziehung mit 1 bis x Spalten angeordnet (dargestellt oben an der Bildebene 101 für Arrays 102, 104 und entlang den Spalten von Array 108) und mit m Elementen in jeder Spalte, d. h. m Zeilen. Ein Modulator 106 ist jeweils zwischen einer Spalte des Übertragungsarrays 104 und einer zugehörigen Spalte des Residuumspeicherarrays 108 angeordnet.
Um den Strom von Ladungen durch die Modulatoren 106 zu vereinfachen, sind der Addierer 110 und der Differenzierer 112 jedes Modulators von der entsprechenden Position in Modulator 60 aus 2A transponiert worden (eine mathematisch äquivalente Operation). Zudem sind die Spalten des Speichers 108 in dem Rückkopplungsabschnitt der Modulator-Rückkopplungsschleife angeordnet anstatt in dem Mitkopplungsabschnitt wie in Modulator 60, und jedem Modulator ist eine separate Speicherquelle 109 zugeordnet.
Die Arrays 102, 104 und 108 sowie Speicherquelle 109 haben vorzugsweise den Aufbau eines ladungsgekoppelten Bauelements (CCD). Dieser Aufbau und diese Verfahrensweisen zum Leiten elektrischer Ladung entlang ihrer CCD-Quellen sind auf dem Gebiet der Bildaufnehmer weithin bekannt. Die in Bildaufnehmer 100 modulierten Signale sind von Sammelarray 102 gesammelte Ladungspotenziale für Bildelemente (Pixel) der Bildebene 101. Sammelarray 102 besteht aus lichtempfindlichen Sammelquellen 122 (auch gekennzeichnet durch den Buchstaben C für engl.: „collection" = Sammlung), die jeweils einem Pixel zugeordnet sind. Durch auf die Siliziumgate-Fläche jeder CCD-Sammelquelle 122 einfallende Lichtquanten wird eine Signalladung erzeugt, die in einer Verarmungsquelle im Halbleitersubstrat unter dem Gate gesammelt wird.
Diese lichtinduzierten Ladungen werden über eine vorbestimmte optische Rahmenzeitspanne (z. B. 1/30 einer Sekunde bei einem typischen Fernsehsystem) in die Sammelquellen 122 integriert, nach deren Ablauf alle Ladungsspalten parallel in Übertragungsquellen 128a, 128b, ..., 128m einer angrenzenden Übertragungsspalte verschoben werden. Die sämtliche Übertragungsspalten bildenden CCD-Register übertragen sodann die gesammelten Ladungspotenziale seriell hinunter zu den Modulatoren 106. Die Spalten des Sammelarrays 102 und des zwischengeschalteten Übertragungsarrays 104 sind zueinander verzahnt angeordnet, um die parallele Ladungsübertragung zwischen denselben zu erleichtern. Ein Pixelwahl- und Zeitschaltkreis 138 steuert den Ladungsfluss entlang dem CCD-Aufbau der Arrays 102, 104 und 108, wie es für die Modulation in den Modulatoren 106 erforderlich ist, und er stellt eine Zeitsteuerung für den Dezimator/Tiefpassfilter 140 bereit zur Pixelidentifizierung von Elementen des Bitstromes von der Bildebene 101.
Befinden sich die mit einer Speicherquelle 109 und mit einer zugehörigen Speicherarrayspalte 156 verbundenen Modulatorschalter 135, 136 in den Positionen 135', 136' nach 3B, so können die Ladungspotenziale einer Spalte 128 des Übertragungsarrays 104 an einem Addierer 110 sequenziell vorgelegt werden, und zwar zusammen mit einem entsprechenden vorliegenden Residuumswert von einem Ausgabespeicherelement 156m der zugehörigen Spalte 156 des Residuumspeicherarrays 108. Die addierte Ladung wird in dem analogen Quantisierer quantisiert, welcher aus dem A/D-Wandler 144 und dem D/A-Wandler 146 gebildet ist sowie der resultierenden Schätzung, die von der addierten Ladung in dem Differenzierer 112 differenziert wird, um ein neues Residuum zu bilden, das in das Eingabespeicherelement 156a der Spalte 156 des Residuumspeicherarrays 108 geleitet wird. Während der Durchführung der Quantisierung kodierte der A/D-Wandler 144 die Schätzung digital und ordnete sie auf dem CCD-Register 145 an, damit sie von der Bildebene 101 weg und hin zu dem Dezimator 140 übertragen wird.
Nachdem alle m Ladungspotenziale von einer Spalte 128 des Übertragungsarrays 104 sequenziell durch den entsprechenden Modulator 106 verarbeitet worden sind, sollte ersichtlich sein, dass die neuen Residuumswerte in den CCD-Quellen der Residuumspeicherarrayspalte 156 liegen, welche den Quellen der Übertragungsarrayspalte 128 entsprechen, von denen die Ladungen übertragen wurden. Die Ladungspotenziale, die unterdessen während der letzten Rahmenzeitspanne in dem Sammelarray 102 gesammelt wurden, können nun über das Übertragungsarray 104 zu den Modulatoren 106 übertragen werden, so dass ein neuer Modulationszyklus beginnt.
Als Alternative zum oben beschriebenen Modulationszyklus können auch die Schalter 135, 136 in die Positionen 135'', 136'' nach 3C (ein Schaltschema eines Modulators 106 und einer zugehörigen Residuumspeicherarrayspalte) gebracht werden, nachdem jedes Ladungspotenzial einer Spalte 128 des Übertragungsarrays 104 bei dem entsprechenden Modulator 106 vorgelegt ist, zusammen mit dem vorliegenden Residuum einer zugehörigen Spalte 156 des Speicherarrays 108. Während jedes Ladungspotenzial bei dem Addierer 110 vorgelegt bleibt, kann es mehrere Male durch den Modulator moduliert werden, wobei jedes Mal ein vorliegender Residuumswert von der Speicherquelle 109 zu dem Addieren 110 gelesen wird und das resultierende neue Residuum von dem Differenzierer 112 in die Speicherquelle 109 geschrieben wird. Das endgültige Residuum dieses Verarbeitens kann sodann in der Residuumspeicherarrayspalte 156 angeordnet werden, wobei sich die Schalter in den Positionen 135', 136' nach 3A befinden, wodurch das nächste vorliegende Residuum von der Speicherarrayspalte 156 zu dem Addierer 110 verschoben wird. Gleichzeitig wird dem Modulator 106 das nächste Ladungspotenzial von dem Übertragungsarray 104 vorgelegt und die Schalter werden wieder in die Positionen 135'', 136'' gebracht, um den Vorgang zu wiederholen.
Dies wird fortgesetzt, bis jedes Ladungspotenzial von einer Spalte 128 des Übertragungsarrays 104 mehrere Male moduliert worden ist und das endgültige Residuum in der entsprechenden Quelle einer Spalte 156 des Residuumspeicherarrays 108 gespeichert ist. Auf diese Weise wird eine höhere Überabtastungsrate erreicht, um die Auflösung der digitalen Darstellung der Ladungspotenziale zu erhöhen.
Der oben beschriebene Vorgang, welcher der Modulation ermöglicht, unabhängig von den Rahmenzeitspannen des Sammelarrays 102 bei einem Pixelladungspotenzial zu verweilen, kann mit Hilfe des Zeitdiagramms aus 3D einfacher visualisiert werden, in dem mit Hilfe von 3B, 3C ein bestimmtes Beispiel für Ladungspotenzialmodulation dargestellt ist. In 3D stellen die höher liegenden Pixelwahl-Signalbedingungen 150m, 150m-1 ... 150a die Zeiten dar, in denen alle Ladungspotenziale, die am Ende der Rahmenzeitspanne von dem Sammelarray 102 in die Übertragungsarrayquellen 128m, 128m-1 ... 128a parallel verschoben wurden, bei Addierer 110 vorgelegt werden.
Die Signalbedingungen 152, 153 des Befehlsignals der Schalter 135, 136 stellen jeweils die Zeiten dar, in denen die Schalterpositionen 135'', 136'' nach 3C und 135', 136' nach 3B aufgebaut werden. Schließlich bedeuten die höher 154 und die tiefer 155 liegenden Signalbedingungen des Lese-/Schreibbefehls jeweils das Lesen eines vorliegenden Residuums durch den Schalter 136 (von der Speicherquelle 109 oder einer zugehörigen Speicherarrayspalte 156) zum Addierer 110 und das Schreiben eines neuen Residuums vom Differenzierer 112 durch den Schalter 135 (zu der Speicherquelle 109 oder einer zugehörigen Spalte 156).
Nachdem das ursprünglich in Übertragungsquelle 128m befindliche Ladungspotenzial bei Addierer 110 vorgelegt (höher liegende Signalbedingung 150m) und das in Quelle 156m des Residuumspeicherarrays gespeicherte Residuum auf den Addierer 110 geschrieben worden ist (Lesesignal 154), werden die Schalter 135, 136 von den Positionen 135', 136' in die Positionen 135'', 136'' bewegt und das neue Residuum wird in die Speicherzelle 109 geschrieben (Schreibsignal 155).
Bei diesem Beispiel folgen anschließend drei weitere Zyklen des Lesens und Schreibens von Residuen. Vor dem letzten Schreibbefehl dieser Zyklen (Schreibsignal 155') geht der Schalterbefehl in den Zustand 153 über, der die Schalter in die Positionen 135', 136' nach 3B bringt, sodass das endgültige Residuum in Speicherquelle 156a gespeichert wird. Der Schalterbefehl bleibt im Zustand 153, bis der Lesebefehl 154' abgeschlossen ist, welcher das nächste Residuum aus der Speicherspalte 156 (ursprünglich in Quelle m-1) bei dem Addierer 110 anordnet, und zwar für einen Modulationszyklus wie er soeben beschrieben wurde.
Wird mit der Sequenz von höher liegenden Signalbedingungen 150 nach 3D fortgefahren, so sollte ersichtlich sein, dass bei Beendigung des höher liegenden Pixelwahlsignals 150a jedes Ladungspotenzial, das am Ende der Rahmenzeitspanne von einer Sammelarrayspalte in eine Übertragungsarrayspalte 128 verschoben ist, vier Modulationszyklen durchlaufen hat, angefangen bei dem entsprechenden Residuum von einer Residuumspeicherarrayspalte 156 und dem endgültigen Residuum, das wieder in die entsprechende Quelle der Speicherarrayspalte 156 gebracht ist.
Es sollte verständlich sein, dass die Anordnung in 3B, in der ein Modulator 106 einer Spalte des Arrays 102, 104 zugeordnet ist, nur eine von vielen Ausführungsformen der Erfindung ist und zahlreiche gleichwertige Anordnungen konstruiert werden können (z. B. können mehrere CCD-Arrayspalten mit einem Modulator verkettet werden). Zur Vereinfachung der Schaltkreise von Bildaufnehmer 100 können die A/D-Wandler 144 und die D/A-Wandler 146 als Einzelbitwandler konfiguriert sein.
Eine weitere bevorzugte Ausführungsform eines auf einer Bildebene 161 angeordneten optischen Bildaufnehmers 160 ist in dem Blockdiagramm bzw. Schaltschema nach 4A bzw. 4B dargestellt. Der Bildaufnehmer 160 unterscheidet sich von dem Bildaufnehmer 100 in erster Linie darin, dass ein zwischengeschaltetes Integrationsarray 162 die Übertragungs-, Speicher- und Integrationsfunktionen übernimmt, die dem zwischengeschalteten Übertragungsarray 104, dem Speicherarray 108, der Speicherquelle 109 und dem Addierer 110 des Bildaufnehmers 100 zugeordnet sind.
Ähnlich wie bei Bildaufnehmer 100 sind das zwischengeschaltete Integrationsarray 162 und ein lichtempfindliches Sammelarray 164 in orthogonaler Beziehung mit m Elementen in jeder der x Spalten angeordnet. Dennoch werden bei Bildaufnehmer 160 die Ladungen in den Integrationsquellen 166 nicht zu einem anderen Ort übertragen, vielmehr durchlaufen sie einen Modulationszyklus und das resultierende neue Residuum wird wieder zu der entsprechenden Integrationsquelle gebracht.
Somit werden am Ende jeder erfolgreichen Rahmenzeitspanne die Ladungen von einer Sammelquelle 168 zu den bestehenden Ladungen in einer zugehörigen Integrationsquelle 166 hinzuaddiert anstatt dass sie in eine leere Übertragungsquelle verschoben werden. Daher dient das Integrationsarray 162 als Modulationsintegrator sowie als Speicher für Modulationsresiduen.
Die Spalten des Sammelarrays 164 und Integrationsarrays 162 sind paarweise verzahnt, damit die Ladungen des Integrationsarrays 162 den Modulationszyklus leichter durchlaufen können. Wie in 4B zu sehen ist, können die Ladungen somit über die Spitze zweier Integrationsspalten 169 übertragen werden, dargestellt durch den Pfeil 170, und unten durch den Rest des Modulators. In dem Bildaufnehmer 160 wird jeder Modulator daher gebildet aus einem Paar Integrationsspalten 169 und einem zugehörigen Modulatorabschnitt 172, der einen N-Bit A/D-Wandler 174, einen N-Bit D/A-Wandler 176 und einen Differenzierer 178 umfasst (zur besseren Verständlichkeit der Darstellung ist in dem Blockdiagramm der 4A nur ein Modulatorabschnitt 172' gezeigt).
Wenn die integrierten Ladungen eines entsprechenden Paares Integrationsarrayspalten 169 im Modulatorabschnitt 172 verarbeitet werden, so wird jede in dem N-Bit A/D-Wandler 174 und dem N-Bit D/A-Wandler 176 quantisiert, um eine Schätzung zu bilden, die in dem Differenzierer 178 von der ursprünglichen Ladung differenziert wird, um ein neues Residuum zu bilden, das wieder zur entsprechenden Integrationsquelle gebracht wird. Die Verarbeitung setzt sich am Ende jeder erfolgreichen Rahmenzeitspanne fort, wenn die gesammelten Ladungen der lichtempfindlichen CCD-Quellen 168 mit dem Residuum in jeder entsprechenden Integrationsquelle 166 addiert werden und die Modulation wiederholt wird, um neue Residuen zu bilden und zu speichern. Die Modulation aller Residuen in einem Paar Integrationsspalten 169 kann in jeder Rahmenzeitspanne ein Mal abgeschlossen werden oder bei höherer Auflösung des Analog-Digital-Wandlungsvorgangs auch mehrere Male in jeder Zeitspanne. Das einzige Erfordernis ist, dass neue Residuen vor dem Verschieben von Ladungen von dem Sammelarray 164 zu ihren entsprechenden Integrationsquellen 166 zurückgebracht werden.
Wie oben für Bildaufnehmer 100 beschrieben, kann die Bitanzahl des A/D-Wandlers 174 und des D/A-Wandlers 176 erhöht werden, um bei einer bestimmten Überabtastungsrate ein höheres Signal-Rausch-Verhältnis zu erreichen, oder sie kann verringert werden, um einen vereinfachten Aufbau zu erreichen. Die Pixelwahl- und Zeitsteuerungselektronik 180 stellt Zeitsteuerungssignale für das zwi schengeschaltete Integrationsarray 162 bereit, um Ladungen entlang des CCD-Aufbaus hin zu einem Dezimator/Tiefpassfilter 182 zu leiten, und zwar zur Identifizierung von Elementen des Bitstroms von der Bildebene 161. Der modulierte Bitstrom von den A/D-Wandlern 174 wird von einem CCD-Register 184 zu dem Rand der Bildebene 161 übertragen.
Eine weitere bevorzugte Ausführungsform eines Bildaufnehmers 200 auf einer Bildebene 201 ist im Schaltschema der 5 dargestellt. Der Bildaufnehmer 200 unterscheidet sich vom Bildaufnehmer 160 darin, dass ein Rahmenübertragungs-/Integrationsarray 202 von einem Sammelarray 204 mit Abstand angeordnet ist anstatt mit demselben verzahnt zu sein, wie im Fall des zwischengeschalteten Integrationsarrays 162 aus 4B. Jede Spalte 206 des Rahmenübertragungs-/Integrationsarrays 202 ist gefaltet und an einem Ende durch einen Addierer 208 mit einer zugehörigen Sammelspalte 210 verbunden, um das Führen von Ladungen um die Spalte 206 herum bei einem Modulationszyklus zu erleichtern.
In der Quelle des Rahmen/Übertragungsarrays 206 vorliegende Residuen werden durch den Zyklus geführt und integriert, wobei die entsprechenden Ladungen am Ende jeder Rahmenzeitspanne von dem Sammelarray 204 nach unten verschoben und zu neuen Residuen moduliert werden, und zwar jedes Mal, wenn sie bei einem Modulationszyklus um die gefalteten Spalten herum geführt werden. Der kodierte Bitstrom von den Analog-Digital-Wandlern 212 wird über ein CCD-Register 214 zum Rand der Bildebene 201 übertragen und danach zu einem Dezimator/Tiefpassfilter 216.
Die Bildebene 201 des Bildaufnehmers 200 hat auch eine Spalte 220 von lichtunempfindlichen CCD-Quellen 222 zum Sammeln anderer Signaleingaben, die dem auf dem Array 204 scharf abgebildeten Bild zuzuordnen sind (z. B. Mehrkanal-Audio, Lichtintensitätssteuerung). Diese Signale werden mit der Modulation von den lichtempfindlichen Quellen des Sammelarrays 204 auf das CCD-Ausgaberegister 214 moduliert und gemultiplext.
Somit enthält die Bildebene 201 einen Aufbau analoger Signalsammelvorrichtungen, die auf ein auf die Bildebene 201 einfallendes Energiemuster ansprechen, wobei das Energiemuster durch den Bildaufnehmer 200 in einen repräsentativen multiplexen Bitstrom moduliert wird. Der energieempfindliche Aufbau bildet sich aus einer Kombination von lichtempfindlichen Vorrichtungen zum Aufnehmen eines auf der Bildebene scharf abgebildeten Bildes und Vorrichtungen, die empfind lich sind gegenüber analogen Signalen zum Aufnehmen von bildbezogenen Signalen.
6 ist ein Blockdiagramm, das ein optisches Bildaufnehmer-/Monitorsystem 260 darstellt, bei dem ein Bild, das durch einen Bitstrom 262 von einem Bildaufnehmer 264 dargestellt ist, erfindungsgemäß (z. B. gemäß Ausführungsformen optischer Bildaufnehmer 100, 160 und 200) auf einer Anzeige 266 überwacht wird. Die Anzeige 266 kann jede Art von Anzeige mit sichtbaren Anzeigeelementen sein, die mit oder ohne Energiezufuhr betrieben wird (z. B. Elektro-Illumineszenz, Flüssigkristall) und die in Übereinstimmung mit den Bildelementen des Bildschirms des Bildaufnehmers 264 angeordnet ist.
Ein Pixeltreiber 268 dekodiert den Bitstrom 262 (entgegengesetzter Vorgang zum Kodieren im Bildaufnehmer 264) und legt entsprechende Signale 270 an, die geeignet sind für die Art von Anzeigeelementen auf der Anzeige 266. Durch einen Taktgeber 272 sowie einen Zeilenwahl- 274 und einen Spaltenwahl-Schaltkreis 276 wird das Signal 270 zu Anzeigeelementen der Anzeige 266 gedemultiplext, und zwar in Übereinstimmung mit der Art und Weise, wie Ladungspotenziale von Bildelementen der Bildebene des Bildaufnehmers 264 auf den Bitstrom 262 gemultiplext wurden.
Die durchschnittliche Leuchtkraft jedes Anzeigeelements stellt die durchschnittliche Ein/Aus-Dauer des digitalen Ausgabesignals des Bildaufnehmers für jedes Pixel dar. Da das menschliche Auge alles integriert, was sich schneller als 60 Hertz ändert, scheint das modulierte Anzeigeelement auf konstantem Niveau zu bleiben (vorausgesetzt der Bildaufnehmer 264 arbeitet bei Modulationsraten von über 60 Hertz). Der Bitstrom 262 enthält bei jedem Bildelement der Bildebene von Bildaufnehmer 264 das ursprüngliche analoge Lichtintensitätsspektrum. Die durchschnittliche Impulsdichte beim Anzeigeelement während eines Nyquist-Abtastungsintervalls entspricht der durchschnittlichen Lichtintensität beim zugehörigen Bildelement der Bildebene von Bildaufnehmer 264 bis zum Bereich der Abtastungsauflösung. Entsprechend könnte der Bitstrom 262 auf ein magnetisches Band aufgenommen werden, um später an einen Anzeigebildschirm angelegt zu werden.
Die Lehren der Erfindung können ausgeweitet werden zu Rückkopplungsschleifen höherwertiger Modulation, welche unter der oben genannten Quellenangabe beschrieben sind, um ein höheres Signal-Rausch-Verhältnis (höhere Auflösung in Bitanzahl) bei einer bestimmten Abtastungsrate zu erlangen. Höherwertige Schleifen erhöhen jedoch auch die Schaltkreiskomplexität.
Eine diese Verwendung darstellende Ausführungsform der Erfindung ist in dem Blockdiagramm eines Analog-Digital-Modulators 300. mit Überabtastung aus 7 gezeigt. Verglichen mit Modulaton 60 aus 2A, 2B hat der Modulator 300 eine Rückkopplungsschleife zweiter Ordnung 302, wobei die Schätzung des Quantisierers von dem D/A-Wandler 304 zu einem Differenzierer 306 zurückgeführt wird. Ein Demultiplexer 310, ein Speicher 312 und ein Multiplexer 314 sind mit lokaler Rückkopplung zu Addierer 316 in dem Mitkopplungsabschnitt dieser zweiten Schleife angeordnet. Aus Gründen der Zeitsteuerung sind der Demultiplexer, der Speicher und der Multiplexer der ersten Rückkopplungsschleife im Rückkopplungsabschnitt angeordnet.
In obiger Beschreibung der Ausführungsform von Bildaufnehmer 100 wurde gesagt, dass die Arrays 102, 104 und 108 sowie Speicherquelle 109 vorzugsweise den Aufbau eines ladungsgekoppelten Bauelements (CCD) haben. Nun soll gezeigt werden, dass Ausführungsformen von Analog-Digital-Modulation mit Multiplex-Überabtastung auch bei anderen integrierten Schaltkreistechnologien ausgeführt werden können.
8 ist ein Schaltschema eines Systems 400, das in der Bilderzeugungstechnik typischerweise als analoge Bildebenen-Anzeige verwendet wird. Bei diesem System akkumuliert ein integrierter Speicherauszugs-Schaltkreis 402a ein optisches Signal von einer gepufferten Source 404a in dem Kondensator 406. Die im ganzen Kondensator 406 entwickelte Spannung wird an das Gate eines FET-Sourcefolgens 408 angelegt.
Der Sourcefolger 408 wird als Reaktion auf ein auf das FET-Gate 412 angewandtes Abtastungssignal 410 periodisch abgetastet und die abgetastete Spannung wird auf einen Bus 414 gemultiplext. Der Kondensator 406 wird sodann durch Anwenden eines Rücksetzsignals 415 auf FET 416 entladen, wodurch der Kondensator 406 für die nächste Ladung und den nächsten Abtastungszyklus gelöscht wird. Während der Kondensator 406 die nächste Ladung akkumuliert, werden andere Signalsourcen, zum Beispiel Source 404m, abgetastet und zum Bus 414 gemultiplext. Somit produziert das System 400 eine gemultiplexte analoge Ausgabe 418 von einer Bildebene.
Gemultiplexte analoge Abtastungsschaltkreise wie die Bildebenen-Anzeige aus 8 können erfindungsgemäß durch den im Blockdiagramm aus 9 dargestellten Analog-Digital-Wandler 450 mit Multiplex-Überabtastung ersetzt werden. Bei Modulator 450 wird durch Rückkopplung des Signals durch eine Verzögerung 454 ein analoges Signal 452a integriert, um in einem Addierer 456 mit sich selbst addiert zu werden. Das integrierte Signal (vorliegendes Residuum) wird periodisch abgetastet zu einem N-Bit A/D 460 durch Anordnen desselben auf einem Bus 462 durch ein Gate 464 in Reaktion auf ein Lesesignal 465. Der N-Bit A/D 460 erzeugt eine digitale Bitstromausgabe 468, die repräsentativ ist für das integrierte Signal, und ein N-Bit D/A 470, der auf den in einem Flipflop 469 eingefangenen Bitstrom 468 anspricht, legt eine quantisierte Schätzung desselben auf dem Bus 472 ab.
Die quantisierte Schätzung wird von einem Schreibsignal 480 durch ein Gate 478 getaktet, um in einem Differenzierer 482 von dem vorliegenden Residuum subtrahiert zu werden und mit dem vorliegenden Wert des analogen Signals 452a addiert zu werden und um an der Ausgabe des Addierers 456 ein neues analoges Residuum zu bilden. Die Integrations-, Subtraktions- und Gatefunktionen umfassen einen Schaltkreis 490, der auch für jedes weitere analoge Signal bereitgestellt ist, z. B. Schaltkreis 490m für das analoge Signal 452m. Wie oben für Schaltkreis 490a beschrieben, wird jeder dieser Schaltkreise 490 auf die Busse 462, 472 gezeitmultiplext.
Somit wird für jedes analoge Signal 452 ein Schaltkreis 490 in einer Rückkopplungsschleife, einschließlich dem N-Bit A/D 460 und dem N-Bit D/A 470, zur Modulation periodisch verbunden, wodurch an der Ausgabe des N-Bit A/D ein repräsentativer Bitstrom 468 erzeugt wird sowie ein aktualisierter Residuumswert von einem Addierer 456.
Der Analog-Digital-Modulator mit Multiplex-Überabtastung aus 9 kann in verschiedenen integrierten Schaltkreistechnologien ausgeführt sein, z. B. bei einer Ladungsmodulationsvorrichtung (engl.: charge modulation device; CMD), einer Volumenladungsmodulationsvorrichtung (engl.: bulk charge modulation device; BCMD), einem in der Basis gespeicherten Bildwandler (engl.: base-stored image sensor; BASIS), einem statischen Induktionstransistor (engl.: static induction transistor; SIT), lateralem APS, vertikalem APS und einem Transistor mit Doppelgate und schwimmender Oberfläche (engl.: double-gate floating surface transistor). Bestimmte Ausführungsformen, die für die Umsetzung in Technologien komplemen tärer Metall-Oxid-Halbleiter (CMOS) und in gemischten Technologien mit CCD und Transistoren ausgelegt sind, sind in 10 bzw. 11 dargestellt.
10A zeigt ein Analog-Digital-Wandlungssystem 500 mit Multiplex-Überabtastung, bei dem mehrere Integrations-, Subtraktions- und Gateschaltkreise 502a ... 502m zu einer Rückkopplungsschleife gemultiplext werden, einschließlich einem N-Bit A/D 504, einem Flipflop 505 und einem N-Bit D/A 506. Zusätzlich zu 10A bezieht sich die nachfolgende Beschreibung des Systems 500 auch auf das Zeitdiagramm aus 10B. Im Schaltkreis 502a wird ein analoges Signal 508a auf Integrationskondensator 510 gesammelt, welcher durch Sourcefolger 512 gepuffert ist. Kanalwahlsignale a bis m werden nacheinander auf die Schaltkreise 502 angewandt. Während eines ersten Abschnitts der Kanalwahlzeitspanne für a geht das Lesesignal 514 für a nach oben, um FET 516 umzuschalten, welcher den Schaltkreis 502a über den Bus 518 mit dem N-Bit A/D 504 verbindet.
Deshalb legt der N-Bit A/D 504 einen Bitstrom an der Ausgabe 522 ab, der repräsentativ ist für die Ladung (vorliegendes analoges Residuum) auf dem Kondensator 510. Als Reaktion auf den von Flipflop 505 eingefangenen Bitstrom legt der N-Bit A/D 506 eine Spannung V_est (quantisierte Schätzung) auf dem Bus 520 ab, der dieselbe am unteren Ende eines Subtraktionskondensators 524 verfügbar macht. Der Subtraktionskondensator 524 ist durch FET 525 mit dem Integrationskondensator 510 verbunden.
Im letzten Abschnitt der Kanalwahlzeitspanne für a geht das Schreibsignal 526 nach oben, was dazu führt, dass auf dem Gate von FET 525 eine Bezugsspannung V_ref abgelegt wird. Folglich wird eine Ladung von Integrationskondensator 510 subtrahiert, welche der Menge (V_est – V_ref)/C entspricht, wobei C für die Kapazität des Kondensators 524 steht (unter der Annahme, dass FET 525 ein idealer Transistor ohne Spannungsabfall zwischen Gate und Source ist). Vor dem Schreibimpuls 526 für a wird ein kurzer deutlicher Impuls 528 auf dem Gate 532 abgelegt, das parallel zu dem Subtraktionskondensator 524 angeordnet ist. Dadurch wird in Vorbereitung auf den Schreibimpuls jegliche Ladung von Subtraktionskondensator 524 entfernt.
Befinden sich das Schreibsignal 526 für a und das Lesesignal 514 für a beide unten, so wird das analoge Signal 502a wieder in den Kondensator 510 integriert. Damit ist eine quantisierte Schätzung des vorliegenden analogen Residuums subtrahiert und das vorliegende analoge Signal addiert worden, um ein neues analo ges Residuum auf dem Kondensator 510 zu speichern. Entsprechend wird jedes andere analoge Signal 508m zu dem N-Bit A/D 504 und dem N-Bit D/A-Wandler 506 gemultiplext. In 10A, 10B wird angenommen, dass das Löschsignal 528 ein gemeinsames für jeden Schaltkreis 502 ist, so dass es sich vor jedem Schreibsignal 526 oben befindet.
11A stellt einen aktiven Pixelsensor (APS) 600 dar, der mehrere Sensorschaltkreise 602 in einer Betriebsart der Analog-Digital-Modulation einschließlich Multiplex-Überabtastung kombiniert. Die Ausführungsform 600 kombiniert CCD-Integration und -Subtraktion mit CMOS-Abtastung, -Anzeige und -Multiplexen.
Bei einem repräsentativen Sensorschaltkreis 602a wird ein durch einen Bildlichtstrahl 604 erzeugtes analoges Signal während eines Ladungszyklus in CCD-Quellen 605, 606 unter Photogates 607 und 608 integriert. Die Quellen sind durch ein Potenzial 609 gebildet, das mittels Strichlinien dargestellt ist. Die integrierte Ladung beider Quellen wird anschließend durch Übertragungsgates 610, 611 übertragen und in die CCD-Quelle 612 addiert, von wo aus eine zur addierten Ladung proportionale Spannung verfügbar ist mittels Erfassungsgate 614 und Sourcefolger 615 (ein Zeitsteuern der durch das Gate von FET 617 angelegten Voraufladung 616 ist erforderlich, um Quelle 612 zu bilden). Diese Spannung wird durch einen an FET 620 angelegten Lesebefehl über einen Bus 618 zu N-Bit A/D 619 periodisch gemultiplext.
Wie in System 500 aus 10A legt der N-Bit A/D 619 an einer Ausgabe 626 einen Bitstrom ab, der repräsentativ ist für die addierte Ladung. Der N-Bit D/A 622 legt als Reaktion auf die in einem Flipflop 627 eingefangene digitale Ausgabe 626 eine Spannung V_est auf dem Bus 628 ab, um die Subtraktion einer quantisierten Schätzung von der addierten Ladung in der CCD-Quelle 612 freizugeben.
Zur Durchführung dieser Subtraktion werden die CCD-Quellen 605, 606 durch eine Potenzialschwelle 630 getrennt, die in 11 B gezeigt ist, welche eine Draufsicht des CCD-Aufbaus des Sensorschaltkreises 602a ist. Die Höhe der Potenzialschwelle ist 630 ist proportional zur Spannung V_est. Ein Signal wird ebenfalls auf Übertragungsgates 610, 611 angewandt, wodurch die addierte Ladung in CCD-Quelle 612 veranlasst wird, in CCD-Quelle 605 zu fließen, wobei die überschüssige Ladung über die Potenzialschwelle in CCD-Quelle 606 hineinfließt. Bei digitalen Ausgaben ungleich Null wird CCD-Quelle 605 anschließend in die Diffusion 632 geleert durch ein auf das Drain-Gate 634 angewandtes Signal. Die subtrahier te (geleerte) Ladung ist daher proportional zur Ausgabespannung des N-Bit A/D 622.
Somit wird eine quantisierte Schätzung subtrahiert, und das Eingabesignal 604 wird während des nächsten Integrationszyklus in CCD-Quellen 605, 606 integriert, um eine neue Residuumsladung zu bilden. Die Bildung der Quellen 605, 606 und 612 sowie die oben beschriebene Bewegung der Ladungen zwischen denselben ist in der CCD-Technik wohl bekannt.
Aus dem Vorangehenden sollte nun erkennbar sein, dass hier Ausführungsformen für Analog-Digital-Wandlung mit Multiplex-Überabtastung offenbart wurden unter Verwendung von Mitteln zur Erhaltung der Modulationsintegrationsentwicklung für viele einzelne Arrays von analogen Eingabesignalen (die hier verwendete Bezeichnung Array bezieht sich im Allgemeinen auf mehrere Eingabesignale und insbesondere, wo entsprechend angegeben, auf mehrere Eingabesignale, die in einem physischen Verhältnis angeordnet sind, z. B. orthogonal wie bei Arrays 102, 104 und 108 aus 3A).
Die beschriebenen Ausführungsformen können ausgeführt werden unter Verwendung von verschiedenen Schaltkreisverwirklichungen einschließlich CCD, CID, FET, Ladungsquellen etc. Deshalb sollen die folgenden Ausführungsformen beispielhafte Anwendungen darstellen, obgleich die vorliegende Erfindung nicht auf die konkreten gezeigten Schaltkreisverwirklichungen begrenzt ist.
12A zeigt ein Blockdiagramm einer bevorzugten Ausführungsform eines Delta-Sigma-Modulators, der als optischer Bildaufnehmer 700 verwendet wird, bestehend aus mehreren Energiesammlungselementen (nicht dargestellt), die jeweils Pixelsensorsignale 702 erzeugen, mehreren Pixelprozessoren 704 zum Verarbeiten aller Pixelsensorsignale 702, die jeweils einem diskreten Energiesammlungselement zugeordnet sind, und einem gemeinsamen Block der Wandlungslogik 706 zum aufeinander folgenden Verarbeiten von Signalen von jedem Pixelprozessor 704. Die Energiesammlungselemente sind als Array ausgebildet, z. B. orthogonal angeordnet, um die Pixelsensorsignale 702a–702m entsprechend einem auf eine Bildebene einfallenden Energiemuster zu erzeugen.
Bei der Ausführungsform 700 des Bildaufnehmers wird jedem Energiesammlungselement ein diskreter Pixelprozessor, z. B. 704a, zugeordnet und dieser empfängt ein entsprechendes Pixelsensorsignal, z. B. 702a. Jeder Pixelprozessor 704 nutzt zeitgleich den gemeinsamen Block der Wandlungslogik 706, um wie oben beschrieben mehrere Delta-Sigma-Modulatoren zu bilden, die jeweils eine einzelne Integrationsschleife haben. Durch das zeitlich gestaffelte Bilden der Integrationsschleifen kann jeder Pixelprozessor 704 in der Nähe der Energiesammlungselemente angebracht werden, z. B. als ein einzelner Chip oder als Hybrid, wodurch Kosten und Größe des Bildaufnehmers 700 minimiert werden.
Ein üblicher Abtastungsbus 708 empfängt periodisch abgetastete Signale von jedem Pixelprozessor 704 und sendet nach der Verarbeitung durch die Wandlungslogik 706 auf einem üblichen Wandlersignalbus 710 ein digitales 1-Bit Signal zurück. Zudem erzeugt die Wandlungslogik 706 einen binären Ausgabebitstrom 712, der repräsentativ ist für das einfallende Energiemuster. Wie oben beschrieben ist die Auflösung jeder Abtastung, d. h. die Anzahl der jedem Pixelsensorsignal 702 zugeordneten Bits, eine Funktion der Überabtastungsmenge, wie sie durch die Zeitsteuerungssignale in der Wandlungslogik 706 bestimmt wird.
Jeder Pixelprozessor 704 besteht hauptsächlich aus einem Integrator 714, einem Abtastungselement 716 und einer Residuumsableitvorrichtung 718. Jeder Pixelprozessor 704 steht über die gemeinsamen Busse 708, 710 in Verbindung mit dem einzelnen Block der Wandlungslogik 706. Die Wandlungslogik 706 besteht hauptsächlich aus einem 1-Bit A/D-Speicherelement 720, einem N-Bit A/D-Wandler 722, einem Dezimator 724 und einem Kanalwahl- und Zeitsteuerungselement 726.
Das empfangene analoge Pixelsensorsignal 702a wird periodisch von der Residuumsableitvorrichtung 718 angepasst (unter der Steuerung von Schreibsignal W₁, das wie in 12B gezeigt von dem Kanalwahl- und Zeitsteuerungselement 726 erzeugt wird), um ein Residuumssignal zu erzeugen. Dieses Residuumssignal wird beständig von Integrator 714 integriert, um ein integriertes Residuumssignal 728 zu bilden. Unter der Steuerung von Wahlsignal S₁ (siehe 12B), das von dem Kanalwahl- und Zeitsteuerungselement 726 erzeugt ist, bewegt sich das Abtastungselement 716 periodisch über den gemeinsamen Abtastbus 708 vorbei am integrierten Residuumssignal 728, einem analogen Signal, zu dem 1-Bit A/D-Speicherelement 720. Anschließend vergleicht das 1-Bit A/D-Speicherelement 720 unter Steuerung des Kanalwahl- und Zeitsteuerungselements 726 das abgetastete integrierte Residuumssignal von dem gemeinsamen Abtastungsbus 708 mit einem vorbestimmten Schwellenwert und erzeugt ein digitales Einzelbitsignal. Dieses Signal wird sodann verriegelt und auf dem gemeinsamen Wandlersignalbus 710 der Residuumsableitvorrichtung 718 vorgelegt. Die Residuumsableitvorrichtung 718 wird periodisch gelöscht und in einen bekannten Zustand gebracht, und zwar durch ein von dem Kanalwahl- und Zeitsteuerungselement 726 erzeugtes Löschsignal (siehe 12B). Sooft danach das periodische Schreibsignal W₁ und das digitale Signal auf dem gemeinsamen Wandlersignalbus 710 bei einem bestimmten Pixelsensorsignal 702 übereinstimmen (dargestellt durch ein UND-Gate in der Residuumsableitvorrichtung 718), wird eine Ladungsmenge über den Weg 730 der Residuumsableitvorrichtung durch die Residuumsableitvorrichtung 718 von dem in dem Integrator 714 akkumulierten Residuumswert entfernt.
Im Wesentlichen zeitgleich mit der Abtastung durch das 1-Bit A/D-Speicherelement 720 tastet der N-Bit A/D-Wandler 722 das analoge Signal auf dem gemeinsamen Abtastungsbus 708 ab. Anschließend erzeugt der N-Bit A/D-Wandler 722 eine digitale N-Bit-Ausgabe 732, die dem Dezimator 724 vorgelegt wird. Nach der Verarbeitung erzeugt der Dezimator 724 den binären Ausgabebitstrom 712.
Unter der Steuerung von Kanalwahl- und Zeitsteuerungselement 726 wird das in jedem Pixelprozessor, d. h. 704a–704m, enthaltene Residuum periodisch abgetastet und aktualisiert gemäß der Ausgabe des 1-Bit A/D-Speicherelements 720. Folglich werden unter Verwendung des geteilten Blocks der Wandlungslogik 706 mehrere Integrationsschleifen gebildet, nämlich eine für jedes Pixelsensorsignal 702a–702m, wobei der entstehende binäre Ausgabebitstrom 712 repräsentativ ist für alle Pixelsensorsignale, d. h. 702a–702m.
Element 720 ist als 1-Bit A/D-Wandlerspeicherelement bezeichnet worden. Dennoch sollte ersichtlich sein, dass ein 1-Bit A/D-Wandler auch als Komparator bezeichnet werden kann und dass die Speicherfunktion auch von einem Flipflop o. Ä. ausgeführt werden kann. Und während 12A ein gemeinsames Löschsignal zeigt, das alle Residuumsableitvorrichtungen 718a–718m löscht bevor der jeweilige Abtastungszyklus beginnt, können statt dessen auch getrennte Löschsignale für jede Residuumsableitvorrichtung 718 vorgesehen sein, wie im Zeitdiagramm der 12B gezeigt.
Eine äquivalente Bitauflösung der Ausführungsform aus 12A ist abhängig von zwei Faktoren: 1) von der Überabtastungsrate und 2) von der Auflösung N₂ des N-Bit A/D-Wandlers 722. Wie dem Fachmann für Delta-Sigma-Modulatoren wohl bekannt ist, erhöht Überabtastung mit einem 1-Bit Wandler die äquivalente Auflö sung auf N₁ Bit. Um bekannte Formeln zu verwenden, erzeugt beispielsweise eine Überabtastung mit einem Faktor von sechzehn eine Auflösung von sechs Bit, d. h. N₁ = 6. Die Gesamtauflösung dieses Delta-Sigma-Modulators ist die Summe der Überabtastungsauflösung plus die Auflösung des N-Bit A/D-Wandlers 722, d. h. N₁ + N₂. Zum Beispiel ergibt sich bei einem 6-Bit A/D-Wandler, der mit einer Integrationsschleife verwendet wird und mit einem Faktor von sechzehn überabgetastet wird, eine Auflösung von zwölf Bit. Daher kann aus Bauelementen relativ niedriger Präzision ein Wandler relativ hoher Präzision gebildet werden.
13 zeigt eine beispielhafte Ausführungsform des optischen Bildaufnehmers 700 aus 12A unter Verwendung einer FET-Schaltung. In dieser Figur ist ein Schaltschema für die oben beschriebenen Elemente gezeigt, insbesondere Integrator 714, Residuumsableitvorrichtung 718, Abtastungselement 716 und 1-Bit A/D-Speicherelement 720. Da für einen gewöhnlichen Fachmann ersichtlich ist, wie diese Schaltung die oben beschriebenen Funktionen ausführt, folgt nur eine kurze Beschreibung jedes Schaltkreisblocks.
Der Integrator 714 ist vorzugsweise aus einem Transimpedanzverstärker 734 gebildet, in dessen Rückkopplungsschleife sich ein Integrationskondensator C₁ befindet. Eine Bezugsspannung V_R wird ausgewählt, um für die Signalsource des Pixelsensorsignals 702 eine bekannte Vorspannung bereitzustellen. Ein Knotenpunkt 736, der einem Residuumswert zuzuordnen ist, wird an der Eingabe zum Transimpedanzverstärker 734 gebildet, wo die Eingabe von dem Pixelsensorsignal 702, ein erstes Ende des Integrationskondensators C₁ und der Weg 730 der Residuumsableitvorrichtung aufeinander treffen.
Die Residuumsableitvorrichtung 718 besteht aus einem Doppelgate-FET 738, d. h. zwei in Serie geschaltete FET, welcher die oben beschriebene UND-Funktion ausführt, d. h. beide Gates G₁ und G₂ müssen sich im aktivierten Zustand befinden, um die Residuumsableitvorrichtung 718 freizugeben. Ist die Residuumsableitvorrichtung 718 freigegeben, so strömt Ladung von dem Residuumswert-Knotenpunkt 736 in den Kondensator C₂, wie durch die vorbestimmte Größe von C₂ und die Spannung V₁ eingestellt. Wie oben beschrieben wird die Residuumsableitvorrichtung 718 unter Steuerung des Löschsignals periodisch gelöscht. Wie in 13 gezeigt wird diese Funktion mit einem Lösch-FET 740 ausgeführt, der die Ladung in Kondensator C₂ nebenschließt, wenn das Löschsignal vorgelegt wird.
Das Abtastungselement 716 ist mit einem Abtastungs-FET 742 gebildet. Der Abtastungs-FET 742 leitet das integrierte Residuumssignal 728 zu dem gemeinsamen Abtastungsbus 708 von dem Transimpedanzverstärker 734 weiter, sobald das Abtastungssignal, z. B. S₁, freigegeben ist.
Das 1-Bit A/D Speicherelement 720 besteht aus einem Komparator 744 und einem Flipflop 746. Wenn das Abtastungssignal S₁ freigegeben ist, wird das Signal auf dem gemeinsamen Abtastungsbus 708, das repräsentativ ist für das integrierte Residuumssignal 728, mit einem Schwellenwert V_C verglichen. Dieser Vergleich führt zu einem digitalen Einzelbitsignal 748, das unter Steuerung des Kanalwahl- und Zeitsteuerungselements 726 vom Flipflop 746 abgetastet wird. Dieses abgetastete Vergleichsergebnis wird somit in Flipflop 746 gespeichert, und die Ausgabe von Flipflop 746 ist eine Ausgabe vom gemeinsamen Wandlersignalbus 710.
14 zeigt ein Blockdiagramm einer alternativen Konfiguration des oben in 12A dargestellten optischen Bildaufnehmers. Bei einem optischen Bildaufnehmer 750 sind die oben beschriebenen Funktionen des 1-Bit A/D-Speicherelements 720 und des N-Bit A/D-Wandlers 722 durch ein einzelnes N-Bit A/D-Speicherelement 752 ersetzt. Bei dieser Konfiguration wird das verriegelte höchstwertige Bit (MSB) von der digitalen N-Bit-Ausgabe 732 (alternativ verriegelt von dem N-Bit A/D-Speicherelement 752 oder einem separaten Flipflop o. Ä.) als digitales Signal auf dem gemeinsamen Wandlersignalbus 710 verwendet. Für einen gewöhnlichen Fachmann ist ersichtlich, dass der MSB-Ausgabewert von einem N-Bit A/D-Wandler im Wesentlichen äquivalent ist zu der Ausgabe eines Komparators mit einem in der Mitte des Signalbereichs festgesetzten Schwellenwert. In jeder anderen Hinsicht ist der Bildaufnehmer 750 bezüglich Leistung und Arbeitsweise im Wesentlichen äquivalent zu Bildaufnehmer 700.
15 ist ein Schaltschema des optischen Bildaufnehmers aus 14 unter Verwendung einer FET-Schaltung. Die Schaltung aus 15 arbeitet überwiegend so wie die oben beschriebene und in 13 gezeigte Schaltung. Die Unterschiede liegen bei der Umsetzung des N-Bit A/D-Speicherelements 752 als zählender A/D-Wandler verglichen mit einer FET-Schaltung entsprechend der gezeigten, die jeden Pixelprozessor 704 bildet. Der größte Unterschied bei der Schaltung des zählenden A/D-Wandlers 752 verglichen mit der Schaltung, die Pixelprozessor 704 bildet, ist die Hinzufügung eines Rücksetz-FET 754 über den Integrationskondensator C₃ hinweg. Der Rücksetz-FET 754 wird zu Beginn jedes Wandlungszyklus freigegeben für das N-Bit A/D-Speicherelement 752, d. h. den zählenden A/D- Wandler. Die Zählungen werden von einem Komparator 756 in Zähler 758 akkumuliert, so dass am Ende des Wandlungszyklus in dem Zähler 758 ein N-Bit-Wert akkumuliert wurde. Wie oben erörtert wird das MSB dieses N-Bit-Wertes auf den gemeinsamen Wandlersignalbus 710 ausgegeben, wo es von der zugehörigen Residuumsableitvorrichtung 718 periodisch abgetastet wird. Bezüglich anderer Aspekte sollte die Arbeitsweise des zählenden A/D-Wandlers 752 dem gewöhnlichen Fachmann vertraut sein.
Die Auflösung des zählenden A/D-Wandlers 752 hängt ab von der Anzahl der Zählungen, z. B. der Taktimpulse, die für den Zähler 758 erforderlich sind, um einen vollmaßstäblichen Digitalwert zu erreichen, der einer vollmaßstäblichen Analogeingabe entspricht. Wenn beispielsweise 64 Zählungen einem vollmaßstäblichen Wert entsprechen, so wird eine Auflösung von sechs Bit erreicht (2^N = 64, wenn N = 6). Somit existieren in dem zählenden A/D-Wandler 752 mehrere Takte oder Abtastungen im Anschluss an jeden Abgleich des Pixelprozessors 704. In dem gezeigten Schaltschema werden dem zählenden A/D 752 unter Steuerung von S₁ somit 64 Abtastungen vorgelegt, und zwar im Anschluss an jeden Abgleich des Residuums unter Verwendung der Residuumsableitvorrichtung 718. Wie oben beschrieben wird die Auflösung dieses Delta-Sigma-Wandlers bestimmt durch die Summe dieser Auflösung, vorstehend als N₂ bezeichnet, und der sich aus der Überabtastung ergebenden Auflösung, vorstehend als N₁ bezeichnet.
16 ist ein Schaltschema einer alternativen Ausführungsform eines optischen Bildaufnehmers 760 mit einer zweiten Integrationsschleife unter Verwendung einer FET-Schaltung. Bei Delta-Sigma-Modulatoren mit einer zweiten Integrationsschleife, die eine ausgewählte Überabtastungsrate bedient, kann insbesondere für jede analoge Eingabe ein Digitalwert höherer Präzision bestimmt werden.
Ein großer Teil der in 16 gezeigten Ausführungsform ähnelt der bereits erörterten aus 13 sehr. Doch wurde bei dieser Ausführungsform ein Prozessor 762 der zweiten Integrationsschleife hinzugefügt, der auf Grundlage der Ausgabe eines Prozessors 764 der ersten Integrationsschleife, d. h. des Pixelprozessors aus 13, arbeiten soll. In dieser Ausführungsform teilen sich die Prozessoren 764, 762 der ersten und zweiten Integrationsschleife den gemeinsamen Block der Wandlungslogik 706 über den gemeinsamen Abtastungsbus 708 und den gemeinsamen Wandlersignalbus 710 wie oben beschrieben auf Grundlage einer Zeitstaffelung.
17 zeigt einen optischen Bildaufnehmer 770 bestehend aus einem durch FET ausgeführten Transimpedanzverstärker, der als Integrator 772 verwendet wird, und einer durch eine Ladungsquelle ausgeführten Residuumsableitvorrichtung 774. Bei Bildaufnehmer 770 besteht der Integrator 772 aus FET 776, 778 sowie Integrationskondensator C₁, der in einer Rückkopplungsschleife um FET 776 herum verwendet wird. Bei Betrieb arbeitet dieser durch FET ausgeführte Integrator 772 wie die oben beschriebenen Integratoren 714.
Bei dieser Ausführung werden Ladungsquellen verwendet, um die Residuumsableitvorrichtung 774 auszuführen. Es ist gezeigt worden, dass diese Ausführung die Schaltungsmenge für jeden Pixelprozessor 704 tendenziell minimiert. Die Ladungsquellen-Residuumsableitvorrichtung 774 überträgt Ladung zwischen Ladungsquellen 780, 782, wenn ein Schreibsignal W₁ periodisch einem Übertragungsgate 784 zugeführt wird. Die Menge der übertragenen Ladung hängt von der Größe der Ladungsquellen 780, 782 ab. Wird das Schreibsignal W₁ periodisch dem Übertragungsgate 784 zugeführt, so strömt eine festgelegte Menge der vom Residuumswert-Kotenpunkt 736 empfangenen Ladung durch die Ladungsquelle 780 zur Ladungsquelle 782 entsprechend dem digitalen Rückkopplungswert auf dem gemeinsamen Wandlersignalbus 710. Bei dieser Konfiguration ist ein Löschsignal, wie es bei den oben erläuterten Ausführungsformen beschrieben ist, nicht erforderlich. Vielmehr wird die übertragene Ladung automatisch von der Ladungsquelle 782 abgegeben, sooft der gemeinsame Signalbus 710 einen Nullwert von dem 1-Bit A/D-Speicherelement 720 passiert. Damit wird das Kanalwahl- und Zeitsteuerungselement 726 in dieser Ausführung vereinfacht.
18 zeigt einen von mehreren Kanälen eines optischen Bildaufnehmers 800 unter Verwendung eines CID-Aufbaus (CID = Schaltung mit lokaler Ladungsinjektion, engl.: charge injection device), der zum Multiplexen der Eingabeelemente von einem Array von Photogates zu einem einzigen binären Bitstrom geeignet ist. Bei dieser Konfiguration wird ein gemeinsamer Block der Wandlungslogik 802 mit mehreren CID-ausgeführten Pixelprozessoren 804 geteilt, welche bevorzugt als orthogonales Array auf einem einzigen Halbleiterchip ausgebildet sind. Die Wandlungslogik 802 besteht hauptsächlich aus einem einzigen gemeinsamen Komparator 806, einem Rücksetz-FET 808 (dessen Funktion weiter unten beschrieben wird) und einem Kanalwahl- und Zeitsteuerungselement 810.
Der Pixelprozessor 804 besteht hauptsächlich aus mehreren in Serie geschalteten Gates, unter denen Ladungsquellen ausgebildet sind und die über den gemein samen Abtastungsbus 708 und den gemeinsamen Wandlersignalbus 710 mit der Wandlungslogik 802 verbunden sind. Die Funktionsweise jedes Gates ist am besten zu verstehen, wenn sie in Verbindung mit Tabelle I beschrieben wird, welche die Zeitsteuerungssignale zeigt, die für jeden Pixelprozessor, z. B. 804a, von einem Kanalwahl- und Zeitsteuerungselement 810 erzeugt werden.
Tabelle I
Zu Beginn sammeln in Schritt 0 die Photogates 812, 814 Photonen in einer Ladungsquelle 816 unter dem Photogate 812 und in einer Ladungsquelle 818 unter dem Photogate 814, während das Vorspannungssignal von PG1 und das Steuerungssignal von PG2 freigegeben werden. Nach einem Akkumulationszeitraum wird in Schritt 1 sodann PG2 abgeschaltet, wobei erzwungen wird, dass die von Ladungsquelle 818 akkumulierte Ladung in Ladungsquelle 816 übertragen wird. Überschüssige Ladung läuft über eine Potenzialschwelle 820 in eine Lesequelle 822 unter einem Gate 824. Das Gate 824 ist mit dem gemeinsamen Abtastungsbus 708 verbunden, der in den gemeinsamen Komparator 806 eingegeben wird. Der gemeinsame Komparator 806 vergleicht die Spannung, die sich nun auf dem gemeinsamen Abtastungsbus 708 befindet, mit einem Schwellenwert, z. B. einem Massepotenzial, und gibt auf dem gemeinsamen Wandlersignalbus 710 einen Vergleichswert DO aus. Der gemeinsame Wandlersignalbus 710 ist direkt mit einem ersten Übertragungsgate 826 verbunden. Zudem bildet die Ausgabe des gemeinsamen Komparators 806, d. h. DO, den binären Ausgabebitstrom 712, der repräsentativ ist für die von jedem Photogate 812, 814 empfangene Energiemenge, die in den Pixelprozessoren 804 abgetastet wurde. Je nach der anfänglich in den Ladungsquellen 816, 818 akkumulierten Ladungsmenge wird die Wandlung entweder bei Schritt 2 (akkumulierte Ladung oberhalb der Schwelle) oder Schritt 2A (akkumulierte Ladung unterhalb der Schwelle) fortgesetzt. Übersteigt die akkumulierte Ladung nicht die Schwelle, so wird der Vorgang mit Schritten 2A–6A fortgesetzt, bei welchen für das Akkumulieren der Ladung von den gesammelten Photonen mehr Zeit bleibt.
Übersteigt die akkumulierte Ladung die Schwelle und erzeugt Signal DO, so wird der Vorgang mit Schritt 3 fortgesetzt, wo durch Signal TX ein zweites Übertragungsgate 828 freigegeben wird. Da nun TX und DO freigegeben sind, kann jetzt von den Ladungsquellen 816, 818 Ladung zu dem Substrat 830 abgegeben werden. Dieser Ladungsabwurf beginnt bei Schritt 4, wenn das Steuerungssignal von PG2 den Ladungsabwurf von der Ladungsquelle 816 freigibt. Der Ladungsabwurf endet bei Schritt 5, wenn TX abgeschaltet wird. Somit wurde eine festgelegte Ladungsmenge, die der Kapazität von Ladungsquelle 816 entspricht, durch Abschluss des Schrittes 5 entfernt, wenn das akkumulierte Residuum den Schwellenwert übersteigt. Ladung in der Lesequelle 822 ist das Residuum, das über die Potenzialschwelle 820 zu Ladungsquelle 816 zurückgeführt wird, wenn die Lesequelle 822 zurückgesetzt wird. Sollte jedoch die Schwelle nicht überschritten werden, wie in Schritten 2A–5A gezeigt, so darf die Ladung weiter akkumulieren, da das Steuerungssignal DO zum ersten Übertragungsgate 826 abgeschaltet wird.
Im letzten Schritt, Schritt 6, wird ein Rücksetzsignal an dem Rücksetz-FET 808 ausgeführt, um die in jeder Lesequelle 822 akkumulierte Ladung zu Quelle 816 zurückzuführen und den gemeinsamen Abtastungsbus 708 zu löschen. Der Vor gang wird dann für den nächsten Pixelprozessor, z. B. 804b, bei Schritt 0 fortgesetzt. Nachdem jeder Pixelprozessor, d. h. 804a–804m, und die zugehörigen Photogates 812, 814 abgetastet worden sind, wiederholt sich der Abtastungsvorgang. Folglich ist Ausgabe 712 ein binärer Bitstrom, der repräsentativ ist für die von dem Array von Photogates empfangene Energie.
Die Lehre der Erfindung ermöglicht es, volldigitale Videokameras bzw. Videorecorder mit verbesserter Bildqualität und zu geringeren Kosten herzustellen. Diese Lehre ermöglicht es, alle analogen Elektronikteile, die bei herkömmlichen Video-Geräuschsensorsystemen verwendet werden, durch einen Monolithschaltkreis auf einem Bildebenen-Bildaufnehmer mit binärer Ausgabe zu ersetzen.
Bei einer bevorzugten Ausführung kann CCD-Elektronik (CCD = ladungsgekoppeltes Bauelement, engl.: charge coupled device) verwendet werden zum Erfassen und digitalen Verarbeiten von Bildern, Geräusch- und Kamerasteuerungen, um eine quasi störungsfreie Aufnahme und Anzeige zu erreichen. Die binäre Ausgabe kann zum direkten Antreiben modulierter Flachbildschirme verwendet werden oder sie kann bei herkömmlichem Filtern eingesetzt werden, um analoge Raster-Scan-Bildschirme anzuschließen. Andere bevorzugte Ausführungsformen können in verschiedenen integrierten Schaltkreistechnologien ausgeführt sein.
Die bevorzugten Ausführungsformen der hier beschriebenen Erfindung sind dem Wesen nach nur beispielhaft, und es können zum Erzielen eines ähnlichen Ergebnisses problemlos zahlreiche Änderungen und Neuanordnungen vorgenommen werden, die dennoch alle in dem Schutzbereich der beiliegenden Patentansprüche enthalten sein sollen.

Claims

Vorrichtung zur Erzeugung eines Ausgabebitstromes, der repräsentativ für ein Array von m analogen Signalen ist, wobei diese Vorrichtung umfasst: m Integratoren (714), die jeweils einem unterschiedlichen m analogen Signal (702) zugeordnet sind und dieses integrieren, um ein integriertes Residuumsignal zu speichern; eine Zeitgeberschaltung (716) zum periodischen Abtasten von jedem der m integrierten Residuumsignale (728); ein üblicher N-Bit A/D-Wandler (722) zum periodischen Erzeugen und Speichern von N-Bit-Werten, die jeweils den integrierten Residuumsignalabtastwerten zugeordnet sind; eine Schaltung für den Ladungsabbau (718) zum periodischen Abbau von Ladung bei jedem der integrierten Residuumsignale (728) in Übereinstimmung mit dem wichtigsten Bit des entsprechenden gespeicherten N-Bit-Werts; sowie ein Dezimator (724) zum Verarbeiten der periodisch erzeugten N-Bit-Werte, die jeweils den m integrierten Residuumsignalen zugeordnet sind, um den Ausgabebitstrom zu erzeugen.
Vorrichtung nach Anspruch 1, zusätzlich umfassend: m Energiesammlungselemente zur Erzeugung des Arrays von analogen Signalen (702), wobei jedes in der Lage ist, ein analoges Signal zu erzeugen, das dem Betrag der darauf auftreffenden Energie entspricht, und wobei die m Energiesammlungselemente angeordnet sind, um jeweils Energie aus verschiedenen Bereichen einer Bildebene zu sammeln.
Vorrichtung nach Anspruch 1 oder 2, wobei die Integratoren und die Schaltung für den Ladungsabbau (718) in Kombination mit dem üblichen N-Bit A/D-Wandler (722) eine erste Integrationsschleife (762) bilden, und wobei die Vorrichtung zusätzlich einen zweiten Satz an Integratoren und einen zweiten Satz an Schaltungen für den Ladungsabbau umfasst, die in Kombination mit dem üblichen N-Bit A/D-Wandler eine zweite Integrationsschleife (764) bilden.
Vorrichtung nach Anspruch 3, wobei die zwei Integrationsschleifen (762, 764) einen MASH-Wandler bilden.
Vorrichtung nach Anspruch 4, wobei jeder der Integratoren (714) in der Nähe eines anderen der m Energiesammlungselemente montiert ist.
Vorrichtung nach Anspruch 4 oder 5, wobei die Energiesammlungselemente lichtempfindliche Elemente umfassen, die in einem zweidimensionalen Array angeordnet sind, welches im Wesentlichen mit der Bildebene übereinstimmt.
Vorrichtung nach einem der Ansprüche 1 bis 6, wobei die analogen Signale (702) Pixelsignale sind.
Vorrichtung nach einem der Ansprüche 1 bis 7, wobei die Zeitgeberschaltung (716) die integrierten Signale von jedem der m analogen Signale (702) auf einem üblichen Abtastungsbus (708) periodisch abtastet.
Vorrichtung nach einem der Ansprüche 1 bis 8, wobei die Schaltung für den Ladungsabbau (718) aus FET-Transistoren besteht.
Vorrichtung nach einem der Ansprüche 1 bis 8, wobei die Schaltung für den Ladungsabbau (718) aus Ladungsquellen besteht.
Vorrichtung nach einem der Ansprüche 1 bis 10, wobei die Integratoren (714) aus FET-Transistoren bestehen.
Vorrichtung nach einem der Ansprüche 1 bis 11, wobei die Vorrichtung zusätzlich einen üblichen Komparator (744) umfasst zum Erzeugen eines ein-Bit Vergleichssignals, das jedem der m integrierten Signale periodisch zugeordnet ist und anzeigt ob jedes der integrierten Signale einen vorbestimmten Schwellenwert übersteigt; und wobei die Zeitgeberschaltung das ein-Bit Vergleichssignal periodisch abtastet.
Verfahren zum Erzeugen eines Ausgabebitstromes, der repräsentativ für ein Array von m analogen Signalen ist, umfassend die folgenden Schritte: Integrieren der m analogen Signale, um jeweils m integrierte Residuumsignale (728) zu erzeugen; periodisches Abtasten von jedem der m integrierten Residuumsignale (728); Anwenden jedes der Residuumsignalabtastwerte auf einen üblichen N-Bit A/D-Wandler (722) zum periodischen Erzeugen und Speichern von N-Bit-Werten, die jeweils den Residuumsignalabtastwerten zugeordnet sind; periodischer Abbau von Ladung bei jedem der integrierten Residuumsignale in Übereinstimmung mit dem wichtigsten Bit des entsprechenden gespeicherten N-Bit-Werts; sowie Anwenden der periodisch erzeugten N-Bit-Werte, die jeweils den m integrierten Residuumsignalen (728) zugeordnet sind, auf einen Dezimator zum Verarbeiten und Erzeugen der Bitstromausgabe.