DE69630482T2

DE69630482T2 - Eingangsschaltung und diese enthaltende integrierte Schaltung

Info

Publication number: DE69630482T2
Application number: DE69630482T
Authority: DE
Inventors: Takao Ebina-shi Nakajima; Kenichi Nakamura
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-04-28
Filing date: 1996-04-26
Publication date: 2004-07-22
Anticipated expiration: 2016-04-27
Also published as: KR960039347A; US5780942A; TW295665B; EP0740417A2; DE69630482D1; EP0740417A3; EP0740417B1; KR100223501B1

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf eine Eingangsschaltung und eine integrierte Halbleiterschaltungsvorrichtung, inkludierend dieselbe Eingangsschaltung, wie in den angefügten Ansprüchen definiert, und spezieller auf eine Eingangsschaltung, die Schaltungen zum Erfassen des Potentials eines Eingangssignals inkludiert, um zu verhindern, dass die Eingangsschaltung wegen Schwankungen einer Versorgungsspannung, aus der eine Referenzspannung generiert wird, fehlerhaft betrieben wird.
In der integrierten Halbleiterschaltungsvorrichtung sind deren Betriebscharakteristika dem Einfluss von Schwankungen der Versorgungs- oder Referenzspannung und Temperatur zu einem gewissen Ausmaß unterworfen, mit dem Ergebnis, dass es Fälle gibt, wo die integrierte Schaltungsvorrichtung fehlerhaft betrieben werden kann. Andererseits hat sich jedoch die Wichtigkeit der Genauigkeit und Stabilität der Versorgungs- oder Referenzspannung mit dem Fortschritt einer komplizierten und Hochgeschwindigkeitsoperation der integrierten Schaltungsvorrichtung mehr und mehr erhöht.
1 ist ein Blockdiagramm, das eine Eingangspotential-Erfassungsschaltung zeigt, die in eine integrierte Halbleiterschaltungsvorrichtung einbezogen ist. Der Schaltungsaufbau und die Operation dieser Eingangspotential-Erfassungsschaltung, die in 1 gezeigt wird, wird hierin nachstehend mit Bezug auf 4A, 4C und 4D beschrieben.
In 1 wird eine Versorgungsspannung V_DD an das Gate eines P-Kanal-MOS-Transistors 101 als ein Referenzpotential angelegt. Ferner wird ein Eingangssignal V_in (wobei [V_in] auch dessen Potentialwert ausdrückt) an ein beliebiges von dem Source oder Drain des gleichen P-Kanal-MOS-Transistors 101 angelegt, und es wird ein Signal von dem anderen der beiden davon ausgegeben. Ferner ist ein beliebiges von dem Source oder Drain davon (von dem das Signal ausgegeben wird) über ein Widerstandselement 102 geerdet. Das Signal, das über den P-Kanal-MOS-Transistor 101 ausgegeben wird, wird durch zwei Inverter 103 und 104 als ein Ausgangssignal V_out ausgegeben (wobei [V_out] auch den Potentialwert davon ausdrückt).
In der Eingangsschaltung des Stands der Technik, wie in 1 gezeigt, wird, wenn das Potential des Eingangssignals V_in höher als ein Wert von (V_DD + |V_tp|) ist, was eine Addition der Referenzspannung V_DD und eines Absolutwerts |V_tp| der Schwellwertspannung des P-Kanal-MOS-Transistors 101 ist (während der Perioden von t₅ bis t₇ und von t₁₅ bis t₁₇, wie in 4A gezeigt), der P-Kanal-MOS-Transistor 101 eingeschaltet und dadurch wird der Eingangspegel zu dem Inverter 103 ein Pegel von "H" (während der Perioden von t₆ bis t₈ und von t₁₆ bis t₁₈, wie in 4D gezeigt). Als ein Ergebnis ändert sich das Ausgangssignal V_out zu dem Pegel "H". Im Gegensatz dazu wird, wenn das Potential des Eingangssignals V_in kleiner als die Addition (V_DD + |V_tp|) ist, der P-Kanal-MOS-Transistor 101 ausgeschaltet und dadurch wird der Eingangspegel des Inverters 103 ein Pegel "L". Als ein Ergebnis ändert sich das Ausgangssignal V_out zu dem Pegel "L".
Als das Eingangssignal V_in wird häufig ein externes Signal verwendet, das als ein Adresssignal oder ein Steuersignal verwendet wird, und das Eingangssignal V_in wird derart eingestellt, um im gewöhnlichen Betrieb innerhalb eines Bereichs zwischen dem Massepotential V_ss und der Referenzspannung V_DD zu liegen.
Ferner wird, wie bereits erläutert, das Potential des Eingangssignals V_in mit der Spannung (V_DD + |V_tp|) durch den P-Kanal-MOS-Transistor 101 verglichen, und das Potential des Ausgangssignals V_out wird als der Pegel "H" oder "L" zu sein bestimmt, wenn das Eingangssignal V_in jeweils größer oder kleiner als die Spannung (V_DD + |V_tp|) ist.
Durch Nutzung der oben erwähnten Potentialänderung des Eingangssignals V_in ist es möglich, die integrierte Halbleiterschaltungsvorrichtung (z. B. Speichervorrichtung) von dem gewöhnlichen Betriebsstatus zu einem anderen Status (z. B. einen Betriebsteststatus) oder umgekehrt zu ändern.
In der wie oben beschriebenen Eingangspotential-Erfassungsschaltung des oben erwähnten Stands der Technik gibt es jedoch ein folgendes Problem:
Während des gewöhnlichen Betriebs der Halbleiterspeichervorrichtung liegt das Potential des externen Eingangssignals, d. h. des Eingangssignals V_in der Eingangsschaltung, die in 1 gezeigt wird, innerhalb eines Bereichs zwischen dem Massepotential V_ss und dem Versorgungspotential V_DD, wie bereits erläutert. In diesem Fall wird, wenn das Potential des Eingangssignals V_in ungefähr das gleiche wie das des Versorgungspotentials V_DD ist, und wenn ferner das Versorgungspotential V_DD wegen Schwankungen (z. B. Rauschen) abgesenkt wird und dadurch der Unterschied in einem Potential zwischen dem Eingangssignal V_in und dem Versorgungspotential V_DD den Absolutwert |V_tp| des Schwellwerts des P-Kanal-MOS-Transistors 101 (d. h. V_in – V_DD ≥ |V_tp|) (Perioden von t₁ bis t₃ und t₁₁ bis t₁₃) überschreitet, der P-Kanal-MOS-Transistor 101 fehlerhaft eingeschaltet, sodass das "H"-Pegel-Potentialsignal fehlerhaft als das Ausgangssignal V_out ausgegeben wird (während der Perioden von t₂ bis t₄ und von t₁₂ bis t₁₄, wie in 4C gezeigt). Mit anderen Worten wird die Halbleiterspeichervorrichtung von dem gewöhnlichen Betriebsstatus zu einem anderen Status (z. B. dem Betriebsteststatus) fehlerhaft geändert.
Um dieses Problem zu überwinden, kann es möglich sein, ein Verfahren zum Erhöhen des Absolutwerts |V_tp| der Schwellspannung des P-Kanal-MOS-Transistors 101 zu betrachten. Wenn das Referenzpotential V_DD jedoch auf einen gewöhnlichen Potentialpegel oder einen Pegel, der höher als der gewöhnliche Potentialpegel ist, eingestellt wird, muss in diesem Verfahren das Potential des Eingangssignals V_in zum Ändern des gewöhnlichen Status der Speichervorrichtung zu einem anderen Status (z. B. dem Teststatus) auf einen sehr hohen Potentialwert eingestellt werden, was somit zu einem anderen Problem führt, dass sich die Charakteristika des Transistors wegen der Spannungsbelastung verschlechtern.
Außerdem kann ein Verfahren zum Verringern eines Widerstands des Widerstandselements 102, das mit dem P-Kanal-MOS-Transistor 101 verbunden ist, betrachtet werden, um die oben erwähnte fehlerhafte Operation zu verhindern. Da sich jedoch der Transistorstrom in dem anderen Status (z. B. dem Teststatus) erhöht, entsteht in diesem Fall das andere Problem, dass sich der Stromverbrauch erhöht.
ZUSAMMENFASSUNG DER ERFINDUNG
Entsprechend ist es das Ziel der vorliegenden Erfindung, eine Eingangsschaltung und eine integrierte Halbleiterschaltungsvorrichtung, die dieselbe Eingangsschaltung inkludiert, vorzusehen, die derart aufgebaut sind, um nicht fehlerhaft be trieben zu werden, selbst wenn das Versorgungs- oder Referenzpotential V_DD wegen z. B. Rauschen schwankt.
Gemäß dem ersten Aspekt der vorliegenden Erfindung wird eine Eingangsschaltung vorgesehen, umfassend:
einen Signaleingangsanschluss zum Anlegen eines externen Eingangssignals;
eine erste Eingangspotential-Erfassungsschaltung zum Vergleichen eines Potentials des Eingangssignals mit einem vorbestimmten Referenzpotential, um eine Potentialdifferenz zwischen den beiden zu erfassen;
eine zweite Eingangspotential-Erfassungsschaltung, die als Reaktion auf ein Steuersignal aktiviert wird, zum Vergleichen des Potentials des Eingangssignals mit dem vorbestimmten Referenzpotential, um die Potentialdifferenz zwischen den beiden zu erfassen;
eine Verzögerungsschaltung zum Verzögern einer Ausgabe der ersten Eingangspotential-Erfassungsschaltung um eine vorbestimmte Verzögerungszeit;
eine Verriegelungsschaltung (Latch-Schaltung) zum Eingeben eines Ausgangssignals der Verzögerungsschaltung als Daten und eines Ausgangssignals der zweiten Eingangspotential-Erfassungsschaltung als einen Takt, um ein Ausgangssignal gemäß den Potentialen dieser beiden eingegebenen Signale zu erzeugen; und
einen Signalausgangsanschluss zum Ausgeben des Ausgangssignals der Verriegelungsschaltung.
Die Eingangsschaltung ist mit ersten und zweiten Eingangspotential-Erfassungsschaltungen versehen; eine Ausgabe der ersten Eingangspotential-Erfassungsschaltung wird zu einer Verriegelungsschaltung über eine Verzögerungsschaltung eingegeben; die zweite Eingangspotential-Erfassungsschaltung wird durch ein Steuersignal gesteuert; und eine Ausgabe der zweiten Potentialeingangserfassungsschaltung wird zu der gleichen Verriegelungsschaltung eingegeben. Selbst deshalb wenn das Versorgungs- (Referenz-) Potential V_DD z. B. wegen Rauschen schwankt, und dadurch die Eingangsschaltung als ein Ergebnis des Vergleichs zwischen dem Eingangssignal und dem Referenzsignal fehlerhaft arbeitet, so weit wie sich das Steuersignal, das zu der zweiten Eingangspotential-Erfassungsschaltung eingegeben wird, nicht von einem speziellen Potential geändert hat, kann daher das Ausgangspotential der Eingangsschaltung auf dem Status vor der fehlerhaften Operation gehalten werden. Ferner kann das Ausgangspotential der Eingangsschaltung durch Änderung des Eingangssignals unter der Bedingung, dass sich das Steuersignal von dem speziellen Potential geändert hat, geändert werden.
Ferner wird gemäß dem zweiten Aspekt der vorliegenden Erfindung eine Eingangsschaltung vorgesehen, umfassend:
einen Signaleingangsanschluss zum Anlegen eines externen Eingangssignals;
eine erste Eingangspotential-Erfassungsschaltung zum Vergleichen eines Potentials des Eingangssignals mit einem vorbestimmten Referenzpotential, um eine Potentialdifferenz zwischen den beiden zu erfassen;
eine zweite Eingangspotential-Erfassungsschaltung, die als Reaktion auf ein Steuersignal aktiviert wird, zum Vergleichen des Potentials des Eingangssignals mit dem vorbestimmten Re ferenzpotential, um die Potentialdifferenz zwischen den beiden zu erfassen;
eine Verzögerungs-Verriegelungs-Schaltung zum Verzögern einer Ausgabe der ersten Eingangspotential-Erfassungsschaltung um eine vorbestimmte Verzögerungszeit, um ein erstes Signal zu erhalten, wobei eine Ausgabe der zweiten Eingangspotential-Erfassungsschaltung als ein zweites Signal erhalten wird, und Generieren eines Ausgangssignals davon zusammenwirkend mit dem ersten Signal und dem zweiten Signal; und
einen Signalausgangsanschluss zum Ausgeben des Ausgangssignals der Verzögerungs-Verriegelungs-Schaltung.
Die Ausgaben der ersten und zweiten Eingangspotential-Erfassungsschaltungen werden zu einer Verzögerungs-Verriegelungs-Schaltung eingegeben, die derart aufgebaut ist, um sowohl die Funktionen der Verzögerungsschaltung als auch der Verriegelungsschaltung in Kombination aufzuweisen; nur die Ausgabe der ersten Eingangspotential-Erfassungsschaltung wird um eine vorbestimmte Zeit verzögert; und die zweite Eingangspotential-Erfassungsschaltung wird durch das Steuersignal gesteuert. Selbst wenn das Versorgungs- oder Referenzpotential V_DD z. B. wegen Rauschen schwankt und dadurch die Eingangsschaltung als ein Ergebnis des Vergleichs zwischen dem Eingangssignal und dem Referenzsignal fehlerhaft arbeitet, so weit wie sich das Steuersignal, das zu der zweiten Eingangspotential-Erfassungsschaltung eingegeben wird, nicht von einem speziellen Potential geändert hat, kann deshalb auf dem gleichen Weg das Ausgangspotential der Eingangsschaltung auf dem Status vor der fehlerhaften Operation gehalten werden. Ferner kann das Ausgangspotential der Eingangsschaltung durch Änderung des Eingangssignals unter der Bedingung, dass sich das Steuersignal von dem speziellen Potential geändert hat, geändert werden.
Wenn das Steuersignal auf der Basis des Chip-Freigabesignals (chip-enable signal) generiert wird, kann ferner der Aufbau der Eingangsschaltung erleichtert werden. Wenn das Steuersignal von außen unabhängig eingegeben wird, ist es ferner möglich, die Eingangsschaltungsoperation sicherer zu stabilisieren.
Gemäß einem dritten Aspekt der vorliegenden Erfindung wird eine Eingangsschaltung vorgesehen, umfassend:
einen Signaleingangsanschluss zum Anlegen eines externen Eingangssignals;
eine erste Eingangspotential-Erfassungsschaltung zum Vergleichen eines Potentials des Eingangssignals mit einem vorbestimmten Referenzpotential, um eine Potentialdifferenz zwischen den beiden zu erfassen;
eine Vielzahl von zweiten Eingangspotential-Erfassungsschaltungen, wobei jede jeweils als Reaktion auf ein anderes Steuersignal aktiviert wird, zum Vergleichen des Potentials des Eingangssignals mit dem vorbestimmten Referenzsignal, um jeweils die Potentialdifferenz zwischen den beiden zu erfassen;
eine logische Schaltung zum Generieren einer effektiven Ausgabe, wenn mindestens eine der Ausgaben einer Vielzahl der zweiten Eingangspotential-Erfassungsschaltungen wirksam ist;
eine Verzögerungsschaltung zum Verzögern einer Ausgabe der ersten Eingangspotential-Erfassungsschaltung um eine vorbestimmte Verzögerungszeit;
eine Verriegelungsschaltung zum Eingeben eines Ausgangssignals der Verzögerungsschaltung als Daten und eines wirksamen Ausgangssignals der logischen Schaltung als einen Takt, um ein Ausgangssignal gemäß Potentialen von diesen beiden eingegebenen Signalen zu erzeugen; und
einen Signalausgangsanschluss zum Ausgeben des Ausgangssignals der Verriegelungsschaltung.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Schaltungsdiagramm, das ein Beispiel der Eingangspotential-Erfassungsschaltungen des Stands der Technik zeigt;
2 ist ein Schaltungsdiagramm, das eine erste Ausführungsform der Eingangsschaltung gemäß der vorliegenden Erfindung zeigt, die in einen Teil einer integrierten Halbleiterschaltungsvorrichtung gebildet ist;
3 ist ein Schaltungsdiagramm, das eine zweite Ausführungsform der Eingangsschaltung gemäß der vorliegenden Erfindung zeigt, die in einem Teil einer integrierten Halbleiterschaltungsvorrichtung gebildet ist;
4A bis 4E sind Wellenformdiagramme, die die Potentialänderungen der verschiedenen Signale V_DD und V_out zeigen, die durch eine Änderung in einem Potential des Eingangssignals V_in und des Steuersignal C verursacht werden; und
5 ist ein Schaltungsdiagramm, das eine dritte Ausführungsform der Eingangsschaltung gemäß der vorliegenden Erfindung zeigt, die in einem Teil einer integrierten Halbleiterschaltungsvorrichtung gebildet ist.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Die Ausführungsformen der Eingangsschaltung gemäß der vorliegenden Erfindung werden hierin nachstehend mit Bezug auf die beigefügten Zeichnungen beschrieben. Die Eingangsschaltung wird in einem Teil eines Substrats einer integrierten Halbleiterschaltungsvorrichtung gebildet.
2 ist ein Schaltungsdiagramm, das die erste Ausführungsform davon zeigt. In 2 besteht die Eingangsschaltung aus einer Haupteingangspotential-Erfassungsschaltung 1, einer Nebeneingangspotential-Erfassungsschaltung 2 und einer Verriegelungsschaltung 4.
Die Haupteingangspotential-Erfassungsschaltung 1 inkludiert einen P-Kanal-MOS-Transistor 11, ein Widerstandselement 12 und einen Inverter 13. Der P-Kanal-MOS-Transistor 11, dessen Gate-Anschluss mit einer Versorgungsspannung V_DD als eine Referenzspannung versorgt wird, und das Widerstandselement 12 sind zwischen einem Signaleingangsanschluss verbunden und der Inverter 13 ist zwischen einem Signaleingangsanschluss und einem Ausgangsknoten a1 der Haupteingangspotential-Erfassungsschaltung verbunden. Das Eingangssignal V_in wird an den Signaleingangsanschluss angelegt, und wird an ein Gate des P-Kanal-MOS-Transistors 11 als ein Referenzpotential angelegt. Ferner ist das Widerstandselement 12 zwischen einem Eingangsknoten des Inverter 13 und einem Massepotential verbunden.
Der Ausgangsknoten a1 der Haupteingangspotential-Erfassungs- schaltung 1 ist mit einem Eingangsknoten der Verzögerungsschaltung 3 verbunden, die aus vier in Reihe verbundenen Invertern 31, 32, 33 und 34 besteht. Ein Ausgangsknoten der Verzögerungsschaltung 3 ist mit einer Verriegelungsschaltung 4 verbunden, die aus zwei schleifenartig verbundenen NOR-Schaltungen 41 und 42 besteht. Die beiden NOR-Schaltungen 41 und 42 zum Aufbauen der Verriegelungsschaltung 4 haben jeweils zwei Eingänge und sind auf einem derartigen Weg verbun den, dass ein Ausgang von einer NOR-Schaltung mit einem Eingang der anderen NOR-Schaltung gegenseitig verbunden ist. Genauer ist ein Ausgangsknoten c2 der NOR-Schaltung 42 mit einem Eingang der NOR-Schaltung 41 verbunden, und ein Ausgangsknoten der NOR-Schaltung 41 ist mit einem Eingang der NOR-Schaltung 42 verbunden. Ferner ist ein Ausgangsknoten der Verzögerungsschaltung 3 mit dem anderen Eingang (Dateneingangsanschluss) der NOR-Schaltung 41 verbunden, und ein Ausgangsknoten b1 der Nebeneingangspotential-Erfassungsschaltung 2 ist mit dem anderen Eingang (Takteingangsanschluss) der NOR-Schaltung 42 verbunden.
Die Nebeneingangspotential-Erfassungsschaltung 2 inkludiert einen P-Kanal-MOS-Transistor 21, einen N-Kanal-MOS-Transistor 22, ein Widerstandselement 23 und einen Inverter 24. Der P-Kanal-MOS-Transistor 21, der N-Kanal-MOS-Transistor 22 und der Inverter 24 sind zwischen dem Signaleingangsanschluss und einem Ausgangsknoten b1 der Nebeneingangspotential-Erfassungsschaltung 2 verbunden. Das Eingangssignal V_in wird an den Signaleingangsanschluss angelegt; die Versorgungsspannung V_DD wird an ein Gate des P-Kanal-MOS-Transistors 21 als ein Referenzpotential angelegt; und ein Steuersignal C wird zu einem Gate des N-Kanal-MOS-Transistors 22 eingegeben. Ferner ist das Widerstandselement 23 zwischen einem Eingangsknoten des Inverters 24 und dem Massepotential verbunden.
Als das Steuersignal C, das an das Gate des N-Kanal-MOS-Transistors 22 angelegt wird, wird gewöhnlich ein Chip-Freigabesignal verwendet. Ohne nur darauf begrenzt zu sein, kann ein beliebiges Signale verwendet werden, so weit wie das Steuersignal C den Ausgangssignalpegel der Eingangsschaltung in Zusammenarbeit mit dem Eingangssignal V_in auf einem derartigen Weg ändern kann, dass der gewöhnliche Operationsstatus der integrierten Schaltungsvorrichtung zu einem anderen Modus wechseln kann (z. B. einem Testoperationsstatus davon) oder umgekehrt. Z.B. kann das Steuersignal von einer Außenseite der integrierten Schaltung zugeführt werden, in der die Eingangsschaltung gebildet wird.
Ferner ist der Ausgangsknoten b1 der Nebeneingangspotential-Erfassungsschaltung 2 mit einem Eingang der NOR-Schaltung 42 verbunden, wie bereits erläutert. Ferner ist die Ausgabe V_out der Eingangsschaltung 2, die in 2 gezeigt wird, die gleiche wie der Ausgangsknoten der NOR-Schaltung 41 zum Bilden der Verriegelungsschaltung 4.
Hierin nachstehend wird mit Bezug auf 4A bis 4C und 4E die Operation der Eingangsschaltung 2, die in 2 gezeigt wird, beschrieben.
Im Zeitpunkt t₁₀ ändert sich in 4B, wenn das Steuersignal C an das Gate des N-Kanal-MOS-Transistors 22 angelegt wird, auf den Pegel "L", da der N-Kanal-MOS-Transistor 22 ausgeschaltet ist, das Potential an dem Ausgangsknoten b1 der Nebeneingangspotential-Erfassungsschaltung 2 ist auf den Pegel "H", ungeachtet des Potentials des Eingangssignals V_in, sodass der interne Knoten c2 der Verriegelungsschaltung 4 auf dem Pegel "L" ist. Entsprechend kann das Potential des Ausgangssignals der Eingangsschaltung, die in 2 gezeigt wird, auf der Basis der Operation der Haupteingangspotential-Erfassungsschaltung 1 bestimmt werden.
Wenn genauer das Potential des Eingangssignals V_in höher als das Potential (V_DD + |V_tp|) (wobei V_tp die Schwellspannung der beiden P-Kanal-Transistoren 11 und 21 bezeichnet) (während der Periode von t₁₅ zu t₁₇, gezeigt in 4A) ist, ist das Potential an dem Ausgangsknoten a1 der Haupteingangspotential-Erfassungsschaltung 1 auf den Pegel "L", da der P-Kanal-MOS-Transistor 11 eingeschaltet ist und sich dadurch der Eingang des Inverters 13 zu dem Pegel "H" ändert, sodass das Potential des Ausgangssignals V_out der Eingangsschaltung, die in 2 gezeigt wird, auf den Pegel "H" ist (während der Periode von t₁₆' bis t₁₈' in 4E).
Wenn andererseits das Potential des Eingangssignals V_in kleiner als das Potential (V_DD + |V_tp|) wird, ist das Potential an dem Ausgangsknoten a1 der Haupteingangspotential-Erfassungsschaltung 1 auf dem Pegel "H", da der P-Kanal-MOS-Transistor 11 ausgeschaltet ist und sich dadurch der Eingang des Inverters 13 zu dem Pegel "L" ändert, sodass das Potential des Ausgangssignals V_out der in 2 gezeigten Eingangsschaltung auf dem Pegel "L" ist.
Wenn das Versorgungs- oder Referenzpotential V_DD wegen z. B. Rauschen abgesenkt wird, z. B. unter der Bedingung, dass das Eingangspotential V_in auf ungefähr dem gleichen Pegel wie das Versorgungs- oder Referenzpotential V_DD ist, wird ferner der P-Kanal-MOS-Transistor 11 fehlerhaft eingeschaltet, da die Potentialdifferenz zwischen dem Eingangssignal V_in und dem Versorgungspotential V_DD höher als der Absolutwert |V_tp| der Schwellspannung des P-Kanal-MOS-Transistors 11 wird (V_in V_DD ≥ |V_tp|) (während der Periode zwischen t₁₁ und t₁₃, wie in 4C gezeigt), mit dem Ergebnis, dass sich der Pegel "H" des Ausgangssignals (während der Periode von t₁₂' bis t₁₄', gezeigt in 4E) als das Ausgangssignal V_out der in 2 gezeigten Eingangsschaltung entwickelt.
Wenn das Steuersignal "C" auf dem Pegel "H" ist (vor dem in 4C gezeigten Zeitpunkt t₁₀), wird ferner der N-Kanal-MOS-Transistor 22 eingeschaltet. Unter diesen Bedingungen sind, wenn das Potential des Eingangssignals V_in kleiner als (V_DD + |V_tp|) wird, die beiden Eingänge zu den beiden Invertern 13 und 24 beide auf dem Pegel "L", da die beiden MOS-Transistoren 11 und 12 beide ausgeschaltet sind, sodass die beiden Ausgangsknoten a1 und b1 der Haupt- und Nebeneingangs potential-Erfassungsschaltungen 1 und 2 beide auf dem Pegel "H" sind. Als ein Ergebnis ist der interne Knoten c2 der Verriegelungsschaltung 4 auf den Pegel "L", sodass das Potential des Ausgangssignals V_out der in 2 gezeigten Eingangsschaltung zu dem Pegel "L" wechselt.
Wenn ferner das Potential des Eingangssignals V_in von einem Pegel kleiner als (V_DD + |V_tp|) zu einem hohen Pegel im Zeitpunkt t₅ in 4A wechselt, sind die beiden Eingänge der beiden Inverter 13 und 24 beide auf dem Pegel "H", da die beiden MOS-Transistoren 11 und 12 beide eingeschaltet sind, sodass die beiden Ausgangsknoten a1 und b1 der Haupt- und Nebeneingangspotential-Erfassungsschaltungen 1 und 2 beide auf dem Pegel "L" sind.
Da es der Verriegelungsschaltung 4 über die Verzögerungsschaltung 3 zugeführt wird, wird hier das Ausgangssignal (das Potential in dem Knoten a1) der Haupteingangspotential-Erfassungsschaltung 1 zu der Verriegelungsschaltung 4 eingegeben, nachdem das Ausgangssignal (das Potential in dem Knoten b1) der Nebeneingangspotential-Erfassungsschaltung 2 der Verriegelungsschaltung 4 zugeführt wurde.
Folglich ist in dem Zeitpunkt, wenn das "L"-Pegel-Ausgangssignal der Nebeneingangspotential-Erfassungsschaltung 2 zu der Verriegelungsschaltung 4 eingegeben wird, da das Ausgangssignal V_out der in 2 gezeigten Eingangsschaltung noch auf dem Pegel "L" gehalten wird (das gleiche wie das Ausgangssignal, das erhalten wird, wenn das Potential des Eingangssignals V_in kleiner als (V_DD + |V_tp| ist), der interne Knoten c2 der Verriegelungsschaltung 4 auf dem Pegel "H". Als ein Ergebnis wird das Ausgangssignal V_out der in 2 gezeigten Eingangsschaltung auf dem Pegel "L" ungeachtet des Pegels des Ausgangssignals der Haupteingangspotential-Erfassungsschaltung 1 gehalten.
Ferner werden in dem Schaltungsaufbau der ersten in 2 gezeigten Ausführungsform unter der Bedingung, dass das Steuersignal C auf dem Pegel "H" ist, und ferner das Potential des Eingangssignals V_in auf dem Potential kleiner als das (V_DD + |V_tp|) fixiert ist, im Fall, dass das Versorgungspotential V_DD z. B. wegen den Rauschschwankungen abgesenkt ist, und dadurch die Potentialdifferenz zwischen dem Eingangssignal V_in und dem Versorgungspotential V_DD die Schwellspannung |V_tp| der P-Kanal-MOS-Transistoren 11 und 12 (V_in – V_DD ≥ |V_tp|) überschreitet, die P-Kanal-MOS-Transistoren 11 und 12 beide fehlerhaft eingeschaltet. In diesem Fall kann jedoch das Potential des Ausgangssignals V_out der Eingangsschaltung auf dem Pegel "L" gehalten werden.
Wie oben beschrieben, ist es in der ersten Ausführungsform möglich, die fehlerhafte Operation der Eingangsschaltung zu verhindern, selbst wenn ein beliebiges von dem Eingangssignal V_in und dem Versorgungs- oder Referenzpotential V_DD schwankt.
Mit anderen Worten, ist es in dem Fall, wo wenn die integrierte Halbleiterschaltungsvorrichtung (z. B. eine Speichervorrichtung) in den gewöhnlichen Operationsstatus gesetzt wird, wenn das Potential des Ausgangssignals V_out davon auf dem Pegel "L" ist, aber in einen anderen Status gesetzt wird (z. B. einen Operationsteststatus), wenn auf dem Pegel "H", selbst wenn das Versorgungs- oder Referenzpotential V_DD z. B. wegen Rauschen schwankt, möglich zu verhindern, dass die integrierte Halbleiterschaltungsvorrichtung fehlerhaft von dem gewöhnlichen Operationsstatus zu einem anderen Status (z. B. dem Operationsteststatus) verschoben wird.
3 ist ein Schaltungsdiagramm, das die zweite Ausführungsform der Eingangsschaltung gemäß der vorliegenden Erfindung zeigt, die in einem Substrat der integrierten Halblei terschaltungsvorrichtung ausgebildet wird. Die in 3 gezeigte Eingangsschaltung besteht aus einer Haupteingangspotential-Erfassungsschaltung 5, einer Nebeneingangspotential-Erfassungsschaltung 6 und einer Verzögerungs-Verriegelungs-Schaltung 7.
Die Haupteingangspotential-Erfassungsschaltung 5 inkludiert einen P-Kanal-MOS-Transistor 51, ein Widerstandselement 52 und einen N-Kanal-MOS-Transistor 53. Der P-Kanal-MOS-Transistor 51 ist zwischen einem Signaleingangsanschluss und einem Ausgangsknoten a2 der Haupteingangspotential-Erfassungsschaltung 5 verbunden. Das Eingangssignal V_in wird an einen Signaleingangsanschluss angelegt; eine Versorgungsspannung V_DD wird an ein Gate des P-Kanal-MOS-Transistors 51 als ein Referenzpotential angelegt. Ferner ist das Widerstandselement 52 zwischen einem Ausgangsknoten a2 der Haupteingangspotential-Erfassungsschaltung 5 und einem Massepotential verbunden. Ferner ist der N-Kanal-MOS-Transistor 53 zwischen dem Ausgangsknoten a2 der Haupteingangspotential-Erfassungsschaltung 5 und dem Massepotential verbunden, um das Potential an dem Ausgangsknoten a2 zu entladen. Ein Signal, das später beschrieben wird, wird einem Gate dieses N-Kanal-MOS-Transistors 53 zugeführt.
Die Nebeneingangspotential-Erfassungsschaltung 6 inkludiert einen P-Kanal-MOS-Transistor 61, einen N-Kanal-MOS-Transistor 62, ein Widerstandselement 63 und einen Inverter 64. Das Eingangssignal V_in wird an den Signaleingangsanschluss angelegt; die Versorgungsspannung V_DD wird an ein Gate des P-Kanal-MOS-Transistors 61 als ein Referenzpotential angelegt; und ein Steuersignal C wird an ein Gate des N-Kanal-MOS-Transistors 62 angelegt. Ferner ist das Widerstandselement 63 zwischen einem Eingangsknoten des Inverters 64 und dem Massepotential verbunden. Der Ausgangsknoten b2 der Nebeneingangspotential- Erfassungsschaltung 6 ist mit einem der beiden Eingänge einer NOR-Schaltung 76 verbunden, wie später beschrieben wird.
Die Verzögerungs-Verriegelungs-Schaltung 7 inkludiert drei NAND-Schaltungen 71, 73 und 75, drei NOR-Schaltungen 72, 74 und 76 und zwei Inverter 77 und 78 in Kombination. Diese drei NAND-Schaltungen 71, 73 und 75 und NOR-Schaltungen 72, 74 und 76 sind alle von einem Typ mit zwei Eingängen.
Der Ausgangsknoten a2 der Haupteingangspotential-Erfassungsschaltung 5 ist mit einem Eingang der NAND-Schaltung 71 verbunden; der Ausgang der NAND-Schaltung 71 ist mit einem Eingang der NOR-Schaltung 72 verbunden; der Ausgang der NOR-Schaltung 72 ist mit einem Eingang der NAND-Schaltung 72 verbunden; der Ausgang der NAND-Schaltung 73 ist mit einem Eingang der NOR-Schaltung 74 verbunden; der Ausgang der NOR-Schaltung 74 ist mit einem Eingang der NAND-Schaltung 75 verbunden; und der Ausgang der NAND-Schaltung 75 ist mit einem Eingang des Inverters 77 verbunden. Diese drei NAND-Schaltungen 71, 73 und 75, zwei NOR-Schaltungen 72 und 74 und der Inverter 77 bilden eine Verzögerungsschaltungssektion.
Der Ausgangsknoten b2 der Nebeneingangspotential-Erfassungsschaltung 6 ist mit einem Eingang der NOR-Schaltung 76 verbunden; ein Ausgang des Inverters 77 ist mit dem anderen Eingang der NOR-Schaltung 76 verbunden; und ein Ausgang der NOR-Schaltung 76 ist mit einem Gate des N-Kanal-MOS-Transistors 73 und den anderen Eingängen der beiden NOR-Schaltungen 72 bzw. 74 verbunden. Ferner ist der Ausgang der NOR-Schaltung 76 mit den anderen Eingängen der drei NAND-Schaltungen 71, 73 und 75 jeweils über einen Inverter 78 verbunden. Entsprechend sind alle die NAND-Schaltung 75, der Inverter 77, die NOR-Schaltung 76 und der Inverter 78 zirkulär auf eine Schleifenweise derart verbunden, um eine Verriegelungsschaltungssektion zu bilden. Ferner ist die Ausgabe V_out der in 3 ge zeigten Eingangsschaltung eine Ausgabe des Inverters 77 zum Bilden der Verzögerungs-Verriegelungs-Schaltung 7.
Die in 3 gezeigte zweite Ausführungsform im Aufbau ist im wesentlichen die gleiche wie die der in 2 gezeigten ersten Ausführungsform. In dieser zweiten Ausführungsform ist jedoch die Haupteingangspotential-Erfassungsschaltung 5 zusätzlich mit dem N-Kanal-MOS-Transistor 53 versehen, um das Potential an dem Ausgangsknoten a2 zu entladen; die beiden Ausgaben der Haupt- und Nebeneingangspotential-Erfassungsschaltungen 5 und 6 werden jeweils beide der Verzögerungs-Verriegelungs-Schaltung 7 zugeführt; und die Ausgabe der Verzögerungs-Verriegelungs-Schaltung 7 ist das Ausgangssignal V_out der in 3 gezeigten Eingangsschaltung 2. Außerdem sind das Potential des Ausgangssignals V_out das auf der Basis der Potentiale des Eingangssignals V_in entschieden wird, und die Steuersignale C ziemlich die gleichen wie in dem Fall der in 2 gezeigten ersten Ausführungsform.
Hierin nachstehend wird die Operation der in 3 gezeigten Eingangsschaltung beschrieben.
Wenn das Steuersignal C, das zu dem Gate des N-Kanal-MOS-Transistors 62 eingegeben wird, auf dem Pegel "L" ist (nach dem in 4B gezeigten Zeitpunkt t₁₀), ist das Potential an dem Ausgangsknoten b2 der Nebeneingangspotential-Erfassungsschaltung 6 auf dem Pegel "H" ungeachtet des Potentials des Eingangssignals V_in, da der N-Kanal-MOS-Transistor 62 ausgeschaltet ist, sodass das Potential an dem Knoten c2 auf dem Pegel "L" ist und das Potential an dem Knoten d2 auf dem Pegel "H" ist. Entsprechend kann über das Potential des Ausgangssignals V_out der in 3 gezeigten Eingangsschaltung auf der Basis des Potentials an dem Ausgangsknoten a2 der Haupteingangspotential-Erfassungsschaltung 5 entschieden werden.
Wenn genauer das Potential des Eingangssignals V_in kleiner als das Potential (V_DD + |V_tp|) ist, ist das Potential an dem Ausgangsknoten a2 auf dem Pegel "L", sodass das Potential des Ausgangssignals V_out der Eingangsschaltung auf dem Pegel "L" ist. Wenn ferner das Potential des Eingangssignals V_in höher als das Potential (V_DD + |V_tp|) ist (während der Periode von t₁₅ bis t₁₇, gezeigt in 4A), ist das Potential an dem Ausgangsknoten a2 der Haupteingangspotential-Erfassungsschaltung 5 auf dem Pegel "H", sodass das Potential des Ausgangssignals V_out der in 3 gezeigten Eingangsschaltung auf dem Pegel "H" ist (während der Periode von t₁₆' bis t₁₈', gezeigt in 4E).
Wenn ferner das Versorgungspotential V_DD auf einem derartigen Weg abgesenkt ist, um die Beziehung zwischen (V_in – V_DD ≥ |V_tp|) zu erfüllen (während der Periode von t₁₁ bis t₁₃, wie in 4C gezeigt), entwickelt sich das "H"-Pegel-Signal an dem Ausgang V_out (während der Periode von t₁₂' bis t₁₄', wie in 4E gezeigt), da der P-Kanal-MOS-Transistor 51 fehlerhaft arbeitet.
Wenn jedoch das Potential des Steuersignals C auf dem Pegel "H" ist, wird hier der N-Kanal-MOS-Transistor 62 eingeschaltet. Falls in diesem Fall das Eingangssignal V_in kleiner als (V_DD + |V_tp|) ist, ist das Potential an dem Knoten c2 auf dem Pegel "L" und das Potential an dem Knoten d2 ist auf dem Pegel "H", da das Potential an dem Ausgangsknoten b2 der Nebeneingangspotential-Erfassungsschaltung 6 auf dem Pegel "H" ist. Da das Potential an dem Ausgangsknoten a2 der Haupteingangspotential-Erfassungsschaltung 5 auf dem Pegel "L" ist, ist hier das Potential des Ausgangssignals V_out auf dem Pegel "L".
Wenn ferner das Potential des Eingangssignals V_in von einem Potential kleiner als (V_DD + |V_tp|) (in diesem Zeitpunkt ist das Ausgangssignal V_out auf dem Pegel "L") zu einem Pegel eines hohen Potentials wechselt, ist der Ausgangsknoten b2 der Nebeneingangspotential-Erfassungsschaltung 6 auf dem Pegel "L", und der Ausgangsknoten a2 der Haupteingangspotential-Erfassungsschaltung 5 ist auf dem Pegel "H". Obwohl das Potential des Ausgangssignals V_out zu dem Pegel "H" gewechselt hat, wird deshalb das Potential des Ausgangssignals V_out dennoch auf dem Pegel "L" in dem Zeitpunkt gehalten, wenn das Potential an dem Knoten b2 zu dem Pegel "L" wechselt, da dieser Pegeländerungszeitpunkt später als der Zeitpunkt ist, wenn das Potential an dem Knoten b2 zu dem Pegel "L" wechselt.
Da das Potential an den Knoten c2 zu dem Pegel "H" wechselt und dadurch der N-Kanal-MOS-Transistor 53 eingeschaltet wird, wird deshalb das Potential an den Knoten a2 durch den Transistor 53 von dem Pegel "H" zu dem Pegel "L" entladen. Da der Knoten c2 zu dem Pegel "H" wechselt, wechselt ferner das Potential an den Knoten d2 zu dem Pegel "L". Als ein Ergebnis wird das Ausgangssignal V_out der in 3 gezeigten Eingangsschaltung auf dem "L"-Potentialpegel gehalten, ungeachtet des Erfassungsstatus der Haupteingangspotential-Erfassungsschaltung 5.
Mit anderen Worten, selbst wenn das Versorgungspotential V_DD wegen Schwankungen durch Rauschen abgesenkt wird und dadurch die Potentialdifferenz zwischen dem Eingangssignal V_in und dem Versorgungspotential V_DD höher als die Schwellspannung |V_tp| wird (V_in – V_DD ≥ |V_tp|), d. h. selbst wenn die P-Kanal-MOS-Transistoren 51 und 61 beide fehlerhaft eingeschaltet werden, ist es möglich, das Potential des Ausgangssignals V_out auf dem Pegel "L" zu halten wie es ist.
Wie oben beschrieben, wenn das Steuersignal C auf dem Pegel "L" ist, wird sich in dem Fall, dass das Eingangssignal V_in oder das Versorgungs- oder Referenzpotential V_DD schwankt, das fehlerhafte Operationssignal als das Ausgangssignal V_out entwickeln. Wenn jedoch das Steuersignal C auf dem Pegel "H" ist, wird sich im Fall, dass das Eingangssignal V_in oder das Versorgungs- oder Referenzpotential V_DD schwankt, das fehlerhafte Operationssignal an dem Signalausgangsanschluss als das Ausgangssignal V_out nicht entwickeln, sodass es möglich ist zu verhindern, dass die Schaltungen einer nachfolgenden Stufe, die auf das Ausgangssignal V_out reagieren, fehlerhaft betrieben werden.
5 ist ein Schaltungsdiagramm, das eine dritte Ausführungsform der Eingangsschaltung gemäß der vorliegenden Erfindung zeigt. In dieser dritten Ausführungsform sind zwei Nebeneingangspotential-Erfassungsschaltungen, die jede die gleiche wie in dem Fall der in 2 gezeigten ersten Ausführungsform ist, vorgesehen. In 5 wurden die gleichen Bezugszeichen für die ähnlichen Schaltungselemente beibehalten, die die gleichen Funktionen wie in dem Fall der ersten Ausführungsform haben, ohne dass die ähnliche Beschreibung wiederholt wird.
In 5 ist die Nebeneingangspotential-Erfassungsschaltung 2-1 ziemlich die gleiche wie die in 2 gezeigte Nebeneingangspotential-Erfassungsschaltung 2, und ferner ist die Nebeneingangspotential-Erfassungsschaltung 2-2 aus den ähnlichen Schaltungselementen 25 bis 28 entsprechend den Schaltungselementen 21 bis 24 der Nebeneingangspotential-Erfassungsschaltung 2-1 zusammengesetzt. Obwohl der Schaltungsaufbau in beiden ziemlich der gleiche ist, unterscheidet sich das Steuersignal C', das an das Gate des N-Kanal-MOS-Transistors 26 angelegt wird, von dem Steuersignal C, das an das Gate des N-Kanal-MOS-Transistors 22 angelegt wird.
Die Ausgabe der Nebenschaltung 2-1 und die Ausgabe der Nebenschaltung 2-2 werden beide einer NOR-Schaltung 81 zugeführt. Die Ausgabe dieser NOR-Schaltung 81 wird durch einen Inverter 82 invertiert, und ferner wird die invertierte Ausgabe an einem Knoten C1 zu einem Eingang der NOR-Schaltung 42 der Verriegelungsschaltung 4 gegeben.
In der ersten Ausführungsform, die in 2 gezeigt wird, wird, wenn das Steuersignal auf dem Pegel "H" ist, selbst wenn das Eingangssignal V_in höher als (V_DD + |V_tp|) wird, das Potential an dem Ausgangsanschluss V_out auf dem Pegel "L" gehalten. In dieser dritten Ausführungsform, die in 5 gezeigt wird, kann, so weit wie ein beliebiges der beiden Steuersignale C und C' auf dem Pegel "L" ist, da der Knoten C1 zu dem Pegel "H" ungeachtet des Potentials des Eingangssignals V_in durch die NOR-Schaltung 81 und den Inverter 82 wechselt, der Potentialwert des Ausgangsanschlusses V_out auf der Basis des Ausgangssignals der Haupteingangspotential-Erfassungsschaltung 1 entschieden werden. Mit anderen Worten, wenn das Potential des Eingangssignals V_in höher als (V_DD + |V_tp|) wird, wechselt das Ausgangssignal V_out von dem Pegel "L" zu dem Pegel "H".
Folglich ist es möglich, den Modus (Ausgangspegel) der Eingangsschaltung gemäß dem Potential des Eingangssignals V_in durch Steuern des Steuersignals C' ungeachtet des Steuersignals C umzuschalten.
Es ist wünschenswert, dass die oben beschriebenen Eingangsschaltungen auf einem Substrat mit Schaltungen gebildet werden, denen Signale zugeführt werden, die von dort ausgegeben werden, um integrierte Halbleiterschaltungen zu bilden.

Claims

Eingangsschaltung, die folgendes aufweist: einen Signaleingangs-Terminal zum Anlegen eines externen Eingangssignals (V_in); eine Eingangspotential-Erfassungsschaltung (1) zum Vergleichen eines Potentials des Eingangssignals mit einem bestimmten Referenzpotential, um eine Potentialdifferenz hier zwischen zu erfassen; eine zweite Eingangspotential-Erfassungsschaltung (2), die in Erwiderung auf ein Steuersignal aktiviert wird, zum Vergleichen des Potentials des Eingangssignals mit dem bestimmten Referenzpotential, um die Potentialdifferenz hier zwischen zu erfassen; eine Verzögerungsschaltung (3) zum Verzögern einer Ausgabe der ersten Eingangspotential-Erfassungsschaltung um eine bestimmte Verzögerungszeit; eine Latch-Schaltung (4) zum Eingeben eines Ausgangssignals der Verzögerungsschaltung als Daten und eines Ausgangssignals der zweiten Eingangspotential-Erfassungsschaltung als Takt, um ein Ausgangssignal gemäß den Potentialen dieser beiden eingegebenen Signale zu erzeugen; und ein Signalausgangs-Terminal zum Ausgeben des Ausgangssignals (V_aus) der Latch-Schaltung.
Eingangsschaltung gemäß Anspruch 1, wobei die erste Eingangspotential-Erfassungsschaltung (1) folgendes aufweist: einen ersten Transistor (11) von einem ersten Leitfähigkeitstyp, wobei das bestimmte Referenzpotential auf einen Gate-Anschluss hiervon eingegeben wird, das Eingangssignal entweder auf einen Source-Anschluss oder auf einen Drain-Anschluss hiervon angelegt wird, und wobei der andere Anschluss des Source- und des Drain-Anschlusses hiervon mit einem Versorgungspotential über ein erstes Widerstandselement (12) verbunden und als ein Ausgangsende hiervon verwendet wird; und wobei die zweite Eingangspotential-Erfassungsschaltung (2) folgendes aufweist: einen zweiten Transistor (21) vom ersten Leitfähigkeitstyp, wobei das bestimmte Referenzpotential auf einen Gate-Anschluss hiervon eingegeben wird, und das Eingangssignal entweder an einen Source-Anschluss oder einen Drain-Anschluss hiervon angewandt wird; und einen Transistor (22) vom zweiten Leitfähigkeitstyp, wobei das Steuersignal in einen Gate-Anschluss hiervon eingegeben wird, entweder ein Source-Anschluss oder ein Drain-Anschluss hiervon mit dem anderen Anschluss des Source-Anschlusses und des Drain-Anschlusses des zweiten Transistors vom ersten Leitfähigkeitstyp verbunden ist, und der andere Anschluss des Source-Anschlusses und des Drain-Anschlusses hiervon mit dem Versorgungspotential über ein zweiten Widerstandselement (23) verbunden ist und als ein Ausgangsende hiervon verwendet wird.
Eingangsschaltung gemäß Anspruch 1, wobei sich die Verzögerungsschaltung aus einer gerade Anzahl von in Reihe verbundenen Invertern (31 bis 34) zusammensetzt.
Eingangsschaltung gemäß Anspruch 1, wobei das Steuersignal ein Chip-Freigabe- bzw. Chip-Enable-Signal oder ein von dem Chip-Freigabe- bzw. Chip-Enable-Signal abgeleitetes Signal ist.
Eingangsschaltung gemäß Anspruch 1, wobei das Steuersignal ein unabhängig von außerhalb zugeführtes Signal ist.
Integrierte Halbleiterschaltung, welche die Schaltung gemäß Anspruch 1 enthält, mit der Eingangsschaltung und Schaltungen, zu welchen ein von der Eingangsschaltung ausgegebenes Signal zugeführt wird.
Eingangsschaltung, die folgendes aufweist: ein Signaleingangs-Terminal zum Anwenden eines externen Eingangssignals (V_in) ; eine erste Eingangspotential-Erfassungsschaltung (5) zum Vergleichen eines Potentials des Eingangssignals mit einem bestimmten Referenzpotential, um eine Potentialdifferenz zwischen den beiden zu erfassen; eine zweite Eingangspotential-Erfassungsschaltung (6), die in Erwiderung auf ein Steuersignal (C) aktiviert wird, zum Vergleichen des Potentials des Eingangssignals mit dem bestimmten Referenzpotential, um die Potentialdifferenz zwischen den beiden zu erfassen; eine Verzögerungs-Latch-Schaltung (7) zum Verzögern einer Ausgabe von der ersten Eingangspotential-Erfassungsschaltung um eine bestimmte Verzögerungszeit, um ein erstes Signal zu erzielen; zum Erzielen einer Ausgabe der zweiten Eingangspotential-Erfassungsschaltung als ein zweites Signal; und zum Erzeugen eines Ausgangssignals hiervon zusammenwirkend mit dem ersten Signal und dem zweiten Signal; und ein Signalausgangs-Terminal zum Ausgeben des Ausgangssignals (V_aus) der Verzögerungs-Latch-Schaltung.
Eingangsschaltung gemäß Anspruch 7, wobei die erste Eingangspotential-Erfassungsschaltung (5) folgendes ausweist: einen ersten Transistor vom ersten Leitfähigkeitstyp (150), wobei das bestimmte Referenzpotential in einen Gate-Anschluss hiervon eingegeben wird, das Eingangssignal an entweder einen Source-Anschluss oder einen Drain-Anschluss hiervon angewandt wird, und der andere Anschluss des Source-Anschlusses und des Drain- Anschlusses hiervon mit einem Versorgungspotential über ein erstes Widerstandselement (52) verbunden ist und als ein Ausgangsende hiervon verwendet wird; und wobei die zweite Eingangspotential-Erfassungsschaltung folgendes aufweist: einen zweiten Transistor vom ersten Leitfähigkeitstyp (61), wobei das bestimmte Referenzpotential an einen Gate-Anschluss hiervon angelegt wird, und das Eingangssignal entweder an einen Source-Anschluss oder einen Drain-Anschluss hiervon angelegt wird; und einen Transistor vom zweiten Leitfähigkeitstyp (62), wobei das Steuersignal in einen Gate-Anschluss hiervon eingegeben wird, entweder ein Source-Anschluss oder ein Drain-Anschluss hiervon mit dem anderen Anschluss des Source-Anschlusses und des Drain-Anschlusses des zweiten Transistors vom ersten Leitfähigkeitstyp (61) verbunden ist, und wobei der andere Anschluss des Source-Anschlusses und des Drain-Anschlusses hiervon mit dem Versorgungspotential über ein zweites Widerstandselement (63) verbunden ist und als ein Ausgangsende hiervon verwendet wird.
Eingangsschaltung gemäß Anspruch 7, wobei die Verzögerungs-Latch-Schaltung (7) folgendes ausweist: einen Gate-Anordnung, die sich aus einer Vielzahl von Gate-Stufen (71–75) zusammensetzt, wobei jede eine inverse Logikfunktion hat, wobei eine Ausgabe der ersten Eingangspotential-Erfassungsschaltung an eine erste Stufe hiervon angelegt wird; und zumindest zwei Gate-Schaltungen, die zirklular mit einer ersten Stufe der Gate-Anordnung verbunden sind, und jede eine inverse Logikfunktion aufweist.
Eingangsschaltung gemäß Anspruch 9, wobei jede der Gate-Anschlüsse mit der inversen Logikfunktion jeweils von der Gruppe ausgewählt ist, die sich aus NOR-Schaltungen, NAND-Schaltungen und Interver-Schaltungen zusammensetzt.
Eingangsschaltung gemäß Anspruch 9, welche ferner einen Transistor aufweist, der mit einem Ausgangsknotenpunkt der ersten Eingangspotential-Erfassungsschaltung verbunden ist, und wobei ein Gate-Anschluss hiervon durch eine Ausgabe der beiden zirkular verbundenen Gate-Anschlüsse gesteuert wird.
Eingangsschaltung gemäß Anspruch 7, wobei das Steuersignal ein Chip-Freigabe- bzw. Chip-Enable-Signal oder ein von dem Chip-Freigabe- bzw. Chip-Enable-Signal abgeleitetes Signal ist.
Eingangsschaltung gemäß Anspruch 7, wobei das Steuersignal ein Signal ist, welches unabhängig von Außerhalb eingegeben wird.
Integrierte Halbleiterschaltung, welche die Schaltung gemäß Anspruch 7 enthält, mit der Eingangsschaltung und Schaltungen, zu welchen ein von der Eingangsschaltung ausgegebenes Signal zugeführt wird.
Eingangsschaltung, welche folgendes aufweist: einen Signaleingangs-Terminal zum Anlegen eines externen Eingangssignals (V_in); eine erste Eingangspotential-Erfassungsschaltung (1) zum Vergleichen eines Potentials des Eingangssignals mit einem bestimmten Referenzpotential, um eine Potentialdifferenz zwischen den beiden zu erfassen; eine Vielzahl von zweiten Eingangspotential-Erfassungsschaltungen (2-1, 2-2), wobei jede jeweils in Erwiderung auf ein verschiedenes Steuersignal aktiviert wird, zum Vergleichen des Potentials des Eingangssignals mit dem bestimmten Referenzsignal, um jeweils die Potentialdifferenz zwischen den beiden zu erfassen; eine logische Schaltung (81, 82) zum Erzeugen einer effektiven Ausgabe, wenn zumindest eine der Ausgaben von einer Vielzahl von den zweiten Eingangspotential-Erfassungsschaltungen wirksam ist; eine Verzögerungsschaltung (3) zum Verzögern einer Ausgabe von der ersten Eingangspotential-Erfassungsschaltung um eine bestimmte Verzögerungszeit; eine Latch-Schaltung (4) zum Eingeben eines Ausgangssignals der Verzögerungsschaltung als Daten und eines wirksamen Ausgangssignals der logischen Schaltung als ein Takt, um ein Ausgangssignal gemäß der Potential von diesen beiden eingegebenen Signale zu erzeugen; und ein Signalausgangs-Terminal zum Ausgeben des Ausgangssignals (V_aus) von der Latch-Schaltung.
Integrierte Halbleiterschaltung, welche die Schaltung gemäß Anspruch 15 enthält, mit der Eingangsschaltung und Schaltungen, zu welchen ein von der Eingangsschaltung ausgegebenes Signal zugeführt wird.