DE69528242T2 - Halbleiterspeicheranordnung - Google Patents

Halbleiterspeicheranordnung

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DE69528242T2
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Germany
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sdb
sense amplifier
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circuit
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Tamihiro Ishimura
Katsuaki Matsui
Sampei Miyamoto
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Description

    HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
  • Diese Erfindung betrifft eine Halbleiterspeichervorrichtung.
    • Beschreibung des zugehörigen Standes der Technik
  • Bei der herkömmlichen Halbleiterspeichervorrichtung ist eine Vielzahl von in einer Matrixform angeordneten Speicherzellen in eine Vielzahl von Blöcken aufgeteilt worden (die hierin nachfolgend "Felder bzw. Matrizen" genannt werden). Bei dieser Art von Halbleiterspeichervorrichtung sind verschiedene Operationen, wie beispielsweise eine Datenleseoperation, etc., in Matrixeinheiten ausgeführt worden.
  • Die Halbleiterspeichervorrichtung hat Ausgangsschaltungen, von welchen jede Daten entsprechend Daten, die von einer Speicherzelle zu ihrer entsprechenden Bitleitung zugeführt werden, in Reaktion auf ein Spaltenadressensignal, das zu einer der Spaltenadressenleitungen gesendet wird, zu einer Datenleitung zuführt. Die Ausgangsschaltung weist zwei Transistoren auf, die zwischen einem Anschluss, der mit einem Erdpotential versorgt wird, und der Datenleitung in Reihe geschaltet sind. Eine Steuerelektrode von einem der zwei Transistoren ist elektrisch mit ihrer entsprechenden Bitleitung verbunden. Eine Steuerelektrode des anderen von ihnen ist mit ihrer entsprechenden Spaltenadressenleitung elektrisch verbunden.
  • Wenn in einer Speicherzelle gespeicherte Daten, die zu einer Bitleitung zugeführt worden sind, beispielsweise "1" sind, wird ein an die Bitleitung angeschlossener Transistor EIN-geschaltet und wird ein Transistor, dem ein Spaltenadressensignal zugeführt wird, in Reaktion auf das Spaltenadressensignal EIN-geschaltet. Somit wird die Datenleitung bezüglich des Potentials reduziert. Als Ergebnis werden Daten entsprechend den Daten "1", die zur Bitleitung zugeführt werden, zur Datenleitung zugeführt. Andererseits wird dann, wenn die Daten, auf die oben Bezug genommen ist, "0" sind, der an die Bitleitung angeschlossene Transistor AUS- geschaltet. Somit wird ein Potential der Datenleitung beibehalten wie es ist. Als Er gebnis werden Daten entsprechend den Daten "0" der Speicherzelle, die zur Bitleitung zugeführt worden sind, zur Datenleitung gesendet.
  • Gemäß der herkömmlichen Halbleiterspeichervorrichtung, wie sie oben beschrieben ist, werden die obigen Operationen durch das ausgewählte Feld bzw. die ausgewählte Matrix allein durchgeführt. Es ist daher möglich, einen Leistungsverbrauch der gesamten Halbleiterspeichervorrichtung zu reduzieren.
  • EP-A-0490652 offenbart ein statisches Direktzugriffsspeicherfeld, das in Unterfelder aufgeteilt ist, gemäß dem Oberbegriff des Anspruchs 1. Zum Reduzieren des Leistungsverbrauchs während einer aktiven Operation bleibt nur eines der Unterfelder während jedes aktiven Zyklus angeregt bzw. mit Energie versorgt, wobei das mit Energie versorgte Unterfeld gemäß den drei signifikantesten Spaltenadressenbits ausgewählt wird.
  • EP-A-0449282 offenbart weitere Details eines Leseverstärkers und seiner Leistungsversorgung in einer Speicherschaltung.
  • Gemäß der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung geschaffen, die folgendes aufweist: eine Vielzahl von Speicherfeldern, die durch ein Auswahlsignal auswählbar sind, wobei jedes Feld eine Vielzahl von Speicherzellen, eine Vielzahl von Zeilenadressenleitungen, die mit den Speicherzellen verbunden sind, eine Vielzahl von Paaren von Bitleitungen, die mit den Speicherzellen verbunden sind, ein Paar von Datenbussen und eine Vielzahl von Leseverstärkereinrichtungen, von welchen jede mit einem der Bitleitungspaare verbunden ist, enthält, wobei die Leseverstärkereinrichtungen durch ein Spaltenadressensignal auswählbar sind, dadurch gekennzeichnet, dass die Halbleiterspeichervorrichtung weiterhin eine Datenbus-Vorladeschaltung aufweist, die mit dem Datenbuspaar verbunden ist, zum Laden des Datenbuspaars auf ein erstes Potential, und jede der Verstärkereinrichtungen eine Ausgangsschaltung enthält, die mit dem Datenbuspaar und einem der Bitleitungspaare verbunden ist, wobei die Ausgangsschaltung Datenübertragungstransistoren enthält, die Gateanschlüsse haben, die mit einem der Bitleitungspaare verbunden sind, erste Anschlüsse, die zum Zuführen eines zweiten Potentials angeschlossen sind, das unterschiedlich zum ersten Potential ist, und zweite Anschlüsse, die mit dem Datenbuspaar verbunden sind, wobei die Ausgangsschaltung, die in einer ausgewählten der Leseverstärkereinrichtungen innerhalb eines ausgewählten Speicherfelds enthalten ist, dazu eingerichtet ist, das zweite Potential in Reaktion auf ein Potential, das auf dem angeschlossenem Bitleitungspaar erscheint, selektiv zu einem Datenbus des Datenbuspaars zuzuführen, und die Ausgangsschaltung, die in jeder der nicht ausgewählten Leseverstärkereinrichtungen innerhalb des ausgewählten Speicherfelds enthalten ist, und die Ausgangsschaltungen innerhalb der nicht ausgewählten Speicherfelder dazu eingerichtet sind, den Zustand des Datenbuspaars beizubehalten.
  • Nun werden Ausführungsbeispiele der vorliegenden Erfindung anhand eines Beispiels unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, wobei:
  • Fig. 1 ein fragmentarisches Schaltungsdiagramm ist, das ein Leseverstärkerfeld zeigt, das bei einem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendet wird;
  • Fig. 2 eine Ansicht ist, die eine Konfiguration einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung schematisch darstellt;
  • Fig. 3 eine Ansicht ist, die eine Konfiguration eines Felds ARm schematisch zeigt;
  • Fig. 4 ein fragmentarisches Schaltungsdiagramm ist, das ein Leseverstärkerfeld zeigt, das bei einem zweiten Ausführungsbeispiel der vorliegenden Erfindung verwendet wird;
  • Fig. 5 ein fragmentarisches Schaltungsdiagramm ist, das ein Leseverstärkerfeld darstellt, das bei einem dritten Ausführungsbeispiel der vorliegenden Erfindung verwendet wird;
  • Fig. 6 ein fragmentarisches Schaltungsdiagramm ist, das ein Leseverstärkerfeld zeigt, das bei einem vierten Ausführungsbeispiel der vorliegenden Erfindung verwendet wird;
  • Fig. 7 ein fragmentarisches Schaltungsdiagramm ist, das ein Leseverstärkerfeld zeigt, das bei einem fünften Ausführungsbeispiel der vorliegenden Erfindung verwendet wird;
  • Fig. 8 ein Zeitdiagramm zum Beschreiben der Operation des Leseverstärkerfelds ist, das in Fig. 1 gezeigt ist; und
  • Fig. 9 ein Zeitdiagramm zum Beschreiben der Operation des in Fig. 6 gezeigten Leseverstärkerfelds ist.
    • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
  • Hierin nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung detailliert unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
  • Fig. 2 ist eine Ansicht, die eine Konfiguration einer Halbleiterspeichervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung schematisch zeigt.
  • Die Halbleiterspeichervorrichtung weist eine Vielzahl von Feldern AR&sub0; bis ARm und Decodierschaltungen D1 und D2 auf.
  • Spaltenadressenleitungen CL&sub0;, ~, CLi sind jeweils an die Decodierschaltung D1 und die Felder AR&sub0; bis ARm angeschlossen. Die Decodierschaltung D1 dient als Schaltung zum Auswählen einer erwünschten Spaltenadressenleitung aus den Spaltenadressenleitungen CL&sub0;, ~, CLi.
  • Jede von Feldauswahl-Signalleitungen AS&sub0;, ~, ASm, die elektrisch an die Decodierschaltung D2 angeschlossen ist, ist an ihr entsprechendes Feld der Felder AR&sub0; bis ARm elektrisch angeschlossen. Die Decodierschaltung D2 dient als Schaltung zum Auswählen einer erwünschten Feldauswahl-Signalleitung aus den Feldauswahl- Signalleitungen AS&sub0;, ~, ASm, um ein erwünschtes Feld auszuwählen.
  • Eine Vielzahl von Datenleitungen DB ist elektrisch an ihre entsprechenden Felder AR&sub0;, ~, ARm angeschlossen.
  • Fig. 3 ist eine Ansicht, die eine Konfiguration des Felds ARm schematisch zeigt. ARm wird nachfolgend unter Bezugnahme auf Fig. 3 beschrieben.
  • Das Feld ARm weist eine Decodierschaltung 3 auf, ein Speicherzellenfeld MAR mit einer Vielzahl von Speicherzellen, die in einer Matrixform angeordnet sind, ein Leseverstärkerfeld SAR, das aus einer Vielzahl von Leseverstärkern und einer Leseverstärker-Steuerschaltung zusammengesetzt ist, und eine Umschaltschaltung SW, die elektrisch zwischen dem Leseverstärkerfeld SAR und einer Datenleitung DB angeschlossen ist.
  • Die Decodierschaltung D3 ist über eine Vielzahl von Zeilenadressenleitungen WL&sub0;, ~, WLm elektrisch an das Speicherzellenfeld MAR angeschlossen. Die Decodierschaltung D3 ist über die Feldauswahl-Signalleitung ASm elektrisch an die Decodierschaltung D2 angeschlossen. Weiterhin dient die Decodierschaltung D3 als Schaltung zum Auswählen einer Zeilenadressenleitung entsprechend einer Eingangszeilenadresse, wenn die Feldauswahl-Signalleitung ASm ausgewählt ist.
  • Das Speicherzellenfeld MAR ist über eine Vielzahl von Bitleitungen BL&sub0;, ~, BLi elektrisch an das Leseverstärkerfeld SAR angeschlossen. Nun wird eine Schaltungsoperation des Speicherzellenfelds MAR kurz beschrieben. Wenn die Decodierschaltung D3 eine Zeilenadressenleitung auswählt, wird eine Vielzahl von Daten, die in einer Vielzahl von Speicherzellen gespeichert sind, die an die ausgewählte Zeilenadressenleitung angeschlossen sind, zu ihren entsprechenden Bitleitungen zugeführt. Da die individuellen bzw. einzelnen Bitleitungen elektrisch an das Leseverstärkerfeld SAR angeschlossen sind, werden die Daten, die in den jeweiligen Speicherzellen gespeichert sind, die an die ausgewählte Zeilenadressenleitung angeschlossen sind, zum Leseverstärkerfeld SAR übertragen.
  • Das Leseverstärkerfeld SAR ist über die Spaltenadressenleitungen SL&sub0;, ~, elektrisch an die Decodierschaltung D1 angeschlossen. Weiterhin ist das Leseverstärkerfeld SAR über die Feldauswahl-Signalleitung ASm elektrisch an die Decodierschaltung D2 angeschlossen. Weiterhin ist das Leseverstärkerfeld SAR über Datenleitungen SDB und elektrisch an die Umschaltschaltung SW angeschlossen. Das Leseverstärkerfeld SAR weist eine Vielzahl von Leseverstärkern auf, die aus Lese-Latch-Schaltungen und Ausgangsschaltungen zusammengesetzt sind und an ihre entsprechenden Bitleitungspaare angeschlossen sind, und eine Leseverstärker-Steuerschaltung. Jede der Lese-Latch-Schaltungen verstärkt in einer Speicherzelle gespeicherte Daten, die zu ihrer entsprechenden Bitleitung zugeführt worden sind. Jede der Ausgangsschaltungen gibt Daten entsprechend in einer Speicherzelle gespeicherten Daten, die zu einer Bitleitung entsprechend einer Spal tenadressenleitung zugeführt worden sind, die durch die Decodierschaltung D1 ausgewählt ist, zu den Datenleitungen SDB und aus.
  • Die Umschaltschaltung SW ist über die Datenleitungen SDB und elektrisch an das Leseverstärkerfeld SAR angeschlossen. Die Umschaltschaltung SW steuert die Übertragung von Daten entsprechend den Daten, die zu den Datenleitungen SDB oder gesendet sind, zur Datenleitung DB.
  • Das Leseverstärkerfeld SAR und der Decodierer D3, die in jedem der Felder AR&sub0; bis ARm enthalten sind, sind elektrisch an ihre entsprechende Feldauswahl- Signalleitung der Feldauswahl-Signalleitungen AS&sub0; bis ASm angeschlossen. Da innere Schaltungskonfigurationen der jeweiligen Felder AR&sub0; bis ARm im Wesentlichen identisch zueinander sind, werden die Felder, die andere als das Feld ARm sind und die oben nicht beschrieben worden sind, nicht beschrieben.
  • Fig. 1 ist ein fragmentarisches Schaltungsdiagramm, das ein Leseverstärkerfeld zeigt, das beim ersten Ausführungsbeispiel der vorliegenden Erfindung verwendet wird. Nachfolgend wird das erste Ausführungsbeispiel unter Bezugnahme auf Fig. 1 beschrieben.
  • Fig. 1 ist ein fragmentarisches Schaltungsdiagramm eines Leseverstärkerfelds SAR, das eine Vielzahl von Leseverstärkern SA&sub0;, ~, SAi und eine Leseverstärker- Steuerschaltung SAG aufweist. Übrigens ist auch ein Speicherzellenfeld MAR beschrieben, um ein einfaches Verstehen der Beziehung einer Korrespondenz zwischen Speicherzellen und Leseverstärkern zur Verfügung zu stellen.
  • Das Speicherzellenfeld MAR enthält eine Vielzahl von Speicherzellen MC&sub0;&sub0; bis MCim-i, die elektrisch an ihre entsprechenden Bitleitungen von Bitleitungen BL&sub0;, ~, BLj, ~, BLi angeschlossen sind, die zählend ab der Bitleitung BL&sub0; auf einer abwechselnden Basis vorgesehen sind und die elektrisch an ihre entsprechenden Zeilenadressenleitungen von Zeilenadressenleitungen WL&sub0;, WL&sub2;, ~, WLm-1 angeschlossen sind, die zählend ab der Zeilenadressenleitung WL&sub0; auf einer abwechselnden Basis vorgesehen sind. Weiterhin enthält das Speicherzellenfeld MAR eine Vielzahl von Speicherzellen MC&sub0;&sub1;, ~, MCim, die elektrisch an ihre entsprechenden Bitleitungen von Bitleitungen , ~, , ~, angeschlossen sind, die zählend ab der Bitleitung auf einer abwechselnden Basis vorgesehen sind und die elektrisch an ihre entsprechenden Zeilenadressenleitungen von Zeilenadressenleitungen WL&sub1;, WL&sub3;, ~, WLm angeschlossen sind, die zählend ab der Zeilenadressenleitung WL&sub1; auf einer abwechselnden Basis vorgesehen sind.
  • Das Bitleitungspaar (BL&sub0; und ) ist elektrisch an seinen entsprechenden Leseverstärker SA&sub0; angeschlossen. Gleichermaßen sind die Bitleitungen der Bitleitungspaare (BL&sub1; und ) ~ (BLi und ) elektrisch an ihre entsprechenden Leseverstärker SAi, ~, SAi angeschlossen. Die Leseverstärker SA&sub0; bis SAi sind elektrisch an ihre entsprechenden Spaltenadressenleitungen CL&sub0;, ~, CLi angeschlossen.
  • Nun wird der Leseverstärker SAj beschrieben.
  • Der Leseverstärker SAj weist eine Lese-Latch-Schaltung und eine Ausgangsschaltung auf. Die Lese-Latch-Schaltung weist N-Kanal-Typ-Metalloxid- Halbleitertransistor (die hierin nachfolgend "NMOS-Transistoren" genannt werden) MN&sub1; und MN&sub2;, die zur Erfassung und zur Verstärkung verwendet werden, P-Kanal- Typ-MOS-Transistoren (die hierin nachfolgend "PMOS-Transistoren" genannt werden) MP&sub1; und MP&sub2;, und NMOS-Transistoren MN&sub3; und MN&sub4;, die zur Entzerrung von Bitleitungen verwendet werden, auf. Der Sourceanschluss des NMOS-Transistors MN&sub1; ist elektrisch an einen Lese-Latch-Anschluss SLNT angeschlossen. Der Drain- anschluss des NMOS-Transistors MN&sub1; ist elektrisch an die Bitleitung angeschlossen, und sein Gateanschluss ist elektrisch an die Bitleitung BLj angeschlossen. Der Sourceanschluss des NMOS-Transistors MN&sub2; ist elektrisch an den Lese- Latch-Anschluss SLNT angeschlossen. Der Drainanschluss des NMOS-Transistors MN&sub2; ist elektrisch an die Bitleitung BLj angeschlossen und sein Gateanschluss ist elektrisch an die Bitleitung angeschlossen. Der Sourceanschluss des PMOS- Transistors MP&sub1; ist elektrisch an einen Lese-Latch-Anschluss SLPT angeschlossen. Der Drainanschluss des PMOS-Transistors MP&sub1; ist elektrisch an die Bitleitung angeschlossen und sein Gateanschluss ist elektrisch an die Bitleitung BLj angeschlossen. Der Sourceanschluss des PMOS-Transistors MP&sub2; ist elektrisch an den Lese-Latch-Anschluss SLPT angeschlossen. Der Drainanschluss des PMOS- Transistors MP&sub2; ist elektrisch an die Bitleitung BLj angeschlossen und sein Gateanschluss ist elektrisch an die Bitleitung angeschlossen. Der Sourceanschluss des NMOS-Transistors MN&sub3; wird mit einem Potential von 1/2 VCC versorgt. Der Drainanschluss des NMOS-Transistors MN&sub3; ist elektrisch an die Bitleitung angeschlossen und sein Gateanschluss ist elektrisch an einen Lese- Latch-Schaltungsentzerrer EQT angeschlossen. Der Sourceanschluss des NMOS- Transistors MN&sub4; wird mit dem Potential von 1/2 VCC versorgt. Der Drainanschluss des NMOS-Transistors MN&sub4; ist elektrisch an die Bitleitung BLG angeschlossen und sein Gateanschluss ist elektrisch an den Lese-Latch-Schaltungs- Entzerrungsanschluss EQT angeschlossen.
  • Die Ausgangsschaltung weist N-Kanal-Typ-MOS-Transistoren MN&sub5;, MN&sub6;, MN&sub7; und MN&sub8; auf Die NMOS-Transistoren NM&sub5; und MN&sub5; sind zwischen einer Datenleitung und einer Datenübertragungs-Freigabeleitung DTEA in Reihe geschaltet. Weiterhin sind die NMOS-Transistoren MN&sub7; und MN&sub8; zwischen einer Datenleitung SDB und der Datenübertragungs-Freigabeleitung DTEA in Reihe geschaltet. Die Spaltenadressenleitung CLK ist elektrisch an den Gateanschluss des NMOS- Transistors MN&sub6; und den Gateanschluss des NMOS-Transistors MN&sub8; angeschlossen. Der Gateanschluss des NMOS-Transistors MN&sub5; ist elektrisch an die Bitleitung angeschlossen, und der Gateanschluss des NMOS-Transistors MN&sub7; ist elektrisch an die Bitleitung BLG angeschlossen.
  • Jeder der Leseverstärker SA&sub0;, ~, SAj, die elektrisch an ihre entsprechenden Bitleitungen der Bitleitungspaare (BL&sub0; und ) ~ (BLi und ) angeschlossen sind, ist aus NMOS-Transistoren MN&sub1;, MN&sub2;, MN&sub3;, MN&sub4;, MN&sub5;, MN&sub6;, MN&sub7; und MN&sub8; und PMOS-Transistoren MP&sub1; und MP&sub2; auf eine derartige Weise zusammengesetzt, die gleich dem Leseverstärker SAj ist. Der Drainanschluss des Transistors MN&sub1; jedes der Leseverstärker SA&sub0;, ~, SAj ist elektrisch an seine entsprechende Bitleitung der Bitleitungen , ~, angeschlossen. Der Gateanschluss des Transistors MN&sub1; jedes der Leseverstärker SA&sub0;, ~, SAi ist elektrisch an seine entsprechende Bitleitung der Bitleitungen BL&sub0;, ~, BLi angeschlossen. Der Drainanschluss des Transistors MN&sub2; jedes der Leseverstärker SA&sub0;, ~, SAi ist elektrisch an seine entsprechende Bitleitung der Bitleitungen BL&sub0;, ~, BLi angeschlossen. Der Drainanschluss des Transistors MN&sub2; jedes der Leseverstärker SA&sub0;, ~, SAi ist elektrisch an seine entsprechende Bitleitung der Bitleitungen ( , ~, ) angeschlossen. Der Drainanschluss des Transistors MP&sub1; jedes der Leseverstärker SA&sub0;, ~, SAi ist elektrisch an seine entsprechende Bitleitung der Bitleitungen , ~, angeschlossen. Der Gateanschluss des Transistors MP&sub1; jedes der Leseverstärker SA&sub0;, ~, SAi ist elektrisch an seine entsprechende Bitleitung der Bitleitungen BL&sub0;, ~, BLi angeschlossen. Der Drainanschluss des Transistors MP&sub2; jedes der Leseverstärker SA&sub0;, ~, SAi ist elektrisch an seine entsprechende Bitleitung der Bitleitungen BL&sub0;, ~, BLi angeschlossen. Der Gateanschluss des Transistors MP&sub2; jedes der Leseverstärker SA&sub0;, ~, SAi ist elektrisch an seine entsprechende Bitleitung der Bitleitungen , ~, angeschlossen. Der Gateanschluss des Transistors MN&sub5; jedes der Leseverstärker SA&sub0;, ~, SAi ist elektrisch an seine entsprechende Bitleitung der Bitleitungen , ~, angeschlossen. Der Gateanschluss des Transistors MN&sub7; jedes der Leseverstärker SA&sub0;, ~, SAi ist elektrisch an seine entsprechende Bitleitung der Bitleitungen BL&sub0;, ~, BLi angeschlossen. Der Drainanschluss des Transistors MN&sub3; jedes der Leseverstärker SA&sub0;, ~, SAi ist elektrisch an seine entsprechende Bitleitung der Bitleitunge , ~, angeschlossen. Der Drainanschluss dese Transistors MN&sub4; jedes der Leseverstärker SA&sub0;, ~, SAi ist elektrisch an seine entsprechende Bitleitung der Bitleitungen BL&sub0;, ~, BLi angeschlossen. Der Gateanschluss des Transistors MN&sub6; jedes der Leseverstärker SA&sub0;, ~, SAi ist elektrisch an seine entsprechende Spaltenadressenleitung der Spaltenadressenleitungen CL&sub0;, ~, CLi angeschlossen. Der Gateanschluss des Transistors MN&sub8; jedes der Leseverstärker SA&sub0;, ~, SAi ist elektrisch an seine entsprechende Spaltenadressenleitung der Spaltenadressenleitungen CL&sub0;, ~, CLi angeschlossen. Da elektrische Anschlüsse der einzelnen Leseverstärker SA&sub0;, ~, SAi, die andere als die elektrischen Verbindungen sind, die oben angegeben sind, gleich denjenigen sind, die durch den Leseverstärker SAj durchgeführt werden, wird ihre Beschreibung weggelassen werden.
  • Nun wird eine Leseverstärker-Steuerschaltung SAC beschrieben.
  • Die Leseverstärker-Steuerschaltung SAC weist NMOS-Transistoren MN&sub9;, MN&sub1;&sub0;, MN&sub1;&sub1;, MN&sub1;&sub2;, MN&sub1;&sub3;, einen PMOS-Transistor MP&sub3; und Erzeugungsschaltungen SPG, EQG, SNG und DTEG auf.
  • Der Drainanschluss und der Gateanschluss des NMOS-Transistors MN&sub9; werden mit einem Leistungsversorgungspotential VCC versorgt. Der Sourceanschluss des NMOS-Transistors MN&sub9; ist elektrisch an die Datenleitung SDB angeschlossen. Der Drainanschluss und der Gateanschluss des NMOS-Transistors MN&sub1;&sub0; werden mit dem Leistungsversorgungspotential VCC versorgt. Der Sourceanschluss des NMOS-Transistors MN&sub1;&sub0; ist elektrisch an die Datenleitung angeschlossen.
  • Die Erzeugungsschaltung DTEG ist eine Schaltung zum Zuführen eines Datenübertragungs-Freigabesignals DTE zu einem Datenübertragungs- Freigabeanschluss DTET, an welchem die Datenübertragungs-Freigabeleitung DTEA angeschlossen ist. Die Erzeugungsschaltung SNG ist eine Schaltung zum Zuführen eines N-Kanal-Lese-Latch-Freigabesignals SN zu einem N-Kanal-Lese- Latch-Freigabeanschluss SNT. Die Erzeugungsschaltung EQG ist eine Schaltung zum Zuführen eines Lese-Latch-Schaltungs-Entzerrungssignals EQ zum Lese- Latch-Schaltungs-Entzerrungsanschluss EQT. Die Erzeugungsschaltung SPG ist eine Schaltung zum Zuführen eines P-Kanal-Lese-Latch-Freigabesignals SP zu einem P-Kanal-Lese-Latch-Aktivierungs- oder Freigabeanschluss SPT. Der Sourceanschluss des PMOS-Transistors MP&sub3; wird mit dem Leistungsversorgungspotential VCC versorgt. Der Drainanschluss des PMOS-Transistors MP&sub3; ist elektrisch an den Lese-Latch-Anschluss 'SPT angeschlossen. Der Gateanschluss des PMOS- Transistors MP&sub3; ist elektrisch an den P-Kanal-Lese-Latch-Freigabeanschluss SPT angeschlossen. Der Sourceanschluss des NMOS-Transistors MN&sub1;&sub1; wird mit dem Potential von 1/2 VCC versorgt. Der Drainanschluss des NMOS-Transistors MN&sub1;&sub1; ist elektrisch an den Lese-Latch-Anschluss SLPT angeschlossen. Der Gateanschluss des NMOS-Transistors MN&sub1;&sub1; ist elektrisch an den Lese-Latch-Schaltungs- Entzerrungsanschluss EQT angeschlossen. Der Sourceanschluss des NMOS- Transistors MN&sub1;&sub2; wird mit dem Potential von 1/2 VCC versorgt. Der Drainanschluss des NMOS-Transistors MN&sub1;&sub2; ist elektrisch an den Lese-Latch-Anschluss SLNT angeschlossen. Der Gatenanschluss des NMOS-Transistors MN&sub1;&sub2; ist elektrisch an den Lese-Latch-Schaltungs-Entzerrungsanschluss EQT angeschlossen. Der Sourceanschluss des NMOS-Transistors MN&sub1;&sub3; wird mit einem Erdungspotential VSS versorgt. Der Drainanschluss des NMOS-Transistors MN&sub1;&sub3; ist elektrisch an den Lese-Latch-Anschluss SLNT angeschlossen. Der Gateanschluss des NMOS- Transistors MN&sub1;&sub3; ist elektrisch an den N-Kanal-Lese-Latch-Freigabeanschluss SNT angeschlossen.
  • Nun wird eine Leseoperation der Halbleiterspeichervorrichtung, die in den Fig. 1, 2 und 3 gezeigt ist, unter Bezugnahme auf ein in Fig. 8 gezeigtes Zeitdiagramm beschrieben, um die Operation des Leseverstärkerfelds zu beschreiben, das beim ersten Ausführungsbeispiel der vorliegenden Erfindung verwendet wird.
  • Vor der Leseoperation wird das Potential jeder der Spaltenadressenleitungen CL&sub0;, ~, CLi auf das Erdungspotential VSS eingestellt. Das Potential jeder der Zeilenadressenleitungen WL&sub0;, ~, WLm wird auf das Erdungspotential eingestellt. Das Potential des Lese-Latch-Schaltungs-Entzerrungssignals EQ wird auf das Leistungsversorgungspotential VCC eingestellt. Das Potential des Lese-Latch-Schaltungs- Entzerrungsanschlusses EQT wird auf das Leistungsversorgungspotential VCC eingestellt. Das Potential des P-Kanal-Lese-Latch-Freigabesignals SP wird auf das Leistungsversorgungspotential VCC eingestellt. Das Potential dese P-Kanal-Lese- Latch-Freigabeanschlusses SPT wird auf das Leistungsversorgungspotential VCC eingestellt. Das Potential des N-Kanal-Lese-Latch-Freigabesignals SN wird auf das Erdungspotential VSS eingestellt. Das Potential des N-Kanal-Lese-Latch- Freigabeanschlusses SNT wird auf das Erdungspotential VSS eingestellt. Der Transistor MN&sub1;&sub1; wird EIN-geschaltet, so dass das Potential des Lese-Latch-Anschlusses SLPT auf das Potential von 1/2 VCC eingestellt wird. Der Transistors MN&sub1;&sub2; wird EIN- geschaltet, so dass das Potential des Lese-Latch-Anschlusses SLNT auf das Potential von 1/2 VCC eingestellt wird. Der Transistor MN&sub4; des entsprechenden Leseverstärkers der Leseverstärker SA&sub0;, ~, SAi wird EIN-geschaltet, so dass das Potential jeder der Bitleitungen BL&sub0;, ~, BLi auf das Potential von 1/2 VCC eingestellt wird. Der Transistor MN&sub3; des entsprechenden Leseverstärkers der Leseverstärker SA&sub0;, ~, SAi wird EIN-geschaltet, so dass das Potential jeder der Bitleitungen , ~, auf das Potential von 1/2 VCC eingestellt wird. Das Potential des Datenübertragungs-Freigabesignals DTE wird auf das Leistungsversorgungspotential VCC eingestellt. Das Potential des Datenübertragungs-Freigabeanschlusses DTET wird auf das Leistungsversorgungspotential VCC eingestellt. Die Datenleitung SDB wird auf ein Potential eingestellt, das um eine Schwellenspannung Vt des NMOS-Transistors MN&sub9; gegenüber dem Leistungsversorgungspotential VCC erniedrigt ist. Die Datenleitung wird auf ein Potential eingestellt, das um eine Schwellenspannung Vt des NMOS-Transistors MN&sub1;&sub0; gegenüber dem Leistungsversorgungspotential VCC reduziert ist. Dieser Zustand wird "entzerrter Zustand bzw. ausgeglichener Zustand" genannt.
  • Eine Schaltungsoperation zum Lesen von Daten von "1", die in einer Speicherzelle MCj1 des Felds ARm gespeichert sind, wird nun als Beispiel beschrieben.
  • Eine Feldauswahl-Signalleitung ASm wird zuerst durch die Decodierschaltung D2 ausgewählt. Dementsprechend wird das Potential des Lese-Latch-Schaltungs- Entzerrungssignals EQ, das im Feld ARm entwickelt ist, zum Erdungspotential VSS geändert. Dabei werden die Transistoren MN&sub3; und MN&sub4; jedes der Leseverstärkers SA&sub0;, ~, SAj AUS-geschaltet, so dass das Potential der Zeilenadressenleitung WL&sub1;, die durch die Decodierschaltung D3 ausgewählt ist, zu einem Potential geändert wird, das um eine Schwellenspannung Vt des NMOS-Transistors in der Speicherzelle MCj1 gegenüber dem Leistungsversorgungspotential VCC erhöht ist. Mit der Änderung des Potentials der Zeilenadressenleitung WL&sub1; auf das erhöhte Potential werden Daten, die in den einzelnen Speicherzellen M0&sub0;&sub1;, ~, MCj1, ~, MCi1, die an die Zeilenadressenleitung WL&sub1; angeschlossen sind, zu ihren entsprechenden Bitleitungen , ~, , ~, zugeführt. Somit werden kleine Unterschiede bezüglich des Potentials zwischen den jeweiligen Bitleitungspaaren (BL&sub0; und ), ~, (BLi und ) entwickelt. Als nächstes wird das Potential des Datenübertragungs- Freigabesignals DTE zum Erdungspotential VSS geändert. Weiterhin wird das Potential des P-Kanal-Lese-Latch-Freigabesignals SP zum Erdungspotential VSS geändert. Weiterhin wird das N-Kanal-Lese-Latch-Freigabesignal SN zum VCC- Potential geändert. Somit wird der PMOS-Transistors MP&sub3; EIN-geschaltet, so dass das Potential des Lese-Latch-Anschlusses SLPT zum Leistungsversorgungspotential VCC geändert wird. Weiterhin wird der NMOS-Transistor MN&sub1;&sub3; EIN-geschaltet, so dass das Potential des Lese-Latch-Anschluss SLNT zum Erdungspotential VSS geändert wird. Mit der Änderung der Lese-Latch-Anschlüsse SLPT und SLNT zum Leistungsversorgungspotential VCC und zum Erdungspotential VSS werden die einzelnen Lese-Latch-Schaltungen der Leseverstärker SA&sub0;, ~, SAi angetrieben. Somit wird die Differenz bezüglich des Potentials zwischen jedem der Bitleitungspaare (BL&sub0; und ), ~, (BLi und ) verstärkt. Als Ergebnis wird das Potential von , das mit einem Potential hohen Pegels versorgt wird, zum Leistungsversorgungspotential VCC gebracht und wird das Potential der Bitleitung BLj zum Erdungspotential VSS gebracht. Als nächstes wird die Spaltenadressenleitung CLj durch die Decodierschaltung D1 ausgewählt. Das Potential der ausgewählten Spaltenadressenleitung CLj wird zum Leistungsversorgungspotential VCC geändert. Mit der Änderung der Potentiale der Bitleitung und der Spaltenadressenleitung CLj zum Leistungsversorgungspotential VCC werden NMOS-Transistoren MN&sub5; und MN&sub6; des Leseverstärkers SAj EIN-geschaltet. Somit wird das Potential der Datenleitung SDB reduziert. Mit der Änderung der Potentials der Bitleitung BLG zum Erdungspotential VSS wird andererseits der Transistors MN&sub7; AUS-geschaltet. Als Ergebnis wird die Datenleitung SDB auf dem Leistungsversorgungspotential VCC gehalten. Somit werden Daten entsprechend den Daten, die in der Speicherzelle MCj1 gespeichert werden, zur Datenleitung zugeführt.
  • Nun wird der Zustand jedes der Felder beschrieben, die nicht durch die entsprechenden Feldauswahl-Signalleitungen ausgewählt worden sind. Das Potential des Lese-Latch-Schaltungs-Entzerrungssignals EQ wird auf das Leistungsversorgungspotential VCC eingestellt. Das Potential jeder der Zeilenleitungen WL&sub0;, ~, WLi wird auf das Erdungspotential VSS eingestellt. Das Potential eines P-Kanal-Lese-Latch- Freigabesignals SP wird auf das Leistungsversorgungspotential VCC eingestellt.
  • Das Potential eines N-Kanal-Lese-Latch-Freigabesignals SN wird auf das Erdungspotential VSS eingestellt. Ein Transistor MN&sub1;&sub1; wird EIN-geschaltet, so dass das Potential eines Lese-Latch-Anschlusses SLPT auf ein Potential von 1/2 VCC eingestellt wird. Ein Transistors MN&sub1;&sub2; wird EIN-geschaltet, so dass das Potential eines Lese- Latch-Anschlusses SLNT auf das Potential von 1/2 VCC eingestellt wird. Ein Transistor MN&sub4; eines entsprechenden Leseverstärkers der Leseverstärker SA&sub0;, ~, SAi wird EIN-geschaltet, so dass das Potential jeder der Bitleitungen BL&sub0;, ~, BL; auf das Potential von 1/2 VCC eingestellt wird. Ein Transistor MN&sub3; eines entsprechenden Leseverstärkers der Leseverstärker SA&sub0;, ~, SAj wird EIN-geschaltet, so dass das Potential jeder der Bitleitungen BL&sub0;, ~, BLi auf das Potential von 1/2 VCC eingestellt wird. Das Potential eines Datenübertragungs-Freigabesignals DTE wird auf das Leistungsversorgungspotential VCC eingestellt. Eine Datenleitung SDB wird auf ein Potential eingestellt, das um eine Schwellenspannung ³/&sub4; eines NMOS- Transistors MNg gegenüber dem Leistungsversorgungspotential VCC reduziert ist. Eine Datenleitung wird auf ein Potential eingestellt, das um eine Schwellenspannung Vt eines NMOS-Transistors MN&sub1;&sub0; gegenüber dem Leistungsversorgungspotential VCC reduziert ist.
  • Selbst wenn eine Spaltenadressenleitung CLj in jedem Feld ausgewählt wird, das in einem nicht ausgewählten Zustand gehalten wird, werden ein NMOS-Transistor MN&sub5; und ein NMOS-Transistor MN&sub7; eines Leseverstärkers SAj der an die Spaltenadressenleitung CLK angeschlossen ist, nicht EIN-geschaltet. Dies ist so, weil das Potential des Datenübertragungs-Freigabesignals DTE auf das Leistungsversorgungspotential VCC eingestellt ist und das Potential des Bitleitungspaars BLj und das an den Leseverstärker SAj angeschlossen ist, auf das Potential von 1/2 VCC eingestellt ist. Das bedeutet, dass jeder der Transistoren MN&sub5; und MN&sub7; in einem AUS-Zustand ist. Somit fließt kein Strom durch den Transistor MN&sub5;. Gleichermaßen fließt kein Strom durch den Transistor MN&sub7;. Als Ergebnis wird ein Leistungsverbrauch reduziert. Hier kann der Pegel des Potentials des Datenübertragungs-Freigabesignals DTE, das im nicht ausgewählten Feld verwendet wird, d. h. des Potentials des Datenübertragungs-Freigabeanschlusses DTET, ein Potential sein, das nicht zulässt, dass die Transistoren MN&sub5; und MN&sub7; EIN-schalten. Da das Potential des Bitleitungspaars, das im entzerrten Zustand ist, auf 1/2 VCC liegt, kann nämlich das Potential des Datenübertragungs-Freigabeanschlusses DTET ein Potential sein, das höher als 1/2 VCC - Schwellenspannung Vt ist (wobei Vt: Schwellenspannung jedes der Transistoren MN&sub5; und MN&sub7;).
  • Fig. 4 ist ein fragmentarisches Schaltungsdiagramm, das ein Leseverstärkerfeld zeigt, das bei einem zweiten Ausführungsbeispiel der vorliegenden Erfindung verwendet wird. Nachfolgend wird das zweite Ausführungsbeispiel unter Bezugnahme auf Fig. 4 beschrieben. Dieselben Elemente der Struktur wie diejenigen, die in Fig. 1 gezeigt sind, oder die Elemente der Struktur, die gleich denjenigen sind, die in Fig. 1 gezeigt sind, sind durch gleiche Bezugszeichen identifiziert, und ihre Beschreibung wird daher weggelassen.
  • Beim ersten Ausführungsbeispiel sind die Sourceanschlüsse der Transistoren MN&sub5; und MN&sub7; jedes der Leseverstärker SA&sub0;, ~, SAj über die Datenübertragungs- Freigabeleitung DTA an den Datenübertragungs-Freigabeanschluss DTET angeschlossen gewesen. Beim zweiten Ausführungsbeispiel sind gegensätzlich dazu die Sourceanschlüsse der Transistoren MN&sub5; und MN&sub7; jedes der Leseverstärker SA&sub0;, ~, SAj elektrisch an einen Lese-Latch-Anschluss SLNT angeschlossen. Beim zweiten Ausführungsbeispiel ist keine Erzeugungsschaltung DTEG vorgesehen.
  • Nun wird eine Leseoperation des zweiten Ausführungsbeispiels beschrieben. In einem ausgewählten Feld wird das Potential eines Lese-Latch-Anschlusses SLNT auf eine Weise reduziert, die gleich dem beim ersten Ausführungsbeispiel verwendeten Datenübertragungs-Freigabeanschluss DTET ist. Somit wird jede Ausgangsschaltung auf dieselbe Weise wie diejenige aktiviert, die beim ersten Ausführungsbeispiel verwendet wird. Im nicht ausgewählten jeweiligen Feld wird das Potential eines Lese-Latch-Anschlusses SLNT auf ein Potential von 1/2 VCC eingestellt. Somit werden die Potentiale der Sourceanschlüsse der Transistoren MN&sub5; und MN&sub7; jedes der Leseverstärker SA&sub0;, ~, SAj jedes auf das Potential von 1/2 VCC eingestellt. Weiterhin wird das Potential jeder der Bitleitungen BL&sub0;, ~, BLj, , ~, auf das Potential von 1/2 VCC eingestellt. Daher werden die Transistoren MN&sub5; und MN&sub7; jedes der Leseverstärker SA&sub0;, ~, SAi in einen AUS-Zustand gebracht. Somit fließt selbst dann, wenn eine Spaltenadressenleitung CLj ausgewählt ist, kein Strom durch den Transistor MN&sub5; des Leseverstärkers SAj. Weiterhin fließt kein Strom durch den Transistor MN&sub7; des Leseverstärkers SAj. Da die Sourceanschlüsse der Transistoren MN&sub5; und MN&sub7; jedes der Leseverstärker SA&sub0;, ~, SAi elektrisch an den Lese-Latch-Anschluss SLNT angeschlossen sind, wird die Erzeugungsschaltung DTEG beim zweiten Ausführungsbeispiel unnötig. Demgemäß kann das zweite Ausführungsbeispiel vorteilhafte Effekte hervorbringen, dass Logik- und Layout- Entwürfe einfach werden, sowie vorteilhafte Effekte, die beim ersten Ausführungsbeispiel erhalten werden.
  • Fig. 5 ist ein fragmentarisches Schaltungsdiagramm, das ein Leseverstärkerfeld zeigt, das bei einem dritten Ausführungsbeispiel der vorliegenden Erfindung verwendet wird. Nachfolgend wird das dritte Ausführungsbeispiel unter Bezugnahme auf Fig. 5 beschrieben. Dieselben Elemente der Struktur wie diejenigen, die in Fig. 1 gezeigt sind, oder die Elemente der Struktur, die gleich denjenigen sind, die in Fig. 1 gezeigt sind, sind durch gleiche Bezugszeichen identifiziert, und ihre Beschreibung wird daher weggelassen.
  • Eine Erzeugungsschaltung DTEG ist beim dritten Ausführungsbeispiel nicht vorgesehen. Ein Inverter INV0 und ein Paar von NMOS-Transistoren MN&sub9; und MN&sub1;&sub0; sind an mehreren Stellen innerhalb eines Leseverstärkerfelds SAR vorgesehen. Die Anordnung und die Verbindungen der Inverter INV0 und der NMOS-Transistoren MN&sub9; und MN&sub1;&sub0; werden nun detailliert beschrieben.
  • Die Inverter INV0 sind in der Nachbarschaft ihrer entsprechenden Leseverstärkergruppen von Leseverstärkergruppen angeordnet, die jeweils aus einer geeigneten Anzahl von Leseverstärkern bestehen. Der Ausgang jedes Inverters INV0 ist elektrisch an eine Datenübertragungs-Freigabeleitung DTEA angeschlossen, die in der Nähe seiner entsprechenden Leseverstärkergruppe vorgesehen ist. Der Eingang jedes Inverters INV0 ist elektrisch an einen N-Kanal-Lese-Latch-Freigabeanschluss SNT angeschlossen. Die NMOS-Transistoren MN&sub1;&sub0; sind in der Nachbarschaft ihrer entsprechenden Leseverstärkergruppen der Leseverstärkergruppen vorgesehen. Die einen Enden der einzelnen NMOS-Transistoren MN&sub1;&sub0; sind elektrisch an ihre entsprechenden Datenleitungen angeschlossen, die in der Nachbarschaft der entsprechenden Leseverstärkergruppen vorgesehen sind. Die NMOS-Transistoren MN&sub9; sind in der Nachbarschaft ihrer entsprechenden Leseverstärkergruppen der Leseverstärkergruppen vorgesehen. Ein Ende jedes NMOS-Transistors MN&sub9; ist elektrisch an seine entsprechende Datenleitung SDB in der Nähe der entsprechenden Leseverstärkergruppe angeschlossen.
  • Beim dritten Ausführungsbeispiel wird ein Signal, das durch Invertieren eines N- Kanal-Lese-Latch-Freigabesignals SN erhalten wird, zur Datenübertragungs- Freigabeleitung DTEA über die Vielzahl von Invertern INV0 zugeführt. Somit führt jede Ausgangsschaltung eine Ausgabeoperation im Wesentlichen gleich dem ersten Ausführungsbeispiel durch.
  • Nun werden vorteilhafte Effekte, die durch das dritte Ausführungsbeispiel hervorgebracht werden, mit denjenigen, die beim ersten Ausführungsbeispiel erhalten werden, verglichen.
  • Bei der Halbleiterspeichervorrichtung gemäß dem ersten Ausführungsbeispiel wird die Anzahl der Leseverstärker SA&sub0; bis SAi derart angesehen, dass sie in einer pluralen Form vorgesehen ist. Beim ersten Ausführungsbeispiel sind Verbindungsstellen zwischen dem Leseverstärker SA&sub0; und den Datenleitungen näher zur Verbindungsstelle zwischen den NMOS-Transistoren MN&sub9; und den Datenleitungen SDB und zur Verbindungsstelle zwischen den NMOS-Transistoren MN&sub1;&sub0; und den Datenleitungen als Verbindungsstellen zwischen dem Leseverstärker SAi und den Datenleitungen SDB und vorgesehen.
  • Somit bildet dann, wenn ein Vergleich zwischen dem Fall, bei welchem beispielsweise die NMOS-Transistoren MN&sub5; und MN&sub6; des Leseverstärkers SA&sub0; EINgeschaltet werden und das Potential der Datenleitung reduziert wird, und dem Fall, bei welchem die NMOS-Transistoren MN&sub5; und MN&sub6; des Leseverstärkers SAi EIN-geschaltet werden und das Potential der Datenleitung reduziert wird, der letztere einen Pfad, über welchen ein Strom fließt, entlang der Datenleitung länger aus. Verdrahtungswiderstände sind in den Datenleitungen enthalten. Somit wird dann, wenn der Leseverstärker SAi angetrieben wird und das Potential der Datenleitung reduziert wird, das Potential eines Teils nahe der Verbindungsstelle, bei welcher der Leseverstärker SAi an die Datenleitung angeschlossen ist, im Vergleich mit dem Fall stark reduziert, in welchem der Leseverstärker SA&sub0; angetrieben wird und das Potential der Datenleitung erniedrigt wird.
  • Beim dritten Ausführungsbeispiel sind andererseits die Transistoren MN&sub9; und MN&sub1;&sub0; an mehreren Stellen innerhalb des Leseverstärkerfelds SAR angeordnet. Somit kann dann, wenn ein Vergleich zwischen dem Fall, bei welchem beispielsweise beim dritten Ausführungsbeispiel ein Leseverstärker SAi angetrieben wird und das Potential eine Datenleitung reduziert wird, und dem Fall, bei welchem beim ersten Ausführungsbeispiel der Leseverstärker SAi angetrieben wird und das Potential der Datenleitung reduziert wird, der erstere eine geringere Reduzierung bezüglich des Potentials der benachbarten Datenleitung, die am Leseverstärker SAi angeschlossen ist, hervorbringen. Somit kann deshalb, weil das Potential auf der Datenleitung beim dritten Ausführungsbeispiel nicht stark reduziert wird, die Halbleiterspeicher vorrichtung beim Lesen der nächsten Daten mit hoher Geschwindigkeit aktiviert werden.
  • Beim ersten Ausführungsbeispiel ist die Datenübertragungs-Freigabeleitung DTEA elektrisch an den Datenübertragungs-Freigabeanschluss DTET angeschlossen, dem das Datenübertragungs-Freigabesignal DTE zugeführt wird. Der Leseverstärker SA&sub0; ist elektrisch an die Datenübertragungs-Freigabeleitung DTEA bei einer Verbindungsstelle relativ nahe dem Datenübertragungs-Freigabeanschluss DTET angeschlossen. Weiterhin ist der Leseverstärker SA elektrisch an die Datenübertragungs-Freigabeleitung DTEA bei Verbindungsstellen angeschlossen, die vom Datenübertragungs-Freigabeanschluss DTET beabstandet sind. Daher macht dann, wenn der Fall, in welchem die Transistoren MN&sub5; und MN&sub6; des Leseverstärkers SA&sub0;, der relativ nahe dem Datenübertragungs-Freigabeanschluss DTET angeordnet ist, EIN-geschaltet werden und das Potential der Datenleitung reduziert wird, mit dem Fall, in welchem die Transistoren MN&sub5; und MN&sub6; des Leseverstärkers SAi, der entfernt vom Datenübertragungs-Freigabeanschluss DTET angeordnet ist, EIN-geschaltet werden und das Potential der Datenleitung reduziert wird, verglichen wird, der letztere einen Pfad länger, über welchen der Strom entlang der Datenübertragungs-Freigabeleitung DTEA fließt. Da Verdrahtungswiderstände hier in der Datenübertragungsfreigabeleitung DTEA enthalten sind, wird das Potential des Sourceanschlusses des Transistors MN&sub5; im Leseverstärker SAi erhöht, wenn der Leseverstärker SAi betrieben wird und die Datenleitung bezüglich des Potentials reduziert wird. Daher ist es schwer, den Transistor MN&sub5; EIN zuschalten, und die Operation zum Reduzieren des Potentials auf der Datenleitung wird langsam.
  • Da die Inverter bei mehreren Stellen des Leseverstärkerfelds angeordnet sind, um der geeigneten Anzahl von Leseverstärkergruppen beim dritten Ausführungsbeispiel zu entsprechen, wird ein Pfad verkürzt, über welchen der Strom entlang der Datenübertragungs-Freigabeleitung DTEA fließt, wenn das Potential der Datenleitung SDB oder SDB erniedrigt wird. Somit werden die Potentiale der Sourceanschlüsse der NMOS-Transistoren MN&sub5; und MN&sub7; jeweils auf ein Potential reduziert, das zum EIN-schalten der NMOS-Transistoren MN&sub5; und MN&sub7; genügt. Als Ergebnis kann das Potential auf jeder Datenleitung mit hoher Geschwindigkeit erniedrigt werden. Weiterhin ist es deshalb, weil jeder Inverter INV0 elektrisch zwischen der Datenübertragungs-Freigabeleitung DTEA und dem N-Kanal-Lese-Latch- Freigabeanschluss SNT angeschlossen ist, unnötig, eine Erzeugungsschaltung DTEG vorzusehen. Daher können Logik- und Layout-Entwürfe einfach ausgeführt werden.
  • Fig. 6 ist ein fragmentarisches Schaltungsdiagramm, das ein Leseverstärkerfeld zeigt, das bei einem vierten Ausführungsbeispiel der vorliegenden Erfindung verwendet wird. Das vierte Ausführungsbeispiel wird nachfolgend unter Bezugnahme auf Fig. 6 beschrieben. Dieselben Elemente der Struktur wie diejenigen, die in Fig. 1 gezeigt sind, oder die Elemente der Struktur, die gleich denjenigen sind, die in Fig. 1 gezeigt sind, sind durch gleiche Bezugszeichen identifiziert, und ihre Beschreibung wird daher weggelassen.
  • Gemäß Fig. 6 ist der Drainanschluss eines Datenleitungs-Pull-down-Transistors MN&sub1;&sub4; elektrisch an eine Datenleitung SDB angeschlossen, und sein Sourceanschluss wird mit einem Erdungspotential VSS versorgt. Dem Gateanschluss des Transistors MN&sub1;&sub4; wird ein Datenübertragungs-Freigabesignal DTE zugeführt. Der Drainanschluss eines Datenleitungs-Pull-down-Transistors MN&sub1;&sub5; ist elektrisch an eine Datenleitung angeschlossen, und seinem Sourceanschluss wird das Erdungspotential VSS zugeführt. Dem Gateanschluss des Transistors MN&sub1;&sub5; wird das Datenübertragungs-Freigabesignal DTE zugeführt. Beim ersten Ausführungsbeispiel werden den Gateanschlüssen der Transistoren MN&sub9; und MN&sub1;&sub0; das Leistungsversorgungspotential VCC zugeführt. Beim vierten Ausführungsbeispiel sind jedoch die Gateanschlüsse der Transistoren MN&sub9; und MN&sub1;&sub0; elektrisch an einen Ausgangsanschluss eines Inverters INV0 angeschlossen. Weiterhin ist ein Eingangsanschluss des Inverters INV0 elektrisch an eine Erzeugungsschaltung DTEG angeschlossen und ihm wird das Datenübertragungs-Freigabesignal DTE zugeführt. Weiterhin ist eine Datenübertragungs-Freigabeleitung DTEA elektrisch an das Erdungspotential VSS angeschlossen.
  • Nun wird eine Leseoperation des Leseverstärkerfelds, das beim vierten Ausführungsbeispiel der vorliegenden Erfindung verwendet wird, unter Bezugnahme auf ein in Fig. 9 gezeigtes Zeitdiagramm beschrieben.
  • Vor der Leseoperation wird das Potential jeder der Spaltenadressenleitungen CL&sub0; ~, CLi auf das Erdungspotential VSS eingestellt. Das Potential eines Lese-Latch- Schaltungs-Entzerrungssignals EQ wird auf das Leistungsversorgungspotential VCC eingestellt und das Potential des Lese-Latch-Schaltungs-Entzerrungsanschlusses EQT wird auf das Leistungsversorgungspotential VCC eingestellt. Das Potential ei nes P-Kanal-Lese-Latch-Freigabesignals SP wird auf das Leistungsversorgungspotential VCC eingestellt, und das Potential eines P-Kanal-Lese-Latch- Freigabeanschlusses SPT wird auf das Leistungsversorgungspotential VCC eingestellt. Das Potential eines N-Kanal-Lese-Latch-Freigabesignals SN wird auf das Erdungspotential VSS eingestellt, und das Potential eines N-Kanal-Lese-Latch- Freigabeanschlusses SNT wird auf das Erdungspotential VSS eingestellt. NMOS- Transistoren MN&sub1;&sub1; und MN&sub1;&sub2; werden EIN-geschaltet, so dass die Potentiale der Lese-Latch-Anschlüsse SLPT und SLNT jeweils auf ein Potential von 112 VCC eingestellt werden. Ein Transistor MN&sub4; jedes Leseverstärkers SA&sub0; bis SAi wird EIN- geschaltet, so dass das Potential jeder der Bitleitungen BL&sub0; bis BLi auf das Potential von 112 VCC eingestellt wird. Ein Transistor MN&sub3; jedes der Leseverstärker SA&sub0; bis SAj wird EIN-geschaltet, so dass das Potential jeder der Bitleitungen bis auf das Potential von 1/2 VCC eingestellt wird. Das Potential des Datenübertragungs-Freigabesignals DTE wird auf das Leistungsversorgungspotential VCC eingestellt. Somit werden die Potentiale der Datenleitungen SDB und auf das Erdungspotential VSS eingestellt. Dieser Zustand wird "entzerrter Zustand" genannt.
  • Nun wird eine Schaltungsoperation zum Lesen von Daten von "1" beschrieben, die in einer Speicherzelle MCj1, eines Felds ARm gespeichert sind.
  • Nachfolgend wird die Schaltungsoperation des ausgewählten Felds ARm beschrieben.
  • Wenn eine Feldauswahl-Signalleitung ASm zuerst durch eine Decodierschaltung D2 ausgewählt wird, wird das Potential des Lese-Latch-Schaltungs- Schaltungsentzerrungssignals EQ, das im Feld ARm entwickelt ist, zum Erdungspotential VSS geändert. Weiterhin wird das Potential einer Zeilenadressenleitung WL&sub1;, die durch eine Decodierschaltung D3 ausgewählt ist, zu einem Potential geändert, das um eine Schwellenspannung Vt jedes NMOS-Transistors gegenüber dem Leistungsversorgungspotential VCC erhöht ist. Mit der Änderung des Potentials des Datenübertragungs-Freigabesignals DTE zum Erdungspotential VSS werden die Datenleitungs-Pull-down-NMOS-Transistoren MN&sub1;&sub4; und MN&sub1;&sub5; AUS-geschaltet und werden die Datenleitungs-Pull-up-Transistoren MN&sub9; und MN&sub1;&sub0; EIN-geschaltet, um dadurch das Potential des Datenleitungspaars SDB und zu einem Potential zu ändern, das um eine Schwellenspannung Vt jedes NMOS-Transistors gegenüber dem Leistungsversorgungspotential VCC reduziert ist. Mit dem Übergang vom gegenwärtigen Potential der Zeilenadressenleitung WL&sub1; zum erhöhten Potential wer den Daten, die in einzelnen Speicherzellen MC&sub0;&sub1;, ~, MCj1, ~, MCij, die an die Zeilenadressenleitung WL&sub1; angeschlossen sind, zu ihren entsprechenden Bitleitungen , ~, , ~, zugeführt. Somit werden kleine Differenzen bezüglich des Potentials zwischen den jeweiligen Bitleitungspaaren (BL&sub0; und ), ~, (BLj und ), ~, (BLi und ) entwickelt. Als nächstes wird das Potential des P-Kanal- Lese-Latch-Freigabesignals SP zum Erdungspotential VSS geändert. Weiterhin wird das Potential des N-Kanal-Lese-Latch-Freigabesignals SN zum Erdungspotential VSS geändert. Somit wird ein PMOS-Transistor MP&sub3; EIN-geschaltet und wird das Potential des Lese-Latch-Anschlusses SLPT zum Leistungsversorgungspotential VCC geändert. Weiterhin wird ein NMOS-Transistor MN&sub1;&sub3; EIN-geschaltet, so dass das Potential des Lese-Latch-Anschlusses SLNT zum Erdungspotential VSS geändert wird. Die Lese-Latch-Anschlüsse SLPT und SLNT werden jeweils zum Leistungsversorgungspotential VCC und zum Erdungspotential VSS geändert, so dass einzelne Lese-Latch-Schaltungen der Leseverstärker SA&sub0;, ~, SAj, ~ angetrieben werden. Als Ergebnis wird die Differenz bezüglich des Potentials zwischen jedem der Bitleitungspaare (BL&sub0; und ), ~, (BLj und ) ~, (BL&sub1; und ) verstärkt.
  • Somit wird das Potential der Bitleitung , die mit den Daten von "1" versorgt wird, zum Leistungsversorgungspotential VCC gebracht, und wird das Potential der Bitleitung BLG zum Erdungspotential VSS gebracht. Wenn als nächstes eine Spaltenadressenleitung CLK durch eine Decodierschaltung D1 ausgewählt wird, wird das Potential der ausgewählten Spaltenadressenleitung CLj zum Leistungsversorgungspotential VCC geändert. Mit dem Übergang von den gegenwärtigen Potentialen der Bitleitung BL&sub1; und der Spaltenadressenleitung CLj zum Leistungsversorgungspotential VCC werden die NMOS-Transistoren MN&sub5; und MN&sub6; des Leseverstärkers SAj EIN-geschaltet, und somit wird das Potential der Datenleitung auf das Erdungspotential VSS reduziert. Andererseits wird deshalb, weil das Potential der Bitleitung zum Erdungspotential VSS geändert wird, der entsprechende Transistor MN&sub7; AUS-geschaltet. Als Ergebnis bleibt das Potential der Datenleitung SDB unverändert. Somit werden Daten entsprechend den Daten, die in der Speicherzelle MGj1 gespeichert sind, zur Datenleitung zugeführt.
  • Nun wird der Zustand jedes der Felder beschrieben, die nicht durch die entsprechenden Feldauswahl-Signalleitungen ausgewählt sind. Das Potential eines Lese- Latch-Schaltungs-Entzerrungssignals EQ wird auf den Pegel des Leistungsversorgungspotentials VCC eingestellt. Das Potential eines P-Kanal-Lese-Latch- Freigabesignals SP wird auf das Leistungspotential VCC eingestellt. Das Potential eines N-Kanal-Lese-Latch-Freigabesignals SN wird auf das Erdungspotential VSS eingestellt. Transistoren MN&sub1;&sub1; und MN&sub1;&sub2; werden EIN-geschaltet, so dass die Potentiale von Lese-Latch-Anschlüssen SLPT und SLNT jeweils auf ein Potential von 1/2 VCC eingestellt werden. Ein Transistor MN&sub4; eines entsprechenden Leseverstärkers von Leseverstärkern SA&sub0;, ~, SAi wird EIN-geschaltet, so dass das Potential jeder der Bitleitungen BL&sub0;, ~, BL; auf das Potential von 1/2 VCC eingestellt wird. Ein Transistor MN&sub3; eines entsprechenden Leseverstärkers der Leseverstärker SA&sub0;, ~ SAi wird EIN-geschaltet, so dass das Potential jeder der Bitleitungen BL&sub0;, ~, auf das Potential von 1/2 VCC eingestellt wird. Das Potential eines Datenübertragungs- Freigabesignals DTE wird auf das Leistungsversorgungspotential VCC eingestellt. Das Potential einer Datenleitung SDB wird auf das Erdungspotential VSS eingestellt. Das Potential einer Datenleitung wird auf das Erdungspotential VSS eingestellt. Das Potential jeder der Zeilenadressenleitungen WL&sub0; bis WLi wird auf das Erdungspotential VSS eingestellt. Das Potential einer Datenübertragungs- Freigabeleitung DTEA wird auf das Erdungspotential VSS eingestellt.
  • Nun soll betrachtet werden, dass eine Spaltenadressenleitung CLK ausgewählt ist und die Transistoren MN&sub6; und MN&sub8; eines Leseverstärkers SAj in diesem Zustand EIN-geschaltet sind. Da die Datenleitungen SDB und und die Datenübertragungs-Freigabeleitung DTEA auf dem Erdungspotential VSS gehalten werden, fließt kein Strom zwischen den NMOS-Transistoren MN&sub5; und MN&sub6; des Leseverstärkers SAj. Weiterhin fließt der Strom nicht zwischen den NMOS-Transistoren MN&sub7; und MN&sub8; des Leseverstärkers SAj.
  • Beim vierten Ausführungsbeispiel können die Daten zum Datenleitungspaar verglichen mit dem ersten Ausführungsbeispiel mit hoher Geschwindigkeit zugeführt werden. Der Grund wird wie folgt beschrieben:
  • Beim ersten Ausführungsbeispiel ist das Potential jeder der Bitleitungen BL&sub0;, ~, im Wesentlichen auf das Potential von 1/2 VCC eingestellt, wenn das Potential des Datenübertragungs-Freigabesignals DTE auf das Erdungspotential VSS geändert wird. Somit werden dann, wenn das Potential der Datenübertragungs- Freigabeleitung DTEA gegenüber dem Potential von 1/2 VCC um Vt reduziert wird, die Transistoren MN&sub5; und MN&sub7; jedes der Leseverstärker SA&sub0; bis SAi EIN- geschaltet. Daher werden Kapazitäten zwischen dem Sourceanschluss und den Gateanschlüssen der Transistoren MN&sub5; und MN&sub7; jedes der Leseverstärker SA&sub0; bis SAi zur Datenübertragungs-Freigabeleitung DTEA hinzugefügt.
  • Lasst uns nun den Fall betrachten, bei welchem der Gateanschluss des Transistors MN&sub6; jedes der Leseverstärker SA&sub0;, ~, SAi elektrisch an seine entsprechende Bitleitung der Bitleitungen , ~, angeschlossen ist, der Gateanschluss des Transistors MN&sub8; jedes der Leseverstärker SA&sub0;, ~, SAi elektrisch an seine entsprechende Bitleitung der Bitleitungen BL&sub0;, ~, BLi angeschlossen ist, der Transistor MN&sub5; jedes der Leseverstärker SA&sub0;, ~, SAi elektrisch an seine entsprechende Spaltenadressenleitung der Spaltenadressenleitungen CL&sub0;, ~, CLi angeschlossen ist und der Transistor MN&sub7; jedes der Leseverstärker SA&sub0;, ~, SAi elektrisch an seine entsprechende Spaltenadressenleitung der Spaltenadressenleitungen CL&sub0;, ~, CLi angeschlossen ist.
  • Wenn das Potential von erniedrigt wird, wird das Potential einer Bitleitung jedes der Bitleitungspaare (BL&sub0; und ), ~, (BL; und ) zum Leistungsversorgungspotential VCC gebracht. Daher wird einer der Transistoren MN&sub6; und MN&sub8; jedes der Leseverstärker SA&sub0;, ~, SAi EIN-geschaltet. Als Ergebnis wird eine Kapazität zur Datenleitung hinzugefügt.
  • Beim vierten Ausführungsbeispiel werden gegensätzlich dazu die Potentiale der Sourceanschlüsse der Transistoren MN&sub5; und MN&sub7; jedes der Leseverstärker SA&sub0;, ~, SAi auf das Erdungspotential VSS festgelegt. Die Gateanschlüsse der Transistoren MN&sub6; und MN&sub8; jedes der Leseverstärker SA&sub0;, ~, SAi werden an ihre entsprechende Spaltenadressenleitung der Spaltenadressenleitungen CL&sub0;, ~, CLi angeschlossen. Da das Potential jeder der Spaltenadressenleitungen CL&sub0;, ~, CLi vom Erdungspotential VSS ist, wenn das Potential der Datenleitung SDB oder zu dem Potential geändert wird, das gegenüber dem Leistungsversorgungspotential VCC um Vt reduziert ist, werden die Transistoren MN&sub6; und MN&sub8; jedes der Leseverstärker SA&sub0;, ~, SAi nicht EIN-geschaltet. Somit wird zu dieser Zeit keine Kapazität zur Datenleitung SDB oder hinzugefügt. Weiterhin wird dann, wenn das Potential der Datenleitung erniedrigt wird, das Potential jeder Spaltenadressenleitung, die eine andere als die Spaltenadressenleitung CLj ist, auf das Erdungspotential VSS eingestellt. Somit werden deshalb, weil die Transistoren MN&sub6; und MN&sub8; jedes der Leseverstärker SA&sub0;, ~, SAi; , die andere als der Leseverstärker SAj sind, AUS-geschaltet werden, die Kapazitäten dieser Transistoren nicht zur Datenleitung hinzugefügt. Als Ergebnis wird das Potential der Datenleitung schnell reduziert.
  • Fig. 7 ist ein fragmentarisches Schaltungsdiagramm, das ein Leseverstärkerfeld zeigt, das bei einem fünften Ausführungsbeispiel der vorliegenden Erfindung verwendet wird. Nachfolgend wird das fünfte Ausführungsbeispiel unter Bezugnahme auf Fig. 7 beschrieben. Dieselben Elemente der Struktur wie diejenigen, die in Fig. 6 gezeigt sind, oder die Elemente der Struktur, die gleich denjenigen sind, die in Fig. 6 gezeigt sind, sind durch gleiche Bezugszeichen identifiziert, und ihre Beschreibung wird daher weggelassen.
  • Beim fünften Ausführungsbeispiel sind die Bitleitungs-Pull-up-Transistoren MN&sub9; und MN&sub1;&sub0; bei mehreren Stellen innerhalb eines Leseverstärkerfelds angeordnet, um einer geeigneten Anzahl von Leseverstärkergruppen zu entsprechen. Somit wird dann, wenn das Potential einer Datenleitung SDB oder erniedrigt wird, ein Pfad, über welchen der Strom entlang der Datenleitung fließt, verkürzt. Der Widerstand wird durch den verkürzten Pfad reduziert. Als Ergebnis wird das Potential der Datenleitung SDB oder nicht auf ein Potential reduziert, außer es ist erforderlich. Die Halbleiterspeichervorrichtung gemäß dem fünften Ausführungsbeispiel kann einen vorteilhaften Effekt hervorbringen, dass sie mit hoher Geschwindigkeit aktiviert werden kann, so wie denjenigen, der beim vierten Ausführungsbeispiel erhalten wird.
  • Bei den ersten bis fünften Ausführungsbeispielen ist die Leseverstärker- Steuerschaltung SAC auf der Seite des Leseverstärkers SA&sub0; vorgesehen, so dass der Leseverstärker SA&sub0; dem Leseverstärker SAi gegenüberliegend ist. Jedoch kann die Leseverstärker-Steuerschaltung SAC auf der Seite des Leseverstärkers SAi vorgesehen sein.
  • Beim ersten, beim zweiten und beim dritten Ausführungsbeispiel können die Gateanschlüsse der NMOS-Transistoren MN&sub6; der Leseverstärker SA&sub0;, ~, SAi an ihre entsprechenden Bitleitungen , ~, angeschlossen sein. Weiterhin können die Gateanschlüsse der NMOS-Transistoren MN&sub8; der Leseverstärker SA&sub0;, ~, SAi an ihre entsprechenden Bitleitungen BL&sub0;, ~, BLi angeschlossen sein. Weiterhin können die Gateanschlüsse der NMOS-Transistoren MN&sub5; und MN&sub7; der Leseverstärker SA&sub0;, ~, SAi an ihre entsprechenden Spaltenadressenleitungen CL&sub0;, ~, CLi angeschlossen sein.
  • Beim zweiten Ausführungsbeispiel sind die Sourceanschlüsse der NMOS- Transistoren MN&sub5; und MN&sub7; der Leseverstärker SA&sub0;, ~, SAi elektrisch an ihren entsprechenden Lese-Latch-Anschluss SLNT angeschlossen. Jedoch können die Sourceanschlüsse der NMOS-Transistoren MN&sub5; und MN&sub7; an den P-Kanal-Lese- Latch-Freigabeanschluss SPT oder den Lese-Latch-Schaltungs- Entzerrungsanschluss EQT angeschlossen sein.
  • Beim vierten und beim fünften Ausführungsbeispiel wird den Dramaschlüssen der NMOS-Transistoren MN&sub9; jeweils das Leistungsversorgungspotential Wo zugeführt. Die Gateanschlüsse der NMOS-Transistoren MN&sub9; sind elektrisch an das Versorgungspotential VCC angeschlossen, und ihre Sourceanschlüsse sind elektrisch an ihre entsprechende Datenleitung SDB angeschlossen. Weiterhin wird den Drainanschlüssen der NMOS-Transistoren MN&sub1;&sub0; jeweils das Leistungsversorgungspotential VCC zugeführt. Die Gateanschlüsse der NMOS-Transistoren MN&sub1;&sub0; sind elektrisch an ein Versorgungspotential angeschlossen, und ihre Sourceanschlüsse sind elektrisch an ihre entsprechende Datenleitung angeschlossen. Jedoch können die Gateanschlüsse der NMOS-Transistoren MN&sub9; und die Gateanschlüsse der NMOS-Transistoren MN&sub1;&sub0; an die Leistungsversorgung VCC angeschlossen sein. Weiterhin können die Sourceanschlüsse der NMOS-Transistoren MN&sub9; und die Drainanschlüsse der NMOS-Transistoren MN&sub1;&sub0; an den N-Kanal-Lese-Latch- Freigabeanschluss SNT angeschlossen sein.
  • Obwohl beim fünften Ausführungsbeispiel der Eingang des Inverters INV0 an den Lese-Latch-Schaltungs-Entzerrungsanschluss EQT angeschlossen worden ist, kann sein Eingang an den P-Kanal-Lese-Latch-Freigabeanschluss SPT angeschlossen sein.
  • Während die vorliegende Erfindung unter Bezugnahme auf die illustrativen Ausführungsbeispiele beschrieben worden ist, soll diese Beschreibung nicht in einem beschränkenden Sinn ausgelegt werden. Verschiedene Modifikationen der illustrativen Ausführungsbeispiele sowie andere Ausführungsbeispiele der Erfindung werden Fachleuten auf dem Gebiet unter Bezugnahme auf die Beschreibung offensichtlich werden.

Claims (9)

1. Halbleiterspeichervorrichtung mit einer Vielzahl von Speichermatrizen (AR0, ..., ARm), die durch ein Auswahlsignal (AS0, ..., ASm) auswählbar sind, wobei jede Matrix eine Vielzahl von Speicherzellen (MC00, ..., MCim), eine Vielzahl von Zeilenadressenleitungen (WL0, ..., WLm), die mit den Speicherzellen (MCOO, ..., MCim) verbunden sind, eine Vielzahl von Bitleitungspaaren (BL0, ..., BLi,/BL0, ...,/BLi), die mit den Speicherzellen (MC00, ..., MCim) verbunden sind, ein Datenbuspaar (SDB,/SDB) und eine Vielzahl von Leseverstärkereinrichtungen (SA0, ..., SAi), von welchen jede mit einem der Bitleitungspaare (BL0, ..., BLi,/BL0, ...,/BLi) verbunden ist, enthält, wobei die Leseverstärkereinrichtungen durch ein Spaltenadressenauswahlsignal (CL0, ..., CLi) auswählbar sind, dadurch gekennzeichnet, dass die Halbleiterspeichervorrichtung weiterhin eine mit dem Datenbuspaar (SDB,/8DB) verbundene Datenbus-Vorladeschaltung (MN9, MN10) zum Laden das Datenbuspaars (SDB,/SDB) auf ein erstes Potential aufweist und jede der Leseverstärkereinrichtungen (SA0, ..., SAi) eine mit dem Datenbuspaar (SDB, ISDB) und einem der Bitleitungspaare (BL&sub0;, ..., BLi,/BL0, ...,/BLi) verbundene Ausgangsschaltung (MN5, MN6, MN7, MN8) enthält, wobei die Ausgangsschaltung Datentransfertransistoren (MN&sub5;, MN&sub7;) enthält, die mit einem der Bitleitungspaare (BL0, ..., BLi,/BL0, ...,/BLi) verbundene Gateanschlüsse, zum Zuführen eines zweiten Potentials, das unterschiedlich zum ersten Potential ist, angeschlossene erste Anschlüsse und mit dem Datenbuspaar (SDB,/SDB) verbundene zweite Anschlüsse haben, wobei die in einer ausgewählten Leseverstärkereinrichtung enthaltene Ausgangsschaltung innerhalb einer ausgewählten Speichermatrix angeordnet ist, um das zweite Potential in Reaktion auf ein am angeschlossenen Bitleitungspaar (BL0, ..., BLi,/BL0, ...,/BLi) erscheinendes Potential selektiv zu einem Datenbus (SDB oder/SDB) des Datenbuspaars zuzuführen, und die in jeder der nicht ausgewählten Leseverstärkereinrichtung enthaltene Ausgangsschaltung innerhalb der ausgewählten Speichermatrix und die Ausgangsschaltungen innerhalb der nicht ausgewählten Speichermatrizen so angeordnet sind, dass sie den Potentialpegel auf dem Datenbuspaar (SDB,/SDB) nicht beeinflussen.
2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das erste Potential ein Leistungsversorgungspotential ist und das zweite Potential ein Erdpotential ist.
3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, die weiterhin eine mit der Leseverstärkereinrichtung (SA0, ..., SAi) verbundene Leseverstärker- Steuerschaltung (SAC) zum Aktivieren der Leseverstärkereinrichtung (SA0, ..., SAi) in Reaktion auf ein Lese-Latch-Freigabesignal (SP, SN) und zum Entzerren des Bitleitungspaars in Reaktion auf ein Lese-Latch- Entzerrungssignal (EQ) aufweist.
4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, die weiterhin eine Vielzahl von Vorladeschaltungen (MN9, MN10) aufweist, die mit dem Datenbuspaar (SDB,/SDB) verbunden und an mehreren Stellen angeordnet sind.
5. Halbleiterspeichervorrichtung nach Anspruch 1, die weiterhin eine Erzeugungsschaltung (DTEG) zum Zuführen eines Datentransfer-Freigabesignals (DTE) zur Ausgangsschaltung (MN5, MN6, MN7, MN8) aufweist, wobei das Datentransfer-Freigabesignal (DTE) das zweite Potential hat und die Ausgangsschaltung (MN5, MN6, MN7, MN8) das Datentransfer-Freigabesignal (DTE) zu einem Datenbus (SDB oder/SDB) des Datenbuspaars zuführt.
6. Halbleiterspeichervorrichtung nach Anspruch 5, wobei die Vorladeschaltung (MN9, MN10) das Datenbuspaar (SDB,/SDB) in Reaktion auf ein invertiertes Signal des Datentransfer-Freigabesignals (DTE) lädt.
7. Halbleiterspeichervorrichtung nach Anspruch 6, die weiterhin eine mit dem Datenbuspaar (SDB,/SDB) verbundene Entladeschaltung (MN14, MN15) zum Laden des Datenbuspaars (SDB,/SDB) in Reaktion auf das Datentransfer-Freigabesignal (DTE) auf das zweite Potential aufweist.
8. Halbleiterspeichervorrichtung nach Anspruch 3, wobei die Vorladeschaltung (MN9, MN10) das Datenbuspaar (SDB,/SDB) in Reaktion auf ein invertiertes Signal des Lese-Latchschaltungs-Entzerrungssignals (EQ) lädt.
9. Halbleiterspeichervorrichtung nach Anspruch 8, die weiterhin eine mit dem Datenbuspaar (SDB,/SDB) verbundene Entladeschaltung (MN14, MN15) zum Laden des Datenbuspaars (SDB,/SDB) in Reaktion auf das Lese- Latchschaltungs-Entzerrungssignals (EQ) auf das zweite Potential aufweist.
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