DE69426680T2

DE69426680T2 - Rekonfigurierbare, programmierbare digitale Filterarchitektur

Info

Publication number: DE69426680T2
Application number: DE69426680T
Authority: DE
Inventors: Paul Gothard Knutson
Original assignee: Thomson Consumer Electronics Inc
Current assignee: Technicolor USA Inc
Priority date: 1993-05-06
Filing date: 1994-04-21
Publication date: 2001-06-07
Anticipated expiration: 2014-04-22
Also published as: KR940027487A; SG64873A1; EP0623996A1; DE69426680D1; EP0623996B1; JPH06334481A; CN1044059C; US5388062A; CN1102026A

Description

Die Erfindung betrifft eine rekonfigurable programmierbare digitale Filterstruktur.

Hintergrund

Betriebsarten zur Übertragung von Informationen zwischen einem Sender und einem oder mehreren Empfängern können durch terrestrische Rundfunkübertragung, über Satellit und/oder über Kabel, verwirklicht werden. Eine solche übertragene Information enthält beispielsweise analoge NTSC-Fernsehsignale, digitale HDTV-Fernsehsignale und digitale Mobil-Telefon-Signale. Das empfangene Signal kann aufgrund von Mehrweg-Effekten oder anderen Signalübertragungs-Effekten verzerrt sein. Bekanntlich kann eine solche Verzerrung am Empfänger mittels eines geeigneten Entzerrungsfilters minimiert werden. Insbesondere können sogenannte Geisterbilder beseitigende (deghosting) Filter als Mehrweg- Entzerrungsfilter verwendet werden, um eine in einem Fernsehempfänger wiedergegebene Mehrweg-Verzerrung zu minimieren. Ein Beispiel für ein solches Geisterbilder beseitigendes Filter, das in digitaler Form ausgeführt ist, ist in US-A-5,065,242 offenbart, das für Dieterich et al. am 11. November 1991 ausgegeben wurde.
Proceedings of the IEEE 1990, Custom Integrated Circuits Conference, 13.-16. Mai 1990, Boston, M. M. Cai et al., "A 40 MHz Programmable and Reconfigurable Filter Processor", Seiten 13.2.1-13.2.4, offenbart ein programmierbares digitales Filter mit rekonfigurierbarer Architektur, das für die Konfiguration entweder als einzelnes komplexes digitales Filter oder als wenigstens ein getrenntes reales digitales Filter geeignet ist.

Erfindung

Die besonderen Filtereigenschaften eines Geisterbilder beseitigenden Filters oder einer anderen Art eines Entzerrungsfilters jedes individuellen Fernsehempfängers, Mobil-Telefons oder eine andere Art von ein solches Filter enthaltenden Nachrichtenempfängern sind vorzugsweise auf diesen besonderen Empfänger zugeschnitten, um bei der Minimierung der Verzerrung des empfangenen Signals wirksam zu sein. Fernsehempfänger und Mobil- Telefone sind jedoch massenproduzierte Gegenstände, bei denen die Kosten ebenfalls minimiert werden müssen. Benötigt wird eine einzelne integrierte Schaltungs-(Chip)-Architektur, die erlaubt, daß ein oder mehrere solcher Chips wirksam und wirtschaftlich ein rekonfigurierbares programmierbares digitales Filter ausführen, das Eigenschaften eines Geisterbild beseitigenden Filters oder irgendeines anderen Typs von Entzerrungs-Filter hat, das getrennt für die Verwendung in jedem individuellen Empfänger von jeder Art von Übertragungs-Ausrüstung zugeschnitten werden kann.
Die Erfindung ist auf ein digitales Filter gemäß Anspruch 1 gerichtet.
Das Filter umfaßt Mittel, die Multiplexer-Mittel enthalten, die mit ersten und zweiten Eingangs-gewichteten digitalen Filtereinheiten kombiniert sind, von denen jede eine gegebene Anzahl von Multiplier-Koeffizienten-Anzapfungen hat, die ein rekonfigurierbares programmierbares digitales Filter für die Verwendung als Geisterbild beseitigendes Filter vorsehen. Die ersten und zweiten digitalen Filtereinheiten sind als einzelne komplexe digitale Filtereinheit mit der gegebenen Anzahl von komplexen Multiplier-Koeffizienten für ein komplexes abgetastetes Eingangssignal konfiguriert.
Fig. 1 veranschaulicht schematisch einen Überblick der Architektur eines (n+1)-Abschnitts-VLSI-Chips (VLSI = very large scale integration), der für eine wirksame Ausführung eines rekonfigurierbren programmierbaren Geistebild beseitigenden Filters geeignet ist, das n Filterabschnitte hat, und Fig. 1a veranschaulicht schematisch eine Anordnung, die eine Mehrzahl solcher Chips verwendet.
Fig. 2 veranschaulicht schematisch die Konfiguration eines Paars von FIR-Filtereinheiten mit Real-Komponenten, die in jedem der n Filterabschnitte von Fig. 1 verwendet werden, und Fig. 2 ist ein Zeitsteuer-Diagramm, das deren Funktionen anzeigt.
Fig. 3 bis 6 zeigen schematisch in Einzelheiten Beispiele von verschiedenen Filterarten, die als Geisterbild beseitigende und/oder Entzerrungs-Filter geeignet sind, von denen jedes auf einem VLSI-Chip durch eine unterschiedliche programmierbare Konfiguration aus einem einzelnen globalen Abschnitt und drei identisch strukturierten Filterabschnitten ausgeführt sein kann.
Ein digitales Kanal-Entzerrungs- und Geisterbild beseitigendes Filter entweder für HDTV oder NTSC-Signale muß zu jeder Kombination von Vor-Geist- (preghost), Nach-Geist- (postghost) und anderen linearen Kanal-Beeinträchtigungen passen, die dann empfangen werden. Diese Filterarten werden benötigt, um die Dämpfungen von Nach-Geisterbildern, Vor-Geisterbildern und eine Kanal-Entzerrung unter Verwendung einer Vielzahl von Algorithmen zu bewirken. Kanal-Entzerrung wird durch dichte Filter mit endlicher Impulsantwort (FIR)-Filter bewirkt; eine Nach- Geisterbild-Auslöschung wird durch dünne Filter mit endlicher Impulsantwort (IIR)-Filter bewirkt, und eine Vor-Geisterbild- Dämpfung wird durch dünne FIR-Filter bewirkt. Während ferner die Werte von digitalisierten NTSC-Signalen nur durch reale Werte definiert sind und nur real bewertete digitale Filter erfordern, sind digitalisierte HDTV-Signale komplex und erfordern komplex bewertete digitale Filter. Die vorliegende Erfindung ist auf eine vielseitige Filter-Architektur gerichtet, die die Konfiguration von verschiedenen Kombinationen der oben beschriebenen Filter-Betriebsarten auf einem einzigen VLSI-Chip ermöglicht, ohne daß der Chip physikalisch neu verdrahtet werden muß. Dies sorgt nicht nur für eine preiswerte einzelne integrierte Filterschaltung (IC), die die Auswahl der optimalen Filter-Topologie für ein gegebenes Eingangssignal erlaubt.
Fig. 1 zeigt schematisch einen Bereich eines VLSI-Chips 100, der in (n+1) Unterbereiche unterteilt ist, die aus einem einzelnen IIR-Eingangs- und Globalabschnitts-Unterbereich und Filterabschnitts-FS-Unterbereichen 1 bis n bestehen, wobei alle Filterabschnitte identische Architekturen haben. Der Daten- Eingangs-Bus liefert Eingangs-Daten zu dem Filter mit transponierter Architektur in einer FIR-Konfiguration. Der IIR- Ausgangs-Bus liefert den Ausgang einer IIR-Addierstufe an den Eingang eines Filters mit transponierter Architektur für IIR- Filter-Ausführungen. Der Bus ist als bidirektional angegeben, da in einem konfigurierbaren Multi-Chip-System die IIR-Addierstufe auf jedem der n Chips angeordnet sein kann. Im Prinzip könnte n einen Wert von nur 1 haben (d. h. der VLSI-Chip 100 könnte nur einen einzigen Filterabschnitt umfassen). In der Praxis ist der Wert von n jedoch normalerweise größer als 1 (der VLSI-Chip 100 umfaßt normalerweise eine gegebene Vielzahl von Filterabschnitten). Aus Veranschaulichungsgründen bei der Beschreibung der vorliegenden Erfindung ist bei den in Fig. 3 bis 6 gezeigten Beispielen angenommen, daß der Wert von n nur drei ist.
Jeder Filterabschnitt n des Chips 100 enthält zwei eingangsgewichtete Filtereinheiten 102T und 102B, die in Fig. 1 dargestellt sind. Außerdem umfaßt jedes dieser n Filterabschnitte andere Strukturen einschließlich Eingangs-Multiplexer, Leit- Multiplexer, Register und Haupt-(bulk)-Verzögerungsmittel, die in Fig. 1 nicht dargestellt sind, die aber in Fig. 2, 2a, 3 bis 6 dargestellt und weiter unten in Einzelheiten beschrieben sind. Der IIR-Eingangs- und Globalabschnitt des Chips 100 ist in Einzelheiten in Verbindung mit den Fig. 3 bis 6 dargestellt und weiter unten beschrieben, einschließlich der Leit-Multiplexer und anderer Strukturen (a) zum wahlweisen Verbinden der n Filterabschnitte untereinander, (b) zum wahlweisen Betrieb von keinem oder allen n Filterabschnitten als FIR-Filter und/oder zum Betrieb keines oder aller n Filterabschnitte als IIR-Filter, und (c) zur wahlweisen Steuerung des Filterabschnitts-Ausgangs, der dem Kaskaden-Ausgang des Chips 100 zugeführt wird.
Ein einziger Chip 100 ist alles, was für den Fall eines Geisterbild beseitigenden und/oder Entzerrungs-Filters benötigt wird, wobei n oder weniger Filterabschnitte erforderlich sind. In dem Fall eines Geisterbild-Beseitigungs- oder Entzerrungs- Filters, das mehr als n Filterabschnitte benötigt, kann eine Mehrzahl von Chips 100-1 bis 100-n in Kaskade geschaltet werden, was in Fig. 1a dargestellt ist. In diesem Fall wird der Kaskaden-Ausgang jedes Chips mit Ausnahme des letzten Chips 100-m dem Kaskaden-Eingang jedes Chips mit Ausnahme des ersten Chips 100-1 zugeführt.
Die beiden Filtereinheiten 102T und 1028 können alternativ so konfiguriert werden, daß sie als einzelnes Komplex- Koeffizienten-eingangsgewichtetes digitales Filter arbeiten, das eine gegebene Anzahl von Anzapfungen für ein komplexes Eingangssignal hat, wie in Fig. 2 dargestellt, die eine obere Real- Koeffizienten-FIR-Filtereinheit 102T und eine untere Real- Koeffizienten-FIR-Filtereinheit 102B mit einem zugeordneten Eingangs-Multiplexer 200 zeigt, und Fig. 2a zeigt ein Zeitsteuer- Diagramm, das den Betrieb der Anordnung von Fig. 2 angibt. Jede der Filtereinheiten 102T und 102B ist ein Eingangs-gewichtetes Filter mit mehreren Anzapfungen, wobei jeder Anzapfung zwei Multiplexer-Akkumulator-Register zugeordnet sind, wie in Fig. 2 dargestellt. Die Eingangssignale werden beispielsweise von einer Quelle einer Fernsehsignal-Video-Komponente geliefert, und Ausgangssignale werden beispielsweise zu Videosignal- Verarbeitungsschaltungen in einem Empfänger für Fernsehsignale geliefert. Aufeinanderfolgende Real-R- und Imaginär-I-Eingangsdaten-Abtastungen werden jeweils ersten und zweiten Eingängen des Multiplexers 200 mit einer gegebenen Abtastrate zugeführt, die gleich der Hälfte der Filter-Taktrate Clk ist. Der Multiplexer 200 liefert in Abhängigkeit von Clk, das seinem Schalter-S- Eingang zugeführt wird, eine R-Eingangs-Daten-Abtastung an die Eingänge der beiden Filtereinheiten 102T und 102B während der ersten Clk-Periode jeder aufeinanderfolgenden Abtastperiode (in Fig. 2a mit SP bezeichnet) und liefert eine T-Eingangs-Daten- Abtastung an die Eingänge der beiden Filtereinheiten 102T und 102B während der zweiten Clk-Periode jeder aufeinanderfolgenden Abtastperiode. Obwohl nicht besonders in Fig. 2 dargestellt, werden während der ersten Clk-Periode geeignet bewertete Multiplier-Koeffizienten R bzw. I dem ersten der beiden Multiplier- Akkumulator-Register zugeführt, die jeder Anzapfung der Filtereinheit 102T bzw. jeder Anzapfung der Filtereinheit 102B zugeordnet sind. Während der zweiten Clk-Periode wird das Negativ eines geeignet bewerteten Multiplier-Koeffizienten -I dem zweiten der beiden Multiplier-Akkumulator-Register zugeführt, die jeder Anzapfung der Filtereinheit 102T zugeordnet sind, und ein geeignet bewerteter Multiplier-Koeffizient R wird dem zweiten der beiden Multiplier-Akkumulator-Register zugeführt, die jeder Anzapfung der Filtereinheit 102B zugeordnet sind.
Der Wert eines komplexen Multiplier-Koeffizienten c beinhaltet sowohl einen realen Wert R als auch einen imaginären Wert I, und eine komplexe Eingangs-Abtastung i beinhaltet ebenfalls sowohl einen realen Wert R als auch einen imaginären Wert I. Daher ist das Produkt (R + jI)c(R + jI)i des komplexen Koeffizienten c mal der komplexen Eingangs-Abtastung i gleich (RcRi - IcIi) + j(RcIi + IcRi). Es erfordert üblicherweise vier digitale Filtereinheiten, um diese betroffene komplexe Produkt-Berechnung auszuführen. Jedoch erlauben die Filtereinheiten 102T ubd 102B durch Verwendung von Zeit-gemultiplexten Koeffizienten und zwei Multiplier-Akkumulator-Registern zwischen Anzapfungen die Ausführung dieser komplexen Produkt-Berechnung mit nur zwei Filtereinheiten 102T und 102B.
Insbesondere ist der Abtast-Ausgang vom Filter 102T während der ersten Clk-Periode jeder Abtast-Periode RR und während der zweiten Clk-Periode jeder Abtast-Periode -II. Gemeinsam stellen sie den realen Teil jeder komplexen Ausgangs-Abtastung dar, die als EE in dem Zeitsteuer-Diagramm von Fig. 2a dargestellt ist. In gleicher Weise ist der Abtast-Ausgang vom Filter 102B während der ersten Clk-Periode jeder Abtast-Periode IR und während der zweiten Clk-Periode jeder Abtast-Periode RI. Gemeinsam stellen sie den imaginären Teil jeder komplexen Ausgangs-Abtastung dar, die in dem Zeitsteuer-Diagramm von Fig. 2a als FF dargestellt ist.
Bei einem entworfenen Chip umfaßt jede Filtereinheit 102T und 102B nur drei Anzapfungen. Aus diesem Grund umfaßt ein ganzes Filter üblicherweise eine Mehrzahl von in Kaskade geschalteten Filtereinheiten auf einem einzigen Chip oder in einigen Fällen auf einer Mehrzahl von in Kaskade geschalteten Chips. Der reale Kaskaden-Ausgang einer entsprechenden Filtereinheit 102T eines vorhergehenden Filterabschnitts, der mit E bezeichnet ist, kann dem Sumin-Eingang der Filtereinheit 102T in Fig. 2 zugeführt werden. In einer ähnlichen Weise kann der imaginäre Kaskaden-Ausgang einer entsprechenden Filtereinheit 102B eines mit F bezeichneten vorhergehenden Filterabschnitts dem Sumin-Eingang der Filtereinheit 102B in Fig. 2 zugeführt werden.
Es gibt zwei alternative Wege zur Handhabung des Sumin- Eingangs-Abtastwertes, der einer Eingangs-gewichteten Filtereinheit 102T oder 102B zugeführt wird. Ein erster, in Fig. 2 nicht dargestellter Weg besteht darin, den Sumin-Wert in derselben Weise zu handhaben wie solche Abtastwerte intern innerhalb einer eingangsgewichteten Filtereinheit 102T oder 102B irgendeines Filterabschnitts gehandhabt werden. Genauer gesagt multipliziert jedes der gemultiplexten ersten und zweiten Multiplier- Akkumulator-Register, die jeder Anzapfung der Filtereinheit 102T oder 102B zugeordnet sind, den gegenwärtigen Eingangs-Abtastwert mit einem zugeordneten Koeffizienten-Wert und addiert dann diesen Produkt-Wert zu dem angesammelten Summen-Wert von dem entsprechenden gemultiplexten Register, der ihm von der vorangehenden Anzapfung nach einer Verzögerung mit einer spezifizierten Anzahl von Clk-Perioden zugeführt wird. Bei diesem ersten Weg wird der Sumin-Eingang E oder F zu einer Filtereinheit eines gegebenen Filterabschnitts von dem gemultiplexten Ausgang EE oder FF einer entsprechenden Filtereinheit eines vorhergehenden Filterabschnitts unmittelbar dem gegebenen Filterabschnitt in gemultiplexter Form zugeführt. In diesem Fall werden die ersten und zweiten Clk-Perioden-Abtastwerte dieses Sumin-Eingangs jeweils zu dem Summenwert des ersten Multiplier-Akkumulator- Registers und dem Summenwert des zweiten Multiplier-Akkumulator- Registers, das der ersten Anzapfung der Filtereinheit des gegebenen Filterabschnitts zugeordnet ist, hinzugefügt. Bei dem in Fig. 2 dargestellten zweiten Weg werden die gemultiplexten Ausgänge EE und FF demultiplext, bevor sie den E- und F-sumin- Filtereinheit-Eingängen eines folgenden Filterabschnitts zugeführt werden. Dies wird durch Verzögerung der EE- und FF- Ausgänge um eine Clk-Periode in Registern 202T und 202B bewirkt, und dann werden die verzögerten EE- und FF-Ausgänge den unverzögerten EE- und FF-Ausgängen in Summierstufen 204T und 204B hinzugefügt. Bei diesem zweiten Weg wird der Real-Out-Ausgang von der Summierstufe 204T und der Imag-Out-Ausgang von der Summierstufe 204B (in Fig. 2a mit Out bezeichnet) nur während einer ausgewählten gültigen ersten und zweiten Clk-Periode jeder Abtastperiode SP zugeführt (die als V Teile von Out in Fig. 2a bezeichnet sind), und er wird nicht während der nicht ausgewählten ungültigen der ersten und zweiten Clk-Perioden jeder Abtastperiode SP zugeführt (in Fig. 2a als X Teile von Out bezeichnet). Die ausgewählte gültige der ersten und zweiten Clk-Perioden jeder Abtastperiode SP für die Summierstufen 204T und 204B brauchen einander nicht gleich zu sein.

Beispiele von rekonfigurierbarer programmierbarer Filter- Chip-Architektur:

Der Filter-Takt, der von dem entworfenen VLSI-Chip verwendet wird, der die rekonfigurierbare programmierbare digitale Filter- Architektur der vorliegenden Erfindung verkörpert, ist 28.636 MHz, und der Eingangs-Daten-Abtast-Takt ist 14.318 MHz (d. h. gleich der halben Rate des Filter-Takts). Die Programmierung des Filters wird durch eine Software-gesteuerte CPU bestimmt. Wie in dem obigen "Überblick" festgestellt ist, umfaßt der entworfene VLSI-Chip sechs Abschnitte, die einen einzelnen IIR-Eingangs- und Global-Abschnitt und fünf Filterabschnitte umfassen, wobei alle Filterabschnitte identische Architekturen haben. Wegen der großen Menge an in jedem dieser Abschnitte enthaltener Struktur ist es in Fig. 3 bis 6 erforderlich, die Bezeichnungen jeder strukturellen Einzelheit abzukürzen und die veranschaulichten Beispiele der in Fig. 3 bis 6 dargestellten rekonfigurierbaren Filter-Chip-Architektur auf nur drei Filterabschnitte zu beschränken, damit die gesamte Struktur in einen verfügbaren Zeichnungsbereich paßt. Die Nomenklatur für diesen VLSI-Chip wird von seiner Verwendung in einer komplexen Betriebsart abgeleitet. Reale Filterabschnitte und zugeordnete Hardware beziehen sich auf Filterabschnitte 102T und zugeordnete Hardware in der Beschreibung, während imaginäre Filterabschnitte sich auf Filterabschnitte 102B beziehen. Es folgt eine Liste der abgekürzten Bezeichnungen, die in Fig. 3 bis 6 verwendet werden:

1. Abgekürzte Bezeichnungen in Filterabschnitten:

FIR Filter-gemultiplexte FIR-Filtereinheiten ähnlich denen, die in Fig. 2 dargestellt sind. Diese eingangsgewichteten Filter enthalten programmierbare Inter- Anzapfungs-Verzögerungen von 1 bis 4 Abtastperioden, und sie enthalten gemultiplexte Koeffizienten. "Input" stellt die Verbindung zu den Koeffizienten-Multipliern dar, "sumin" addiert zu dem Produkt des ersten Koeffizienten-Multipliers, und "sumout" ist der Ausgang der letzten Addierstufe, verzögert um eine Taktperiode, die gleich einer halben Abtastperiode ist.
RB [4..1], IB[4..1]-reale und imaginäre Eingangs- Multiplexer-Steuerung. Jeder Eingangs-Multiplexer hat vier Eingänge. Es gibt vier Steuer-Bits für jeden Multiplexer. Bei jeder ersten und zweiten Takt-Periode T0 und T1 einer Abtast-Periode werden der Steuerung des Eingangs-Multiplexers unterschiedliche Daten präsentiert. Dies erlaubt, daß jeder Eingang aus den vier Eingangs-Auswahlen während T0, und jeder Eingang während T1 ausgewählt werden kann. Dies ist ein einfacher Weg, die erforderliche Flexibilität zu erhalten, um Vorrichtungen in Kaskade zu schalten und alle erforderlichen Betriebsarten zu unterstützen. Jede Eingangs- Multiplexer-Steuerung enthält eine erste Latch- Vorrichtung zur Speicherung von zwei Steuer-Bits, die in diese durch eine CPU-Steuerleitung eingeschrieben werden, die den wirksamen der vier Eingänge während jeder Takt-Periode T0 definieren, und eine zweite Latch- Vorrichtung zur Speicherung von zwei Steuer-Bits, die in diese durch die CPU-Steuerleitung eingeschrieben werden, die den wirksamen der vier Eingänge während jeder Takt-Periode T1 definieren.
RIReg, IITReg-reale und imaginäre Eingangs-Daten-Register. Dies ist eine Pipeline-Verzögerung wie auch ein Puffer für Daten in die Filter-Eingänge. Dies ist programmierbar, um mit einer Takt-Rate für komplexe Betriebsarten abzutasten.
RM1, IM1-Multiplexer mit imaginärer realkomplexer Betriebsart. Die komplexe Betriebsart wird auf den Eingang 1 festgelegt.
RM2, IM2-reale und imaginäre Ausgangs-Multiplexer zur Auswahl der Daten-Ausgangsquelle von den folgenden vier Optionen:

Option

0 Zwischen-Abschnitts-Verzögerung 2
1 Zwischen-Abschnitts-Verzögerung 1
2 Zwischen-Abschnitts-Verzögerung 3-155
3 Nicht brauchbar
ROReg, IOReg-Reale und imaginäre Ausgangs-Daten-Register.
T0-erste Takt-Periode einer Abtast-Periode.
T1-zweite Takt-Periode einer Abtast-Periode.
T1ena-Wirksammachen in TI. Dies ist ein Register, das mit der Abtast-Rate arbeitet und nur während der TI- Takt-Perioden wirksam gemacht wird. Daten werden nur während der Abtast-Perioden-Übergänge übergeben. Die Haupt-Verzögerung arbeitet mit Abtast-Perioden-Rate, nicht mit der Takt-Perioden-Rate. Dies bildet die dritte Verzögerung, die dem Haupt-Verzögerungsbereich von 0 bis 152 hinzugefügt wird, um den Bereich von 3 bis 155 zu erhalten.
z&supmin;¹-Verzögerung um eine Takt-Periode, wo sie in den Fig. 3 bis 6 allein steht. Sonst ist sie einstellbar auf entweder eine Takt-Periode für komplex oder eine volle Abtast-Periode (T1ena) oder eine volle Abtast-Periode wirksam gemacht in TO für komplex (ROReg, IOReg). Ihre einzige folgerichtige Definition besteht darin, daß sie mit nur einer einzigen Registerstufe ausgeführt wird.
z-3kr, z-3ki-Reale und imaginäre programmierbare Verzögerung zwischen Anzapfungen. Bereich von 0 bis 3 Abtast-Perioden-Verzögerungen.
z-RDEL, z-IDEL-Reale und imaginäre Haupt-Verzögerungs- Register. Programmierbar von 0 bis 152 Abtast-Perioden-Verzögerungen.

2. Abgekürzte Bezeichnungen für IIR-Eingangs- und Globalabschnitt:

ISC, QSC-In-Phase-Skalierungs-Steuerung und Quadratur-Skalierungs-Steuerung. Dieser Multiplexer erlaubt eine Verschiebung von IIR-Rückkopplungs-Daten, um eine zusätzliche Präzision zu erhalten, wenn alle IIR-Koeffizienten kleiner als 1, ¹/&sub2; oder ¹/&sub8; sind. In der Nur-FIR-Betriebsart ist es bequem, eine 0 als Eingang zu wählen. Dieser Multiplexer wird statisch gesteuert und ähnelt einem Schalter.
Me-Quadratur (imaginäre) Kaskaden-Quellen-Auswahl. In Verbindung mit M5 kann jeder Filterabschnitt oder IIR-Addierstufen- Ausgang oder 0 in Kaskade dem Sumin-Eingang des Eingangs-Filterabschnitts des Chips (Filterabschnitt n in Fig. 1 und Filterabschnitt 3 in Fig. 3 bis 6) zugeführt werden. Wie RB und IB kann dieser Multiplexer alternativ verschiedene Eingänge bei jedem Takt-Perioden-Zyklus auswählen. Dies ist für einige Kaskaden mit komplexer Betriebsart-Konfiguration erforderlich.
M3-In-Phase (reale)-Kaskaden-Quellen-Auswahl. In Verbindung mit M4 kann jeder Filterabschnitt oder IIR-Addierstufen-Ausgang oder 0 in Kaskade dem sumin-Eingang des Eingangs-Filterabschnitts-Chips (Filterabschnitt n in Fig. 1 und Filterabschnitt 3 in Fig. 3 bis 6) zugeführt werden. Wie RB und IB kann dieser Multiplexer alternativ irgendeinen Eingangs-Takt-Perioden-Zyklus auswählen. Dies ist für einige Kaskaden mit komplexer Betriebsart erforderlich.
M4-In-Phase (reale)-Abschnitts-Auswahl. Wählt den Ausgang irgendeines realen (In-Phase)-Halb-Filterabschnitts oder den realen IIR-Addierstufen-Ausgang zur Ansteuerung von M3 aus.
M5-Quadratur (imaginäre) Abschnitts-Auswahl. Wählt den Ausgang irgendeines imaginären (Quadratur)-Halb-Filterabschnitts oder den imaginären IIR-Addierstufen-Ausgang aus, um M2 anzusteuern.
M6-In-Phase (reale)-Ausgangs-Auswahl. Wählt den Ausgang irgendeines realen Halb-Filterabschnitts oder den realen IIR- Addierstufen-Ausgang aus, um von den Iout-Anschlüssen ausgegeben zu werden.
M7-Quadratur (imaginäre) Ausgangs-Auswahl. Wählt den Ausgang irgendeines imaginären Halb-Filterabschnitts oder den imaginären IIR-Addierstufen-Ausgang aus, um von den Qout- Anschlüssen ausgegeben zu werden.
M8-FIR-Eingangs-Multiplexer. Bei FIR-Betriebsarten kommen Eingangs-Daten entweder von dem IIR-Filter-Ausgang oder dem Phasen-Rotator-Ausgang. In jedem Fall erfolgt eine Leitung durch die IIR-Filter-Addierstufe - der andere IIR-Addend wird durch ISC und QSC auf 0 gesetzt, wenn das Filter ein reines FIR-Filter ist. Bei komplexen Betriebsarten multiplext M8 reale und imaginäre Daten mit der Takt-Perioden-Rate, die gleich dem Zweifachen der Abtast-Perioden-Rate ist, wodurch die Eingangs-Daten für die gemultiplexten Filter-Abschnitte formatiert werden.
TOena z&supmin;¹-ein Register, das in der TO-Takt-Periode einer Abtast-Periode wirksam gemacht wird.
3. Abgekürzte Bezeichnungen für den Chip-System-Eingang und -Ausgang.
0 - Der konstante Wert von Null.
I1, I2, I3 - Ausgänge von In-Phase (Real)-Filterabschnitten 1, 2, 3.
Iout - In-Phase-Filter-Ausgang.
Iph - In-Phase-Eingang zur IIR-Addierstufe von dem Phasen- Rotator.
Isumin - In-Phase-Kaskaden-Eingang.
MIO - Gemultiplextes Filter I/O-Real/Imaginär gemultiplextes Signal in komplexer Betriebsart. Dies ist ein Ausgang auf dem Chip mit der aktiven IIR-Rückkopplungs-Addierstufe. Es ist ein Eingang auf allen anderen Chips. MIOena macht das Ausgangs-Vermögen wirksam.
MIOena - macht das Ausgangs-Vermögen des MIO-Bus wirksam.
Q1, Q2, Q3 - Ausgänge der Quadratur-Filterabschnitte 1, 2, 3.
Qout - Quadratur-Filter-Ausgang.
Qph - Quadratur-Eingang zur IIR-Addierstufe von dem Phasen- Rotator.
Qsumin - Quadratur-Phasen-Kaskaden-Eingang.
Die identische Chip-Architektur der drei Filterabschnitte und des einzelnen IIR-Eingangs- und Global-Abschnitts in Fig. 3 bis 6 wird selektiv programmiert, um in eine besondere von neun verschiedenen Filter-Konfigurationen rekonfiguriert zu werden, oder alternativ um lediglich den Kaskaden-Eingang zu dem Chip mit einem gewissen Maß an Verzögerung dem Kaskaden-Ausgang des Chips zuzuführen, ohne daß irgendeine Filterung stattfindet. Eine Software-gesteuerte CPU führt die selektive Programmierung allein durch (1) Bestimmung der Eingangs-Ausgangs-Verbindung jedes Eingangs-Multiplexers jedes Filterabschnitts während entsprechender Takt-Perioden To und T1 jeder Abtast-Periode; durch (2) Bestimmung der Eingangs-Ausgangs-Verbindung jedes Leit- Multiplexers RM1, IM1, RM2 und IM2 jedes Filterabschnitts; durch (3) Bestimmung der Eingangs-Ausgangs-Verbindung jedes Leit- Multiplexers ISC, QSC, M2, M4, M5, M6, M7 und M8 des einzelnen IIR-Eingangs- und Global-Abschnitts; und durch (4) Steuerung der entsprechenden digitalen Werte des In-Phase (Real)-IPh-Teils und des Quadratur-Phasen-(imaginären)-Qph-Teils eines komplexen Phasenrotierenden Koeffizienten.
Fig. 3 zeigt ein Beispiel einer komplexen IIR-Filter- Konfiguration. Bei dieser Konfiguration wird der gesamte Chip als komplexes IIR-Filter programmiert. Die Abschnitte 1 und 2 sind mit einer Verzögerung von nur a z&supmin;¹ dargestellt, und der Abschnitt 3 ist von dem Abschnitt 2 durch die Haupt-Verzögerung getrennt. Die Isumin- und Qsumin-Anschlüsse werden nicht verwendet mit Ausnahme für eine mögliche Kaskaden-Schaltung; Eingangs- Daten kommen bei I- und Q-Eingangsanschlüssen des VLSI-Chips (nicht dargestellt) an, und der Filter-Ausgang wird bei Iout und Qout abgeleitet. RIReg und IIReg sind für Taktung während sowohl der T0 als auch der T1-Takt-Perioden konfiguriert, und ROReg und IOReg sind zum Takten nur am Ende einer T0-Taktperiode konfiguriert.
Fig. 4 zeigt ein Beispiel für eine Konfiguration, die ein komplexes IIR-Filter mit einem komplexen FIR-Filter auf einem Chip umfaßt. Bei dieser Konfiguration sind die Filterabschnitte 1 und 2 in IIR-Filter-Betriebsart, während der Abschnitt 3 als ein FIR mit drei Anzapfungen konfiguriert ist. Phasen- eingestellte Eingangs-Daten kommen bei Iph und Qph an, und Ausgangs-Daten werden bei Iout und Qout abgeleitet, die ihren Ausgang von dem Filterabschnitt 3 empfangen. RIReg und IIReg sind für eine Taktung während sowohl von T0- als auch T1-Taktperioden konfiguriert, und ROReg und IOReg sind zum Takten nur am Ende von T0-Taktperioden konfiguriert. Der Filterabschnitt 2 ist von dem Filterabschnitt 1 durch eine z&supmin;¹-Verzögerung mit einer Abtast Periode (d. h. e Taktperioden) getrennt, während der Filterabschnitt 1 die Haupt-Verzögerung verwendet, um eine Gesamt- Verzögerung von 3 bis 155 Abtast-Perioden zu erhalten, bevor eine Addition zu den Eingangs-Daten erfolgt. Es sei bemerkt, daß eine Verzögerung bei der Wiedergewinnung der komplexen Ausgangs- Daten des Abschnitts 3 vorhanden ist. Wenn der Abschnitt 3 in Kaskade zu dem nächsten Chip geschaltet werden soll, können die komplexen Komponenten (d. h. die vier Koeffizienten/Daten- Produkte RR, -II, RI und IR) über die Ausgangs-Busse geleitet werden. Da dieses Beispiel eine selbständige Konfiguration ist, werden die realen und imaginären Filterausgänge vor der Ausgabe berechnet. Diese Verzögerung ist einfach eine Signal-Latenz.
Fig. 5 zeigt ein Beispiel für eine Konfiguration, die ein einzelnes komplexes FIR-Filter umfaßt. Im Lichte der obigen Lehre ist diese Konfiguration unkompliziert.
Fig. 6 zeigt ein Beispiel für eine Konfiguration, die Daten unverändert durch Betrieb nur als Verzögerungs-Leitung zwischen den Chip-Eingängen und -Ausgängen befördert. Dies ist der Standard-Zustand, der bei Stromeinschaltung des Chips auftritt. Die Daten laufen unverändert durch, weil die Koeffizienten alle auf Null in Abhängigkeit von einem speziellen Steuersignal gesetzt sind, das bei der Stromeinschaltung vorhanden ist, das den Multiplexe 150 und QSC zugeführt wird, um diese Multiplexer zu veranlassen, 0-Werte den IIR-Addierstufen zuzuführen, während dieses spezielle Steuersignal auch bewirkt, daß der Wert des komplexen Koeffizienten, der durch Iph und Qph auf 1-2&supmin;¹&sup0;+j0 definiert wird, anstatt 0 zu sein. Die vorgegebene Operation schickt Daten vom Eingang zu sumout auf dem Chip durch und bewirkt, daß die Daten durch sumin der FIR-Filter zum nächsten sumout hindurchriffeln.
Es ist nicht beabsichtigt, daß die insbesondere veranschaulichenden Beispiele von Fig. 3 bis 6 der Filter-Architektur der vorliegenden Erfindung in irgendeiner Weise begrenzend sein sollen. Viele verschiedene oder größere Filter-Konfigurationen von eingangsgewichteten gemultiplexten Filter-Einheit-Paaren, die komplexe FIR- oder IIR-Filter bilden, können mit dem entworfenen Sechs-Abschnitts-VLSI-Chip ausgeführt werden, und sogar größere Filter-Konfigurationen können mit einer Mehrzahl solcher Chips ausgeführt werden, die in Kaskade geschaltet sind.

Claims

1. Rekonfigurierbares programmierbares digitales Filter, umfassend:

- erste (102T) und zweite (102B) eingangsgewichtete digitale Filter-Unterabschnitte, von denen jeder Daten-Eingänge und eine gegebene Anzahl von Multiplier-Koeffizienten- Anzapfungen hat;

- Eingangsmittel zur Erzeugung von Signal-Abtastungen zu dem digitalen Filter;

- Ausgangsmittel (204T, 204B) zum Empfang von Ausgangssignalen von den digitalen Filter-Unterabschnitten;

gekennzeichnet durch:

- den Betrieb der ersten (102T) und zweiten (102B) digitalen Filter-Unterabschnitte mit einer Abtast-Periode (SP), die in aufeinanderfolgende erste und zweite einem Zeitmultiplex unterworfene Takt-Perioden (Clk) unterteilt ist;

- Filter-Rekonfigurationsmittel mit Multiplexermitteln (200) zum Zeitmultiplexen der Daten- und Multiplier-Koeffizienten- Eingänge der ersten und zweiten digitalen Filter- Unterabschnitte während der ersten und zweiten aufeinanderfolgenden Takt-Perioden, wobei die ersten und zweiten digitalen Filter-Unterabschnitte für den Betrieb als komplexes digitales Filter mit komplexen Multiplier-Koeffizienten und einem komplexen abgetasteten Eingangssignal, das durch die Eingangsmittel zugeliefert wird, konfiguriert werden; wobei

- die Multiplexermittel zur Zuführung des Wertes der realen Komponente jeder Eingangs-Abtastung als Eingang zu dem ersten digitalen Filter-Unterabschnitt verwendet werden und weitere Mittel zur Zuführung des Wertes der realen Komponente des Multiplier-Koeffizienten zu jeder Anzapfung des ersten digitalen Filter-Unterabschnitts während der ersten Takt-Perioden verwendet werden;

- die Multiplexermittel zur Zuführung des Wertes der realen Komponente jeder Eingangs-Abtastung als Eingang zu dem zweiten digitalen Filter-Unterabschnitt verwendet werden und die weiteren Mittel zur Zuführung des Wertes der imaginären Komponente des Multiplier-Koeffizienten zu jeder Anzapfung des zweiten digitalen Filter-Unterabschnitts während der ersten Takt-Perioden verwendet werden;

- die Multiplexermittel zur Zuführung des Wertes der imaginären Komponente jeder Eingangs-Abtastung als Eingang zu dem ersten digitalen Filter-Unterabschnitt verwendet werden, und die weiteren Mittel zur Zuführung des negativen Wertes der imaginären Komponente des Multiplier-Koeffizienten zu jeder Anzapfung des ersten digitalen Filter-Unterabschnitts während der zweiten Taktperioden verwendet werden;

- die Multiplexermittel zur Zuführung des Wertes der imaginären Komponente jeder Eingangs-Abtastung als Eingang zu dem zweiten digitalen Filter-Unterabschnitt verwendet werden, und die weiteren Mittel zur Zuführung des Wertes der realen Komponente des Multiplier-Koeffizienten zu jeder Anzapfung des zweiten digitalen Filter-Unterabschnitts während der zweiten Takt-Perioden verwendet werden.

2. Digitales Filter nach Anspruch 1, bei dem die Filter- Rekonfigurationsmittel ferner enthalten:

- erste Mittel (202T, 204T), die auf jeweilige Ausgänge des ersten digitalen Filter-Unterabschnitts (102T) während der ersten und zweiten Takt-Perioden ansprechen, um eine Ausgangs-Abtastung von den ersten Mitteln abzuleiten, die einen Wert hat, der der Summe der jeweiligen Ausgänge des ersten digitalen Filter-Unterabschnitts entspricht;

- zweite Mittel (202B, 204B), die auf jeweilige Ausgänge des zweiten digitalen Filter-Unterabschnitts (102B) während der ersten und zweiten Takt-Perioden ansprechen, um eine Ausgangs-Abtastung von den zweiten Mitteln abzuleiten, die einen Wert hat, der der Summe der jeweiligen Ausgänge des zweiten digitalen Filter-Unterabschnitts entspricht.

3. Digitales Filter nach Anspruch 1 oder 2, bei dem der erste (102T) und der zweite (102B) digitale Filter-Unterabschnitt Mittel enthalten, um eine programmierbare Verzögerung einzufügen, die zwischen einer minimalen und einer maximalen Zahl von Takt-Perioden zwischen benachbarten Anzapfungen einstellbar ist.

4. VLSI-Schaltung mit einem digitalen Filter gemäß einem der Ansprüche 1 bis 3, enthaltend:

- eine erste gegebene Zahl von Filterabschnitten und einen einzelnen IIR-Eingangs- und Globalabschnitt, wobei jeder Filterabschnitt ein Paar der ersten (102T) und zweiten (102B) eingangsgewichteten digitalen Filter-Unterabschnitte enthält, und wobei jedes der Paare eine zweite gegebene Anzahl von Anzapfungen, zwei Multiplier-Akkumulator-Register zwischen den Anzapfungen und erste programmierbare Verzögerungsmittel zwischen den Anzapfungen hat, um eine Abtast- Verzögerung einzuführen, die zwischen einer ersten und einer zweiten kleinen Zahl von Abtast-Perioden eingestellt werden kann;

- wobei der einzelne IIR-Eingangs- und Globalabschnitt In- Phase-(I_Ph) und um 90º phasenverschobene (Q_ph) Mittel enthält, um programmierbar die Phase von Abtastungen einzustellen, die diesem als Eingang zugeführt werden, und programmierbare Leit-Multiplexer (ISC, QSC) zur Zuführung des Ausgangs von ausgewählten Filterabschnitten als Eingang zu den In-Phase- und um 90º phasenverschobenen Mitteln, und um wahlweise wenigstens einige der ersten gegebenen Zahl von Filterabschnitten in Kaskade zu schalten (M2 bis M8), um die in Kaskade geschalteten Filterabschnitte als komplexes FIR- oder IIR-Filter zu konfigurieren.