DE69230188T2

DE69230188T2 - Sequentieller Speicherzugriff

Info

Publication number: DE69230188T2
Application number: DE69230188T
Authority: DE
Inventors: William M. Johnson; David B. Witt
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1991-02-06
Filing date: 1992-01-06
Publication date: 2000-08-24
Anticipated expiration: 2012-01-07
Also published as: EP0498525A3; JP2005322265A; EP0498525A2; EP0498525B1; DE69230188D1; US5247644A; JPH04336640A; ATE186133T1

Description

Die vorliegende Erfindung betrifft generell ein Verarbeitungssystem und insbesondere ein Verarbeitungssystem, das während sequentieller Speicher-Zugriffe eine verbesserte Effizienz beim Zugreifen auf Speicher ermöglicht.
Verarbeitungssysteme sind auf dem Gebiet weithin bekannt. Derartige Systeme enthalten generell einen Prozessor, der unter Befolgen von Betriebsinstruktionen Ausführungsvorgänge an Operanden-Daten durchführt, und einen Speicher, um den Prozessor mit den Betriebsinstruktionen und den Daten zu versehen. Der Prozessor eines derartigen Systems ist ferner generell derart ausgebildet, daß er in den Speicher Daten schreiben kann, z. B. Resultate, die sich aus den an den Operanden-Daten durchgeführten Ausführungsvorgängen ergeben.
Das Lesen von Betriebs-Instruktionen und Daten aus dem Speicher und das Schreiben von Daten in den Speicher werden generell als Speicher- Zugriffe seitens des Prozessors bezeichnet. Während eines einzelnen Zugriffs liest oder schreibt der Prozessor ein volles oder teilweises Informations-Wort aus dem bzw. in den Speicher. Ein volles Wort kann z. B. 32 Bit breit sein, und ein teilweises Wort 16 Bit breit sein.
Der Speicher enthält zum Speichern der Daten und Instruktionen generell mehrere Speicherstellen, wobei jede Speicherstelle eine einzigartige Speicherstellenadresse hat. In zahlreichen Fällen besteht der Speicher aus mehreren Speicherbereichen, wobei jede Datei mehrere adressierbare Speicherstellen aufweist. Die Speicherbereiche sind generell derart organisiert, daß jede Speicherstelle einer Datei eine entsprechende Speicherstelle in den anderen Dateien findet, die die gleiche Adresse hat, mit Ausnahme eines Ein- oder Zwei-Bit-Designators, der den Speicherbereich bezeichnet, in dem sich die adressierte Speicherstelle befindet. Beispielsweise kann in einem System mit zwei Speicherbereichen eine Speicherstelle der ersten Datei eine Adresse N haben, während die entsprechende Speicherstelle der zweiten Datei eine Adresse N + 4 haben kann. Die Speicheradressen können z. B. 32 Bit breit sein, wobei die Adressen in dem dritten oder A(2)-Bit derart differieren, daß, wenn das A(2)-Bit null ist, die erste Datei adressiert wird, und wenn das A(2)-Bit eins ist, die zweite Datei adressiert wird. Als weiteres Beispiel kann in einem System mit vier Speicherbereichen eine Speicherstelle der ersten Datei eine Adresse N haben, während die entsprechenden Speicherstellen der zweiten, dritten und vierten Dateien Adressen N + 4, N + 8 bzw. N + 12 haben. Hier dienen die A(2)-und A(3)-Bits der 32-Bit-Adresse als der Designator, um zu bestimmen, welche Datei gerade adressiert wird.
Beim Durchführen von Speicher-Zugriffen erzeugt der Prozessor eine Speicherstellenadresse und gibt diese über einen Mehr-Bit-Adress-Bus an die Speicherbereiche aus. Für eine Lese-Operation gibt eine Speicher- Steuereinrichtung ein Bereitschafts-Signal aus, während der Speicherbereich, der die der ausgegebenen Adresse entsprechende Speicherablagestelle aufweist, die angeforderten Daten oder die Instruktion über einen bidirektionalen Mehr-Bit-Daten-/Instruktions-Bus aus dieser Speicherstelle an den Prozessor ausgibt. Für eine Schreib-Operation gibt die Steuereinrichtung das Bereitschafts-Signal aus, und der Prozessor gibt die adressierte Speicherablagestelle mit den Daten über den Daten-/ Instruktions-Bus aus.
Die Zeitgebung zwischen dem Prozessor und dem Speicher wird generell durch einen System-Taktgeber gesteuert, der extern von dem Prozessor vorliegen oder von dem Prozessor gesteuert werden kann. Der System- Taktgeber liefert eine Reihe von Taktzyklen einschließlich einer High- Phase und einer Low-Phase. Die Zeigebungssteuerung durch den System- Taktgeber kann derart erfolgen, daß der Prozessor während der High- Phase des Systemtaktes Adressen, Steuersignale und Daten ausgibt und während der Low-Phase Steuersignale und Daten oder Instruktionen aus dem Speicher ausgibt.
Verarbeitungssysteme verlangen generell mehrere Systemtakt-Zyklen von dem Zeitpunkt, zu dem der Prozessor eine Speicheradresse ausgibt, bis entweder zu dem Zeitpunkt, wenn der Prozessor im Falle eines Lese- Zugriffs das angeforderte Daten- oder Instruktions-Wort ausgibt, oder zu dem Zeitpunkt, wenn der Speicher im Falle eines Schreib-Zugriffs bereit ist, das Daten-Wort aus dem Prozessor zu empfangen.
Eine derartige Sequenz kann bespielsweise zwei Systemtakt-Zyklen, vier Systemtaktzyklen oder mehr als vier Systemtakt-Zyklen erfordern, je nach dem Design des Verarbeitungssystem. Während derartige Zeitperioden für Speicher-Zugriffe für einen einzelnen, auf ein Wort bezogene Zugriff akzeptierbar sein können, wäre eine Beschleunigung dieses Vorgangs wünschenswert, wenn mehrere Worte oder Informationen zwischen dem Prozessor und den Speicherbereiche übermittelt werden sollen, wie z. B. während sequentieller Speicher-Zugriffe.
Das hier beschriebene Verarbeitungssystem ermöglicht eine effiziente Übertragung mehrerer Informations-Worte zwischen dem Prozessor und dem Speicher, wenn der Prozessor eine Anforderung eines sequentiellen Adress-Speicher-Zugriffs ausgibt. Das Verarbeitungssystem ist insbesondere von Vorteil, wenn der Prozessor eine Anforderung eines sequentiellen Adress-Speicher-Zugriffs ausgibt, bei dem die Speicherbereiche verschachtelt sind. Eine Verschachtelung ist ein auf dem Gebiet weithin bekannter Vorgang, bei dem der Prozessor sequentiell auf die Adress-Dateien zugreift.
Wie im folgenden noch ersichtlich wird, ermöglicht das Verarbeitungssystem einen effizienten sequentiellen Adress-Zugrift, indem es dem Prozessor nur das Adressieren eines bestimmten oder mehrerer bestimmter der Speicherbereiche ermöglicht. Eine Speicher-Steuereinrichtung bringt die anderen Speicherbereiche in eine korrekte Reihenfolge, um dem Mikroprozessor zu ermöglichen, die zu adressierende Adresse der Speicherstelle der Speicherbereiche früh zu erzeugen, zu dem Zweck, daß Informations-Worte zwischen dem Prozessor und dem Speicher mit einer Rate von einem Wort pro Systemtakt-Zyklus übermittelt werden können.
In EP-A-283115 ist ein Prozessor mit einer Burst-Betriebsart-Adressier- Funktion beschrieben, die durch einen Speicher gestützt wird, auf den der Prozessor zugreift.
Der Wescon Conference Record, Vol. 34, November (1990), S. 488-494 beschreibt einen Burst-Betriebsart-Adressierungs-Prozessor mit einer Speichersteuerschaltung, die zum Zugriff auf Speicherbereiche mit Verschachtelung ausgebildet ist.
Gemäß der vorliegenden Erfindung wird ein Verarbeitungssystem vorgeschlagen, das versehen ist mit: einer Speichereinrichtung mit mehreren Speicherstellen, von denen jede an einer entsprechenden unterschiedlichen Speicheradresse adressierbar ist; und einem mit der Speichereinrichtung verbundenen Prozessor zum Adressieren der Speicherstellen und zum Zugriff auf diese; dadurch gekennzeichnet, daß mit der Speichereinrichtung und mit dem Prozessor eine Steuereinrichtung verbunden ist, die als Reaktion auf den Prozessor einen in vorbestimmter Abfolge durchgeführten sequentiellen Zugriff auf die Speichereinrichtung bewirkt, wobei der Prozessor gewählte erste Speicherstellen der mehreren Speicherstellen sequentiell adressiert und die Steuereinrichtung gewählte zweite Speicherstellen der mehreren Speicherstellen sequentiell adressiert, wobei die gewählten ersten Speicherstellen alternierend mit den gewählten zweiten Speicherstellen angeordnet sind und der Prozessor eine nächste Stelle der gewählten ersten Speicherstellen adressiert, bevor die Steuereinrichtung den Zugriff auf die gewählten zweiten Speicherstellen beendet.
Bei einer Ausführungsform der Erfindung umfaßt die Speichereinrichtung erste und zweite Speicherbereiche, wobei die Steuereinrichtung derart ausgelegt ist, daß der Prozessor die Speicherstellen des einen Speicherbereiches sequentiell adressiert. Die Steuereinrichtung ist ferner zum Zugriff auf die Speicherstellen des anderen Speicherbereiches ausgelegt.
Bei einer weiteren Ausführungsform umfaßt die Speichereinrichtung mehrere Speicherbereiche, und die Steuereinrichtung ist derart ausgelegt, daß der Prozessor eine der Speicherbereiche adressiert. Die Steuereinrichtung greift dann auf die anderen Speicherbereiche zu.
Das Verarbeitungssystem ist vorzugsweise versehen mit einem zwischen dem Prozessor und der Speichereinrichtung angeordneten ersten Bus zum Übertragen von Daten zwischen dem Prozessor und der Speichereinrichtung, und mit einem zwischen dem Prozessor und der Speichereinrichtung angeordneten zweiten Bus zum Ausgeben der Speicherstellenadressen aus dem Prozessor an die Speichereinrichtung.
Das Verarbeitungssystem ist vorzugsweise versehen mit einem mit dem Prozessor und der Speichereinrichtung verbundenen System-Taktgeber, wobei der Taktgeber ein repetierendes Taktzyklus-Zeitsteuerungssignal zur Steuerung der Zeitgebung des Prozessors und der Speichereinrichtung erzeugt. Der Prozessor ist derart ausgelegt, daß er während mehrerer Zyklen des System-Taktes jede der Speicherstellenadressen gültig hält, und die Steuereinrichtung ist derart ausgelegt, daß sie auf die zweiten Speicherstellen zugreift, wenn die Adressen von dem Prozessor gültig gehalten werden, um dem Prozessor zu ermöglichen, während jedes Zyklus des System-Taktes ein Daten-Wort in die Speichereinrichtung zu schreiben oder ein Daten-Wort aus der Speichereinrichtung zu lesen.
Die beigefügten Zeichnungen dienen lediglich als Beispiel:
Fig. 1 zeigt ein schematisches Blockschaltbild eines gemäß der vorliegenen Erfindung ausgebildeten Verarbeitungssystems, das einen Speicher mit einem Paar von Speicherdateien enthält;
Fig. 2 zeigt eine Reihe von Wellenformen, anhand derer die Weise ersichtlich ist, in der das Verarbeitungssystem gemäß Fig. 1 implementiert werden kann.
Fig. 3 zeigt ein schematisches Blockschaltbild eines gemäß einer zweiten Ausführungsform der vorliegenden Erfindung ausgebildeten Verarbeitungssystems, das einen Speicher mit vier Speicherbereichen aufweist; und
Fig. 4 zeigt eine Reihe von Wellenformen, anhand derer die Weise ersichtlich ist, in der das Verarbeitungssystem gemäß Fig. 1 implementiert werden kann.
Fig. 1, auf die nun eingegangen wird, zeigt in Form eines schematischen Blockschaltbild ein Verarbeitungssystem 10, das gemäß einer ersten Ausführungsform der vorliegenden Erfindung strukturiert ist. Das Verarbeitungssystem 10 enthält generell einen Prozessor 10, einen Speicher 14 mit einem ersten oder geradzahligen Speicherbereich 16 und einem zweiten oder ungeradzahligen Speicherbereich 18. Das Verarbeitungssystem 10 enthält ferner eine Speicher-Steuereinrichtung 20 und einen System-Taktgeber 22.
Die Speicher-Steuereinrichtung 20 kann extern von den Speicherbereichen 16 und 18 oder innerhalb des Speichers 14 angeordnet sein, der die Speicherbereiche 16 und 18 enthält. Der System-Taktgeber kann, wie gezeigt, extern von dem Prozessor 12 angeordnet sein oder innerhalb des Prozessors angeordnet sein, wobei der Prozessor 12 des System-Takt in repetierenden Steuerzyklen erzeugt, wobei auch dies nicht von der vorliegenden Erfindung abweicht.
Das Verarbeitungssystem 10 enthält ferner einen ersten Bus 24, der zwischen den Prozessor 12 und die Speicherbereiche 16 und 18 geschaltet ist. Ferner ist ein zweiter Bus 26 zwischen den Prozessor 12 und die Speicherbereiche 16 und 18 geschaltet.
Der Prozessor 12 ist vorzugsweise von dem Typ, der Ausführungsvorgänge auf Operanden-Daten hin ausführt, die Betriebs-Instruktionen betreffen, wobei der Prozessor die Betriebs-Instruktionen und Operanden- Daten dem Speicher 14 entnimmt, der die Speicherbereiche 16 und 18 aufweist. Ferner ist der Prozessor 12 vorzugsweise von dem Typ, der Resultate, die sich aus den Ausführungsvorgängen ergeben, welche auf die Betriebs-Instruktionen hin an den Operanden-Daten vorgenommen worden sind, in den die Speicherbereiche 16 und 18 aufweisenden Speicher schreibt. Zu diesem Zweck weist der erste Bus 24 einen Daten- /Instruktions-Bus auf, um Daten und Instruktionen zwischen dem Prozessor 12 und den Speicherbereichen 16 und 18 zu übermitteln. Der Daten-/ Instruktions-Bus 24 ist vorzugsweise ein 32-Bit-Bus mit mehreren Konduktoren für Daten-/Instruktions-Bits 0 bis 31.
Um die Daten und Operanden-Instruktionen aus dem Speicher 14 zu erhalten, enthält jeder der Speicherbereiche 16 und 18 mehrere adressierbare Speicherstellen zum Speichern von Daten und Betriebs-Instruk tionen. Zum Ermöglichen des Zugriffs auf die Speicherbereiche 16 und 18 ist der Prozessor 12 derart ausgebildet, daß er die Adressen der Speicherstellen erzeugt, wobei diese Adressen über den Adress-Bus 26 an die Speicherbereiche 16 und 18 übermittelt werden. Ferner ist der Adress- Bus 26 vorzugsweise ein 32-Bit-Bus, der einzelne Konduktoren für die Adress-Bits 0 bis 31 enthält. Der dem Adress-Bit A(2) entsprechende Konduktor ist aus noch zu erläuternden Gründen mit der Speicher- Steuereinrichtung verbunden. Beim Zugreifen auf den Speicher 14, um entweder Daten oder Instruktionen aus dem Speicher 14 zu lesen oder Daten in den Speicher 14 zu schreiben, erzeugt der Prozessor 12 die geeigneten Adressen, die den Speicherbereichs-Ablagestellen entsprechen, auf die zugegriffen werden soll, und dann geben die Speicherbereiche 16 und 18 die erforderlichen Daten/Insruktionen aus oder speichern die Daten, die aus dem Prozessor 12 zu dem Speicher 14 übertragen werden sollen.
Die Speicherbereiche 16 und 18 sind vorzugsweise derart ausgelegt, daß jede Speicherstelle des Speicherbereichs 16 eine entsprechende Speicherstelle in dem Speicherbereich 18 findet. Die entsprechenden Speicherstellen haben Adressen, die um den in dem Adress-Bit A(2) enthaltenen Designator differieren. Als Ergebnis findet eine Speicherstelle in dem Speicherbereich 16, der ein Adresse N hat, eine entsprechende Speicherstelle in dem Speicherbereich 18, der eine Adresse N + 4 hat. Anders ausgedrückt wird der Speicherbereich 16 adressiert, wenn das A(2)-Bit eine Null ist, und der Speicherbereich 18 wird adressiert, wenn das Adress-Bit A(2) eine Eins ist.
Die Speicherstellen der Speicherbereiche 16 und 18 sind sequentiell angeordnet. Die Speicherstellen des Speicherbereiches 16 sind derart angeordnet, daß die sequentielle Adresse für die Speicherstellen in dem Speicherbereich 16 z. B. N, N + 8, N + 16 etc. ist. Entsprechend befinden sich die Speicherstellen des Speicherbereiches 18 in einer Sequenz mit den Adressen N + 4, N + 12, N + 20 etc.
Wie noch ersichtlich wird, sind, wenn der Prozessor 12 einen sequentiellen Zugriff auf den Speicher 14 anfordert, die Speicherbereiche 16 und 18 derart verschachtelt, daß der Prozessor 12 sequentiell Daten- oder Instruktions-Wörter empfängt oder Daten in die Speicherbereiche 16 und 18 überträgt, wie z. B. zuerst in den Speicher 16 an die Adresse N, dann in den Speicherbereich 18 an die Adresse N + 4, dann in den Speicherbereich 18 an die Adresse N + 12.
Ein Steuerbus 28 verbindet ferner den Prozessor 12 mit der Speicher- Steuereinrichtung 20. Der Steuerbus 28 übermittelt die verschiedenen Signale, die im folgenden weiter beschrieben werden, zwischen dem Prozessor 12 und der Steuereinrichtung 20. Diese Steuersignale unterstützen die Koordination eines Speicher-Zugriffs von dem Prozessor 12 auf den Speicher 14.
Der System-Taktgeber 22 ist sowohl mit dem Prozessor 12 auch auch mit der Speicher-Steuereinrichtung 20 verbunden. Er leistet die Zeitgebungs- Steuerung zwischen dem Prozessro 12 und der Speicher-Steuereinrichtung 20. Der System-Taktgeber 22 gibt eine repetitive Serie von Taktzyklen aus, die eine High-Phase und eine Low-Phase enthalten. Das Verarbeitungssystem 10 ist vorzugsweise derart ausgebildet, daß während der High-Phase des System-Taktgebers 22 der Prozessor 12 Speicher- Adressen, Steuersignale und Daten initiiert, und während der Low-Phase der Speicher 14 oder die Steuereinrichtung 20 Steuersignale und Daten oder Betriebs-Instruktionen initiiert.
Gemäß dem Stand der Technik kann ein einfacher seitens des Prozessors 12 erfolgender Zugriff auf den Speicher 14 bis zum Abschluß zwei Sy stem-Taktzyklen benötigen. Um die Informationsübertragung effizienter zu gestalten, ist der Prozessor 12 derart ausgebildet, daß er einen sequentiellen Speicher-Zugriff verlangt, um mit einer Rate von einem Wort pro System-Zyklus Daten oder Instruktions-Wörter zu erhalten oder Daten-Wörter in den Speicher zu schreiben. Für die Zwecke dieser bevorzugten Ausführungsform sei angenommen, daß ein Informations-Wort 32 Bits enthält. Es können jedoch auch teilweise Informations-Wörter übermittelt werden, wie z. B. 16 Bits, wobei die Wahl eines ganzen oder teilweisen Worts mittels der Adress-Bits A(0) und A(1) erfolgt.
Die Steuersignale, die über den Steuer-Bus 28 zwischen dem Prozessor 12 und der Speicher-Steuereinrichtung 20 übermittelt werden, sind hier identifiziert als *REQ, R/*W, *BURST, *RDY und *ERLYA. Im folgenden wird jedes dieser Steuersignale definiert.
*REQ ist ein Signal, das von dem Prozessor beim Anfordern eines Speicher-Zugriffs erzeugt wird. Wenn dieses Signal akltiv (low) ist, erscheint die Adresse für den Zugriff auf dem Adress-Bus 26.
R/*W gibt an, ob es sich bei dem Prozessor-Zugriff um einen Lese- oder einen Schreib-Zugriff handelt. Falls der Zugriff ein Lese-Zugriff ist, ist dieses Signal high; und falls der Zugriff ein Schreib-Zugriff ist, ist dieses Signal low.
*BURST ist ein Steuersignal, das von dem Mikroprozessor erzeugt wird, um einen Burst-Betriebsart-Zugriff anzugeben. Wenn sich dieses Signal im aktiven Low-Zustand befindet, zeigt es dem Speicher 14 an, daß von dem Prozessor 12 innerhalb der angenommen Seiten-Betriebsart ein verschachtelter Speicher-Zugriff verlangt wird.
*RDY gibt bei einem Lese-Zugriff an, daß sich ein gültiges Daten- oder Instruktions-Wort auf dem Daten-/Instruktions-Bus 24 befindet. Bei einem Schreib-Zugriff gibt dieses Signal an, daß der Zugriff abgeschlossen ist und daß die Daten nicht länger mittels des Prozessors 12 auf den Daten-/Instruktions-Bus 24 gesteuert zu werden brauchen.
*ERLYA schließlich wird von der Speicher-Steuereinrichtung 20 auf ein von dem Prozessor 12 erzeugtes *BURST-Signal hin erzeugt. Dieses Signal veranlaßt, wie im folgenden noch ersichtlich wird, den Prozessor 12 während seines sequentiellen Zugriffs dazu, sequentielle Adressen nur für den Speicherbereich 16 auszugeben, was, wie noch zu sehen sein wird, zu einer frühen Übertragung der Burst-Betriebsart-Adressen führt.
Fig. 2, auf die nun eingegangen wird, zeigt Wellenformen, die die Weise repräsentieren, in der das Verarbeitungssystem 10 beim Praktizieren der Erfindung gemäß der ersten bevorzugten Ausführungsform implementiert werden kann. Wie aus der Figur ersichtlich ist, werden Wellenformen, die den System-Takt (MEMCLK), die Adress-Bits, das Zugriffs-Anforderungs- Signal, das Lese- oder Schreib-Steuersignal, das Burst-Steuersignal, das Bereitschaftssignal, das Früh-Adressier-Signal und die Daten-/Instruktions-Bits repräsentieren, während sechs System-Taktzyklen beginnend mit der Anforderung eines sequentiellen Speicher-Zugriffs seitens des Prozessors 12 repräsentiert.
Der Prozessor 12 initiiert den sequentiellen Speicher-Zugriff während der High-Phase des System-Taktzyklus 1. Zu diesem Zeitpunkt plaziert der Prozessor 12 die Adresse N auf den Bus, steuert das Speicher-Zugriffs- Anforderungssignal in einen aktiven Low-Zustand, steuert das Lese-/ Schreib-Steuersignal in den High-Zustand, um einen Lese-Zugriff anzuzeigen, und steuert das *BURST-Signal in den Low-Zustand, um der Speicher-Steuereinrichtung 20 anzuzeigen, daß ein sequentieller Zugriff angefordert worden ist. Wie in Fig. 2 erkennbar ist, hält der Prozessor die Adresse N auf dem Adress-Bus für zwei komplette System-Taktzyklen gültig.
Während der Low-Phase des System-Taktzyklus steuert die Speicher- Steuereinrichtung 20 das *RDY-Steuersignal in den Low-Zustand, um anzuzeigen, daß sich die Daten oder Instruktionen aus dem Speicherbereich 16 derzeit auf dem Daten-/Instruktions-Bus 16 befinden, und steuert ferner das *ERLYA-Steuersignal als Reaktion darauf, daß der Prozessor *BURST während der High-Phase des System-Taktzylus 1 in den Low- Zustand steuert, in einen aktiven Low-Zustand. Zu diesem Zeitpunkt befindet sich das an der Adresse N in dem Speicherbereich 16 gespeicherte angeforderte Daten- oder Instruktions-Wort momentan auf dem Daten- /Instruktions-Bus, um von dem Prozessor 12 gelesen zu werden.
Während der High-Phase des System-Taktzyklus 3 erzeugt der Prozessor 12 dann die nächste sequentielle Adresse für den Speicherbereich 16, bei der es sich um die Adresse N + 8 handelt. Da die Speicher-Steuereinrichtung 12 das A(2)-Adress-Bit Null aus dem Mikroprozessor 12 erhalten hat, sequenziert sie den Speicherbereich 18, damit der Speicherbereich 18 aktiviert wird, um den Speicherbereich zu veranlassen, das an der Adresse A + 4 gespeicherte Daten- oder Instruktions-Wort während der Low-Phase des System-Taktzyklus 3 zu der gleichen Zeit, zu der die Speicher-Steuereinrichtung 20 das *RDY-Steuersignal in einen aktiven Low-Zustand steuert, auf den Daten-/Instruktions-Bus 24 auszugeben, um dem Prozessor 12 anzuzeigen, daß das an der Speicherstelle N + 4 des Speicherbereiches 18 gespeicherte Daten- oder Insruktions-Wort sich derzeit auf dem Daten-/Instruktions-Bus 24 befindet.
Als Reaktion auf die Adresse N + 8 auf dem Adress-Bus 26 hin gibt der Speicherbereich 16 dann während der Low-Phase des System-Taktzyklus 4 das an der Adresse N + 8 gespeicherte Daten oder Instruktions-Wort auf den Daten-Instruktions-Bus aus. Zum gleichen Zeitpunkt steuert die Speicher-Steuereinrichtung 20 das *RDY-Steuersignal in einen aktiven Low-Zustand, um dem Prozessor 12 anzuzeigen, daß sich das an der Adresse N + 8 des Speicherbereiches 16 gespeicherte Daten- oder Instruktions-Wort derzeit auf dem Daten- oder Instruktions-Bus 24 befindet.
Die oben aufgeführte Abfolge wird fortgesetzt, bis der sequentielle Zugriff des Prozessors 12 abgeschlossen ist. Wie aus dem Vorstehenden ersichtlich, ist der Prozessor - obwohl das System für einen einfachen oder einzelnen Zugriff seitens des Prozessors 12 normalerweise zwei Zyklen benötigt, bis der Zugriff abgeschlossen ist, da die Speicher-Steuereinrichtung 20 den Speicherbereich 16 zwischen den durch den Prozessor 12 für den Speicherbereich 16 erzeugten Adressen aktiviert - in der Lage, während jedes System-Taktzyklus ein Daten- oder Instruktions-Wort aus dem Speicher 14 zu erhalten. Ferner resultiert diese verbesserte Effizienz beim sequentiellen Zugreifen aus der Tatsache, daß der Mikroprozessor 12 die Adressen für den Speicherbereich 16 früh ausgeben kann. Falls die sequentielle Adresse als eine Serie sequentieller Zugriffe übermittelt würde, hätte der Mikroprozessor die Adresse N + 4 während der High-Phase des System-Zyklus 3 ausgegeben und diese Adresse bis zu der High- Phase des System-Taktzyklus 5 gültig gehalten. Mittels der vorliegenden Erfindung jedoch kann der Prozessor 12 die Adresse N + 8 früh ausgeben, während er andernfalls die Adresse N + 4 ausgegeben hätte.
Als Ergebnis veranlaßt das von der Speicher-Steuereinrichtung 20 ausgegebene *ERLYA-Steuersignal den Prozessor 12 dazu, nur den Speicherbereich 16 zu adressieren. Ferner sequenziert die Speicher-Steuereinrichtung 20 den anderen Speicherbereich, den Speicherbereich 18, zwischen den durch den Prozessor 12 erfolgenden Zugriffen auf den Speicherbereich 16.
Während Fig. 2 das von dem Prozessor 12 durchgeführte sequentielle Zugreifen auf den Speicher 14 für einen Lese-Zugriff zeigt, würden sich die gleichen Wellenformen für einen Schreib-Zugriff ergeben, außer daß das R/*W-Steuersignal durch den Prozessor 12 während der High-Phase des System-Taktzyklus 1 in einen aktiven Low-Zustand gesteuert worden wäre und während der High-Phase des System-Taktzyklus 2 die Daten zur Speicherung an der Speicherstelle mit der Adresse N auf den Daten- oder Instruktions-Bus 24 gesteuert hätte. Von hier an wäre die Abfolge der Ereignisse in der gezeigten Weise vorgesehen, um dem Prozessor 12 zu ermöglichen, Daten-Wörter mit einer Rate von einem Daten-Wort pro Takt-Zyklus in den Speicher 14 zu schreiben, wobei die Daten-Wörter während alternierender System-Taktzyklen alternierend in dem Speicherbereich 16 und dem Speicherbereich 18 gespeichert würden.
Die nun zu erläuternde Fig. 3 zeigt ein weiteres Verarbeitungssystem 30, das gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung ausgebildet ist. Das Verarbeitungssystem 30 enthält generell den Prozessor 12, den System-Taktgeber 22, die Speicher-Steuereinrichtung 20 und einen Speicher 32 mit einem ersten Speicherbereich 34, einem zweiten Speicherbereich 36, einem dritten Speicherbereich 38 und einem vierten Speicherbereich 40. Auf ähnliche Weise wie bei der Ausführungsform gemäß Fig. 1 ist der Prozessor mit den Speicherbereichen 34, 36, 38 und 40 durch einen Daten- oder Instruktions-Bus 24 verbunden, um Daten- oder Instruktions-Wörter zwischen dem Prozessor 12 und dem Speicher 32 zu übermitteln, und einen Adress-Bus 24, um dem Prozessor 12 zu ermöglichen, die adressierbaren Speicherstellen der Speicherbereiche 34, 36, 38 und 40 zu adressieren. Der Prozessor 12 ist ferner durch den Steuer-Bus 28 mit der Speicher-Steuereinrichtung 20 verbunden, zwecks Übermittlung der gleichen Steuersignale, die zuvor im Zusammenhang mit der Ausführungsform gemäß. Fig. 1 beschrieben wur den. Ferner ist die Speicher-Steuereinrichtung 20 mit dem Adress-Bus 24 verbunden, um Adress-Bus-Bits A(3) und A(2) zu empfangen.
Wie bei der in Fig. 1 gezeigten Ausführungsform des Verarbeitungssystems kann der System-Taktgeber 22 wie gezeigt extern von dem Prozessor 12 angeordnet sein oder innerhalb des Prozessors angeordnet sein. Ferner ist wie bei der in Fig. 1 gezeigten Ausführungsform des Verarbeitungssystems der Daten- oder Instruktions-Bus 24 vorzugsweise ein 32-Bit-Bus, der Daten- oder Instruktions-Wörter mit Bits 0 bis 31 übermittelt, und ferner ist der Adress-Bus 26 vorzugsweise ein 32-Bit-Bus, der Adress-Bits 0 bis 31 übermittelt.
Die Speicherbereiche 34, 36, 38 und 40 enthalten vorzugsweise mehrere adressierbare Speicherstellen, wobei eine Speicherstelle einer Bank eine entsprechende Speicherstelle in der anderen Bank findet, wobei die Adressen der entsprechenden Speicherstellen durch den Zustand der Adress-Bits A(3) und A(2) differieren. Wenn diese Adress-Bits beide null sind, wird der Speicherbereich 34 adressiert; wenn A(3) null ist und A(2) eins ist, wird der Speicherbereich 38 adressiert; und wenn beide dieser Bits eins sind, wird der Speicherbereich 40 adressiert. Wie bereits erwähnt, ist die Speicher-Steuereinrichtung 20 mit dem Adress-Bus 26 verbunden, um den Zustand dieser Adress-Bits zu erhalten. Die Speicher- Steuereinrichtung 20 ist ferner mit jedem der Speicherbereiche 34, 36, 38 und 40 verbunden, um die Speicherbereiche auf die im folgenden zu beschreibende Weise zu sequenzieren.
Das Verarbeitungssystem 30 enthält vier Speicherbereiche, da es vorzugsweise derart ausgebildet ist, daß es dem Prozessor 12 ermöglicht, einen einzelnen Speicher-Zugriff auf den Speicher 32 innerhalb vierer Taktzyklen des System-Taktgebers 22 abzuschließen. Wie im folgenden ersichtlich wird, sequenziert die Speicher-Steuereinrichtung 20, wenn der Prozessor 12 einen sequenziellen Speicher-Zugriff des Speichers 32 initiiert, die Speicherbereiche 34, 36, 38 und 40, um dem Prozessor 12 Daten- oder Instruktions-Wörter mit einer Rate von einem Wort pro System-Taktzyklus zu übermitteln, oder um dem Prozessro 12 zu ermöglichen, Daten-Wörter mit einer Rate von einem Wort pro System-Taktzyklus in den Speicher 32 zu schreiben.
Gemäß der nun zu erläuternden Fig. 4 wird von dem Prozessor 12 während der High-Phase des System-Taktzyklus 1 ein sequentieller Lese- Zugriff initiiert. Zu diesem Zeitpunkt gibt der Prozessor 12 die Adresse N an den Adress-Speicherbereich 34 aus, steuert das *REQ-Steuersignal in den aktiven Low-Zustand, um den Speicher-Zugriff anzufordern, steuert das R/*W-Steuersignal in den High-Zustand, um anzuzeigen, daß der Zugriff ein Lese-Zugriff ist, und steuert das *BURST-Steuersignal in den aktiven Low-Zustand, um die Speicher-Steuereinrichtung 20 darüber zu informieren, daß der Zugriff ein sequentieller Zugriff ist. Während der Low- Phase des System-Taktzyklus hält der Prozessor 12 die Adresse N gültig, und die Speicher-Steuereinrichtung 20 erzeugt das *ERLYA-Steuersignal als aktives Low-Signal, was, wie noch ersichtlich wird, den Prozessor 12 dazu veranlaßt, die Speicherablagestellen des Speicherbereiches 34 sequentiell zu adressieren.
Während der High-Phase des System-Taktzyklus 3 erzeugt der Prozessor 12 die Adresse N + 8. Das Erzeugen von N + 8 erfolgt konventionellerweise zwecks Vereinfachung der Prozessor-Hardware. Jedoch kann der Mikroprozessor 12, ohne daß dies von der vorliegenden Erfindung abweicht, die Adresse N auch von der High-Phase des Zyklus 1 bis zu der High- Phase des Zyklus 5 aktiv halten.
Es ist ersichtlich, daß die an der Adresse N gespeicherten Daten dem Daten-/Instruktions-Bus 24 während der Low-Phase des Zyklus 4 zu der gleichen Zeit zugeführt werden, zu der die Speicher-Steuereinrichtung das *RDY-Steuersignal in einen aktiven-Low-Zustand steuert, um dem Prozessor 12 anzuzeigen, daß sich die angeforderten Daten aus der Adresse N derzeit auf dem Daten-/Instruktions-Bus 24 befinden. Obwohl der Prozessor 12 die Adresse N + 16 während der High-Phase des Zyklus 5 erzeugt, sequenziert die Speicher-Steuereinrichtung 20 die Speicherbereiche 36, 38 und 40 während aufeinanderfolgender System-Taktzyklen, um die an der Adresse N + 4 des Speicherbereiches 36 gespeicherten Daten während der Low-Phase des Zyklus 6 zusammen mit dem in den aktiven Low-Zustand gesteuerten *RDY-Steuersignal an den Daten/Instruktions-Bus 24 auszugeben. Die vorstehende Abfolge wird fortgesetzt, bis der Prozessor den sequentiellen Zugriff beendet hat.
Wie aus dem Vorstehenden ersichtlich ist, adressiert bei der Vier-Speicherbereichs-Verschachtelungs-Ausührungsform gemäß Fig. 3 der Prozessor 12 den Speicherbereich 34. Wenn die Speicher-Steuereinrichtung 20 erkennt, daß die A(3)- und A(2)-Bits beide null sind, sequenziert sie die Speicherbereiche 36, 38 und 40 während aufeinanderfolgender System-Taktzyklen, um dem Prozessor zu ermöglichen, Daten- oder Instruktions-Wörter mit einer Rate von einem Wort pro System-Taktzyklus aus dem Speicher 32 zu empfangen.
Wie bei der Ausführungsform gemäß Fig. 1 und 3 sind die Wellenformen gemäß Fig. 4 für einen Prozessor-Schreib-Zugriff im wesentlichen identisch, außer daß das R/*W-Steuersignal durch den Prozessor während der High-Phase des Zyklus eins in den aktiven Low-Zustand gesteuert worden wäre und der Prozessor während der High-Phase des Zyklus 4 die Daten zur Speicherung an der Adresse N auf den Daten- oder Instruktions-Bus 24 gesetzt hätte. Ansonsten wäre die Abfolge der Ereignisse identisch.
Als alternative Ausführungsform könnte, falls das Verarbeitungssystem 30 derart ausgebildet wäre, daß es einen einfachen Zugriff in zwei System-Taktzyklen abschließen würde, die Speicher-Steuereinrichtung 20 den Prozessor 12 dazu veranlassen, die Speicherbereiche 34 und 38 zu adressieren, und die Speicher-Steuereinrichtung 20 könnte dann sequenzierte Speicherbereiche 36 und 40 in der korrekten Abfolge aufweisen, um den sequentiellen Zugriff durch den Prozessor 12 durchzuführen, ohne daß dies von der vorliegenden Erfindung abwiche.
Wie aus dem Vorstehenden erkennbar, schafft die vorliegende Erfindung ein Verarbeitungssystem mit verbesserter Effizienz beim Speicher-Zugriff während sequentieller Zugriffe auf Speicher. Obwohl ein einfacher Zugriff mehrere Taktzyklen beanspruchen kann, können mittels der vorliegenden Erfindung von dem Prozessor sequentielle Speicher-Zugriffe mit einer Rate von einem Wort pro System-Taktzyklus bewerkstelligt werden.

Claims

1. Verarbeitungssystem mit:

einer Speichereinrichtung (14, 32) mit mehreren Speicherstellen, von denen jede an einer entsprechenden unterschiedlichen Speicheradresse adressierbar ist; und

einem mit der Speichereinrichtung (14, 32) verbundenen Prozessor (12) zum Adressieren der Speicherstellen und zum Zugriff auf diese;

dadurch gekennzeichnet, daß mit der Speichereinrichtung (14, 32) und mit dem Prozessor (12) eine Steuereinrichtung (20) verbunden ist, die als Reaktion auf den Prozessor (12) einen in vorbestimmter Abfolge durchgeführten sequentiellen Zugriff auf die Speichereinrichtung (14, 32) bewirkt, wobei der Prozessor (12) gewählte erste Speicherstellen der mehreren Speicherstellen sequentiell adressiert und die Steuereinrichtung (20) gewählte zweite Speicherstellen der mehreren Speicherstellen sequentiell adressiert, wobei die gewählten ersten Speicherstellen alternierend mit den gewählten zweiten Speicherstellen angeordnet sind und der Prozessor (12) eine nächste Stelle der gewählten ersten Speicherstellen adressiert, bevor die Steuereinrichtung (20) den Zugriff auf die gewählten zweiten Speicherstellen beendet.

2. Verarbeitungssystem nach Anspruch 1, bei dem die Speichereinrichtung (14) erste (16) und zweite (18) Speicherbereiche umfaßt, die Steuereinrichtung (20) derart ausgelegt ist, daß der Prozessor (12) die Speicherstellen des einen Speicherbereiches (16) sequenti ell adressiert, und die Steuereinrichtung (20) zum Zugriff auf die Speicherstellen des anderen Speicherbereiches (18) ausgelegt ist.

3. Verarbeitungssystem nach Anspruch 1, bei dem die Speichereinrichtung (32) mehrere Speicherbereiche (34, 36, 38, 40) umfaßt, die Steuereinrichtung (20) derart ausgelegt ist, daß der Prozessor (12) eine (34) der Speicherbereiche adressiert, und die Steuereinrichtung (20) auf die anderen Speicherbereiche (36, 38, 40) zugreift.

4. Verarbeitungssystem nach Anspruch 3, bei dem die Speichereinrichtung vier Speicherbereiche (34, 36, 38, 40) umfaßt.

5. Verarbeitungssystem nach Anspruch 1, bei dem die Speichereinrichtung (32) mehrere Speicherbereiche (34, 36, 38, 40) umfaßt, die Steuereinrichtung (20) derart ausgelegt ist, daß der Prozessor (12) alternierende (34, 38) der Speicherbereiche sequentiell adressiert, und die Steuereinrichtung (20) auf die anderen Speicherbereiche (36, 40) zugreift.

6. Verarbeitungssystem nach Anspruch 5, bei dem die Speichereinrichtung erste (34), zweite (36), dritte (38) und vierte (40) Speicherbereiche umfaßt, die Steuereinrichtung (20) derart ausgelegt ist, daß der Prozessor (12) die ersten und dritten Speicherbereiche adressiert, und die Steuereinrichtung (20) auf die zweiten und dritten Speicherbereiche zugreift.

7. Verarbeitungssystem nach Anspruch 1, bei dem der Prozessor (12) ein erstes Steuersignal (*BURST) erzeugt, wenn er den sequentiellen Zugriff auf die Speichereinrichtung (14, 32) initiiert, und die Steuereinrichtung (20) auf dieses erste Steuersignal reagiert.

8. Verarbeitungssystem nach Anspruch 7, bei dem die Steuereinrichtung (20) auf das erste Steuersignal hin ein zweites Steuersignal (*ERLYA) erzeugt, um den Prozessor (12) zu veranlassen, die gewählten ersten Speicherstellen in Abfolge zu adressieren.

9. Verarbeitungssystem nach Anspruch 1, bei dem der Prozessor (12) entweder einen sequentiellen Lese-Zugriff oder einen sequentiellen Schreib-Zugriff auf die Speichereinrichtung initiiert.

10. Verarbeitungssystem nach Anspruch 1, ferner mit einem zwischen dem Prozessor (12) und der Speichereinrichtung (14, 32) angeordneten ersten Bus (24) zum Übertragen von Daten zwischen dem Prozessor und der Speichereinrichtung, und einem zwischen dem Prozessor (12) und der Speichereinrichtung (14, 32) angeordneten zweiten Bus (26) zum Ausgeben der Speicherstellenadressen aus dem Prozessor an die Speichereinrichtung.

11. Verarbeitungssystem nach Anspruch 1, ferner mit einem mit dem Prozessor (12) und der Speichereinrichtung (14, 32) verbundenen System-Taktgeber (22), der ein repetierendes Taktzyklus-Zeitsteuerungssignal zur Steuerung der Zeitgebung des Prozessors und der Speichereinrichtung erzeugt, wobei der Prozessor (12) derart aus gefegt ist, daß er während mehrerer Zyklen des System-Taktes jede der Speicherstellenadressen gültig hält, und die Steuereinrichtung (20) derart ausgelegt ist, daß sie auf die zweiten Speicherstellen zugreift, wenn diese Adressen von dem Prozessor gültig gehalten werden, um dem Prozessor zu ermöglichen, während jedes Zyklus des System-Taktes ein Daten-Wort in die Speichereinrichtung zu schreiben oder ein Daten-Wort aus der Speichereinrichtung zu lesen.