HINTERGRUND DER ERFINDUNG
TECHNISCHES GEBIET DER ERFINDUNG:
-
Die vorliegende Erfindung betrifft eine IC-Karte und
insbesondere eine Befehlseingabetyp-IC-Karte, welche mehrere
eingebaute Halbleiterspeicherelemente aufweist, die
elektrisch beschrieben und stapelweise gelöscht werden
können.
BESCHREIBUNG DES STANDS DER TECHNIK:
-
Figur 2 ist ein Blockschaltbild, welches den Aufbau der
Schaltung bei einer konventionellen Befehlseingabetyp-IC-
Karte zeigt. Zwei Halbleiterspeicherelemente 2 und 3, die
einen ähnlichen Aufbau aufweisen, sind an einen
Adressendekodierer 1 angeschlossen. Jedes der
Halbleiterspeicherelemente 2 und 3 ist ein
Befehlseingabetypelement, welches Befehle von außen eingibt,
um Betriebszustände auf der Grundlage der Befehle
festzulegen, und welches elektrisch beschrieben und
stapelweise gelöscht werden kann. Eine
Kartenfreischaltsignalleitung 6 und eine Signalleitung 7a,
wobei eine der Signalleitungen durch einen Adressenbus 7
geht, sind an den Adressendekodierer 1 angeschlossen. Der
Adressenbus 7, eine Lesefreischaltsignalleitung 8, eine
Schreibfreischaltsignalleitung 9, ein Datenbus 10 und eine
Programmstromversorgungsleitung 11 sind sämtlich an beide
Halbleiterspeicherelemente 2 und 3 angeschlossen. Das
Halbleiterspeicherelement 2 ist an den Adressendekodierer 1
über eine Chip-Freischaltsignalleitung 12 angeschlossen;
entsprechend ist das Halbleiterspeicherelement 3 an den
Adressendekodierer 1 über eine andere Chip-
Freischaltsignalleitung 13 angeschlossen. Die
Kartenfreischaltsignalleitung 6, die
Lesefreischaltsignalleitung 8 und die
Schreibfreischaltsignalleitung 9 werden auf
Stromversorgungsquellen durch einen Widerstand 16, 17 bzw. 18
heraufgezogen.
-
Figur 3 zeigt den inneren Aufbau des
Halbleiterspeicherelements 2. Der Adressenbus 7 ist an ein
Speicherzellenfeld 20 über einen X-Adressendekodierer 21 und
einen Y-Adressendekodierer 22 angeschlossen. Der Datenbus 10
ist mit dem Speicherzellenfeld 20 über eine
Dateneingabe/Ausgabeschaltung 24 (eine Daten-I/O-Schaltung
24) verbunden. Eine Befehlszwischenspeicherschaltung 25 ist
an den Datenbus 10 angeschlossen. Eine Steuerlogikschaltung
23 ist an den X-Adressendekodierer 21, den Y-
Adressendekodierer 22, die Daten-I/O-Schaltung 24 und die
Befehlszwischenspeicherschaltung 25 angeschlossen. Die Chip-
Freischaltsignalleitung 12, die Lese-Freischaltsignalleitung
8, die Schreib-Freischaltsignalleitung 9 und die
Stromversorgunqsleitung 11 sind sämtlich mit der
Steuerlogikschaltung 23 verbunden.
-
Wenn Daten von dem Halbleiterspeicherelement 2 gelesen
werden, werden der Pegel der Chip-Freischaltsignalleitung 12
und der Pegel der Lese-Freischaltsignalleitung 8 beide auf
einen niedrigen Pegel gesetzt, wogegen der Pegel der Schreib-
Freischaltsignalleitung 9 auf einen hohen Pegel gesetzt wird.
-
Gleichzeitig wird eine übliche Versorgungsspannung an die
Programmstromversorgungsleitung 11 angelegt. Wenn eine
gewünschte Adresse auf dem Adressenbus 7 angegeben wird,
suchen der X- und der Y-Adressendekodierer 21 bzw. 22 eine
Speicherzelle entsprechend der angegebenen Adresse aus dem
Speicherzellenfeld 20 aus. In dieser Speicherzelle
gespeicherte Daten werden auf den Datenbus 10 über die Daten-
I/O-Schaltung 24 ausgegeben.
-
Wenn Daten eingeschrieben oder stapelweise gelöscht werden,
wird eine Programmierspannung an die
Programmstromversorgungsleitung 11 angelegt, und wird der
Pegel der Lese-Freischaltsignalleitung 8 auf hohen Pegel
gesetzt, wogegen der Pegel der Chip-Freischaltsignalleitung
12 und der Schreib-Freischaltsignalleitung 9 beide auf
niedrigen Pegel gesetzt werden. Wenn unter diesen Bedingungen
ein Befehl über den Datenbus 10 eingegeben wird, so wird er
durch die Befehlszwischenspeicherschaltung 25 festgehalten.
Ob die Daten eingeschrieben oder stapelweise gelöscht werden,
hängt von dem Inhalt dieses Befehls ab.
-
Wenn Daten eingeschrieben werden, werden der Pegel der Chip-
Freischaltsignalleitung 12 und der Schreib-
Freischaltsignalleitung 9 beide auf niedrigen Pegel gesetzt,
und wird der Pegel der Lese-Freischaltsignalleitung 8 auf
hohen Pegel gesetzt. Die Daten werden in den Datenbus 10
eingegeben, und hierdurch in eine gewünschte Adresse
eingeschrieben. Der Pegel der Chip-Freischaltsignalleitung 12
und der Lese-Freischaltsignalleitung 8 werden beide auf
niedrigen Pegel eingestellt, wogegen der Pegel der Schreib-
Freischaltsignalleitung 9 auf hohen Pegel eingestellt wird.
Die eingeschriebenen Daten werden auf dem Datenbus 10 gelesen
und durch einen vorbestimmten Algorithmus bestätigt.
-
Wenn Daten stapelweise gelöscht werden, werden auf dieselbe
Weise wie beim Einschreiben der Pegel der Chip-
Freischaltsignalleitung 12 und der Schreib-
Freischaltsignalleitung 9 beide auf niedrigen Pegel
eingestellt, wogegen der Pegel der Lese-
Freischaltsignalleitung 8 auf hohen Pegel eingestellt wird.
-
Nachdem der Inhalt sämtlicher Speicherzellen in den
Speicherzellen 20 gelöscht wurde, werden der Pegel der Chip-
Freischaltsignalleitung 12 und der Lese-
Freischaltsignalleitung 8 beide auf niedrigen Pegel
eingestellt, wogegen der Pegel der Schreib-
Freischaltsignalleitung 9 auf hohen Pegel eingestellt wird.
Ein Algorithmus, der sich von jenem unterscheidet, der bei
dem Einschreiben verwendet wurde, überprüft die stapelweise
Löschung.
-
Wenn der Pegel der Chip-Freischaltsignalleitung 12 hoch ist,
wird das Halbleiterspeicherelement 2 inaktiv und führt keine
Operation durch, unabhängig von den Pegeln der anderen
Signalleitung.
-
Auf diese Weise wird zur Betätigung der in Figur 2 gezeigten
IC-Karte, welche die eingebauten Halbleiterspeicherelemente 2
und 3 aufweist, eine vorbestimmte Spannung an die
Programmstromversorgungsleitung 11 angelegt, und wird der
Pegel der Karten-Freischaltsignalleitung 6 auf einen
niedrigen Pegel eingestellt. Ein Karten-Freischaltsignal wird
auf der Grundlage eines Teils eines Adressensignals
dekodiert, welches in den Adressendekodierer 1 über die
Signalleitung 7a eingegeben wird. Dies führt dazu, daß ein
Chip-Freischaltsignal auf dem Pegel L (Low: niedrig) von dem
Adressendekodierer 1 an eines der Halbleiterspeicherelemente
2 und 3 entsprechend einer durch das Adressensignal
festgelegten Adresse ausgegeben wird. Das
Halbleiterspeicherelement, welches das Chip-Freischaltsignal
empfangen hat, wird aktiv, was es ermöglicht, die
verschiedenen voranstehend geschilderten Operationen
durchzuführen.
-
Der Adressendekodierer 1 setzt den Pegel einer Chip-
Freischaltsignalleitung 12, die an das
Halbleiterspeicherelement 2 angeschlossen ist, auf hohen
Pegel, und versetzt darüber hinaus den Pegel der anderen
Chip-Freischaltsignalleitung 13, die an das
Halbleiterspeicherelement 3 angeschlossen ist, auf niedrigen
Pegel, oder umgekehrt. Wenn die in sämtlichen
Halbleiterspeicherelementen 2 und 3 in der gesamten IC-Karte
gespeicherten Inhalte gelöscht werden, sollten daher die
Inhalte elementweise gelöscht werden. Die Inhalte, die in den
Speicherelementen der IC-Karte gespeichert sind, können daher
nicht gleichzeitig stapelweise gelöscht werden. Aus diesem
Grund sind enorm viel Zeit und Anstrengungen erforderlich, um
die in der gesamten IC-Karte gespeicherten Inhalte zu
löschen.
-
Die JP 3065745 beschreibt eine IC-Karte, welche die Anderung
einer Datenbusbreite dadurch ermöglicht, daß eine
unterschiedliche Anzahl an Speichern freigeschaltet wird.
Wenn ein Datenbus mit 32 Bit ausgebildet werden soll, wird
der Dekodiervorgang gesperrt, so daß sämtliche Speicher
gleichzeitig ausgewählt werden. Bei dieser Vorrichtung ist
keine stapelweise Löschung angestrebt.
ZUSAMMENFASSUNG DER ERFINDUNG
-
Die vorliegende Erfindung wurde zur Lösung der voranstehend
geschilderten Nachteile entwickelt. Das Ziel der Erfindung
besteht daher in der Bereitstellung einer IC-Karte, welche
ein stapelweise Löschung des Inhalts durchführen kann, der in
sämtlichen eingebauten Halbleiterspeicherelementen
gespeichert ist.
-
Um das voranstehend genannte Ziel zu erreichen wird gemäß der
vorliegenden Erfindung eine IC-Karte zur Verfügung gestellt,
wie sie im Patentanspruch 1 beschrieben ist.
-
Bevorzugte Merkmale der Erfindung sind in den
Patentansprüchen 2 und 3 angegeben.
KURZBESCHREIBUNG DER ZEICHNUNGEN
-
Fig. 1 ist ein Blockschaltbild, welches den Aufbau der
Schaltung auf einer IC-Karte gemäß einer
Ausführungsform der vorliegenden Erfindung zeigt;
-
Fig. 2 ist ein Blockschaltbild des Aufbaus der Schaltung
auf der konventionellen IC-Karte; und
Fig. 3 ist ein Schaltbild des inneren Aufbaus eines
Halbleiterspeicherelements, welches bei der
vorliegenden Erfindung verwendet wird.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
-
Eine Ausführungsform der vorliegenden Erfindung wird
nachstehend unter Bezugnahme auf die beigefügten Zeichnungen
beschrieben.
-
Figur 1 ist ein Blockschaltbild, welches den Aufbau einer
Schaltung auf einer IC-Karte gemäß der Ausführungsform der
vorliegenden Erfindung zeigt. Zwei Halbleiterspeicherelemente
2 und 3 mit ähnlichem Aufbau sind an einen Adressendekodierer
31 angeschlossen. Jedes der Halbleiterspeicherelemente 2 und
3 ist ein Befehlseingabetypelement, welches Befehle von außen
eingibt, um Betriebszustände auf der Grundlage der Befehle
festzulegen, und kann elektrisch beschrieben und stapelweise
gelöscht werden. Eine Karten-Freischaltsignalleitung 6, eine
Lese-Freischaltsignalleitung 8 und eine Signalleitung 7a,
wobei eine der Signalleitungen durch einen Adressenbus 7
verläuft, sind sämtlich an den Adressendekodierer 31
angeschlossen. Der Adressenbus 7, die Lese-
Freischaltsignalleitung 8, eine Schreib-
Freischaltsignalleitung 9, ein Datenbus 10 und eine
Programmstromversorgungsleitung 11 sind sämtlich an beide
Halbleiterspeicherelemente 2 und 3 angeschlossen. Das
Halbleiterspeicherelement 2 ist mit dem Adressendekodierer 31
über eine Chip-Freischaltsignalleitung 12 verbunden;
entsprechend ist das Halbleiterspeicherelement 3 mit dem
Adressendekodierer 31 über eine andere Chip-
Freischaltsignalleitung 13 verbunden. Die Karten-
Freischaltsignalleitung 6, die Lese-Freischaltsignalleitung 8
und die Schreib-Freischaltsignalleitung 9 werden durch einen
Widerstand 16, 17 bzw. 18 auf die Stromversorgungsquellen
heraufge zogen.
-
Die IC-Karte weist einen Befehlsdekodierer 4 auf, mit welchem
die Karten-Freischaltsignalleitung 6, die Schreib-
Freischaltsignalleitung 9, der Datenbus 10 und die
Stromversorgungsleitung 11 sämtlich verbunden sind. Der
Ausgang 14 des Befehlsdekodierer 4 ist an eine
Zwischenspeicherschaltung 5 angeschlossen, deren Ausgang 15
wiederum mit dem Adressendekodierer 31 verbunden ist. Die
Schreib-Freischaltsignalleitung 9 ist mit der
Zwischenspeicherschaltung 5 verbunden. Der Befehlsdekodierer
4 und die Zwischenspeicherschaltung 5 bilden eine Vorrichtung
zum Sperren der Dekodierung.
-
Die Halbleiterspeicherelemente 2 und 3 weisen jeweils einen
inneren Aufbau auf, der ähnlich jenem ist, der in Figur 3
gezeigt ist.
-
Der Befehlsdekodierer 4 dekodiert eine Dateneingabe für den
Datenbus 10, wenn der Pegel der Karten-
Freischaltsignalleitung 6 und der Schreib-
Freischaltsignalleitung 9 beide niedrig sind, und wenn eine
Programmierspannung an die Programmspannungsleitung 11
angelegt wird. Der Befehlsdekodierer 4 setzt den Pegel des
Ausgangs 14 auf einen hohen Pegel, wenn die dekodierten Daten
einen bestimmten Kode enthalten, welcher eine stapelweise
Löschung anzeigt.
-
Die Zwischenspeicherschaltung 5 führt eine
Zwischengspeicherung des Ausgangssignals des
Befehlsdekodierers 4 an der Vorderflanke des Signals der
Schreib-Freischaltsignalleitung 9 durch, und überträgt dieses
Ausgangssignal.
-
Der Adressendekodierer 31 gibt eine übliche Betriebsart nicht
nur dann ein, wenn der Pegel des Ausgangs 15 der
Zwischenspeicherschaltung 5 niedrig ist, sondern auch dann,
wenn der Pegel des Ausgangs 15 hoch ist, und jener der Lese-
Freischaltsignalleitung 8 niedrig ist. Der Adressendekodierer
31 wählt dann eines der Halbleiterspeicherelemente 2 oder 3
auf der Grundlage von Adressensignalen aus, die durch die
Signalleitung 7a eingegeben werden. Ergibt ein
Kartenfreischaltsignal, welches über die
Kartenfreischaltsignalleitung 6 eingegeben wird, an die Chip
Freischaltsignalleitung 12 oder 13 als Chip-Freischaltsignal
aus. Wenn andererseits sowohl der Pegel des Ausgangs 15 der
Zwischenspeicherschaltung 5 und jener der Lese-
Freischaltsignalleitung 8 hoch sind, so gibt der
Adressendekodierer 31 direkt das Karten-Freischaltsignal an
beide Chip-Freischaltsignalleitungen 12 und 13 als Chip-
Freischaltsignal aus, unabhängig von den Adressensignalen.
Mit anderen Worten wird zu diesem Zeitpunkt der
Adressendekodierer 31 in Bezug auf seinen Dekodierbetrieb
gesperrt.
-
Nunmehr wird der Betrieb der IC-Karte beschrieben. Um das
Lesen oder Schreiben durchzuführen, wird ein Lese- oder
Schreibbefehl über den Datenbus 10 eingegeben. Der
Befehlsdekodierer 4 setzt den Pegel des Ausgangs 14 nicht auf
einen hohen Pegel in Bezug auf den Lese- oder Schreibbefehl.
Mit anderen Worten befindet sich, da der Pegel des Ausgangs
15 und der Zwischenspeicherschaltung 5 auf niedrigem Pegel
bleibt, der Adressendekodierer 31 in der normalen Betriebsart
und wählt eines der Halbleiterspeicherelemente 2 oder 3 auf
der Grundlage des Adressensignals aus. Daher kann die IC-
Karte sowohl einen Lesevorgang als auch einen Schreibvorgang
durchführen, auf dieselbe Weise wie die konventionelle IC-
Karte gemäß Figur 2.
-
Um eine stapelweise Löschung durchzuführen wird die
Programmierspannung an die Programmstromversorgungsleitung 11
angelegt, und wird gleichzeitig der Pegel der Karten-
Freischaltsignalleitung 6 und der Lese-
Freischaltsignalleitung 9 auf niedrigen Pegel gesetzt,
wogegen der Pegel der Lese-Freischaltsignalleitung 8 auf
hohen Pegel gesetzt wird. Unter diesen Bedingungen werden
Daten, welche den spezifischen Kode enthalten, der eine
stapelweise Löschung angibt, über den Datenbus 10 eingegeben.
Dies führt dazu, daß der Befehlsdekodierer 4 den Pegel des
Ausgangs 14 auf hohen Pegel setzt, wodurch ein Signal auf dem
Pegel H in den Adressendekodierer 31 über die
Zwischenspeicherschaltung 5 eingegeben wird. Da der Pegel der
Lese-Freischaltsignalleitung 8 ebenfalls hoch ist, tritt der
Adressendekodierer 31 in diesem Zustand in eine
Dekodierungssperrbetriebsart ein, und gibt daher ein Chip-
Freischaltsignal auf dem Pegel L an beide Chip-
Freischaltsignalleitungen 12 und 13 aus. Die
Halbleiterspeicherelemente 2 und 3 werden aktiv, wodurch sie
gleichzeitig eine stapelweise Löschung der Inhalte
durchführen, die in den Halbleiterspeicherelementen 2 und 3
gespeichert sind.
-
Dann werden der Pegel der Karten-Freischaltsignalleitung 6
und der Lese-Freischaltsignalleitung 8 beide auf niedrigen
Pegel eingestellt, wogegen der Pegel der Schreib-
Freischaltsignalleitung 9 auf einen hohen Pegel eingestellt
wird. Die stapelweise Löschung wird überprüft. Da der Pegel
des Ausgangs 15 der Zwischenspeicherschaltung 5 auf hohem
Pegel bleibt, tritt in dieser Stufe der Adressendekodierer 31
in die übliche Betriebsart ein, und wählt eines der
Halbleiterspeicherelemente 2 oder 3 auf der Grundlage des
Adressensignals aus. Die stapelweise Löschung kann daher
normal überprüft werden;
-
Obwohl bei der voranstehend geschilderten Ausführungsform
eine IC-Karte, welche die beiden eingebauten
Halbleiterspeicherelemente 2 und 3 aufweist, beschrieben
wurde, werden die gleichen wie die voranstehend geschilderten
Vorteile bei einer IC-Karte erzielt, die drei oder mehr
eingebaute Halbleiterspeicherelement aufweist.
-
Obwohl die Halbleiterspeicherelemente 2 und 3 zwei Arten von
Versorgungsspannungen verwenden, eine normale
Versorgungsspannung und eine Programmierspannung, kann auch
ein Halbleiterspeicherelement eingesetzt werden, welches mit
einer einzigen Stromversorgung arbeitet, soweit dieses
Element so ausgebildet ist, daß seine Betriebsarten durch
eine Befehlseingabe festgelegt werden.
-
Die Betriebsart des Halbleiterspeicherelements ist nicht auf
die Lese-, Schreib- und Stapellöschbetriebsarten beschränkt,
sondern kann andere Betriebsarten wie beispielsweise eine
partiell auslöschende Betriebsart aufweisen.