DE69127771T2

DE69127771T2 - Datenübertragungssteuerungsvorrichtung

Info

Publication number: DE69127771T2
Application number: DE69127771T
Authority: DE
Inventors: Tsuyoshl Katayose; Yuko Mitsuhira
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1990-05-22
Filing date: 1991-05-22
Publication date: 1998-01-15
Anticipated expiration: 2011-05-23
Also published as: EP0458625A1; JP3055917B2; US5561816A; JPH0425957A; DE69127771D1; EP0458625B1

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Datenübertragungs- Steuerungsvorrichtung zum Durchführen einer Datenübertragung zwischen einem Speicher und einem Peripheriegerät in einem System mit direktem Speicherzugriff (das im folgenden als "DMA", (direct memory access) bezeichnet werden wird).
In vielen Fällen überträgt ein Datenübertragungssystem, das einen Mikrocomputer verwendet, eine große Menge von Daten zwischen einem Peripheriegerät und einem Speicher, verarbeitet die Daten durch eine zentrale Recheneinheit (CPU) und überträgt die verarbeiteten Daten zu einem anderen Peripheriegerät und Speicher. Zum Beispiel empfängt bei einem Drucksteuerungslverarbeitungssystem eine CPU Daten von einem Hauptrechner, verarbeitet die empfangenen Daten und überträgt die übertragenen Daten zu einer Druckvorrichtung mit einer Datenrate von einem Zeichen als Reaktion auf eine Übertragungsanforderung von der Druckvorrichtung. In diesem Falle wird, wenn die Datenübertragung in einer Unterbrechungsroutine entsprechend einer Unterbrechungsanforderung von einem Peripheriegerät (zum Beispiel der Druckvorrichtung) an die CPU durchgeführt wird, der zusätzliche Aufwand (die Zeit, die für das Unterbrechungsverarbeiten benötigt wird) der CPU angewachsen, wodurch die Leistungsfähigkeit der Datenverarbeitung im System verringert wird. Um einen solchen Nachteil zu beseitigen, ist ein direkter Speicherzugriffscontroller (im folgenden als "DMAC", direct memory access controller, bezeichnet) als Datenübertragungs-Steuerungsvorrichtung vorgeschlagen worden, die dazu bestimmt ist, die Datenübertragung zu steuern. Die Datenübertragung, die DMAC verwendet (im folgenden als "DMA-übertragung" bezeichnet) wird wie folgt durchgeführt. Zunächst werden verschiedene Arten von Informationselementen wie zum Beispiel eine Speicheradresse, für die die Datenübertragung vorgenommen werden soll, und die Anzahl von DMA-Übertragungen im DMAC mit Hilfe einer Befehisausführung durch die CPU eingestellt. Wenn der DMAC eine Anforderung von DMA-Übertragung feststellt, die von einem Peripheriegerät wie zum Beispiel einer Druckvorrichtung und einer Anzeigevorrichtung gesendet worden ist, fordert er von der CPU das Privileg an, einen Bus zu verwenden. Wenn die CPU diese Anforderung detektiert, gibt sie das Privileg, den Bus einschließlich eines Adressenbusses und eines Datenbusses zu verwenden, an den DMAC. Unter Verwendung des zur Verfügung gestellten Bus erzeugt der DMAC eine Adresseninformationseinheit und ein Lese/Schreibsignal, um die in einem Speicher gespeicherten Daten zum Peripheriegerät zu übertragen, das die DMA-Übertragung anforderte.
Anschließend wird die erforderliche Anzahl von DMA-Übertragungen (d. h. entsprechend einem Zeichen, das gedruckt werden soll) wiederholt werden. Wenn eine solche Datenübertragung beendet ist, informiert der DMAC die CPU, daß die angeforder te DMA-übertragung beendet ist. Wenn die CPU detektiert, daß die DMA-Übertragung beendet ist, führt sie eine Unterbrechungsverarbeitung und eine Unterbrechungsverarbeitungs-Programmroutine aus. In der Unterbrechungsverarbeitungs-Programmroutine setzt die CPU verschiedene Arten von Steuerinformation für den DMAC zurück, um die nachfolgende DMA-Übertragung vorzubereiten. Daher wird die DMA-Übertragung wieder durchgeführt werden.
Es soll nun unter Bezugnahme auf die Bezeichnung eine Datenübertragung von einem Speicher zu einem Peripheriegerät unter Verwendung des konventionellen DMAC beschrieben werden.
Fig. 1 ist ein Blockdiagramm, das den Hauptteil eines konventionellen Informationsverarbeitungssystems 500 zeigt.
Das Informationsverarbeitungssystem 500 ist aus einem Mikrocomputer 501 einschließlich einer CPU 511 und eines DMAC 512, einem Speicher 503 und einem Peripheriegerät 502 aufgebaut.
Die CPU 511 weist einen Programmzähler (PC), ein Programmstatuswort (PSW) und verschiedene Arten von Registern auf. Unter Verwendung derselben steuert die CPU 511 den Betrieb des gesamten Informationsverarbeitungssystems 500 einschließlich der Steuerung der Ausführung verschiedener Arten von Befehlen und kontrolliert dabei auch das Privileg, einen Bus 505 zu verwenden, durch den ein Adreßsignal, Daten und ein Lese/Schreibsignal hindurchgeleitet werden.
Der DMAC 512 ist aus wenigstens einem Satz eines Speicheradreßregisters (MAR) 513 zum Speichern der Adreßinformation, die der DMA-Übertragung ausgesetzt werden soll, einem Anschlußzähler (TC 514) zum Speichern der Anzahl von Daten, die übertragen werden sollen, und einem Anschlußzählermoduloregister (TCM, terminal counter modulo) 515 zum Speichern des anfänglichen Wertes der Anzahl von Daten aufgebaut, die übertragen werden sollen. Vor dem Beginn der DMA-Übertragung setzt die CPU 511 vorher im MAR 513 die Adresse, für die die DMA-Übertragung begonnen werden soll, und setzt im TC 514 und im TCM 515 die Anzahl von Daten, die als Reaktion auf jede vorgenommene DMA-Übertragungsanforderung übertragen werden sollen. Wenn der DMAC 512 detektiert, daß das Signal 520 zum Anfordern der DMA-Übertragung von dem Peripheriegerät 502 abgegeben wird, verschafft er sich von der CPU 511 durch Austausch eines Bushalteanforderungssignals (HLDRQ) das Privileg, den Bus 505 zu verwenden, das die CPU auffordert, das Privileg, den Bus 505 zu verwenden, aufrechtzuerhalten, und durch Austausch eines Haltebestätigungssignals (HLDAK), das es dem DMAC 512 erlaubt, den Bus 505 zu verwenden, und führt dann die DMA-Übertragung zwischen dem Speicher 503 und dem Peripheriegerät 502 aus.
Der Speicher 503 besteht aus einem Programmbereich für die CPU 511, einem Datenbereich, einem DMA-Übertragungsquellenbereich A 530 und einem Datenübertragungsquellenbereich B 531 und speichert unter Steuerung durch CPU 511 und DMAC 512 verschiedene Arten von Daten für das Informationsverarbeitungssystem 500 durch den Bus 505, durch den ein Adressensignal, Daten und ein Lese/Schreibsignal hindurchgeleitet werden. Beim Betrieb schreibt die CPU 511 vor Beginn der DMA-Übertragung die Daten, für die eine DMA-Übertragung vorgenommen werden soll, in dem DMA-Übertragungsquellenbereich A 530. Nach Beendigung des Schreibens der letzten Daten in den DMA- Übertragungsquellenbereich A 530 erlaubt die CPU 511 die DMA- Übertragung für den DMA-Übertragungsquellenbereich A 530. Dann führt der DMAC 512 eine Bitbündelübertragung aus für die (oder überträgt kollektiv) die in dem DMA-Übertragungsquellenbereich A 530 gespeicherten Daten zum Peripheriegerät 502. Es sollte bemerkt werden, daß während der Periode, während der die DMA-Übertragung für den DMA-Übertragungsquellenbe reich A 530 nicht stattfindet, die CPU 511 die DMA-Übertragungsdaten in den DMA-Übertragungsquellenbereich B 531 schreibt. Nachdem der DMAC 512 die DMA-Übertragung bis zu den letzten Daten des Quellenbereichs A 530 beendet hat, wird er die DMA-Übertragung im Quellenbereich B 531 durchführen, wenn die Daten bis zu den letzten Daten im Bereich B 531 gespeichert sind. Es werden also die DMA-Übertragungsquellenbereiche A 530 und B 531 abwechselnd der DMA-Übertragung durch den DMAC 512 oder der Speicherung durch die CPU 511 ausgesetzt.
Eine detaillierte Beschreibung des DMA-Übertragungsbetriebs zwischen dem Speicher 503 und dem Peripheriegerät 502 soll nun vorgenommen werden.
Wenn die Notwendigkeit entsteht, daß das Peripheriegerät 502 die Daten empfängt, die entsprechend der Anzahl, die im TC 514 gespeichert sind, DMA-übertragen werden sollen, so aktiviert das Peripheriegerät 502 das DMA-Übertragungsanforderungssignal 520, um es dem DMAC 512 zuzuführen. Als Reaktion auf Aktivierung des DMA-Übertragungsanforderungssignals 520 aktiviert der DMAC 512 das HLDRQ Signal 522, um die CPU 511 aufzufordern, das Privileg, den Bus 505 zu verwenden, aufrechtzuerhalten.
In der Zwischenzeit führt die CPU 511 eine vorbestimmte Programmverarbeitung einschließlich von Erzeugen von Daten und Speichern der erzeugten Daten in den DMA-Übertragungsquellen bereich A 530 aus und überwacht auch dauernd den Status des HLDRQ-Signals 522, das vom DMAC 512 zugeführt wird. Wenn die CPU 511 nun die Aktivierung des HLDRQ-Signals 522 detektiert, wobei der Inhalt von PC, PSW und verschiedenen Arten von Registern während der Programmausführung auf ihren Werten ge halten wird, aktiviert sie das HLDAK-Signal 523 um den DMAC 512 zu informieren, daß er das Privileg zur Verwendung des Busses erhalten hat.
Der DMAC 512, der das Privileg, den Bus zu verwenden, erhalten hat, sendet die Adreßinformation für die DMA-Übertragung im DMA-Übertragungsquellenbereich A 530 zum Bus (Adressenbus) 505 und aktiviert auch das Speicherlesesignal, um die übertragenen Daten auf den Bus 505 zu senden. Anschließend aktiviert der DMAC 512 das Speicherschreibsignal (oder DMA-Bestätigungsignal) 521, um die DMA-übertragenen Daten in das Peripheriegerät 502 zu schreiben.
Jedesmal, wenn die DMA-Übertragung vorgenommen worden ist, wird der Inhalt des Speicheradreßregisters MAR 513 auf den neusten Stand gebracht, und der Inhalt des Anschlußzählers TC, der die Anzahl von Übertragungsdaten speichert, wird um "1" verringert. Der DMAC 512 wiederholt die obige DMA-Übertragung. Wenn der DMAC 512 die DMA-Übertragung in der vorbestimmten Anzahl von Malen durchgeführt hat (der Inhalt von TC 514 ist auf "0" verringert), macht er das HLDRQ-Signal 522 inaktiv, um so die CPU 511 zu informieren, daß das Busverwendungsprivileg beendet werden kann. Die CPU 511 nimmt daher das Busverwendungsprivileg zurück und nimmt die Programmausführung wieder auf. Außerdem führt der DMAC 512 eine Vorein stellung des Wertes des Anschlußzählermoduloregisters TCM 515 in den Anschlußzähler TC 514 durch, um den TC 514 in Vorbereitung für die nachfolgende Anforderung der DMA-Übertragung zu initialisieren, und aktiviert ein DMA-Unterbrechungsanforderungssignal 524, um die CPU 511 über die Beendigung der DMA-Übertragung zu informieren.
Wenn die CPU 511 das Signal 524 vom DMAC 512 empfängt, speichert sie PC und PSW zu einem Stapelbereich und beginnt mit der Unterbrechungsverarbeitungs-Programmroutine. Bei dieser Programmroutine wird, zum Beispiel, wie dies aus dem Ablaufdiagramm von Fig. 3 ersichtlich ist, um zu verhindern, daß Daten, die in einem anderen Speicherbereich als den DMA-Übertragungsquellenbereichen gespeichert sind, DMA-übertragen werden, die Anzahl von Unterbrechungen, die aufgetreten sind (die Anzahl von Malen, wenn der TC auf "0" verringert worden ist) gezählt. Wenn die Anzahl von Malen einen vorbestimmten Wert annimmt, wird eine Entscheidung gemacht, daß die Datenübertragung bis zu den letzten Daten des DMA-Übertragungsquellenbereiches durchgeführt ist. Aufgrund dieser Entscheidung wird die DMA-Übertragung dadurch verhindert, indem ein Übertragungserlaubnisbit zum Beispiel zurückgesetzt wird. Außerdem wird die DMA-Übertragungsstartadresse des DMA-Übertragungsquellenbereiches B 531 in MAR 513 eingestellt. Wenn zu diesem Zeitpunkt das Schreiben der zu übertragenden Daten bis zu den letzten Daten im DMA-Übertragungsquellenbereich B 531 durch die CPU 511 beendet ist, wird die DMA-Übertragung für den Quellenbereich B 531 gestattet. Bei Beendigung der Ausführung der Unterbrechungsverarbeitungsroutine holt sich die CPU 511 PC und PSW vom Stapelbereich zurück.
Das Informationsverarbeitungssystem, das das bisher beschriebene vorbekannte DMA-Übertragungs-Steuerungsverfahren und die entsprechende Vorrichtung verwendet, hat die folgenden Nachteile.
Wie dies aus Fig. 4 ersichtlich ist, führt bei Beendigung einer vorbestimmten Anzahl von Malen der DMA-Übertragung beim obigen Informationsverarbeitungssystem die CPU 511 einen Unterbrechungsvorgang, PS und PSW in einen Stapelbereich zu speichern und sie davon wiederzugewinnen, und auch ein Unterbrechungsprogramm aus, wie zum Beispiel zu prüfen, ob die DMA-Übertragung für den DMA-Übertragungsquellenbereich bis zu den letzten Daten durchgeführt worden ist und, falls dies bis zu Ende durchgeführt ist, verhindert die DMA-Übertragung ( in Fig. 4). Während die Unterbrechungsverarbeitung und die Unterbrechungsprogrammverarbeitung durchgeführt werden, muß der DMAC 512 die DMA-Übertragungsanforderung halten, die von dem Peripheriegerät ausgesendet ist (K in Fig. 4). Insbesondere muß die DMA-Übertragungsanforderung für eine lange Zeit (die Zeit, die erforderlich ist, auf die DMA-Übertragungsanforderung zu reagieren) von der Ausgabe der Anforderung bis zu tatsächlichen Ausführung der DMA-Übertragung gehalten werden. Weiter ist die CPU mit der Verarbeitung, die die DMA- Übertragung betrifft, für eine lange Zeit beschäftigt, so daß sie die damit verbundene Verarbeitung nicht mit hoher Geschwindigkeit durchführen kann. Dies ist bei einem Drucksteuerungsverarbeitungssystem besonders bemerkenswert. In diesem System kann nämlich die Anzahl von Malen der Übertragung, die auf jede DMA-Übertragungsanforderung reagiert, für die Anzahl von Bytes eingestellt werden, die einer Zeichendateneinheit entspricht, die gedruckt werden soll (3 Bytes, wenn ein Zeichen aus 24 x 24 Punkten zusammengesetzt ist). Der DMA-Übertragungsunterbrechungsprozeß muß daher sehr häufig ausgeführt werden.
Bei Beendigung der DMA-übertragung bis zu den letzten Daten für den DMA-Übertragungsquellenbereich verhindert darüber hinaus die CPU die DMA-Übertragung, und diese Verhinderung wird daher innerhalb des Unterbrechungsprozesses durchge führt. Wird daher die nachfolgende DMA-Übertragungsanforderung während der Periode bis zur Verhinderungszeit ( in Fig. 4) ausgegeben, wird der DMAC eine DMA-Übertragung der Daten durchführen, die in einem anderen Speicherbereich vorhanden sind als in den DMA-Übertragungsquellenbereichen.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer Datenübertragungs-Steuerungsvorrichtung, die auf DMA-Übertragungen mit hoher Geschwindigkeit reagieren kann.
Eine weitere Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer Datenübertragungs-Steuerungsvorrichtung, die zur Verfügung stehende Hardware wirkungsarm ausnutzen kann.
Gemäß einem Gesichtspunkt der vorliegenden Erfindung wird geschaffen
eine Datenübertragungs-Steuerungsvorrichtung zum Durchführen einer Datenübertragung zwischen einem Speicher mit einem DMA- Übertragungsquellenbereich und einem Peripheriegerät in einem System mit direktem Speicherzugriff (DMA), dadurch gekennzeichnet, daß sie aufweist:
ein Speichermittel für die Übertragungsanzahl zum Speichern der Anzahl von Malen, die nacheinander DMA-übertragung als Reaktion auf jede DMA-Übertragungsanforderung durchgeführt werden soll, die von dem zweiten Peripheriegerät ausgegeben wird;
ein Übertragungsanzahlaktualisierungsmittel zum Aktualisieren des Wertes des Speichermittels für die Übertragungsanzahl bei jeder Ausführung der DMA-Übertragung;
ein Dateneinstellmittel zum Einstellen von vorbestimmten Daten in dem Speichermittel für die Übertragungsanzahl, wenn dieses aktualisiert wird, auf einen vorbestimmten Wert;
ein Zählermittel zum Speichern des Wertes, der sich auf die Anzahl von Daten bezieht, die von den Daten, die in dem DMA- Übertragungsquellenbereich gespeichert sind, noch nicht DMAübertragen sind; ein Zähleraktualisierungsmittel zum Aktualisieren des Wertes des Zählermittels;
ein Adressenspeichermittel zum Speichern von Adressen des DMA-Übertragungquellenbereichs;
ein Adressenaktualisierungsmittel zum Aktualsieren des Wertes des Adressenspeichermittels bei jeder Ausführung der DMA- Übertragung;
ein Detektionsmittel zum Feststellen, ob die DMA-Übertragung bis zu den letzten Daten im DMA-Übertragungsquellenbereich durchgeführt ist; und
ein DMA-Ausführungssteuermittel zum Beenden der DMA-Übertragung aufgrund des Ergebnisses einer solchen Feststellung.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die obigen und weitere Ziele, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung bevorzugter Ausführungsformen der Erfindung in Verbindung mit den beigefügten Zeichnungen deutlich werden. Es zeigen:
Fig. 1 ein Informationsverarbeitungssystem mit dem konventionellen DMAC;
Fig. 2 einen Speicherbelegungsplan des konventionellen DMA- Übertragungsquellenbereichs;
Fig. 3 ein Ablaufdiagramm der Verarbeitung durch die CPU bei der konventionellen DMA-Übertragung;
Fig. 4 ein Zeitfolgediagramm der Verarbeitung durch die CPU und der DMA-Übertragung des Standes der Technik;
Fig. 5 ein Blockdiagramm eines Informationsverarbeitungssystems mit einem DMAC gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 6 ein Blockdiagramm des Hauptteils des DMAC der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 7 einen Speicherbelegungsplan der DMA-Übertragungsquellenbereiche der ersten Ausführungsform der Erfindung;
Fig. 8 ein Blockdiagramm des Hauptteils des DMAC bei einer zweiten Ausführungsform der vorliegenden Erfindung; und
Fig. 9 ein Zeitfolgediagramm der Verarbeitung durch die CPU und der DMA-Übertragung bei den Ausführungsformen der vorliegenden Erfindung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Es soll nun unter Bezugnahme auf die Zeichnungen eine Erläuterung von Ausführungsformen der Datenübertragungssteuerungsvorrichtung der vorliegenden Erfindung gegeben werden.
Fig. 5 zeigt eine Anordnung des Informationsverarbeitungssystems, das mit einem Mikrocomputer 1 versehen ist, der einen DMAC 12 aufweist, der eine Datenübertragungssteuerungsvorrichtung gemäß der vorliegenden Erfindung ist. Fig. 6 zeigt eine Anordnung des Hauptteils des in Fig. 5 gezeigten DMAC 12. Der Mikrocomputer 1 weist eine zentrale Recheneinheit (CPU) 11, ein Peripheriegerät 10 (zum Beispiel eine Datenempfangssteuerungsschaltung) und einen DMAC 12 auf, der eine Datenverarbeitungsvorrichtung zum Steuern der Datenübertragung zwischen einem Peripheriegerät 2 und einem Speicher 3 ist.
Der Mikrocomputer 1 dient dazu, das gesamte Informationsverarbeitungssystem zu steuern. Zum Beispiel verarbeitet die CPU 11 die Daten, die durch das Peripheriegerät 10 empfangen werden, und speichert die verarbeiteten Daten in einem DMA-Übertragungsquellenbereich A 30 oder B 31, die im Speicher 3 angeordnet sind, und der DMAC 12 überträgt die im Quellenbereich A 30 oder B 31 gespeicherten Daten zu einem anderen Peripheriegerät 2 (zum Beispiel einer Druckersteuerungsvorrichtung).
Das Peripheriegerät 2 ist mit einem Puffer zum Lesen/Schreiben von Daten versehen. Es führt die Verarbeitung, die dem Peripheriegerät eigen ist, wie zum Beispiel Druckverarbeitung und Anzeigeverarbeitung auf der Basis der Daten durch, die durch den DMAC 12 zum Puffer gesendet werden.
Der Speicher 3 ist aus einem Speicherbereich für die CPU 11, einem Datenbereich und DMA-Übertragungsquellenbereichen A 30 und B 31 aufgebaut, die zwei Teile sind, in die ein DMA-Übertragungsbereich aufgeteilt ist. Der Speicher 3 speichert verschiedene Arten von Daten für das Informationsverarbeitungs- System durch einen Bus 5 unter Steuerung durch die CPU 11 oder den DMAC 12.
Die CPU 11 innerhalb des Mikrocomputers 1 weist PC, PSW, verschiedene Arten von Steuerregistern auf und dient dazu, die Ausführung verschiedener Arten von Befehlen und das Privileg zu steuern, einen Bus zu verwenden, durch den ein Adressensignal, Daten und Lese/Schreibsignale hindurchgelangen können.
Wie dies in Fig. 6 gezeigt ist, ist der DMAC 12 innerhalb des Mikrocomputers 1 aus einem Speicheradressenregister (MAR) 141 zum Speichern der Adresseninformation für die DMA-Übertragung in den DMA-Übertragungsquellenbereich A 30 oder B 31, einem Zeigeraktualisierungsabschnitt 140 zum Aktualisieren des Inhalts von MAR 141, einem Abwärtszählermoduloregister (DCM) 132 zum Einstellen der Anzahl von Malen (anfänglicher Wert) von DMA-Übertragungen, die nacheinander als Reaktion auf jede DMA-Übertragungsanforderung ausgeführt werden sollen, die von dem Peripheriegerät 2 ausgegeben wird, einem Abwärtszähler (DC) 131 zum Speichern der Anzahl von Daten, die noch nicht DMA-übertragen sind, aber als Reaktion auf eine DMA-Übertragungsanforderung DMA-übertragen werden sollen, die vom Peripheriegerät 2 ausgegeben ist, einem Abwärtszähler 130 zum Erniedrigen des Inhalts von DC 131, einem Anschlußzähler (terminal counter, TC) 121 zum Speichern der Anzahl von Daten, die noch nicht DMA-übertragen sind, aber im DMA-Übertragungsquellenbereich A 30 oder B 31 gespeichert sind, einem Abwärtszähler 120 zum Verringern des Inhalts von TC 121 und einem Ausführungssteuerabschnitt 100 aufgebaut, um die Steuerung des gesamten DMAC durchzuführen, was die Steuerung des Privilegs der Verwendung des Busses 5, das ihm selbst oder der CPU 11 gegeben werden muß, Übertragungszeitabstimmung während der DMA-Übertragung und Aktualisierung interner Register einschließt.
Es soll nun unter Bezugnahme auf die Fig. 7 und 9 die Softwareverarbeitung auf Seiten der CPU 11 beim Übertragen von Daten vom Speicher 3 zum Peripheriegerät 2 beschrieben werden.
Wie dies in Fig. 7 gezeigt ist, sind die DMA-Übertragungsquellenbereiche A 30 und B 31 in verschiedene Bereiche aufgeteilt, die jeweils die Anzahl von Daten einschließen, die nacheinander als Reaktion auf jede DMA-Übertragungsanforderung, die von dem Peripheriegerät 2 ausgegeben ist, DMA-übertragen werden sollen. Insbesondere besteht der DMA-Übertragungsquellenbereich A 30 aus einem Bereich 1, der der Reihe nach der DMA-Übertragung als Reaktion auf eine erste DMA- Übertragungsanforderung unterworfen werden soll, einem Bereich 2, der der Reihe nach der DMA-Übertragung als Reaktion auf die zweite DMA-Übertragungsanforderung ausgesetzt werden soll, ... und einem Bereich n, der anschließend der n-ten DMA-Übertragungsanforderung ausgesetzt werden soll. Der DMA- Übertragungsquellenbereich B 31 besteht ebenfalls aus einem Bereich 1, der der Reihe nach der DMA-Übertragung als Reaktion auf die erste DMA-Übertragungsanforderung ausgesetzt werden soll, einem Bereich 2, der der Reihe nach der DMA-Übertragung als Reaktion auf die zweite DMA-Übertragungsanforderung, ... und einem Bereich m, der aufeinanderfolgend der m-ten DMA-Übertragungsanforderung ausgesetzt werden soll. Bevor der DMAC 12 mit der DMA-Übertragung beginnt, verarbeitet die CPU 11 die durch das Peripheriegerät 10 empfangenen Daten und schreibt die verarbeiteten Daten in den DMA-Übertragungsquellenbereich A 30. Nachdem die CPU 11 die letzten Daten ( im Bereich n) in den DMA-Übertragungsquellenbereich A 30 geschrieben hat, initialisiert sie im MAR 141 eine DMA-Übertragungsstartadresse für den DMA-Übertragungsquellenbereich A 30, in DC 131 und DCM 132 die Anzahl ("4" in Fig. 7) von Daten, die nacheinander als Reaktion auf eine DMA-Übertragungsanforderung übertragen werden sollen, die von dem Peripheriegerät 2 ausgegeben ist, und in TC 121 die Anzahl von Daten ("4n" was n-mal die Anzahl von Daten, die im DC 131 in Fig. 7 eingestellt sind, ist), die im DMA-Übertragungsquellenbereich A 30 gespeichert sind. Danach setzt die CPU 11 die DMA-Übertragung in einen die Übertragung ermöglichenden Zustand, in dem ein Übertragungsermöglichungsbit zum Beispiel gesetzt wird. Auf diese Weise startet die DMAC 12 die DMA- Übertragung, während der die Daten, die im Datenübertragungsquellenbereich A 30 gespeichert sind, eine Bitbündelübertra gung ausgesetzt werden (oder kollektiv übertragen werden) zum Peripheriegerät 2 in der Anzahl von Daten, die in DC 131 eingestellt sind. Nachdem die CPU 11 die DMA-Übertragung in einen zulässigen Zustand versetzt hat, wird sie die verarbeiteten Daten in den DMA-Übertragungsquellenbereich B 31 schreiben.
Eine detaillierte Beschreibung soll von der DMA-Übertragung vom DMA-Übertragungsbereich A 30 zum Peripheriegerät 2 durch den DMAC 12 gegeben werden.
Wenn die Notwendigkeit auftritt, daß das Peripheriegerät 2 die DMA-übertragenen Daten empfängt, die der Anzahl von in DC 131 eingestellten Daten entspricht, aktiviert das Peripheriegerät 2 ein DMA-Übertragunganforderungssignal 20 für den DMA- Übertragungsausführungssteuerabschnitt 100. Wenn das DMA- Übertragungsanforderungssignal 20 aktiviert wird, holt sich der DMA-Übertragungausführungssteuerabschnitt 100 das Privileg der Busverwendung von der CPU 11 durch Austausch eines HLDRQ (Signais) 22 und eines HLDAK (Signals) 23, wie dies im Zusammenhang mit dem Stand der Technik beschrieben worden ist.
Bei der DMA-Übertragung, bei der die Daten vom DMA-Übertragungsquellenbereich A 30 zum Peripheriegerät 2 übertragen werden, gibt der DMAC 12 die Adresseninformation (die Adresse von im Bereich von Fig. 7) für die DMA-Übertragung, die durch MAR 141 angezeigt wird, zum Bus 5 aus, um die vom DMA- Übertragungsbereich A 30 auf dem Bus zu übertragenden Daten zu lesen und gibt auch ein Bestätigungssignal 21 an das Peripheriegerät 2 ab. Als Reaktion auf das abgegebene Bestätigungssignal nimmt das Peripheriegerät 2 die übertragenen Daten auf.
Der Inhalt von DC 131 wird gelesen und um "1" durch den Abwärtszähler 130 bei jeder Ausführung der obigen DMA-Übertragung verringert, und danach wird der um "1" verringerte Wert in DC 131 erneut eingeschrieben. Der Inhalt von TC 121 wird gelesen und durch den Abwärtszähler 120 um "1" verringert, und danach wird der verringerte Wert in TC 121 erneut eingeschrieben. Für jede Ausführung der DMA-Übertragung wird darüber hinaus der Inhalt von MAR 141 gelesen und auf die nachfolgende Adresse (den Adressenbereich von von Bereich 1 in Fig. 7) für die DMA-Übertragung durch den Zeigeraktualisierungsabschnitt 140 aktualisiert, und anschließend wird der aktualisierte Wert erneut in MAR 141 eingeschrieben. Daher führt DMAC 12 eine DMA-Übertragung der Daten durch, die in von Bereich 1 gespeichert sind, der durch den aktualisierten MAR 141 angezeigt wird. Danach führt DMAC 12 eine DMA-Übertragung der Daten, die in 03 in Bereich 1 gespeichert sind, in derselben Weise durch. Wenn DMAC 12 die DMA-Übertragung der Daten beendet hat, die in in Bereich 1 gespeichert sind, d. h., daß der Inhalt von DC 131 auf "0" (DC=0) durch den Abwärtszähler 130 verringert ist, wird ein DC-Null-Detektionssignal 151 aktiviert, so daß der Wert von DCM 132 in DC 131 voreingestellt wird. Ist dann das DMA-Übertragungsanforderungssignal 20 der Reihe nach von dem Peripheriegerät 2 ausgegeben worden, wird die DMA-Übertragung der Reihe nach für Bereich 2 in derselben Weise wie für Bereich 1 durchgeführt. Ist dies nicht der Fall, so macht andererseits der DMA-Übertragungsausführungssteuerabschnitt 100 das HLDRQ- Signal 22 inaktiv, um die CPU 11 zu informieren, daß das Privileg der Busverwendung aufgegeben worden ist, wodurch die DMA-Übertragung beendet wird.
Wie dies oben beschrieben wurde, wird bei jeder Aktivierung des DMA-Übertragungsanforderungssignals 20 die DMA-Übertragung für die Anzahl von Malen wiederholt, die in DC 131 initialisiert ist. Wenn TC 121 bis auf "0" verringert worden ist, d. h., die DMA-Übertragung bis zu den Daten, die im Be reich m gespeichert sind, beendet ist, wird ein TC-Null- Signal 150 aktiviert werden. Der DMA-Übertragungsausführungsabschnitt 100 empfängt dieses Signal, um festzustellen, daß alle im DMA-Übertragungsquellenbereich A 30 gespeicherten Signale DMA-übertragen worden sind. Dann aktiviert der DMA- Übertragungsausführungssteuerabschnitt 100 ein DMA-Unterbrechungsanforderungssignal 24 für die CPU 11 und setzt auch die DMA-Übertragung in einen gesperrten Zustand.
Die CPU 11 setzt in einer Unterbrechungsverarbeitungs-Programmroutine, die aufgrund der Aktivierung des DMA-Übertragungsanforderungssignals 24 begonnen wird, im MAR 41 die DMA- Übertragungsstartadresse für den DMA-Übertragungsquellenbereich B 31. Wenn dann die Daten, die DMA-übertragen werden sollen, so weit durch die CPU 11 gespeichert sind, daß sie die letzten Daten im DMA-Übertragungsquellenbereich B 31 erreicht haben, wird die DMA-Übertragung in einen zugelassenen Zustand versetzt. Es wird daher dann dieselbe DMA- Übertragung wie für den DMA-Übertragungsquellenbereich A 30 Übertragungsquellenbereich A 30 für den DMA- Übertragungsquellenbereich B 31, beginnend mit dessen Bereich 1, ausgeführt werden.
Die obige Verarbeitung wird wiederholt, so daß die DMA-Übertragung auf solche Weise durchgeführt werden wird, daß sie die Anzahl von Malen durchgeführt wird, die in DC 131 eingestellt wird, und zwar als Reaktion auf jede DMA-Übertragungsanforderung, und auch, wenn alle Daten, die entweder im DMA- Übertragungsquellenbereich A 30 oder B 31 gespeichert sind, DMA-übertragen sind, wird die DMA-Übertragung für den anderen Quellenbereich begonnen.
Es wird nun auf Fig. 8 Bezug genommen und eine zweite Ausführungsform der vorliegenden Erfindung beschrieben. Da die Anordnung der zweiten Ausführungsform im wesentlichen die gleiche, wie diejenige der ersten Ausführungsform ist, sollen nur die Komponenten beschrieben werden, die von denen der ersten Ausführungsform verschieden sind.
Bei der zweiten Ausführungsform ist ein Bereichszähler (AC) 171 anstelle des Anschlußzählers TC 121 in der ersten Ausführungsform vorgesehen. AC 171 dient zum Speichern der Bereiche, die der DMA-Übertragung der Daten noch nicht ausgesetzt worden sind. Der DMA-Übertragungsquellenbereich in dieser Ausführungsform ist in verschiedene Bereiche aufgeteilt, wobei jeder Bereich für die Anzahl von Daten vorgesehen ist, die als eine Einheit aufeinanderfolgend einer DMA-Übertragung als Reaktion auf jede DMA-Übertragungsanforderung übertragen werden sollen.
Die CPU 11 initialisiert AC 171, bevor die DMA-Übertragung für den DMA-Übertragungsquellenbereich A 30 begonnen wird. Die DMA-Übertragung wird als Reaktion auf Aktivierung des DMA-Übertragungsanforderungssignals 20 wie bei der ersten Ausführungsform begonnen. Wenn der Wert von DC 131 bis auf null verringert worden ist, d. h., wenn die DMA-Übertragung für einen Bereich beendet worden ist, wird ein DC-Null-Detektionssignal 161 aktiviert. Als Reaktion auf dieses Signal wird der Inhalt von AC 171 ausgelesen und durch einen Abwärtszähler 170 um "1" verringert. Anschließend wird der verringerte Wert in AC 171 wieder eingeschrieben. Wenn DC 131 auf null verringert worden ist, wird jedesmal der Inhalt von AC 171 um "1" verringert. Wenn AC 171 letztendlich bis auf null verringert worden ist, wird ein AC-Null-Detektionssignal 160 aktiviert. Der DMA-Übertragungsausführungssteuerabschnitt 100 empfängt dieses Signal, um festzustellen, daß die DMA- Übertragung für den DMA-Übertragungsquellenbereich A 30 beendet worden ist. Der Steuerabschnitt 100 aktiviert dann das DMA-Unterbrechungssignal 24 für die CPU 11 und setzt die DMA- Übertragung auch in einen gesperrten Zustand.
Auf diese Weise wird bei dieser zweiten Ausführungsform die Anzahl von Bereichen, die der DMA-Übertragung noch nicht ausgesetzt worden sind, in AC 171 eingestellt. Sogar wenn die Größe eines DMA-Übertragungsquellenbereiches vergrößert wird, ist es aus diesem Grunde nicht notwendig, die Anzahl von Bits, die in AC 171 eingestellt werden müssen, auf die Anzahl von Bits zu erhöhen, die der Größe des DMA-Übertragungsquellenbereiches entsprechen. Auf diese Weise kann die erforderliche Schaltunganordnung minimalisiert werden.
Zusätzlich sollte bemerkt werden, daß, obwohl bei der ersten und zweiten Ausführungsform die Adresseninformation für die DMA-Übertragung durch direktes Aktualisieren von MAR 31 erzeugt wurde, sie erzeugt werden kann, indem eine Addition oder Subtraktion für MAR 141 und TC 121 in einer Anordnung gemacht wird, die derjenigen der Erfindung ähnlich ist.
Wie man dies aufgrund der bisherigen Beschreibung verstehen wird, wird in einem DMAC gemäß der vorliegenden Erfindung die Anzahl von Malen der Übertragung aufeinanderfolgender DMA- Übertragung automatisch eingestellt, wenn die DMA-Übertragungen beendet worden sind, die als Reaktion auf jede DMA- Übertragungsanforderung nacheinander ausgeführt werden sollen. Unmittelbar danach wird die DMA-Übertragung als Reaktion auf eine nachfolgenden DMA-Übertragungsanforderung wiederholt. Wenn die DMA-Übertragung bis zu den letzten Daten des DMA-Übertragungsquellenbereiches beendet worden ist, wird sie in einen gesperrten Zustand versetzt. Aus diesem Grunde ist es nicht notwendig, die Unterbrechungsverarbeitung bei jeder Beendigung der DMA-Übertragung der Anzahl von Malen zu beginnen, die als Reaktion auf jede DMA-Übertragungsanforderung ausgeführt wird, und zu bewirken, daß die CPU die DMA-Übertragung während der Unterbrechungsverarbeitungsprogrammroutine sperrt. Im Falle, wo die DMA-Übertragung für den DMA-Übertragungsbereich durchgeführt werden soll, der in n Bereiche aufgeteilt ist, muß zum Beispiel beim Stand der Technik n Male eine Unterbrechungsverarbeitung durchgeführt werden, während bei der vorliegenden Erfindung eine Unterbrechungsverarbeitung nur einmal durchgeführt werden muß. In Übereinstimmung mit der vorliegenden Erfindung kann daher die Verarbeitungswirksamkeit der CPU verbessert werden, und auch die DMA- Übertragungsanforderung, die während der CPU-Verarbeitung beim Stand der Technik gehalten werden muß, muß nicht gehalten werden, was es dem DMAC erlaubt, auf die DMA-Übertragungsanforderung, die von einem Peripheriegerät ausgegeben wird, mit hoher Geschwindigkeit zu reagieren (siehe Fig. 9).
Wenn darüber hinaus beim Stand der Technik die nachfolgende DMA-Übertragungsanforderung während des Zeitraums von der Beendigung von der DMA-Übertragung im DMA-Übertragungsquellenbereich bis zur Sperrung der DMA-Übertragung in der Unterbrechungsprogrammroutine ausgegeben wird, werden die Daten DMAübertragen werden, die in einem anderen Speicherbereich als im DMA-Übertragungsquellenbereich gespeichert sind. Andererseits wird bei der vorliegenden Erfindung die DMA-Übertragung unmittelbar nach Beendigung der Übertragung bis zu den letzten Daten, die im DMA-Übertragungsquellenbereich gespeichert sind, gesperrt. Daher wird die obige beim Stand der Technik auftretende Schwierigkeit nicht auftreten.
Die Erfindung wurde zwar anhand von bevorzugten Ausführungsformen beschrieben. Man wird jedoch verstehen, daß die verwendeten Worte nur beschreibende Worte und nicht einschränkende Worte sind, und daß Änderungen im Bereich der beigefügten Ansprüche vorgenommen werden können, ohne vom wahren Bereich der Erfindung abzuweichen, wie er in den beigefügten Ansprüchen definiert ist.

Claims

1. Datenübertragungs-Steuerungsvorrichtung zum Durchführen von Datenübertragung zwischen einem Speicher (3) mit einem DMA-Übertragungsquellenbereich (30) und einem Peripheriegerät (2) in einem System mit direktem Speicherzugriff (DMA), dadurch gekennzeichnet, daß sie aufweist:

ein Speichermittel (131) für die Übertragungsanzahl zum Speichern der Anzahl von Malen, die der Reihe nach DMA- Übertragung als Reaktion auf jede DMA-Übertragungsanforde rung durchgeführt werden soll, die vom Peripheriegerät (2) ausgegeben wird;

ein Übertragungsanzahlaktualisierungsmittel (130) zum Aktualisieren des Wertes des Speichermittels (131) für die Übertragungsanzahl bei jeder Ausführung der DMA-Übertragung;

ein Dateneinstellmittel (132) zum Einstellen von vorbestimmten Daten in dem Speichermittel (131) für die Übertragungsanzahl, wenn dieses aktualisiert wird, auf einen vorbestimmten Wert

ein Zählermittel (121;171) zum Speichern des Wertes, der sich auf die Anzahl von Daten bezieht, die von den Daten, die in dem DMA-Übertragungsquellenbereich (30) gespeichert sind, noch nicht DMA-übertragen sind;

ein Zähleraktualisierungsmittel (120;170) zum Aktualisieren des Wertes des Zählermittels;

ein Adressenspeichermittel (141) zum Speichern von Adressen des DMA-Übertragungquellenbereichs;

ein Adressenaktualisierungsmittel (140) zum Aktualsieren

des Wertes des Adressenspeichermittels (141) bei jeder Ausführung der DMA-Übertragung;

ein Detektionsmittel (151, 120, 150; 161, 170, 160) zum Feststellen, ob die DMA-Übertragung bis zu den letzten Daten im DMA-Übertragungsquellenbereich durchgeführt ist; und

ein DMA-Ausführungssteuermittel (100) zum Beenden der DMA- Übertragung aufgrund des Ergebnisses einer solchen Festellung.

2. Datenübertragungssteuerungsvorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß das Zählermittel ein Anschlußzähler (121) zum Speichern der Größe des DMA-Übertragungs quellenbereiches ist, der der DMA-Übertragung ausgesetzt werden soll, die der Reihe nach ausgeführt werden soll.

3. Informationsverarbeitungssystem, das einschließt eine Datenübertragungs-Steuerungsvorrichtung nach Anspruch 1 oder 2, einen Speicher (3) mit einem DMA-Übertragungsquellenbereich (30), und das Mittel zum Verbinden der Vorrichtung mit dem Peripheriegerät (2) aufweist.

4. System nach Anspruch 3 in Kombination mit dem Peripheriegerät (2).