DE69024704T2 - Verfahren zur Herstellung einer mehrschichtigen Zwischenverbindungs-Leiterplattenanordnung unter Anwendung der Dünnfilmtechnik - Google Patents
Verfahren zur Herstellung einer mehrschichtigen Zwischenverbindungs-Leiterplattenanordnung unter Anwendung der DünnfilmtechnikInfo
- Publication number
- DE69024704T2 DE69024704T2 DE69024704T DE69024704T DE69024704T2 DE 69024704 T2 DE69024704 T2 DE 69024704T2 DE 69024704 T DE69024704 T DE 69024704T DE 69024704 T DE69024704 T DE 69024704T DE 69024704 T2 DE69024704 T2 DE 69024704T2
- Authority
- DE
- Germany
- Prior art keywords
- composite layer
- layer
- forming
- adhesive
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000010409 thin film Substances 0.000 title description 3
- 239000002131 composite material Substances 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 23
- 229920001721 polyimide Polymers 0.000 claims description 14
- 239000000853 adhesive Substances 0.000 claims description 13
- 230000001070 adhesive effect Effects 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 239000004642 Polyimide Substances 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000005553 drilling Methods 0.000 claims description 2
- 238000000608 laser ablation Methods 0.000 claims description 2
- 238000007747 plating Methods 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 claims description 2
- 238000007740 vapor deposition Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 4
- 230000008021 deposition Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 71
- 239000010408 film Substances 0.000 description 21
- 238000000034 method Methods 0.000 description 12
- 239000002346 layers by function Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229920003223 poly(pyromellitimide-1,4-diphenyl ether) Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910020658 PbSn Inorganic materials 0.000 description 1
- 101150071746 Pbsn gene Proteins 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000002241 glass-ceramic Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
- H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0137—Materials
- H05K2201/0154—Polyimide
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/0929—Conductive planes
- H05K2201/09318—Core having one signal plane and one power plane
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09563—Metal filled via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/096—Vertically aligned vias, holes or stacked vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/06—Lamination
- H05K2203/061—Lamination of previously made multilayered subassemblies
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/15—Position of the PCB during processing
- H05K2203/1581—Treating the backside of the PCB, e.g. for heating during soldering or providing a liquid coating on the backside
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
- H05K3/0041—Etching of the substrate by chemical or physical means by plasma etching
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
- H05K3/386—Improvement of the adhesion between the insulating substrate and the metal by the use of an organic polymeric bonding layer, e.g. adhesive
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4076—Through-connections; Vertical interconnect access [VIA] connections by thin-film techniques
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
- Diese Erfindung betrifft ein Verfahren zum Herstellen einer mehrschichtigen Zwischenverbindungs-Leiterplatte.
- Bis vor kurzem waren die bevorzugten Zwischenverbindungsstrukturen, die beim Herstellen gedruckter Leiterplatten für einen Zentralprozessor eines Rechners verwendet wurden, Molybdänleitungen, die in einem gesinterten Aluminiumoxidsubstrat vergraben wurden. Erst kürzlich enthielten derartige Leiterplatten Kupferleitungen, die in einem glaskeramischen Substrat vergraben wurden.
- Es gibt innewohnende Grenzen in Bezug auf die Verwendung derartiger Keramiksubstrate inder Halbleiterkapselung. Die Kapselung muß eine große Menge niedriger Induktivitäten, niedriger Kapazitäten und Verbindungen mit engem Abstand bereitstellen, um Operationszykluszeiten für das System von weniger als 10 Nanosekunden zu erreichen.
- Um diese Grenzen zu überwinden, ist es notwendig, die Zwischenverbindungen in Schichten mit Kupfer oder anderen niederohmigen metallischen Drähten oder Leitungen zu bilden und die Drähte in ein Material mit niedriger Dielektrizitätskonstante, wie Polyimid oder ein anderes organisches, dielektrisches Material einzuschließen. Die Verdrahtungsschichten werden ihrerseits auf einem Stiftträger-Hilfssubstrat zusammengebaut, das Anschlußstifte zur Verbindung in einer Leiterplatte zum Zwischenverbinden mit anderen Leiterplatten in dem Rechnersystem bereitstellt.
- Jede Funktionsgchicht der laminierten Struktur wird separat hergestellt und vor dem Laminieren geprüft. Die Funktionsschicht umfaßt eine oder mehrere Schichten von metallischen Dünnfilmleiterbahnen. Die Leiterbahnen werden durch ein dielektrisches Material von einer Grundebene aus leitender metallischer Folie getrennt. Ein Vorteil der Funktionsschicht ist, daß die leitenden Signalleitungen und die entsprechende Grundebene vor einer Fertigung zu der laminierten Struktur, die zwei oder mehrere Funktionsschichten umfaßt, vollständig geprüft werden können. Das Prüfen und Reparieren von jeder Schicht kann, ohne die benachbarten Schichten zu stören oder zu beschädigen, durchgeführt werden. Im Stand der Technik, in dem die einzelnen Dünnfilme nacheinander hergestellt werden, ist die Struktur während der Herstellung schwierig zu reparieren, ohne die vorher gebildeten Filme zu beschädigen.
- Ein Verfahren im Stand der Technik zum Zusammenbauen eines mehrschichtigen Laminats wird in US-A-3 436 819 erörtert, in dem Löcher durch mehrere gedruckte Leiterplattenschichten nach der Laminierung jeder Schicht gebohrt werden. Wenn mehr als eine einzige Schicht zusammengebaut wird, werden Löcher durch vorhergehend gebohrte Schichten zu einer unteren oder zu einer Bodenschicht gebohrt. Wie ersichtlich wird, beseitigt die vorliegende Erfindung das Erfordernis eines multiplikativen Schrittes bei der Herstellung und bei der Verbindung jeder Verdrahtungsschicht der Reihe nach mit dem Hilfsträgersubstrat für Stifte.
- Eine Hauptaufgabe der vorliegenden Erfindung ist, wie beansprucht, die Bereitstellung eines Verfahrens zum Zusammenbäu einer mehrschichtigen Zwischenverbindungs-Leiterplatte.
- Eine andere Aufgabe der Erfindung ist die Bereitstellung eines Verfahrens zum Zusammenfügen mehrerer verdrahteter metallisch/organischer Filmverbundschichten in einer mehrschichtigen Zwischenverbindungs-Leiterplatte.
- Das Verfahren des Herstellens einer mehrschichtigen Zwischenverbindungs-Leiterplatte gemäß der vorliegenden Erfindung umfaßt die Bildung jeder einzelnen Schicht der erforderlichen Verdrahtung auf einem freistehenden Polyimidfilm durch irgendeine einer Vielzahl der bestens bekannten Metallisierungsverfahren. Eine erste Schicht des verdrahteten Polyimidfilms wird auf das Verdrahtungsstiftträger-Hilfssubstrat laminiert, vorzugsweise mittels eines Polyimidklebstoffs. Nachfolgende Schichten von verdrahteten Polyimidfilmen werden auf die unmittelbar vorausgegangene Schicht mittels eines bevorzugten Polyimidklebstoffs laminiert. Nach jeder laminierten Schicht werden Löcher in der gerade laminierten Schicht zur unmittelbar vorhergehend laminierten Schicht gebildet. Nachdem die Löcher gebildet sind, wird Metall in den Löchern abgeschieden. Die Schicht und die Löcher werden ausgerichtet, um dem abgeschiedenen Metall die Verbindung der oberen Verdrahtungsschicht auf der zu oberst laminierten Schicht mit der Verdrahtung der Schicht, die unmittelbar vorhergehend laminiert ist oder mit dem Stiftträger zu ermöglichen. Die Schritte des Laminierens, wie Löcherbilden und Metallisieren der Löcher werden für jede Verdrahtungsschicht in der mehrschichtigen Zwischenverbindungs-Leiterplatte wiederholt.
- Das Ergebnis der Ausführung der vorliegenden Erfindung ist eine mehrschichtige Zwischenverbindungs-Leiterplatte, die vorzugsweise aus Kupferleitungen auf Polyimidfilmen gebildet werden, die die Leistungs- und Dichteanforderungen der zusammenmontierten Module erfüllen, ohne unter dem multiplikativen Schritt des Herstellens und Verbindens jeder Verdrahtungsschicht der Reihe nach mit dem Hilfsträgersubstrat für Verdrahtungsstifte zu leiden. Während des Zusammenbaus wird jede Schicht nur mit der unmittelbar vorhergehenden Schicht verbunden. Es ist ersichtlich, daß bei genauer Ausrichtung der Schichten eine elektrische Verbindung von der oberen Schicht zu mehreren unteren Schichten oder zu dem Hilfsträgersubstrat für Stifte erreicht wird.
- Eine weitere Aufgabe der Erfindung ist die Bereitstellung eines Verfahrens zum Zusammenfügen mehrerer verdrahteter, metallisch/organischer Fiimverbundschichten in einer mehrschichtigen Zwischenverbindungs-Leiterplatte, wobei Durchgangslöcher von einer gerade laminierten Schicht aus mit einer unmittelbar vorhergehend laminierten Schicht verbunden werden.
- Noch eine weitere Aufgabe der Erfindung ist die Bereitstellung eines Verfahrens zum Zusammenfügen mehrerer leitender, organischer Filmverbundschichten, die Leitungen enthalten, um durch Laminieren der Schichten, durch Bilden der Verbindungslöcher in jeder Schicht und durch Metallisierung der Löcher, Schicht für Schicht eine mehrschichtige Zwischenverbindungs-Leiterplatte zu bilden.
- Weitere und noch andere Aufgaben und Vorteile der Erfindung werden klarer ersichtlich, wenn die folgende Beschreibung in Verbindung mit den begleitenden Zeichnungen gelesen wird, in denen:
- Fig. 1 ein Flußdiagramm des Herstellungsverfahrens ist, das die Erfindung umfaßt;
- Fig. 2 eine Querschnittsansicht eines Abschnitts eines Hufsträgersubstrats für Verdrahtungsstifte ist, das Durchkontakte der oberen Oberfläche mit einer einzigen Schicht des vorverdrahteten Polyimidfilms zeigt;
- Fig. 3 eine Draufsicht der Struktur der Fig. 2 ist;
- Fig. 4 eine Querschnittsansicht der Struktur in Fig. 2 ist, einschließlich einer Maske zur Bildung eines Atzmusters, um Verbindungslöcher zu erzeugen;
- Fig. 5 eine Querschnittsansicht des abgeschiedenen Metalls ist, das eine elektrische Verbindung von dem Verdrahtungsstiftträger-Hilfssubstrat mit den Leitungen auf der oberen Oberfläche einer Schicht des Polyimidfilms bildet; und
- Fig. 6 eine Querschnittsansicht einer zweischichtigen Zwischenverbindungs-Leiterplatte ist. Bezugnehmend nun auf die Figuren und insbesondere auf Figur 1, in der ein Flußdiagramm des bevorzugten Zusammenbauverfahrens unter Ausführung der vorliegenden Erfindung gezeigt wird.
- Im Schritt 10 wird eine einzelne Schicht, die ein Laminat der mehrschichtigen Zwischenverbindungs-Leiterplatte umfaßt, durch Anordnen eines gewünschten Leitungsmusters, mit mindestens einem Durchkontakt auf einem freistehenden, organischen, dielektrischen Film, wie Kapton, gebildet. Eine metallbedeckte Grundschichtebene mit Durchkontakten, die mit der oberen Durchkontaktstruktur ausgerichtet sind, wird auf der Seite des organischen Films, die gegenüber zu dem Leitungsmuster liegt, gebildet. Die Leitungen können Kupfer, CrCu oder jedes andere elektrisch leitende Material umfassen. Während ein Kapton-Flim bevorzugt ist, können andere Filme, die genauso vorteilhaft für das Zusammenbauen eines mehrschichtigen Haibleitermoduis sind, den organischen, dielektrischen Film ersetzen. Die Metaillsierung oder Bildung der Leitungsmuster wird durch irgendeines einer Vielzahl von Metallisierungsverfahren, die dem Fachmann bekannt sind, erreicht.
- Die Schicht kann auf offene Verbindungen, kurzgeschlossene Schaltungspfade und Zuverlässigkeitsdefekte zum Vermeiden des Zusammenbaus defekter Schichten in einer Zwischenverbindungs- Leiterplatte geprüft werden, die sonst Abfall ist oder Arbeit erfordert.
- Im Schritt 12 wird, wie in Fig. 2 gezeigt, ein Verbundfilm 11, der eine erste organische, dielektrische Schicht eines Films 14, ein Muster von Leitungen 16 und eine zugehörige metallische Grundschichtebene 17 umfaßt, mittels eines geeigneten Klebstoffs 18, wie einem Polyimidklebstoff, auf einem Verdrahtungsstiftträger-Hilfssubstrat 20 laminiert, das einen oder mehrere Substratdurchkontakte 22 enthält. Imfalle der ersten Filmverbundschicht ist die untere Oberfläche der Schicht klebend mit der oberen Oberfläche des Hilfsträgersubstrats 20 für Verdrahtungsstifte verbunden. Zusätzliche Filmschichten werden mit der vorhergehend laminierten Filmschicht, wie es in Verbindung mit Fig.5 beschrieben wird, überlagert und klebend verbunden.
- Wie in Fig. 3 zu sehen ist, wird der Verbundfilm 11 mit der vorhergehend laminierten Schicht oder mit dem Trägersubstrat 20 überlagert und klebend verbunden und so ausgerichtet, daß sich ein Durchkontakt 24, der in dem Verbundfilm 11 enthalten ist, mit einem Durchkontakt auf der vorhergehenden Schicht oder einem Durchkontakt 22 in dem Trägersubstrat in Ausrichtung befindet.
- In dem Schritt 26 werden, nachdem eine Verbindungsfilmschicht 11 mit einer Klebstoffschicht 18 auf dem Stapel der laminierten Schichten oder auf dem Stiftträgersubstrat Stifte angeordnet ist, Lochverbindungen zum Verbinden der Durchkontakte von der Oberfläche der zuletzt laminierten Schicht mit der unmittelbar vorhergehend laminierten Schicht oder mit dem Hilfsträgersubstrat für Verdrahtungsstifte im Falle der zuerst aufgebrachten Schicht gebildet. Die Verbindungslöcher werden durch bekannte Ätz-, Laserabtrags- oder Bohrverfahren durch eine Maske gebildet. Die Maske kann eine Photolackmaske oder eine starre oder metallische Maske sein. Die Ausrichtung eines Kontaktloches 24 auf der Schicht 11 erfolgt unter Einschluß des Ätzvorgangs auf einer bestimmten Fläche. Figur 4 zeigt eine Metallmaske 28 zur Bildung des Ätzmusters, um das Verbindungsloch 30 durch die Polyimidfilmschicht 14 und den Klebstoff 18 zu erzeugen.
- Nachdem die Verbindungslöcher 30 in einer entsprechenden Schicht 11 gebildet sind, wird in Schritt 32, wie in Fig. 5 gezeigt, Metall 34 in dem Loch durch Aufdampfen, Aufsputtern oder Plattieren abgeschieden, wobei derartige Verfahren bestens in der Technik bekannt sind. Das Metall kann Kupfer, Gold oder einer der bekannten Lote, wie PbSn oder ähnliches sein.
- Wie für den Fachmann ersichtlich, ergibt sich durch die Ausrichtung der Filmschichten, wie oben beschrieben, daß das abgeschiedene Metall eine Verbindung zwischen den Leitungen auf der obersten Schicht des Films und den Leitungen auf der vorhergehend laminierten Filmschicht oder auf dem Stiftträgersubstrat 20 im Falle der ersten Schicht bereitstellt.
- Im Schritt 36 werden die Schritte 10, 12, 26, und 32 für jede Schicht, die zu laminieren ist, um die mehrschichtige Zwischenverbindungs-Leiterplatte zu bilden, wiederholt.
- Figur 6 zeigt eine Struktur mit zwei Filmschichten in der die Schichten vertikal, wie gezeigt, ausgerichtet sind, so daß die Leitung 16' auf der oberen Oberfläche einer Polyimidfilmschicht 14' mit einem Substratdurchkontakt 22 verbunden ist. Es ist für den Fachmann offensichtlich, daß durch das Bilden von Löchern in jeder Schicht, und dann elektrischem Verbinden jeder Schicht mit seiner unmittelbar vorhergehenden Schicht, es möglich ist, zwei oder mehr Schichten miteinander an vorbestimmten Durchkontaktpositionen zu verbinden, ohne ein Verbinden der oberen Schicht mit den Substratdurchkontakten.
Claims (6)
1. Verfahren zur Herstellung einer mehrschichtigen
Zwischenverbindungs-Leiterplatte, die ein Stiftträgersubstrat (20)
einschließt und die folgenden Schritte umfaßt:
(a) Bereitstellen einer ersten Verbundschicht (11) durch
Bilden eines vorbestimmten Leitungsmusters, das die
Oberfläche der ersten Verbundschicht bildet, wobei das
Leitungsmuster (16) mindestens einen Durchkontakt (24)
auf einer Seite einer ersten freistehenden Schicht
eines organischen, dielektrischen Films (14) und einer
leitenden Grundebene (17) einschließt, die die
Grundfläche der ersten Verbundschicht bildet, wobei die
Grundfläche Durchkontakte (22) aufweist, die mit dem
oberen Durchkontakt (24) auf der anderen Seite des
Films (14) ausgerichtet sind;
(b) Laminieren der Grundfläche der ersten Verbundschicht
(11) auf das Stiftträgersubstrat (20) durch Klebstoff
(18), unter Ausrichten eines entsprechenden
Durchkontaktes (24) auf der ersten Verbundschicht (11) mit
einem entsprechenden Durchkontakt auf dem Substrat
(20);
(c) Bilden eines Loches (30) durch die erste
Verbundschicht (11) und den Klebstoff (18) an der Position
des entsprechenden Durchkontaktes (24) in der ersten
Verbundschicht (11);
(d) Abscheiden von Metall (34) in dem gebildeten Loch
(30);
(e) Bereitstellen einer zweiten Verbundschicht durch
Bilden eines vorbestimmten Leitungsmusters, das die
Oberfläche der zweiten Verbundschicht bildet, wobei das
Leitungsmuster mindestens einen Durchkontakt (24) auf
einer Seite einer ersten freistehenden Schicht eines
organischen, dielektrischen Films (14) und einer
leitenden Grundebene (17) einschließt, die die
Grundfläche der zweiten Verbundschicht bildet, wobei die
Grundfläche Durchkontakte (22) aufweist, die mit dem
oberen Durchkontakt (24) auf der anderen Seite des
Films (14) ausgerichtet sind;
(f) Laminieren der Grundfläche der zweiten Verbundschicht
auf die erste Verbundschicht durch Klebstoff, unter
Ausrichten eines entsprechenden Durchkontaktes auf der
zweiten Verbundschicht mit einem entsprechenden
Durchkontakt auf der ersten Verbundschicht;
(g) Bilden eines Loches durch die zweite Verbundschicht
und den Klebstoff an der Position des entsprechenden
Durchkontaktes in der zweiten Verbundschicht;
(h) Abscheiden von Metall (34) in dem gebildeten Loch, um
elektrisch den entsprechenden Durchkontakt auf der
zweiten Verbundschicht mit dem entsprechenden
Durchkontakt auf der ersten Verbundschicht zu verbinden;
(i) Bereitstellen einer nachfolgenden Verbundschicht durch
Bilden eines vorbestimmten Leitungsmusters, das die
Oberfläche der nachfolgenden Verbundschicht bildet,
wobei das Leitungsmuster mindestens einen Durchkontakt
(24) auf einer Seite einer ersten freistehenden
Schicht eines organischen, dielektrischen Films (14)
und eine leitenden Grundebene (17) aufweist, die die
Grundfläche der nachfolgenden Verbundschicht bildet,
wobei die Grundfläche Durchkontakte (22) aufweist, die
mit dem oberen Durchkontakt (24) auf der anderen Seite
des Films (14) ausgerichtet sind;
(j) Laminieren der Grundfläche der nachfolgenden
Verbundschicht
auf eine vorhergehend laminierte
Verbundschicht durch Klebstoff, unter Ausrichten eines
entsprechenden Durchkontaktes auf der nachfolgenden
Verbundschicht mit einem entsprechenden Durchkontakt auf
der vorhergehend laminierten Verbundschicht;
(k) Bilden eines Loches durch die nachfolgende
Verbundschicht und den Klebstoff an der Position des
entsprechenden Durchkontaktes in der nachfolgenden
Verbundschicht;
(i) Abscheiden von Metall in dem gebildeten Loch, um
elektrisch den Durchkontakt auf der nachfolgenden
Verbundschicht mit dem Durchkontakt auf der vorhergehend
laminierten Verbundschicht zu verbinden, und
(m) Wiederholen der Schritte (i) bis (l) für jede weitere
erforderliche Verbundschicht in der mehrschichtigen
Zwischenverbindungs-Leiterplatte.
2. Verfahren zur Herstellung einer mehrschichtigen
Zwischenverbindungs-Leiterplatte, wie in Anspruch 1 erläutert,
wobei der organische, dielektrische Film (14) ein
Polyimidfilm ist.
3. Verfahren zur Herstellung einer mehrschichtigen
Zwischenverbindungs-Leiterplatte, wie in irgendeinem der
vorhergehenden Ansprüche erläutert, wobei das Leitungsmuster (16)
und die zugehörige leitende Grundebene (17) Kupfer umfaßt.
4. Verfahren zur Herstellung einer mehrschichtigen
Zwischenverbindungs-Leiterplatte, wie in irgendeinem der
vorhergehenden Ansprüche erläutert, wobei der Klebstoff (18) ein
Polyimidklebstoff ist.
5. Verfahren zur Herstellung einer mehrschichtigen
Zwischenverbindungs-Leiterplatte, wie in irgendeinem der vorherge-
henden Ansprüche erläutert, wobei das Bilden eines Loches
(30) aus Ätzen, Abtragen mit Laserstrahl und Bohren
ausgewählt wird.
6. Verfahren zur Herstellung einer mehrschichtigen
Zwischenverbindungs-Leiterplatte, wie in Anspruch 1 erläutert,
wobei das Abscheiden. von Metall (34) aus Aufdampfen,
Aufsputtern und Plattieren ausgewählt wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/360,492 US4933045A (en) | 1989-06-02 | 1989-06-02 | Thin film multilayer laminate interconnection board assembly method |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69024704D1 DE69024704D1 (de) | 1996-02-22 |
DE69024704T2 true DE69024704T2 (de) | 1996-07-04 |
Family
ID=23418194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69024704T Expired - Fee Related DE69024704T2 (de) | 1989-06-02 | 1990-04-27 | Verfahren zur Herstellung einer mehrschichtigen Zwischenverbindungs-Leiterplattenanordnung unter Anwendung der Dünnfilmtechnik |
Country Status (4)
Country | Link |
---|---|
US (1) | US4933045A (de) |
EP (1) | EP0400332B1 (de) |
JP (1) | JPH0710032B2 (de) |
DE (1) | DE69024704T2 (de) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5063280A (en) * | 1989-07-24 | 1991-11-05 | Canon Kabushiki Kaisha | Method and apparatus for forming holes into printed circuit board |
JPH06105836B2 (ja) * | 1990-10-05 | 1994-12-21 | 富士通株式会社 | 薄膜多層基板の製造方法 |
US5707749A (en) * | 1990-11-30 | 1998-01-13 | Hitachi, Ltd. | Method for producing thin film multilayer wiring board |
JP3004071B2 (ja) * | 1991-04-16 | 2000-01-31 | 日本特殊陶業株式会社 | 集積回路用パッケージ |
US5231751A (en) * | 1991-10-29 | 1993-08-03 | International Business Machines Corporation | Process for thin film interconnect |
US5313015A (en) * | 1991-12-31 | 1994-05-17 | Schlegel Corporation | Ground plane shield |
JPH05275568A (ja) * | 1992-01-22 | 1993-10-22 | Hitachi Ltd | 多層配線回路板及びその製法 |
US5360948A (en) * | 1992-08-14 | 1994-11-01 | Ncr Corporation | Via programming for multichip modules |
US5401913A (en) * | 1993-06-08 | 1995-03-28 | Minnesota Mining And Manufacturing Company | Electrical interconnections between adjacent circuit board layers of a multi-layer circuit board |
US5574630A (en) * | 1995-05-11 | 1996-11-12 | International Business Machines Corporation | Laminated electronic package including a power/ground assembly |
FI982568A (fi) * | 1997-12-02 | 1999-06-03 | Samsung Electro Mech | Menetelmä monikerroksisen painetun piirilevyn valmistamiseksi |
US6016005A (en) * | 1998-02-09 | 2000-01-18 | Cellarosi; Mario J. | Multilayer, high density micro circuit module and method of manufacturing same |
US6162365A (en) * | 1998-03-04 | 2000-12-19 | International Business Machines Corporation | Pd etch mask for copper circuitization |
US6812718B1 (en) | 1999-05-27 | 2004-11-02 | Nanonexus, Inc. | Massively parallel interface for electronic circuits |
US7247035B2 (en) | 2000-06-20 | 2007-07-24 | Nanonexus, Inc. | Enhanced stress metal spring contactor |
US7349223B2 (en) | 2000-05-23 | 2008-03-25 | Nanonexus, Inc. | Enhanced compliant probe card systems having improved planarity |
US7382142B2 (en) | 2000-05-23 | 2008-06-03 | Nanonexus, Inc. | High density interconnect system having rapid fabrication cycle |
EP2086299A1 (de) | 1999-06-02 | 2009-08-05 | Ibiden Co., Ltd. | Mehrschichtige bestückte Leiterplatte und Verfahren zur Herstellung einer mehrschichtigen bestückten Leiterplatte |
US6675469B1 (en) * | 1999-08-11 | 2004-01-13 | Tessera, Inc. | Vapor phase connection techniques |
US7952373B2 (en) | 2000-05-23 | 2011-05-31 | Verigy (Singapore) Pte. Ltd. | Construction structures and manufacturing processes for integrated circuit wafer probe card assemblies |
US7579848B2 (en) | 2000-05-23 | 2009-08-25 | Nanonexus, Inc. | High density interconnect system for IC packages and interconnect assemblies |
US6879492B2 (en) * | 2001-03-28 | 2005-04-12 | International Business Machines Corporation | Hyperbga buildup laminate |
US6770822B2 (en) * | 2002-02-22 | 2004-08-03 | Bridgewave Communications, Inc. | High frequency device packages and methods |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3351816A (en) * | 1965-02-04 | 1967-11-07 | Bunker Ramo | Planar coaxial circuitry |
US3436819A (en) * | 1965-09-22 | 1969-04-08 | Litton Systems Inc | Multilayer laminate |
US3751292A (en) * | 1971-08-20 | 1973-08-07 | Motorola Inc | Multilayer metallization system |
US4345955A (en) * | 1980-10-28 | 1982-08-24 | E. I. Du Pont De Nemours And Company | Process for manufacturing multilayer ceramic chip carrier modules |
JPS5797970U (de) * | 1980-12-08 | 1982-06-16 | ||
US4789423A (en) * | 1982-03-04 | 1988-12-06 | E. I. Du Pont De Nemours And Company | Method for manufacturing multi-layer printed circuit boards |
GB8316476D0 (en) * | 1983-06-16 | 1983-07-20 | Plessey Co Plc | Producing layered structure |
US4648179A (en) * | 1983-06-30 | 1987-03-10 | International Business Machines Corporation | Process of making interconnection structure for semiconductor device |
US4439270A (en) * | 1983-08-08 | 1984-03-27 | International Business Machines Corporation | Process for the controlled etching of tapered vias in borosilicate glass dielectrics |
US4541893A (en) * | 1984-05-15 | 1985-09-17 | Advanced Micro Devices, Inc. | Process for fabricating pedestal interconnections between conductive layers in an integrated circuit |
JPS62128596A (ja) * | 1985-11-30 | 1987-06-10 | 古河電気工業株式会社 | リジッド型多層プリント回路基板の製造方法 |
DE3639402A1 (de) * | 1986-11-18 | 1988-05-19 | Siemens Ag | Verfahren zur herstellung einer mehrschichtigen leiterplatte sowie danach hergestellte leiterplatte |
-
1989
- 1989-06-02 US US07/360,492 patent/US4933045A/en not_active Expired - Fee Related
-
1990
- 1990-04-20 JP JP2103260A patent/JPH0710032B2/ja not_active Expired - Lifetime
- 1990-04-27 EP EP90108033A patent/EP0400332B1/de not_active Expired - Lifetime
- 1990-04-27 DE DE69024704T patent/DE69024704T2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US4933045A (en) | 1990-06-12 |
JPH0312994A (ja) | 1991-01-21 |
JPH0710032B2 (ja) | 1995-02-01 |
DE69024704D1 (de) | 1996-02-22 |
EP0400332A3 (de) | 1992-03-11 |
EP0400332B1 (de) | 1996-01-10 |
EP0400332A2 (de) | 1990-12-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69024704T2 (de) | Verfahren zur Herstellung einer mehrschichtigen Zwischenverbindungs-Leiterplattenanordnung unter Anwendung der Dünnfilmtechnik | |
DE69218319T2 (de) | Mehrschichtige Leiterplatte aus Polyimid und Verfahren zur Herstellung | |
EP0035093B1 (de) | Anordnung zum Packen mehrerer schnellschaltender Halbleiterchips | |
DE69728234T2 (de) | Verfahren zur herstellung von erhöhten metallischen kontakten auf elektrischen schaltungen | |
DE69117381T2 (de) | Mehrschichtleiterplatte und Verfahren zu ihrer Herstellung | |
DE69934674T2 (de) | Methode zur herstellung von multifunktionellen mikrowellen-modulen aus fluoropolymer kompositsubstraten | |
DE69120198T2 (de) | Mehrschichtige, gedruckte Leiterplatte und Verfahren zu ihrer Herstellung | |
DE10148042B4 (de) | Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren Herstellung | |
DE69220892T2 (de) | Verfahren zur Herstellung eines mehrschichtigen Polyimid-Verdrahtungssubstrats | |
DE69431740T2 (de) | Mehrlagige Verdrahtungsplatine und ihre Herstellung | |
DE69331511T2 (de) | Zweiseitig gedruckte Leiterplatte, mehrschichtige Leiterplatte und Verfahren zur Herstellung | |
DE69730629T2 (de) | Leiterplatte und Elektronikkomponente | |
DE69104750T2 (de) | Verfahren zur Herstellung von Mehrschichtplatinen. | |
DE3787366T2 (de) | Keramische/organische mehrschichtenanschlussplatte. | |
DE2911620C2 (de) | Verfahren zum Herstellen von leitenden durchgehenden Bohrungen in Schaltungsplatten | |
US4970106A (en) | Thin film multilayer laminate interconnection board | |
EP1481423A2 (de) | Elektronisches modul, nutzen mit zu vereinzelnden elektronischen modulen und verfahren zu deren herstellung | |
DE4134617A1 (de) | Verbindungsvorrichtung mit in gleicher ebene liegenden kontakthoeckern und das verfahren zur herstellung einer derartigen vorrichtung | |
JPH08213758A (ja) | 積層配線基板構造体、及びその製造方法 | |
DE69318771T2 (de) | Multichip-Modul und Verfahren zu seiner Herstellung | |
DE69630169T2 (de) | Herstellungsverfahren eines Verdrahtungssubstrates zur Verbindung eines Chips zu einem Träger | |
DE102007060510A1 (de) | Leiterplatten-Herstellungsverfahren, Leiterplatte und elektronische Anordnung | |
DE10317675B4 (de) | Keramisches Multilayersubstrat und Verfahren zu seiner Herstellung | |
DE69723801T2 (de) | Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung | |
EP0575292A1 (de) | Verfahren zur Herstellung von Substraten mit Durchführungen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |