DE69021881T2 - Datenvermittlungsknoten. - Google Patents

Description

• Die Erfindung betrifft Knoten zum Schalten einer Anzahl von Datenkanälen und insbesondere Knoten in digitalen Netzwerken, die zum Schalten von Multiplexdatenkanälen mit einer niedrigen Geschwindigkeit verwendet werden.
• In digitalen Kanälen mit einer hohen Bandbreite ist es möglich eine große Anzahl von Datenkanälen vorzusehen, die nur Datenübertragungsraten von 400 Bits pro Sekunde aufweisen. Bei dem Knoten, an dem die Niedriggeschwindigkeitsdatenkanäle mit dem Rest des Netzwerks verbunden sind, ist es jedoch notwendig, einen Multiplexer zum Schalten von Daten zwischen ausgewählten Kanälen und dem Netzwerk vorzusehen. Bekannte Multiplexer weisen in der Praxis einen Flaschenhals auf, der verhindert, daß das vollständige Potential der Kanäle des Netzwerks ausgenützt werden kann. Wenn der Hauptdatenpfad des Netzwerks eine Bandbreite von beispielsweise mehreren 10 Kilobits pro Sekunde und die Niedriggeschwindigkeitsdatenpfade eine Bandbreite von mehreren 100 Bits pro Sekunde aufweisen, dann wäre es theoretisch möglich, etwa 100 Niedriggeschwindigkeitsdatenkanäle mit dem Netzwerk über einen einzelnen Knoten zu verbinden. Die in Multiplexern verwendeten üblichen Matrixschalter sind im wesentlichen serielle Vorrichtungen, so daß der Multiplexer mit derselben hohen Bandbreite wie der Hauptdatenpfad arbeiten muß. Bekannte Multiplexer sind beispielsweise in der EP-A-01 86 141 und der US-A-46 58 152 gezeigt. Diese Multiplexer sind beim Behandeln und Schalten von einer großen Anzahl von Datenkanälen für die hohen Geschwindigkeiten ineffizient, welche für eine derartige Bandbreite benötigt würden. In diesen Dokumenten des Standes der Technik werden in Multiplexrahmen enthaltene Daten von einer Hochgeschwindigkeitsdatenschnittstellenschaltung empfangen, für eine Verteilung zu mehreren Niedriggeschwindigkeitsschnittstellenschaltungen. Eine Umsetzungstabelle wird mit der Sequenznummer des hereinkommenden Datenbytes adressiert, zum Erhalten der Adresse (Identität) der Niedriggeschwindigkeitsschnittstellenschaltung, wobei die Daten auf einem gemeinsamen Bus zusammen mit der Bestimmungsadresse gelegt werden. In der umgekehrten Richtung wird die Tabelle mit der Sequenznummer des herausgehenden Datenbytes adressiert, zum Erhalten der Identität der Quellschnittstellenschaltung. Diese Identität wird auf den Bus gelegt, zum Befehlen der Quellschaltung ihr Datenbyte auf den Bus für ein Empfangen und Einbinden in einen Rahmen aufzubringen, für eine Übertragung durch die Hochgeschwindigkeitsschnittstellenschaltung.
• Gemäß der Erfindung enthält ein Datenschaltknoten mehrere Datenleitungen, die Hochgeschwindigkeits(Verbindungs)leitungen, Niedriggeschwindigkeits(Anschluß)leitungen und einen Schalter enthalten, der mit den Datenleitungen verbunden ist und Daten von einer der Datenleitungen zu einer ausgewählten anderen Datenleitung schalten kann. Der Schalter enthält einen dezentralen Multiplexer mit mehreren Schaltmodulen, die parallel mit einem gemeinsamen Datenbus verbunden sind und Daten mit dem gemeinsamen Datenbus austauschen können. Weiterhin sind Steuermittel ebenso mit dem gemeinsamen Datenbus verbunden und können Steuersignale auf den gemeinsamen Datenbus aufgeben, zum Steuern und Adressieren der Schaltmodule derart, daß Daten, die durch ein Quellschaltmodul empfangen werden, das mit der einen Datenleitung verbunden ist, direkt über den gemeinsamen Datenbus zu einem Zielschaltmodul übertragen werden, das mit der ausgewählten anderen Datenleitung verbunden ist; und zwar als Antwort auf ein Steuersignal von den Steuermitteln. Der Datenschaltknoten ist dadurch gekennzeichnet, daß die Steuermittel zum Zuordnen der von dem Quellschaltmodul empfangenen Daten zu der Adresse des Zielschaltmoduls und zu einem entsprechenden Logikkanal eines herausgehenden multiplexten Datenrahmens des Zielschaltmoduls angeordnet sind. Weiterhin ist das Zielschaltmodul zum Zuordnen dieses Logikkanals zu einer vorbestimmten Anzahl von freien Zeitschlitzen in dem herausgehenden Datenrahmen derart angeordnet, daß die erforderliche Kapazität für diesen Kanal vorgesehen wird, wobei das Zielschaltmodul zum Einbringen der empfangenen Daten in die zugehörigen Zeitschlitze des herausgehenden Datenrahmens geeignet ist, gemäß den Mitgliedern einer entsprechenden logischen, Kanalzugehörigkeits- und kreisförmigen Verbindungsliste der herausgehenden Zeitschlitze, wobei die empfangenen Daten in einen entsprechenden Zeitschlitz eingebracht werden, der durch ein nächstes temporär auftretendes Mitglied der Liste definiert ist, im Verhältnis zur Empfangszeit der empfangenen Daten.
• Vorzugsweise enthalten die Steuermittel Suchtabellenmittel, die zum Vorsehen der Adresse des Zielschaltmoduls angeordnet sind, in Reaktion zu Adreßinformation im Zusammenhang mit den Daten von der einen Datenleitung und zum derartigen Aktivieren des Zielschaltmoduls, daß es die Daten von dem gemeinsamen Datenbus liest und sie in den herausgehenden Datenrahmen auf die ausgewählte andere Datenleitung ausgibt.
• Die Erfindung sieht einen dezentralen Multiplexer vor, in dem Schaltfunktionen anstatt seriell parallel durchgeführt werden. Es ist bekannt, Leitungsschnittstellenmodule zu verwenden, die entlang eines gemeinsamen Buses verteilt sind. Die Veröffentlichung von A.S. Acampora et al., Seiten 932-938, IEEE International Conference on Communications, Band 2, 1983, beschreibt ein Beispiel eines derartigen Systems.
• Gemäß einem zweiten Aspekt der Erfindung ist ein Verfahren zum Betätigen eines Multiplexers vorgesehen, enthaltend das Empfangen einer Vielzahl von Kanälen und ein Übertragen der Kanäle in entsprechende sich überlappende Zeitschlitze eines herausgehenden multiplexten Datenrahmens. Das Verfahren ist dadurch gekennzeichnet, daß ein entsprechender Logikkanal eines herausgehenden Rahmens einem hereinkommenden Kanal zugeordnet wird. Weiterhin ist das Verfahren dadurch gekennzeichnet, daß eine vorbestimmte Anzahl von freien Zeitschlitzen in dem herausgehenden Datenrahmen zu dem Logikkanal derart zugeordnet wird, daß die erforderliche Kapazität dieses Kanals vorgesehen ist, weiterhin werden die Daten der Zeitschlitze des hereinkommenden Kanals zu dem entsprechenden abgeglichenen Logikkanal zugeordnet und die empfangenen Daten des hereinkommenden Kanals in entsprechende zugehörige Zeitschlitze des herausgehenden Datenrahmens eingebracht, gemäß den sukzessiven Mitgliedern einer entsprechenden logischen Kanalzugehörigkeits- und kreisförmigen Verbindungsliste der herausgehenden Zeitschlitze, wobei die Daten von dem gemeinsamen Datenbus gelesen werden und in einem entsprechenden Zeitschlitz des herausgehenden Datenrahmens eingebracht werden, die durch ein nächstes temporär auftretendes Mitglied der Liste definiert ist, in Beziehung zu der Zeit des Lesens der Daten von dem gemeinsamen Datenbus.
• Der zweite erfindungsgemäße Aspekt sieht ein Verfahren zum Betätigen eines Multiplexers vor, das insbesondere für Multiplexer geeignet ist, welche dezentrale Schaltmodule aufweisen. Ein möglicher Nachteil von verteilten Schaltarchitekturen liegt darin, daß ein hoher Adreßüberhang in Zusammenhang mit der Datenübertragung entlang des Buses entsteht. Dieser Nachteil kann insbesondere durch eine Byteüberlagerung gelöst werden, bei der der Adressierungsüberhang unter einer Anzahl von Bits geteilt wird. Bei konventionellen Multiplextechniken führt jedoch die Byteüberlagerung zu einer Verlangsamung des Multiplexerbetriebs, da eine Verzögerung entsteht, die zumindest der Dauer eines einzelnen Datenrahmens entspricht, bevor der herausgehende Datenrahmen zusammengesetzt und übertragen werden kann. Die Byteüberlagerung erhöht die Länge des Rahmens und erhöht somit dessen Verzögerung. Die vorliegende Erfindung löst dieses Problem durch das Zuordnen eines logischen Kanals zu den Datenkanälen und nicht durch eine vorbestimmte Position innerhalb des Datenrahmens. Die logischen Kanäle sind flexibel auf die Bytepositionen der herausgehenden Rahmen derart adressiert, daß zu der ersten verfügbaren Position in dem Rahmen geschrieben wird und der Rahmen auf diese Weise kontinuierlich gefüllt wird. Das ermöglicht eine zeitliche Überlagerung der hereinkommenden und der herausgehenden Rahmen in dem Ausmaß, daß sie ihn im wesentlichen zusammenfassen und dadurch die bei üblichen Multiplextechniken auftretende Verzögerung reduzieren.
• Vorzugsweise enthält das Verfahren eine Erfassung des Auftretens einer Verzögerung zwischen hereinkommenden und herausgehenden Daten und eine Veränderung der Entsprechung zwischen den empfangenen Daten des hereinkommenden Kanals und der Mitglieder der entsprechenden verbundenen Liste.
• Dieser bevorzugte Erfindungsaspekt entspricht dem Zeitjitter, der sich dadurch ergibt, daß Daten beim Multiplexer früher oder später als erwartet ankommen. Dies kann potentiell eine Verzögerung verursachen, welche in einer temporären Störung des Datenstroms resultiert. Durch die vorliegende Erfindung wird die Wahrscheinlichkeit einer weiteren auftretenden Verzögerung wesentlich reduziert.
• Ein Nachteil von existierenden Multiplexern ergibt sich aus dem strikten Adressieren der Datenkanäle zu Bytepositionen, was üblicherweise benötigt ist. Wenn das den Kanal verwendende Terminal seine Anforderung beendet hat und wenn damit ein Kanal zurückgesetzt wird, würde der freigegebene Kanal normalerweise in andere freigegebene Kanäle eingebunden werden, die einen Pool einer leeren Kanalkapazität bilden, aus dem neue Kanäle freigegeben werden würden. Mit einer Multiplexstrategie, die ein striktes Adressieren der Kanäle auf Bytepositionen benötigt, ist es möglich, eine ausreichende freie Kapazität zu erzielen. Dadurch kann ein neuer Kanal für das Beabstanden der freien Bytepositionen erzeugt werden, so daß der Kanal nicht freigegeben werden kann. Eine Eigenschaft der Erfindung liegt darin, daß ein striktes Adressieren der Kanäle auf Bytepositionen nicht benötigt ist und folglich, daß jede nicht verwendete Kanalkapazität für neue Datenkanäle freigegeben werden kann.
• Ein Datenschaltknoten gemäß der Erfindung wird nun detailliert unter Bezug auf die beiliegenden Zeichnungen beschrieben. Es zeigen:
• Fig. 1 ein Blockschaltbild eines Multiplexers;
• Fig. 2 ein Zeitablaufdiagramm des in Fig. 1 gezeigten Multiplexers;
• Fig. 3 eine Darstellung des Datenrahmenformats;
• Fig. 4 eine Darstellung der Überlagerung der hereinkommenden und der herausgehenden Rahmen;
• Fig. 5 ein Blockschaltbild einer seriellen Dateneingangsstufe;
• Fig. 6 eine Darstellung der Adressierung von logischen Kanälen in einen Datenrahmen;
• Fig. 7A eine Darstellung des Verzögerungsfehlers zwischen hereinkommenden und herausgehenden Rahmen;
• Fig. 7B eine Darstellung der in der Fig. 7A dargestellten Rahmen nach einer Wiederausrichtung;
• Fig. 8 eine Blockdarstellung einer seriellen Datenausgangsstufe und
• Fig. 9 Details eines Suchtabellenabschnitts.
• Ein dezentraler Multiplexer zum Verbinden von Niedriggeschwindigkeitsdatenkanälen mit einem Hochgeschwindigkeitsdatennetzwerk enthält eine Anzahl von Schaltmodulen, die parallel mit einem gemeinsamen Datenbus 1 verbunden sind. Ein Steuermodul 2 ist ebenso mit dem Bus verbunden und kann Signale über den Bus 1 übertragen und empfangen. Konkurrierende Leitungen 3 verbinden die Schaltmodule in einer Verkettungskonfiguration (daisy chain).
• Die Schaltmodule enthalten Verbundmodule A1-Am und Anschlüsse P1-Pn. Die Verbundmodule A1-Am können zeitmultiplexte Datenströme über einen Hochgeschwindigkeitsdatenpfad (nicht gezeigt) übertragen und empfangen. Die Anschlüsse P1-Pn sind im Gegensatz dazu zum Übertragen und Empfangen von nicht multiplexten Niedriggeschwindigkeitsdatenströmen über entsprechende Niederbandbreitendatenpfade angeordnet.
• Wenn ein Schaltmodul Daten empfängt, überträgt es zunächst ein Konkurrenzsignal über die Konkurrenzleitung 3, um Zugriff zu dem Bus 1 zu erhalten, unter Verwendung eines Konkurrenzmechanismus, wie beispielsweise eine Verkettungsanordnung (daisy chain). Nachdem der Zugriff zu dem Bus erhalten wird, gibt das Schaltmodul die empfangenen Daten zusammen mit der Gerätenummer aus, die das in Frage kommende Schaltmodul identifiziert und die Byteschlitznummer der empfangenen Daten. Die Quellgerätenummer und die Byteschlitznummer werden über den Bus zu dem Steuermodul 2 übertragen. Das Steuermodul 2 enthält eine Suchtabelle 4 (siehe Fig. 9), welche in der Praxis in einem RAM gehalten wird und anfangs über den zugehörigen Mikroprozessor konfiguriert wird. Die Suchtabelle 4 identifiziert die Zielgerätenummer und die Logikkanalnummer, welche zu der empfangenen Quellgerätenummer und der Byteschlitznummer passen und gibt diese Information zu dem Bus. Das Zielgerät erfaßt dann das Signal von dem Steuermodul, welches dasselbe identifiziert, und liest in Reaktion auf dieses Signal die von dem Quellgerät übertragenen Daten, zusammen mit der durch das Steuermodul übertragenen Logikkanalnummer. Das Zielgerät gibt dann die Daten direkt zu dem zugehörigen Niedriggeschwindigkeitsdatenkanal, im Fall eines Anschlußmoduls. Das Zielgerät gibt, alternativ dazu, die Daten als Teil eines bytesüberlappenden, zeitmultiplexten Rahmens aus, im Fall eines Verbundmoduls.
• Der zeitliche Ablauf der obigen Vorgänge ist schematisch in der Fig. 2 darstellt. Jeder Zeitgeberzyklus, welcher typischerweise die Dauer einer Mikrosekunde aufweist, wird in vier Phasen geteilt. In der ersten Phase konkurriert das Modul um den Bus, in der nächsten Phase gibt dieses Modul Daten aus, in der darauffolgenden Phase gibt die Suchtabelle 4 die Zielgerätenummer und die Logikkanalnummer aus und in der Endphase erfaßt das Zielgerät seine Identität und liest am Ende des Zyklus die Daten und die Logikkanalnummer.
• Die Verbundschaltmodule A1-Am enthalten an ihren Ausgangsseiten Ausgangspuffer 5, welche als eine Verbindungsliste 6 zum Steuern der Datenadressierung von dem Bus in die Schlitze im herausgehenden Datenrahmen verwendet werden. Die Verbundschaltmodule A1-Am verwenden ein Multiplexverfahren, was im folgenden genauer beschrieben wird und die Verzögerung zwischen hereinkommenden und herausgehenden Rahmen wesentlich verzögert, so daß das System insgesamt eine Byteüberlappung verwenden kann, ohne einen bedeutenden Nachteil betreffend der Betriebsgeschwindigkeit.
• Wie in der Fig. 3 dargestellt ist, werden Daten zu und von den Hochgeschwindigkeitsdatenpfaden in bytesüberlappenden Rahmen übertragen. Jeder Rahmen enthält ein 8-Bit-Synchronisationsmuster, einen Signalkanal und eine Anzahl von Datenbytes. Jedes Byte in dem Rahmen entspricht einem 400- Bit/s-Kanal, folglich entsprechen 3 Bytes einem 1200-Bit/s- Kanal, 6 Bytes einem 2400-Bit/s-Kanal usw. . Die zu jedem Kanal gehörenden Bytepositionen werden durch die Logikkanalnummer des Kanals (lcn) identifiziert. Für zusammengesetzte Hochgeschwindigkeitskanäle mit einer unter 64 kbit/s liegenden Geschwindigkeit ist die Rahmenlänge proportional kürzer (140 Bytes für 56 kbits, 120 Bytes für 48 kbits, 48 Bytes für 19200 b/s, usw.). Der Signalkanal ist normalerweise Teil des Rahmenkennsatzes, kann sich jedoch auch auf nicht verwendete Datenkanäle erstrecken. Die Bandbreite des Signalkanals kann dadurch dynamisch gesteuert werden, ohne den Datenverkehr zu beeinflussen. Die Verwendung der Logikkanaladressierung zum Steuern der Datenschaltung, wie schematisch in der Fig. 4 dargestellt ist, hat den Vorteil, daß sich hereinkommende und herausgehende Rahmen überlappen können und sich zeitspezifisch zueinander bewegen können, ohne eine Störung der Daten. Darüber hinaus kann der herausgehende Rahmen eingebunden und in einem kontinuierlichen Prozeß ausgegeben werden, so daß die Verzögerung D zwischen dem Rahmen auf einen Teil der Rahmenzeitdauer reduziert werden kann.
• Die Schaltmodule sind im Betrieb unter Verwendung des Buses miteinander verbunden. Die Ausgabe von Datenbytes auf den Bus werden mit Informationen identifiziert, welche zum korrekten Erkennen des Zielgeräts und des Kanals benötigt werden. Diese Information ist für den Multiplexer lokal und die Logikkanalnummer ist lokal für das spezifische Gerät. Wenn das Ziel ein multiplexter Ausgang ist, so identifiziert die Logikkanalnummer den Satz der Bytepositionen, zu denen Daten geschrieben werden können; wenn das Ziel ein einfacher Anschluß ist, hat die Logikkanalnummer keine Bedeutung.
• Steuerinformation betreffend den Zustand der verbundenen Leitungen kann über den Bus in gleicher Weise wie normale Daten übertragen werden. Der Steueranschluß bekommt eine Logikkanalnummer, muß aber nicht für die Datenkanäle verwendet werden. Das bedeutet, daß der Verwendungsstatus mit den Daten über das Netzwerk getragen werden kann und typischerweise alle 20 ms erneuert wird. Der Schnittstellenstatus ist zusätzlich über einen separaten Mikroprozessoranschluß verfügbar und kann unabhängig von dem direkten Übertragungsmechanismus gelesen oder eingestellt werden. Eine gemeinsame Kanalsignalübertragung kann zum Übertragen des Schnittstellenstatus über das Netzwerk unter Verwendung des Signalkanals verwendet werden.
• Hereinkommende serielle Daten werden in ein 8-Bit-Parallelformat umgewandelt. Wenn ein vollständiges Byte zusammengesetzt wurde, wird die Geräteidentifikation (ID) und die Byteposition zum Erhalten des Zielgeräts und des Logikkanals unter Verwendung einer Suchtabelle, wie oben beschrieben, verwendet. Die Suchtabelle kann entweder innerhalb der seriellen Schnittstellenvorrichtung oder in einem externen Speicher gehalten werden. Wenn das Gerät als ein einfacher Anschluß konfiguriert ist, hat der Bytepositionswert keine Bedeutung und ist auf irgendeinen Zufallswert eingestellt. Die Fig. 9 zeigt detailliert einen Teil einer Suchtabelle 4, die Bytepositionen aus einem gegebenen Gerät zu den zugehörigen Logikkanalnummern und Zielgerätenummern adressiert.
• In dem Fall, in dem multiplexte Daten über eines der Verbundschaltmodule A1-Am empfangen wurden, enthalten die hereinkommenden multiplexten Rahmen Synchronisationsinformationen und folglich kann der Beginn eines Rahmens bestimmt werden. Datenbytes und ihre Position innerhalb des hereinkommenden Rahmens werden sequentiell gelesen, d.h. ihre Byteschlitznummer und die Geräteidentifikation (ID), umgewandelt über die Suchtabelle (Übersetzungstabelle), so daß das Zielgerät und der Logikkanal erhalten werden können. Wenn das Ziel ein Datenanschluß ist, weist es einen einzelnen Logikkanal auf. Der zu der Ausgangsstufe gehörende Rahmenpuffer 5 wird als FIFO-Schlange verwendet, zum Entfernen von Zeitunregelmäßigkeiten.
• Das oben beschriebene Verfahren kann einfach durch eine Veränderung der durch die Suchtabelle definierten Adressierung irgendeine Form einer Schaltoperation durchführen, enthaltend einen Bypass, eine Abzweigung und Einführung, eine Kreuzverbindung, usw. .
• Die Fig. 5 zeigt eine Eingangsstufe eines Verbundschaltmoduls Am. Die Eingangsstufe enthält 5 Basiselemente:
• (i) Bitniveauablaufsteuerung und Asynchron/Synchron-Konverter - Hereinkommende serielle Daten werden abgetastet unter Verwendung eines Empfangszeitgebers und, wenn der asynchrone Modus eingestellt ist, wird eine asynchrone zu synchrone Umwandlung gemäß dem CCITT V22-Standard durchgeführt.
• (ii) Rahmensynchronisation und Signalkanalextraktion - Dieses Element ist nur aktiviert, wenn der empfangene Datenstrom multiplext wird. Das Rahmensynchronisationsfeld wird erfaßt (und ein Korrekturvorgang wird durchgeführt, wenn es für k aufeinanderfolgende Rahmen nicht erfaßt wird). Die den Signalkanälen entsprechenden Bytes werden extrahiert und zu der Eingangssignalkanalverarbeitungsstufe geleitet.
• (iii) Byteausrichtung - Wenn der Multiplexer eine Byteüberlappung verwendet, ist es notwendig, hereinkommende Daten auszurichten, so daß Kanäle korrekt extrahiert werden können. Dieses Element besteht im wesentlichen aus einem Seriell-zu-Parallel-Konverter, welcher auf Befehl von der Rahmensynchronisationsstufe zurückgesetzt werden kann.
• (iv) Latch und Puffer - Ein empfangenes Byte wird temporär in einem Latch gehalten, während das Gerät für einen Buszugang konkurriert.
• (v) Byteschlitzzähler - Um empfangene Rahmen zu demultiplexen, ist es notwendig, die empfangene Byteschlitznummer und die Geräte-ID vorzusehen. Die Byteschlitznummer ist durch einen einfachen Zähler vorgesehen, welcher für jedes empfangene Byte heruntergezählt wird und die Geräte-ID wird während der Systeminitialisierung programmiert.
• Die Ausgangsstufe (Fig. 8) der Verbundschaltmodule A1-Am ist komplexer als die Eingangsstufe, da sie das Herz der Multiplextechnik beinhaltet. Von dem Bus empfängt die Stufe ein Datenbyte und die Logikkanalnummer. Der Schlüssel des Betriebs der Stufe ist dann die Art und Weise, mit welcher sie bestimmt, wo Daten beschrieben werden sollen.
• Der Ausgangspuffer enthält 160 Sätze, wobei jeder Satz ein Datenbyte, einen Verbindungslistenzeiger, ein Leseflag und ein Schreibflag enthält. Innerhalb des Verbindungslistenfelds 6 existiert für jeden aktiven Logikkanal eine kreisförmige Verbindungsliste. Wenn der Ausgang ein einfacher Anschluß ist, entspricht die Liste einem einzelnen Logikkanal. Eine einzelne Indextabelle enthält einen Schreibzeiger für jeden Logikkanal, entsprechend der nächsten leeren Position in dem Puffer für diesen Logikkanal. Die Fig. 6 zeigt schematisch die Art und Weise, in der Verbindungslisten verwendet werden, um Datenbytes logischen Kanälen zuzuordnen, anstatt einer Zuordnung zu literalen Bytepositionen innerhalb des herausgehenden Datenrahmens.
• Die hereinkommende Logikkanalnummer ergibt einen direkten Zugriff auf den entsprechenden Schreibzeiger. Der Zeiger wird gelesen und zum Zugriff auf die nächste leere Pufferposition für den Kanal verwendet. Das Datenbyte wird in den Puffer geschrieben, das entsprechende Schreibflag wird gesetzt und der nächste Schreibzeiger wird von der Verbindungsliste gelesen und zurück in die Indextabelle gebracht. Ein Lesezeiger wird für den sequentiellen Zugriff auf die 160-Datenbytes verwendet. Wenn jedes Byte gelesen ist, wird das Schreibflag zurückgesetzt und das Leseflag gesetzt. Für das erste zu einem Logikkanal geschriebene Byte wird eine Suchprozedur verwendet, um die Schreibzeigerposition entsprechend einer minimalen Verzögerung zu finden. Während der erste Rahmen folgt, kann ein Initialisierungspufferunterlauf auftreten, was in Fehlern des Logikkanalausgangsstrom resultiert. Die Fig. 7A zeigt einen derartigen, auftretenden Verzögerungsfehler. Eine "Verzögerungsprozedur" wird verwendet, um die relativen Positionen von hereinkommenden und herausgehenden Datenbytes zu verschieben, welche die Verzögerung erhöht, bis keine weiteren Fehler auftreten. Dieser Prozeß beeinflußt nur die betreffenden Logikkanäle und kommt nicht in Konflikt mit irgendwelchen anderen Kanälen. Die Fig 7B zeigt die Logikkanaladressierung nach der Wiederausrichtung.
• Zusätzlich zu der Puffersteuerlogik enthält die in der Fig. 8 gezeigte Ausgangsstufe die folgenden Elemente:
• (i) Eine Rahmensynchronisationswortgenerierung und Signalkanaleinbringschaltungen
• (ii) eine serielle Ausgangsstufe mit einer Synchron/Asynchron-Konvertierung
• (iii) Rückschleifendateneinfügung.
• Der Betrieb der verbleibenden Elemente der Ausgangsstufe ist im wesentlichen invers zu dem entsprechenden Element der Eingangsstufe.
• Als eine Alternative zu der oben beschriebenen Ausführungsform kann die Suchtabelle 4, welche zum Adressieren der hereinkommenden Gerätenummer und der Byteschlitznummer auf die herausgehende Gerätenummer und die Logikkanalnummer verwendet wird, unter den Schaltmodulen verteilt werden. Jedes Schaltmodul würde dann eine kleine Suchtabelle enthalten, mit einer Zielgerätenummer und einer Logikkanalnummer. Diese alternative Ausführungsform hat die Vorteile eines reduzierten Komponentenzählers und einer verbesserten Buskapazität, wobei jedoch der Nachteil auftritt, daß zusätzliche Speicherkapazitäten in dem Schaltmodul erforderlich sind.
• Eine weitere Alternative der Anwendung der Erfindung kann der zum Halten der Verbindungslisten verwendete Speicher betreffend der Ausgangsstufe der Schaltmodule physikalisch in einem gemeinsamen Gerät angeordnet sein, wobei jedoch die Logik der Ausgangssteuerung in dem Schaltmodul verbleibt. Diese alternative Ausführungsform hat den möglichen Vorteil, daß eine standardspeicherintegrierte Schaltung verwendet werden kann, anstatt daß Speicher in jedem Schaltmodul verfügbar sein müssen. Es tritt der Nachteil auf, daß eine höhere Busaktivität benötigt wird, um die Steuerlogik mit dem Speichergerät während Verzögerungsereignissen zu verbinden, was in der bevorzugten Ausführungsform intern innerhalb jedes Schaltmoduls auftritt.
• Es soll bezüglich der beschriebenen Ausführungsform angemerkt werden, daß die Erwähnung einer Logikkanalnummer in Beziehung zu einem Niedriggeschwindigkeitsmultiplexdatenstrom, nur einen Bezug zu der nichtoperationalen Zahl darstellt, welche von dem Steuermodul ausgegeben wird und welche das Anschlußmodul nicht verarbeitet.

Claims (11)

1. Datenschaltknoten, der mehrere Datenleitungen enthält, mit Hochgeschwindigkeitsdatenleitungen und Niedriggeschwindigkeitsdatenleitungen und einem Schalter, der mit den Datenleitungen verbunden ist und zum Schalten der Daten von einer der Datenleitungen zu einer ausgewählten anderen der Datenleitungen angeordnet ist, wobei der Schalter einen dezentralen Multiplexer enthält, mit einer Anzahl von Schaltmodulen (A1-Am, P1- Pn), die parallel mit einem gemeinsamen Datenbus (1) verbunden sind und zum Übertragen von Daten mit dem gemeinsamen Datenbus (1) angeordnet sind, und weiterhin Steuermittel (2) enthält, die ebenso mit dem gemeinsamen Datenbus (1) verbunden sind und zum Übertragen von Steuersignalen über den gemeinsamen Datenbus angeordnet sind, zum Steuern des Adressierens der Schaltmodule (A1-Am, P1-Pn) derart, daß die Daten, welche von einem mit der einen Datenleitung verbundenen Quellschaltmodul empfangen werden direkt über den gemeinsamen Datenbus zu einem Bestimmungsschaltmodul übertragen werden, das mit der ausgewählten anderen Datenleitung verbunden ist, in Reaktion auf ein Steuersignal von den Steuermitteln (2), dadurch gekennzeichnet, daß die Steuermittel (2) zum Zuordnen der von dem Quellschaltmodul empfangenen Daten zu der Adresse des Zielschaltmoduls und zu einem entsprechenden Logikkanal eines herausgehenden multiplexten Datenrahmen des Zielschaltmoduls angeordnet sind, daß das Zielschaltmodul zum Zuordnen dieses Logikkanals zu einer vorbestimmten Anzahl von freien Zeitschlitzen in dem herausgehenden Datenrahmen derart angeordnet ist, daß die erforderliche Kapazität für diesen Kanal vorgesehen wird und daß das Zielschaltmodul zum Einbringen der empfangenen Daten in die zugehörigen Zeitschlitze des herausgehenden Datenrahmens geeignet ist, gemäß den Mitgliedern einer entsprechenden logischen, Kanalzugehörigkeits- und kreisförmigen Verbindungsliste der herausgehenden Zeitschlitze, wobei die empfangenen Daten in einen entsprechenden Zeitschlitz eingebracht werden, der durch ein nächstes temporär auftretendes Mitglied der Liste definiert ist, im Verhältnis zur Empfangszeit der empfangenen Daten.

2. Datenschaltknoten gemäß Anspruch 1, in dem die Steuermittel (2) Suchtabellenmittel (4) enthalten, die zum Vorsehen der Adresse des Zielschaltmoduls vorgesehen sind, in Reaktion zu Adreßinformation im Zusammenhang mit den Daten von der einen Datenleitung, und zum derartigen Aktivieren des Zielschaltmoduls angeordnet sind, daß es die Daten von dem gemeinsamen Datenbus liest und sie in den herausgehenden Datenrahmen auf die ausgewählte andere Datenleitung ausgibt.

3. Datenschaltknoten nach Anspruch 2, in dem die Suchtabellenmittel (4) die Form von entsprechenden Suchtabellen aufweisen, welche in den Schaltmodulen enthalten sind und zum Vorsehen der Adresse des Zielschaltmoduls angeordnet sind, in Reaktion auf Adreßinformation im Zusammenhang mit den Daten von der einen Datenleitung.

4. Datenschaltknoten nach Anspruch 2 oder 3, in dem die Suchtabellenmittel (4) zum Übertragen der Identität des logischen Kanals, welcher zu dem Zielschaltmodul gehört, angeordnet ist, in Reaktion auf die Adreßinformation.

5. Datenschaltknoten nach irgendeinem der vorangehenden Ansprüche, in dem die vorbestimmte Anzahl der freien Zeitschlitze die erste Anzahl der freien Zeitschlitze in dem herausgehenden Datenrahmen ist, bezüglich dem Start des Rahmens.

6. Verfahren zum Betreiben eines Multiplexers mit dem Schritt des Empfangens von mehreren Kanälen und des Übertragens des Kanals in entsprechende sich überlappende Zeitschlitze eines herausgehenden multiplexten Datenrahmens, gekennzeichnet durch die Schritte des Zuordnens eines entsprechenden Logikkanals eines herausgehenden Rahmens zu einem hereinkommenden Kanal, des Zuordnens einer vorbestimmten Anzahl von freien Zeitschlitzen in dem herausgehenden Datenrahmen zu dem Logikkanal derart, daß die erforderliche Kapazität dieses Kanals vorgesehen wird, des Zuordnens der Daten der Zeitschlitze des hereinkommenden Kanals zu dem entsprechenden abgeglichenen Logikkanal und des Einbringens der empfangenen Daten des hereinkommenden Kanals in entsprechende zugehörige Zeitschlitze des herausgehenden Datenrahmens, gemäß den sukzessiven Mitgliedern einer entsprechenden logischen Kanalzugehörigkeits- und kreisförmigen Verbindungsliste der herausgehenden Zeitschlitze, wobei die Daten von dem gemeinsamen Datenbus gelesen werden und in einen entsprechenden Zeitschlitz des herausgehenden Datenrahmens eingebracht werden, die durch ein nächstes temporär auftretendes Mitglied der Liste definiert ist, in Beziehung zu der Zeit des Lesens der Daten von dem gemeinsamen Datenbus.

7. Verfahren nach Anspruch 6, mit einem Erfassen des Auftretens einer Verzögerung zwischen den hereinkommenden und den herausgehenden Daten und einem Verändern des Bezugs zwischen den empfangenen Daten des hereinkommenden Kanals und den Mitgliedern der entsprechenden Verbindungsliste.

8. Verfahren nach Anspruch 6 oder 7, zum Betreiben eines Multiplexers, der mehrere Schaltmodule enthält, welche mit einem gemeinsamen Datenbus verbunden sind, wobei jedes Schaltmodul eine Suchtabelle enthält, das Verfahren enthält weiterhin den Schritt des Zuordnens von hereinkommenden Datenkanälen an jedem Schaltmodul zu herausgehenden Logikkanälen durch den Bezug zu der entsprechenden Suchtabelle.

9. Verfahren gemäß Anspruch 6 oder 7, zum Betreiben eines Multiplexers mit mehreren Schaltmodulen, die mit einem gemeinsamen Datenbus verbunden sind und mit einem Steuermodul, das mit dem gemeinsamen Datenbus verbunden ist und eine Suchtabelle enthält, wobei das Verfahren weiterhin den Schritt des Zuordnens von hereinkommenden Datenkanälen an jedem Schaltmodul zu herausgehenden Logikkanälen enthält, durch eine Bezugnahme zu der Suchtabelle in dem Steuermodul.

10. Verfahren nach Anspruch 8 oder 9, zum Betreiben eines Multiplexers in dem zumindest ein Schaltmodul einen Ausgangspuffer enthält, wobei das Verfahren ferner das Zuordnen von herausgehenden Logikkanälen zu herausgehenden Zeitschlitzpositionen in dem oder einem entsprechenden Ausgangspuffer enthält.

11. Verfahren nach irgendeinem der Ansprüche 6 bis 9, in dem die vorbestimmte Anzahl von freien Zeitschlitzen die erste derartige Anzahl der freien Zeitschlitze in dem herausgehenden Datenrahmen bezüglich dem Start des Rahmens ist.