DE68924666T2

DE68924666T2 - Indirekter Digital-/Analogwandler.

Info

Publication number: DE68924666T2
Application number: DE68924666T
Authority: DE
Inventors: Thomas K Bohley; Grosvenor H Garnett; Christopher Koerner
Original assignee: Hewlett Packard Co
Current assignee: Agilent Technologies Inc
Priority date: 1988-04-26
Filing date: 1989-04-25
Publication date: 1996-03-28
Anticipated expiration: 2009-04-26
Also published as: EP0339921A2; JP3028818B2; EP0339921B1; DE68924666D1; US5041831A; JPH01314017A; EP0339921A3

Description

Gebiet der Erfindung

Diese Erfindung bezieht sich auf einen Digital/Analog-Wandler und insbesondere auf einen Mehrkanal-Digital/Analog- Wandler

Hintergrund der Erfindung

Digital/Analog-Wandler (D/A-Wandler) sind gut bekannt und werden verwendet, um digitale Signale, die Informationen darstellen, in analoge Signale, die die gleichen Informationen darstellen, umzuwandeln. In einer Instrumentierung werden D/A-Wandler verwendet, um empfangene digitale Signale in analoge Signale umzuwandeln, die dem internen Schaltungsaufbau des Geräts zugeführt werden, um eine System- oder Geräte-Funktion zu bewirken, die von dem empfangenen digitalen Signal dargestellt ist. Ein einzelnes Gerät kann eine Vielzahl von D/A-Wandlern verwenden, um eine entsprechende Mehrzahl von Geräte-Funktionen zu steuern. Obwohl D/A-Wandler gegenwärtig in vielen verschiedenen Konfigurationen und Typen verfügbar sind, bringt die moderne Instrumentierungstechnologie einen Satz von Beschränkungen und Anforderungen mit sich, der durch die gegenwärtig erhältlichen D/A-Wandler nicht erfüllt wird. Wie erwähnt wurde, kann ein einzelnes Gerät die Verwendung einer Mehrzahl von D/A-Wandlern erfordern. Da Raum in Geräten häufig ein Hauptanliegen ist, darf die erforderliche Mehrzahl von D/A-Wandlern nur einen minimalen Raum besetzen. Dies führt zu der Forderung, daß sich die Mehrzahl von erforderlichen D/A-Wandlern auf einem einzelnen Chip befinden sollte, und nicht aus einer Mehrzahl von diskreten Vorrichtungen bestehen soll.
Die Mehrzahl von D/A-Wandlern in einem Gerät muß nicht notwendigerweise von dem gleichen Typ sein, da die verschiedenen Wandler verschiedene Gerätefunktionen kontrollieren werden. Einige dieser Funktionen sind komplex. Andere sind relativ einfach. Ein erster D/A-Wandler kann eine komplexe Funktion steuern, indem er ein analoges Ausgangssignal mit einer großen Anzahl von diskreten Schritten erzeugt. Dies kann die Verwendung eines 16-Bit-D/A-Wandlers erfordern, um 65.536 verschiedene Pegel in dem Ausgangssignal zu schaffen. Es ist möglich, daß ein weiterer Wandler nur ein Ausgangssignal mit 256 verschiedenen Amplituden erzeugen muß. In diesem Fall kann ein 8-Bit-Wandler verwendet werden. Wieder ein weiterer Wandler kann eine relativ einfache Funktion, wie z. B. eine "Ja- oder Nein"- oder eine "An/Aus"-Funktion durchführen. In diesem Fall wäre ein 1-Bit-Wandler ausreichend. Der Bedarf nach Wandlern, die mit Datenworten verschiedener Bitgrößen arbeiten, erforderte bisher die Verwendung verschiedener D/A-Wandler-Geräte. Dies erhöht die Kosten und die Komplexität des Geräteentwurfs.
Eine gegenwärtige, bekannte Instrumentierung erfordert extrem enge Toleranzen der Ausgangsspannungen und weiterer Spezifikationen der Signale, die das Gerät betreiben. Dies macht es erforderlich, daß die D/A-Wandler Ausgangssignale liefern, die eine entsprechend enge Toleranz bezüglich der Amplitude der Ausgangssignale, ebenso wie der Signaldauer aufweisen.
Obwohl gegenwärtig viele unterschiedliche Typen von D/A- Wandlern erhältlich sind, ist keiner erhältlich, der alle, oben charakterisierten Anforderungen erfüllt. D/A-Wandler sind in erster Linie als diskrete Bauelemente erhältlich, und nicht auf Chips, die eine Mehrzahl von Wandlern enthalten. Es gibt keine D/A-Wandler, die in der Lage sind, mit Eingangssignalen zu arbeiten, die eine unterschiedliche An-
zahl von Datenbits, wie z. B. 1 Bit, 4 Bits, 8 Bits, 16 Bits, usw., enthalten.
Die EP-A-0 066 265 offenbart einen 1-Kanal-D/A-Wandler, der Bits eines Datenwortes empfängt, einige (jedoch nicht alle) der Bits registriert und die Bits verarbeitet, um einen Ausgangsdatenstrom zu erzeugen, der Pulse aufweist, deren Breite und Anzahl das Datenwort darstellt, und den Ausgangspuls-Datenstrom einem Integrator zuführt, der ein Ausgangssignal erzeugt, das eine Amplitude aufweist, die den analogen Wert des empfangenen digitalen Datenworts darstellt.
Hinsichtlich des oben Gesagten ist es offensichtlich, daß, obwohl D/A-Wandler gut bekannt sind und umfassend verwendet werden, ein Problem darin besteht, die gegenwärtig erhältlichen Wandler in einer bekannten Instrumentierung auf eine Art und Weise zu verwenden, die alle oben genannten Anforderungen erfüllt.

Zusammenfassung der Erfindung

Die Merkmale der Erfindung sind in den Ansprüchen 1 und 15 beschrieben.
Die vorliegende Erfindung löst das Problem, das oben genannt wurde, und liefert einen technischen Vorteil durch das Schaffen eines Mehrkanal-D/A-Wandlers, der die Anforderungen einer heutigen Instrumentierung erfüllt. Der Wandler ist vom Mehrkanaltyp und besitzt einen Kalibrierungskanal und eine Mehrzahl von Datenkanälen. Der Kalibrierungskanal steuert die Amplitude der Versorgungsspannung zu einer früheren Wandlerstufe, um sicherzustellen, daß die Pulsamplitude an dem Wandlerausgang exakt auf einer vorbestimmten Amplitude gehalten wird. Die Ausgangspulsbreite wird ebenfalls genau gesteuert. Diese Präzisionssteuerung der Puls-Amplitude und der -Breite sichert eine hohe Genauigkeit des analogen Ausgangssignals, das den Wert jedes Dateneingangsworts darstellt. Dies wiederum ermöglicht es, daß der Wandler der Erfindung Dateneingangsworte mit einer größeren Anzahl von Bits aufnimmt als dies ohne die Präzisionssteuerung der Ausgangspuls-Breite und -Amplitude möglich wäre.
Ein D/A-Wandler, der die Erfindung verkörpert, kann als eine Mehrzahl von Wandlern auf einem einzelnen Chip vorgesehen sein, wobei die verschiedenen Wandler in der Lage sind, von digitalen Eingangssignalen mit verschiedenen Bitzahlen betrieben zu werden. Ein derartiger Wandler kann auf digitale Signale ansprechen, die von einem Datenbit pro Signal bis 16 Datenbits pro Signal für ein System, das eine Bitkapazität von 16 Datenbits pro Wort aufweist, enthalten. Wenn es erwünscht ist, können mehr als 16 Datenbits pro Wort verwendet werden, wenn ein Wandler mit einer noch höheren Granularität erforderlich ist, und wenn die Systemhardware angepaßt ist, um die längeren Datenworte auf zunehmen. Jedes Eingangswort, das von dem Wandlerchip empfangen wird, enthält sowohl Adreßbits als auch Datenbits. Die Adreßbits werden verwendet, um den Kanal zu spezifizieren, d. h. einen spezifischen der 16 Wandler auf dem Chip. Die Datenbits eines Worts stellen das digitale Signal dar, das dem Wandler geliefert werden soll, der durch die Adreßbits spezifiziert ist.
Ein D/A-Wandler, der die Erfindung verkörpert, ist von dem indirekten Typ. Das bedeutet, daß der Wandler ein binäres Muster von Datenbits empfängt, die Bits verarbeitet und ein Ausgangssignal erzeugt, das eine Reihe von Pulsen aufweist, die gemäß dem binären Wert der Bits moduliert sind. Die modulierten Ausgangspulse werden einem Integrationsfilter zugeführt, das zu dem Wandler gehört, um ein analoges Ausgangssignal mit einer Anzahl von Stufen herzuleiten, deren Amplitude dem binären Wert der Datenbits gleicht. Es sei z. B. angenommen, daß ein digitales 1-Bit-Signal durch einen ersten D/A-Wandler auf dem Chip verarbeitet wird, und daß das analoge Ausgangssignal des Filters zwischen 0 und 2,5 Volt variieren kann, für ein System mit einer maximalen Ausgabe von 5 Volt, wenn 16 Datenbits empfangen werden. In diesem Fall wird das Ausgangssignal des Filters für eine binäre Eingabe von Null 0 Volt betragen und für ein binäres Eingangssignal von Eins 2,5 Volt betragen. Der Ausdruck für die maximale Ausgangsspannung für 1-Bit-Datenworte in einem System mit einem Maximum von 5 Volt für 16-Bit-Datenworte lautet:
Wenn ein weiterer D/A-Wandler mit einem 16-Bit-Eingangssignal arbeitet, wird die Ausgabe des Filters, das zu dem letztgenannten Wandler gehört, in 65.536 verschiedenen Inkrementen zwischen 0 und 5 Volt variieren. Dies sind 76,2 Mikrovolt pro Schritt. Wenn ein weiterer D/A-Wandler mit einem 8-Bit-Eingangssignal arbeitet, wird die Ausgabe des zugeordneten Filters ähnlich in 256 verschiedenen Schritten zwischen 0 und 4,98 Volt variieren, wobei jeder Schritt eine Amplitude von 19,5312 Millivolt aufweist. Der Ausdruck für die maximale Ausgangsspannung, die von 8-Bit-Datenworten in einem System mit einem Maximum von 5 Volt für 16-Bit-Datenworte verfügbar ist, lautet:
Die vorhergehende Beschreibung setzt voraus, daß die Filter nicht-invertierend sind, eine Verstärkung von Eins und kein Offset aufweisen. Wenn es erwünscht ist, können weitere Filter verwendet werden. Folglich hängt die maximale Spannung von dem Filter von der Bitzahl des Eingangssignals ab.
Das gepulste Ausgangssignal des Wandlers ermöglicht die Verwendung eines relativ einfachen und unaufwendigen Zweipol- Filters. Dieses Ausgangssignal weist einen Strahl von Pulsen auf, wobei die Anzahl und/oder die Breite der Pulse, die als Reaktion auf jedes Eingangssignal erzeugt werden, von dem binären Wert der Datenbits in dem Eingangssignal abhängt. Wenn nur das niederstwertige Bit (LSB; LSB = Least Significant Bit) des Worts (Bit 0) eine Eins ist, besteht der Ausgangssignalstrom aus einem schmalen Puls pro Wortperiode. Wenn das Eingangssignal nur an dem nächsthöheren Bit eine Eins aufweist (eine binäre 2), wird ein Ausgangssignal erzeugt, das zwei schmale Pulse pro Wortperiode aufweist. Genauso erzeugt ein Eingangssignal, das eine Eins lediglich an dem Bit dritter Ordnung aufweist (eine binäre 4), ein Ausgangssignal mit vier schmalen Pulsen. Ein Signal, bei dem nur das Bit 8 hoch ist (eine binäre 256), erzeugt ein Ausgangssignal mit 256 schmalen Pulsen. In anderen Worten heißt das, daß der Empfang der Datenworte mit binären Werten in dem Bereich zwischen 0 und 256 Ausgangssignale mit einer Anzahl von schmalen Pulsen erzeugt, die gleich dem binären Wert der niederwertigeren 8 Bits (Bits 0-7) des empfangenen binären Worts sind. Dies wird als "Ratenmodulation" ("rate modulation") bezeichnet.
Eingangssignale, deren Datenbits einen binären Wert aufweisen, der größer als 256 ist, erzeugen Ausgangssignale, die Pulse aufweisen, die sowohl Raten- als auch Breiten-moduliert sind. Jedes verschiedene Muster von empfangenen Datenbits erzeugt ein Ausgangssignal mit einer Mehrzahl von Pulsen, die bezüglich der Zahl der erzeugten Pulse und/oder der Breite der Pulse eindeutig sind. Dieser Modulationstyp ist vorteilhaft, dahingehend, daß er die Verhaltensanforderungen an das Filter, das die gepulsten Ausgangssignale empfängt, und dieselben in analoge Signale umwandelt, reduziert. Wenn lediglich eine Ratenmodulation verwendet wäre, würden die erzeugten Ausgangssignale von einem Puls für ein 1-Bit-Wort zu 65.536 Pulsen für ein 16-Bit-Wort variieren. Der Nachteil dieses Modulationstyps besteht darin, daß derselbe hohe Frequenzen enthält, die Rauschsignale am Ausgang des Filters erzeugen können. Es kann statistisch ferner zur Folge haben, daß einer oder mehrere der Pulse nicht den gleichen Energiepegel oder die gleiche Amplitude aufweisen. Dies würde die Amplitude des analogen Ausgangssignals beeinflussen, das von dem Filter erzeugt wird, derart, daß das resultierende Ausgangssignal nicht die exakte Amplitude aufweisen würde, die durch das Eingangssignal spezifiziert ist. Andererseits müßte, wenn eine reine Breitenmodulation verwendet würde, das Filter tiefe Frequenzen handhaben, die schwieriger zu filtern sind als Hochfrequenzsignale. Diese tiefen Frequenzen würden es erforderlich machen, daß das Filter entweder komplexer und/oder voluminöser ist als in dem Fall für den vorliegenden Entwurf. Die Verwendung der kombinierten Raten- und Breiten-Modulation für den digitalen Abschnitt des Wandlers, der die Erfindung verkörpert, ermöglicht die Verwendung eines relativ einfachen Filters, das die erzeugten Raten/Breiten-modulierten Pulse empfängt und dieselben in Amplituden-modulierte Signale umwandelt.
Es wurde bereits erwähnt, daß eine Instrumentierung hoher Qualität exakte Toleranzen der Signale, die in dem Gerät verwendet werden, erfordert. Dies wird in dem Wandler, der die vorliegende Erfindung verkörpert, erreicht, indem D/A- Wandler verwendet werden, die Ausgangssignale mit exakten Spannungen erzeugen. Wenn es beispielsweise erwünscht ist, daß das Ausgangssignal jedes Filters zwischen genau 0 und 5 Volt variiert, ist es notwendig, daß die obere Amplitude von 5 Volt des Signals innerhalb weniger Mikrovolt genau ist. Es ist ferner notwendig, daß die Referenz von 0 Volt den gleichen Genauigkeitsgrad aufweist. Dies wird durch die vorliegende Erfindung erreicht, indem ein oder mehrere D/A-Wandler zur Stabilisierung der Spannungen verwendet werden, die die obere Grenze von 5 Volt und die untere Grenze von 0 Volt der Filter erzeugen.
Jeder der Mehrzahl von D/A-Wandlern auf dem Chip kann als Reaktion auf digitale Signale mit verschiedenen Datenbitzahlen arbeiten. Z.B. kann ein Wandler beim Empfang eines 1-Bit-Datensignals arbeiten. Ein weiterer D/A-Wandler kann von dem Empfang eines 2-Bit-Signals betrieben werden, usw., bis zu einem Maximum von 16 Bits für ein System mit einer maximalen Bitbreite von 16. Dieser Aspekt der Erfindung ist vorteilhaft, dahingehend, daß ein einzelner Chip, der eine Mehrzahl von identischen D/A-Wandlern enthält, in einem einzelnen Gerät verwendet werden kann, um verschiedene Funktionen zu liefern, wobei jede Funktion durch den Empfang eines Datenworts, das nur die Anzahl von Bits aufweist, die erforderlich ist, um die gewünschte Funktion zu erhalten, gesteuert wird. Wenn eine Funktion eine einfache An- und Aus-Funktion ist, kann einem ersten Wandler folglich ein einfaches 1-Bit-Datenwort zugeführt werden, um ein analoges Ausgangssignal mit zwei Stufen zu erzeugen, das eine Amplitude von entweder 0 oder 2,5 Volt aufweist, abhängig von dem binären Wert des 1-Bit-Eingangssignals. Ein weiterer Wandler auf dem gleichen Chip kann als Reaktion auf den Empfang eines 16-Bit-Datenworts wirksam sein, um ein analoges Ausgangssignal mit 65.536 diskreten Schritten zwischen 0 und 5 Volt zu erzeugen, um eine Gerätefunktion zu steuern, die ein analoges Signal dieser Granularität erfordert. Weitere Wandler können als Reaktion auf den Empfang von Eingangssignalen mit anderen Bitzahlen zwischen 0 und 16 Bits arbeiten.
Zusammenfassend erfüllt der Mehrkanalwandler der vorliegenden Erfindung die Anforderungen einer Instrumentierung hoher Qualität. Er weist 16 verschiedene Wandler auf einem Chip auf, wobei jeder derselben als Reaktion auf ein Datenwort mit einer Mehrzahl von Adreßbits und einem oder mehreren Datenbits arbeitet. Die Anzahl der Datenbits in einem Wort hängt von der Systemfunktion ab, die durch das Wort gesteuert wird, und der Granularität, die in dem Ausgangssignal erforderlich ist, das durch den Wandler erzeugt wird. Die verschiedenen Wandler des Chips können als Reaktion auf den Empfang der Eingangsworte mit verschiedenen Datenbitzahlen arbeiten. Dies vermeidet den Bedarf danach, daß verschiedene D/A-Wandler kundenspezifisch gemäß der Bitbreite der Eingangssignale, die empfangen werden können, ausgewählt werden müssen.

Kurze Beschreibung der Zeichnungen

Die obigen und weitere Vorteile der Erfindung werden aus dem Lesen der folgenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen offensichtlich. Es zeigen:
Fig. 1 die Erfindung in einer Blockdiagrammform;
Fig. 2, 3 und 4 weitere Details der Eingabesignale, die an den Wandler von Fig. 1 angelegt werden;
Fig. 5 weitere Details der digitalen Schaltungen von Fig. 1;
Fig. 6 und 7, wenn sie wie in Fig. 13 gezeigt angeordnet sind, weitere Details des synchronen 16-Bit-Binärzählers und des Binärratenmultiplizierer-Freigabegenerators von Fig. 5;
Fig. 8 weitere Details des modifizierten Binärratenmultiplizierers von Fig. 5;
Fig. 9, 10 und 11 Signalformen, die die Beziehung zwischen dem Eingangsdatensignal, dem Latch-Signal und dem Taktsignal, die an den Wandler von Fig. 1 angelegt werden, sowie die Charakteristik derselben darstellt;
Fig. 12 ein Raten/Breiten-moduliertes Signal, das von jedem Wandler in dem digitalen Abschnitt des Schaltungsaufbaus von Fig. 1 erzeugt wird;
Fig. 13 wie die Fig. 6 und 7 angeordnet sein sollten; und
Fig. 14 die Signale auf den Leitern 121, 602 und 511.

Detaillierte Beschreibung

Beschreibung von Fig. 1

Fig. 1 zeigt den Mehrkanal-D/A-Wandler eines Wandlers, der die Erfindung verkörpert, wobei derselbe digitale Schaltungen 101, einen Ausgangsspannungsstabilisator 102-0 und Ausgangsfilter 102-1 bis 102-15 aufweist. Die digitalen Schaltungen 101 weisen Logikschaltungen 103 und eine Schnittstelle 104 mit 16 Kanalabschnitten, die mit 104-0 bis 104-15 bezeichnet sind, auf.
Signalquellen 116-119 legen jeweils über Leitungen 121 - 124 Signale jeweils an die Eingänge der Logikschaltungen 103 an. Das Element 116 liefert der Leitung 121 ein Auffrisch- Taktsignal (DACCLK). Das Element 117 liefert der Leitung 122 DATEN-Worte, die eine Adresse und Datenbits enthalten. Das Element 118 liefert der Leitung 123 Daten-Latchsignale (DL*) und das Element 119 liefert der Leitung 124 Daten-Ladetaktsignale (DCLK).
Die Fig. 2, 3 und 4 zeigen Datenworte des Typs, den das Element 117 erzeugt und sequentiell einer Anschlußleitung 122 liefert. Dies ist in Fig. 2 durch die Worte W0, W1, W2, W3, usw., gezeigt. Die Worte in Fig. 2 können Bitmuster aufweisen, wie sie in den Fig. 3 und 4 gezeigt sind. Fig. 3 zeigt das Bitmuster eines Worts mit 16 Datenbits. Fig. 4 zeigt das Bitmuster eines Worts mit einem Datenbit. Das Wort in Fig. 3 besitzt vier Adreßbits A0, A1, A2 und A3, denen 16 Datenbits, die mit D0-D15 bezeichnet sind, folgen. Fig. 4 zeigt ein 1-Bit-Datenwort mit vier Adreßbits A0, A1, A2 und A3, denen ein Datenbit, das mit D15 bezeichnet ist, folgt. Andere Worte mit unterschiedlichen Anzahlen von Datenbits können der Anschlußleitung 122 geliefert werden, wobei sich der mögliche Bereich von Datenbits für die Datenworte, die nicht gezeigt sind, von 2-15 erstreckt. Die Anzahl von Bits in einem Wort hängt von der Systemfunktion ab, die durch das Wort gesteuert werden soll. Wie vorher erwähnt wurde, kann eine relativ einfache An/Aus-Funktion durch das 1-Bit-Datenwort von Fig. 1 gesteuert werden, während eine komplexe Funktion durch das 16-Bit-Datenwort von Fig. 3 gesteuert werden kann.
Die Worte, die sequentiell empfangen werden, wie in Fig. 2 gezeigt ist, müssen keine funktionelle Beziehung zueinander aufweisen. Z.B. kann das Wort WO gemäß dem Wert des A-Adreßbits in dem Wort zu einem beliebigen der 16 Kanäle des offenbarten D/A-Wandlers geleitet werden. Das Wort W1 kann die gleiche Adresse wie das Wort W0 aufweisen und würde dann zu dem gleichen Wandlerkanal geleitet werden. Alternativ kann das Wort W1 zu einem beliebigen der anderen 15 Kanäle geleitet werden. Das Wort W2 kann zu dem gleichen Kanal wie die Worte W0 oder W1 geleitet werden, oder kann zu einem anderen Kanal geleitet werden. In gleicher Weise können alle Worte W* von Fig. 2 zu dem gleichen D/A-Wandlerkanal geleitet werden, wobei sie in diesem Fall die gleichen Adreßbits aufweisen. Alternativ könnten die Worte W* jeweils zu verschiedenen Kanälen geleitet werden, wobei in diesem Fall jedes Wort W* ein unterschiedliches Adreßbit aufweisen würde. Kurz gesagt heißt das, daß es keine erforderliche Beziehung zwischen der Mehrzahl von Worten W*, die durch das Element 117 erzeugt und über die Leitung 122 zu den Logikschaltungen 103 geliefert werden, gibt.
Die Logikschaltungen 103 weisen 16 Abschnitte auf, einen für jede der möglichen 16 Adressen, die durch die vier A-Bits eines empfangenen Worts spezifiziert sein können. Die Adreß- und Daten-Bits eines Worts werden unter der Steuerung der Datenladetaktsignale (DCLK), die der Leitung 124 durch das Element 119 geliefert werden, Bit um Bit sequentiell in ein gemeinsames Schieberegister in den Logikschaltungen 103 eingegeben. Nachdem alle Bits eines Worts in das Schieberegister eingegeben wurden, werden die Datenbits von dem Schieberegister unter der Steuerung der Adreßbits und durch das Latch-Signal (DL*), das durch das Element 118 auf der Leitung 123 plaziert wird, in den geeigneten Abschnitt eines Latchs zwischengespeichert.
Die Datenbits, die in dem Latch gespeichert sind, werden von der binären Form in ein kombiniert Raten/Breiten-moduliertes Pulssignal umgewandelt, das über Leitungen 125 der Schnittstelle 104 geliefert wird. Die Schnittstelle 104 besitzt 16 Abschnitte, von denen jeder einem der Abschnitte der Logikschaltungen 103 zugeordnet ist. Folglich ist der Schnittstellenabschnitt 104-0 dem Abschnitt der Schaltungen 103 zugeordnet, der durch eine Adresse von 0 für die A-Bits spezifiziert ist. Der Schnittstellenabschnitt 104-15 ist dem Abschnitt der Schaltungen 103 zugeordnet, der durch A-Adreßbits mit einem binären Wert von 15 spezifiziert ist. Das Raten/Breiten-modulierte Signal, das an einen Abschnitt der Schnittstelle 104 angelegt wird, wird von der Schnittstelle über die entsprechende von Ausgangsanschlußleitungen 106-0 bis 106-15, die sich zu einem entsprechenden der Filterelemente 102-0 bis 102-15 erstrecken, ausgegeben. Die Filterelemente 102-1 bis 102-15 filtern jeweils ein Raten/Breiten-moduliertes Signal, das auf einem zugeordneten Weg 106 empfangen wird, und wandeln jedes derartige Signal in ein entsprechendes analoges Ausgangssignal um. Die Ausgangssignale, die von den-Filtern 102-1 bis 102-15 erzeugt werden, werden an die zugeordneten von Ausgangsleitungen 113-1 bis 113-15 angelegt.
Das Element 102-0 ist ein Ausgangsspannungsstabilisator, der auf dem Weg 106-0 ein Raten/Breiten-moduliertes Signal empfängt und dasselbe verwendet, um den Wert des +V-Potentials, das durch den Weg 113-0 an den oberen Eingang der Schnittstelle 104 angelegt wird, zu steuern. Das Signal auf dem Weg 106-0 wird an den oberen Eingang eines Potentiometers 126 angelegt. Eine Abgriffstelle 127 auf dem Potentiometer bringt das Signal durch eine RC-Schaltung 128 und 129 zu dem invertierenden Eingang 112 eines Komparators 107. Der obere Eingang 111 des Komparators empfängt ein Präzisionsspannungs-Referenzsignal (VREF). VREF ist eine feste Spannungsreferenz, die auf einen vorbestimmten Wert zwischen +1 Volt und +4 Volt eingestellt ist. Der Komparator 107 hält seinen Ausgang auf den Weg 113-0 nahe bei +5 Volt. Die Dioden D1 und D2 sind Blockierungen, die verhindern, daß das Potential auf dem Weg 113-0 beim anfänglichen Hochfahren der Schaltung um mehr als den Spannungsabfall einer Diode in jeder Richtung von 5 Volt abweicht.
Zur Initialisierungszeit, wenn das System initialisiert wird, ist die Abgriffstelle 127 des Potentiometers derart eingestellt, daß die Ausgabe auf dem Weg 113-1 exakt 5 Volt beträgt, wann immer Worte, bei denen alle 16 Datenbits 1 sind, beiden Kanälen 0 und 1 der Logikschaltung 103 geliefert werden. Dieses Signal aus lauter Einsen, das an die Kanäle 0 und 1 angelegt wird, erzeugt ein Raten/Breiten-moduliertes Ausgangssignal, das über den Weg 125 an die Segmente 104-0 und 104-1 der Schnittstelle 104 angelegt wird. Von dort werden die Signale über den Weg 106-0 an den oberen Eingang des Potentiometers 126 angelegt, dessen Gleiter 127 derart eingestellt ist, daß die Ausgabe auf der Leitung 113-0 auf näherungsweise 5 Volt eingestellt ist. Es ist wichtig, daß das +V-Signal auf der Anschlußleitung 113-0 zu allen Zeiten exakt geregelt wird, damit das gepulste Signal, das an die Filter 102-1 bis 102-15 angelegt wird, einen genau bekannten Wert aufweist, derart, daß wiederum der maximale Wert der analogen Ausgangssignale 113-1 bis 113-5 der Filter exakt bestimmt werden kann. Das Signal aus lauter Einsen, das an den Kanal 1 angelegt wird, ermöglicht es, daß eine Messung durchgeführt wird, um zu verifizieren, daß die Spannung auf dem Weg 113-1 5 Volt beträgt. Dies wird nachfolgend detaillierter beschrieben.
Um die Funktion von Fig. 1 teilweise zusammenzufassen, ist zu sagen, daß der Anschlußleitung 122 aufeinanderfolgende Eingangsworte der geliefert werden. Die Datenbits jedes Worts werden unter der Steuerung der A-Adreßbits in jedem Wort in den geeigneten Abschnitt der Logikschaltungen 103 gesteuert. Die Datenbits jedes Worts werden durch die Logikschaltungen 103 in ein Raten/Breiten-moduliertes Pulssignal umgewandelt und durch einen zugeordneten Abschnitt der Schnittstelle 104 zu den zugeordneten der Leitungen 106-0 bis 106-15 geleitet. Die Raten/Breiten-modulierten Pulse werden entweder über den Weg 106-0 an den Ausgangsspannungsstabilisator 102-0 oder über die Wege 106-1 bis 106-15 an eines der Filter 102-1 bis 102-15 angelegt. Die Signale, die von den Filtern empfangen werden, werden in analoge Signale umgewandelt, die den binären Wert des zugeordneten Worts, das auf dem Weg 122 empfangen wird, darstellen. Die Signale auf den Wegen 113-1 bis 113-15 dienen dazu, die Systemfunktionen durchzuführen, die zu jedem empfangenen Datenwort gehören. Das Signal, das dem Weg 106-0 geliefert wird, stabilisiert die +V-Eingangsspannung zu der Schnittstelle 104. Diese Spannung ist in der Nähe von 5 Volt gehalten, derart, daß die Eingangssignale zu den Filtern und die Ausgangssignale, die von den Filtern erzeugt werden, auf exakt gesteuerten Werten gehalten sind.
Es sei angenommen, daß die Signale auf den Wegen 113- am Ausgang der Filter 102-1 bis 102-15 zwischen 0 und 5 Volt variieren können. Es sei ferner angenommen, daß ein Wort empfangen wird, dessen 16 Datenbits alle Eins sind. Dieses Wort wird in den geeigneten Abschnitt der Logikschaltungen 103 eingegeben, durch diese Schaltungen verarbeitet, an die Schnittstelle 104 angelegt und erscheint als ein Raten/Breiten-moduliertes Signal auf einem der Wege 106-. Das Raten/Breiten-modulierte Signal wird durch das zugeordnete Filter 102- empfangen, welches das modulierte Signal integriert und ein analoges Ausgangssignal mit einer konstanten Amplitude von 5 Volt erzeugt. Dieses 5 Volt-Signal ist die maximale Ausgabe des Filters für ein empfangenes Wort auf dem Weg 122, das für jedes seiner 16 Datenbits eine Eins aufweist. Beim Empfang eines empfangenen Wortes, das nur Nullen aufweist, würden die Filter 102- ein Ausgangssignal erzeugen, das eine Amplitude von 0 Volt aufweist. Beim Empfang von anderen Datenworten, deren Datenbits binäre Werte zwischen Null und ausschließlich Einsen aufweisen, würden analoge Ausgangssignale erzeugt werden, die den Wert der empfangenen Datenbits in diesen anderen Worten darstellen.
Die linke Seite von Fig. 1 zeigt die Signalquellen 116 bis 119, die Signale an die Leitungen 121 bis 124 liefern. Obwohl die Elemente 116 bis 119 als diskrete Elemente gezeigt sind, könnten diese Elemente, wenn es erwünscht ist, in einem Mikroprozessor enthalten sein, der unter einer Programmsteuerung arbeitet, um alle Signale zu erzeugen, die auf den Leitungen 121 bis 124 erforderlich sind. Fig. 1 zeigt die Elemente 116 bis 119 als diskrete Vorrichtungen, um ein Verstehen der Erfindung zu vereinfachen und zu erleichtern. Es sollte offensichtlich sein, daß die Erfindung auch unter Verwendung einer einzelnen von einem Mikroprozessor geführten Programmsteuerung realisiert werden kann, um alle Funktionen der Elemente 116 bis 119 durchzuführen.

Beschreibung von Fig. 5

Fig. 5 offenbart weitere Details der Logikschaltungen 103 und der Schnittstelle 104 von Fig. 1. Die Eingangsleitungen 121 bis 124 sind auf der linken Seite von Fig. 5 gezeigt. Diese Leitungen legen die gleichen Signale an die Logikschaltungen 103 an, wie in Verbindung mit Fig. 1 beschrieben wurde. Das Datenauffrisch-Taktsignal (DACCLK) wird über die Leitung 121 an einen binären 16-Bit-Zähler 504 angelegt. DATEN-Worte werden über die Leitung 122 dem oberen Eingang eines Schieberegisters 501 geliefert. Datenladetaktsignale (DCLK) werden über die Leitung 124 dem unteren linken Eingang des Schieberegisters 501 geliefert. Das Datenlatchsignal (DL*) wird über die Leitung 123 dem untersten Eingang des Schieberegisters 501 geliefert. Das Datenlatchsignal wird ferner über die Leitung 123 dem linken Eingang eines 4- bis 16-Adreßdecodierers 509 geliefert.
Die Logikschaltungen 103 weisen ferner einen 16-Bit-Datenlatch 514 mit 16 Abschnitten, einen modifizierten 16-Bit-Binärratenmultiplizierer (BRM; BRM = Binary Rate Multiplier) 516 mit 16 Abschnitten und 16 Flip-Flops 517 auf. Die Funktion dieser Schaltungen wird nachfolgend detailliert beschrieben. Datenworte des Typs, der in den Fig. 3 und 4 gezeigt ist, werden über die Leitung 122 zu dem oberen linken Eingang des Schieberegisters 501 geliefert. Ein Datenladetaktsignal (DCLK) wird einem Weg 124 geliefert, wenn jedes Bit eines Worts über den Weg 122 an den oberen linken Eingang des Schieberegisters 501 angelegt wird. Jedes DCLK-Signal taktet das Bit, das gegenwärtig auf der Leitung 122 empfangen wird, in das Schieberegister 501.
Fig. 9 zeigt die Beziehung zwischen den DATEN-Pulsen und den DCLK-Pulsen. Ein Datenpuls ist auf der Linie 902 gezeigt, während ein DCLK-Puls auf der Linie 901 von Fig. 9 gezeigt ist. Ein Datenpuls auf der Linie 902 kann entweder positiv oder negativ werden, abhängig davon, ob das Datenbit, das durch den Puls dargestellt ist, eine binäre Eins oder eine binäre Null ist. Ein Datenpuls besitzt eine Dauer von mindestens 25 Nanosekunden. Der DCLK-Puls-Datentakt auf der Linie 901 eilt dem Datenpuls um mindestens 10 Nanosekunden voraus. Jede ansteigende Flanke eines DCLK-Pulses schiebt den zugeordneten Datenpuls seriell in das Schieberegister 501.
Auf der Linie 901 weist der DCLK-Puls zu einem Zeitpunkt to einen negativen Übergang auf. Der Datenpuls kann zu einem Zeitpunkt t1 entweder einen positiven oder einen negativen Übergang aufweisen, abhängig von dem Bitwert, der von dem Puls dargestellt wird. Der DCLK-Puls weist zu einem Zeitpunkt t2 einen ansteigenden Übergang auf, der den zugeordneten Datenpuls auf der Linie 902 in das Schieberegister 501 taktet. Der Prozeß wiederholt sich dann, wobei der nächste DCLK-Puls zu dem nächsten Zeitpunkt to in Fig. 9 einen negativen Übergang und zum nächsten Zeitpunkt t2 einen positiven Übergang aufweist, wodurch der nächste Puls auf der Linie 902 eingetaktet wird.
Es kann angenommen werden, daß der linksseitigste Datenpuls auf der Linie 902 das erste Bit eines empfangenen Datenworts ist. In diesem Fall ist derselbe das niederstwertige Bit (LSB) des Worts. Dies ist das LSB-Datenbit.
Die maximale Taktrate des DCLK-Pulses beträgt 20 MHz und der Arbeitszyklus ist 50%. Ein DCLK-Puls wird nur erzeugt, wenn dem Weg 122 Bits geliefert werden. Das DCLK-Signal bleibt in dem hohen Zustand, nachdem alle Bits eines Worts in das Register 501 geschoben wurden. Dies ist auf der Linie 1001 von Fig. 10 gezeigt. Das letzte Bit eines eingeschobenen Worts ist das höchstwertige Bit (MSB) der Adresse. Da das Schieberegister 501 nach jedem Auslesen des Schieberegisters gelöscht wird, können weniger als 16 Datenbits verwendet sein, um ein empfangenes Datenwort darzustellen. Der Schaltungsaufbau von Fig. 5 arbeitet als ein N-Bit-Digital/Analog- Wandler, wobei N größer oder gleich 16 ist, wenn weniger als 16 Datenbits für ein Wort empfangen werden. Dem MSB des Datenfelds eines Worts folgen stets vier A-Adreßbits, wie in den Fig. 3 und 4 gezeigt ist.
Fig. 10 offenbart die Beziehung zwischen dem DCLK-Puls auf der Linie 1001, dem letzten, empfangenen Bit eines Worts (des MSB der Adresse) auf einer Linie 1002 und dem DL*-Puls (Datenlatch-Freigabepuls) auf einer Linie 1003. Der DCLK- Puls auf der Linie 1001 besitzt zum Zeitpunkt t0 einen negativen Übergang. Das letzte empfangene Bit (das MSB-Adreßbit) auf der Linie 1002 besitzt seinen ersten Übergang zum Zeitpunkt t1. Zum Zeitpunkt t2 taktet der positive Übergang des DCLK-Pulses das Bit auf der Linie 1002 in das Schieberegister 501. Der DL*-Puls auf der Linie 1003 besitzt zum Zeitpunkt ta, der näherungsweise 25 Nanosekunden nach dem Zeitpunkt t2 liegt, einen negativen Übergang. Der positive Übergang des DL*-Pulses zum Zeitpunkt tb bewirkt ein Auslesen des Schieberegisters, wobei zu dieser Zeit die Bits, die sich in dem Schieberegister befinden, parallel über Wege 507 und 508 ausgegeben werden. Der Weg 507 empfängt die vier A-Adreßbits. Der Weg 508 empfängt die D-Datenbits. Bei einem empfangenen Wort mit 16 Datenbits empfängt der Weg 508 sechzehn parallele Datenbits.
Die vier A-Adreßbits werden über den Weg 507 zu dem Decodierer 509 geliefert, der ein 1-aus-16-Ausgangssignal erzeugt, um die eine Leitung des Wegs 513, die 16 Leitungen umfaßt, zu aktivieren, die dem Abschnitt des Latchs 514 zugeordnet ist, in den die Datenbits von dem Schieberegister 501 eingegeben werden sollen. Gleichzeitig mit der Aktivierung dieser einen Leitung des Wegs 513 werden die Datenbits in dem Schieberegister 501 über den Weg 508 an die Eingänge aller 16 Abschnitte des Latchs 514 angelegt. Jedoch ist der einzige Abschnitt des Latchs 514, der die Datenbits auf dem Weg 508- registriert, der eine Abschnitt, der durch die Adreßbits auf dem Weg 507 spezifiziert ist.
Die ansteigende Flanke des DL*-Signals auf den Linien 1003 und 1101 zum Zeitpunkt tb bereitet das Schieberegister 501 vor, um durch die nächste abfallende Flanke des DCLK-Pulses gelöscht zu werden. Das DL*-Signal bleibt in einem hohen Zustand, wie in Fig. 11 gezeigt ist, nachdem die Datenbits eines Worts zum Zeitpunkt tb aus dem Schieberegister 501 gelesen sind. Im normalen Betrieb sind das DL*-Signal und das DCLK-Signal niemals zur gleichen Zeit tief. Die minimale Breite des DL*-Signals auf den Linien 1003 und 1101 beträgt 25 Nanosekunden. Das Rücksetzen des Schieberegisters wird nachfolgend durch die abfallende Flanke des DCLK-Signals zum Zeitpunkt to auf einer Linie 1102 bewirkt. Dies tritt auf, wenn das LSB des nächsten Worts auf dem Weg 122 empfangen wird.
Den Betrieb der Datenladeoperation des Schaltungsaufbaus von Fig. 5 zusammenfassend, ist zu sagen, daß ein Datenwort in einem seriellen Format auf dem Weg 122 empfangen und unter der Steuerung der DCLK-Pulse auf dem Weg 124 in das Schieberegister 501 eingegeben wird. Die Bits des Worts werden nachfolgend parallel durch das DL*-Signal, das an den Weg 123 angelegt ist, aus dem Schieberegister 501 ausgelesen. Dadurch werden die ausgelesenen Datenbits unter der Steuerung des Decodierers 509 und der vier A-Adreßbits des Worts in einen-der Abschnitte des Latchs 514 eingegeben.
Die Informationen, die in einem Abschnitt des Datenlatchs 514 gespeichert sind, werden durch den Abschnitt über einen demselben zugeordneten Ausgangsweg 518 kontinuierlich zu seinem zugeordneten Abschnitt des modifizierten 16-Bit-BRM (Binärratenmultiplizierers) 516 geliefert. Der BRM 516 besitzt für jeden der 16 Abschnitte des Latchs 514 einen einzelnen Abschnitt. Die Fig. 8 offenbart weitere Details eines Abschnitts des BRM 516. Da der BRM 516 sechzehn Abschnitte aufweist, weist der gesamte BRM 516 sechzehn einzelne Schaltungen des Typs, der in Fig. 8 gezeigt ist, auf.

Beschreibung von Fig. 8

Der Schaltungsaufbau von Fig. 8 kann in einen oberen und einen unteren Abschnitt geteilt werden, wobei der untere Abschnitt eine Mehrzahl von ODER-Gattern aufweist, von denen das Gatter 87 das oberste und das Gatter 150 das unterste ist. Der obere Abschnitt weist zwei Größen-Komparatoren 801 und 802 auf, die funktionell den Geräten des Typs Texas Instrument SN 5485 und SN 7485 ähnlich sind. Die oberen acht Datenbits (D8-D15) des Wegs 518 von dem Latch 516 werden zu den Größen-Komparatoren geliefert. Die * oder "Nicht"- Funktion der untersten 8 Datenbits (D0* bis D7*) auf dem Weg 518 wird zu den ODER-Gatter in dem unteren linken Teil von Fig. 8 geliefert. Diese ODER-Gatter empfangen ferner über einen Weg 512 die oberen acht Freigabepulse (E8 bis E15), die von dem BRM-Freigabegenerator 505 erzeugt werden. Die Größen-Komparatoren 801 und 802 empfangen die unteren acht Freigabebits (E0 bis E7) auf dem Weg 512. Die Ausgaben der Größen-Komparatoren werden an die Gatter 85 und 86 angelegt. Die Ausgaben der Gatter in der unteren Hälfte von Fig. 8 werden über eine Leitung 807 an den unteren Eingang des ODER-Gatters 86 angelegt.
Der BRM-Schaltungsaufbau von Fig. 8 spricht auf den zusammenfallenden Empfang von Datenbits von einem Latch 514 auf dem Weg 518 und von Freigabebits auf dem Weg 512 von dem BRM-Freigabegenerator 505 an. Als Reaktion erzeugt derselbe ein kombiniert Raten/Breiten-moduliertes Pulssignal, das auf 519 geliefert wird. Dieses Signal ist entsprechend dem binären Wert der Datenbits auf dem Weg 518 von dem Latch 514 moduliert. Die Details dieses Signals werden nachfolgend beschrieben.

Beschreibung der Fig. 6 und 7

Die Fig. 6 und 7 offenbaren weitere Details des 16-Bit-Binärzählers 504 und des BRM-Freigabegenerators 505. Das Auffrisch-Taktsignal DACCLK wird auf dem Weg 121 in Fig. 6 empfangen und mittels eines Elements 604, das ein Master/Slave-Flip-Flop sein kann, durch zwei geteilt. Das Element 604 erzeugt Ausgangssignale Q und Q*, die einen exakten Arbeitszyklus von 50% aufweisen. Das Signal DACCLK*/2 auf einem Weg 511 ist die Ausgabe Q*des Elements 604. DACCLK/2 ist die Ausgabe Q des Elements 604 und wird über einen Weg 602 als Zählpulse an den c-Eingang (Takteingang) jedes Abschnitts (B0-B15) des synchronen 16-Bit-Binärzählers 504 angelegt. Die Ausgaben dieser Zählerabschnitte B0 bis B15 sind mit zugeordneten Leitungen C0 bis C15 und C8* bis C15* verbunden, wie in den Fig. 6 und 7 zu sehen ist. Die Signale auf den Wegen C0 bis C7 laufen direkt zu den Wegen E0 bis E7. Die Signale auf den Wegen C8 bis C15 laufen durch ein oder mehrere Gatter G1 bis G15, Fig. 7, zu den Wegen E8 bis E15. Die Wege E0 bis E15 weisen Wege 512A und 512 auf, die sich von dem BRM-Freigabegenerator 505 zu den Eingängen des BRM-Elements 516 erstrecken. Alle sechzehn Freigabepulse von dem Schaltungsaufbau der Fig. 6 und 7 werden an jeden Abschnitt des modifizierten BRM 516 angelegt. Der Schaltungsaufbau der Fig. 8 spricht auf den gleichzeitigen Empfang von Freigabesignalen auf dem Weg 512 und Datenbits auf dem Weg 518 von dem Latch 514 an und erzeugt das Raten/Breiten-modulierte Ausgangssignal, das den binären Wert der Datenbits eines Worts, das auf dem Weg 122 empfangen und nachfolgend in dem Latch 514 gespeichert wird, entspricht.
Beim Erzeugen der Freigabesignale auf den Leitungen E0 bis E15 spricht der synchrone 16-Bit-Binärzähler auf das Signal DACCLK/2 auf dem Weg 602 an und durchläuft nacheinander seine Betriebszustände. Da es sich um einen 16-Bit-Zähler handelt, gibt es 65.536 verschiedene Betriebszustände. Der Abschnitt B0 auf der linken Seite von Fig. 6 ist die niedrigstwertige Zählerbitposition. Der Abschnitt B15 ist die höchstwertige Bitposition. Die Ausgaben des Zählers werden den Leitungen C0 bis C7, Fig. 6, und den Leitungen C8 bis C15, Fig. 7, ebenso wie den Leitungen C8* bis C15*, Fig. 7, geliefert. Die Leitungen C0 bis C7 erstrecken sich direkt zu den Leitungen E0 bis E7 und über Wege 512A und 512 zu den Eingängen E0 bis E7 des BRM-Elements 516, Fig. 8. Die Leitungen C8 bis C15 und C8* bis C15* erstrecken sich zu den verschiedenen Gattern, die in Fig. 7 gezeigt sind. Die Ausgaben der Gatter G8 bis G15 werden über Leitungen E8 bis E15 und über Wege 512B und 512 zu den entsprechenden Eingängen der BRM-Elemente 516 in Fig. 8 geliefert.
Die Operation des Zählers 504 erzeugt die Freigabesignale, die für das BRM-Element 516 von Fig. 8 notwendig sind, um auf dem Weg 519 ein kombiniert Raten/Breiten-moduliertes Signal zu erzeugen. Das Signal auf dem Weg 519 ist eine Raten/Breiten-modulierte Darstellung des binären Werts der Datenbits eines empfangenen Worts auf dem Weg 122. Dieses Raten/Breiten-modulierte Signal wird nachfolgend an ein Filter angelegt, das dasselbe in das analoge Signal umwandelt, das verwendet wird, um eine Gebrauchsvorrichtung zu steuern, wie z. B. ein Meßgerät.
Der Betrieb des Zählers 504 und des BRM-Freigabegenerators 505 wird bezugnehmend auf die folgende Tabelle, die die Boolsche Beziehung zwischen den Signalen auf den E-Leitungen der Fig. 6 und 7 und dem entsprechenden Zustand jedes Abschnitts des Zählers 504 darstellt, am besten offensichtlich. Der Zustand bestimmter anderer, spezifizierter Anschlußleitungen der Fig. 6 und 7 ist ebenfalls dargestellt.

Tabelle 1

E0 = Q0
E0* = Q0*
E1 = Q1
E1* = Q1*
E2 = Q2
E2* = Q2*
E3 = Q3
E3* = Q3*
E4 = Q4
E4* = Q4*
E5 = Q5
E5* = Q5*
E6 = Q6
E6* = Q6*
E7 = Q7
E7* = Q7*
E8 = (AQ8)* = A* + Q8*
A = Q=Q0Q1Q2Q3Q4Q5Q6Q7
A*= Q0*+ Q1*+ Q2*+ Q3*+ Q4*+ Q5*+ Q6*+ Q7*
E8 = Q0*+ Q1*+Q2*+ Q3*+Q4*+Q5*+ Q6*+Q7*+ Q8*
E8* = Q0Q1Q2Q3Q4Q5Q6Q7Q8
E9 = (AQ8*Q9)*= A* + Q8 + Q9*
E9 = Q0*+ Q1*+ Q2*+ Q3*+ Q4*+ Q5*+ Q6*+ Q7*+ Q8*+ Q9*
E9* = Q0Q1Q2Q3Q4Q5Q6Q7Q8*Q9
E10 = (AQ8*Q9*Q10)*= A* + Q8 + Q9 + Q10*
E10 = Q0*+ Q1*+ Q2*+ Q3*+ Q4*+ Q5*+ Q6*+ Q7*+ Q8 + Q9 + Q10*
E10*= Q0Q1Q2Q3Q4Q5Q6Q7Q8*Q9*Q10
E11 = (BQ10*Q11)*= B* + Q10 + Q11*
B = AQ8*Q9*= Q0Q1Q2Q3Q4Q5Q6Q7Q8*Q9* B* = A* + Q8 + Q9 + Q0*+ Q1*+Q2*+ Q3*+ Q4*+ Q5*+ Q6*+Q7*+ Q8 + Q9
E11 = Q0*+ Q1*+ Q2*+ Q3*+ Q4*+ Q5*+ Q6*+ Q7*+ Q8 + Q9 + Q10 + Q11*
E11*= Q0Q1Q2Q3Q4Q5Q6Q7Q8*Q9*Q10*Q11
E12 = (CQ11*Q12)* = C* + Q11 + Q12* C = BQ10* C = Q0Q1Q2Q3Q4Q5Q6Q7Q8*Q9*Q10* C*= Q0*+ Q1*+ Q2*+ Q3*+ Q4*+ Q5*+ Q6*+ Q7*+ Q8 + Q9 + Q10
E12 = Q0*+ Q1*+ Q2*+ Q3*+ Q4*+ Q5*+ Q6*+ Q7*+ Q8 + Q9 + Q10 + Q11 + Q12*
E12*= Q0Q1Q2Q3Q4Q5Q6Q7Q8*Q9*Q10*Q11*Q12
13 = (DQ12*Q13)*= D* + Q12 + Q13* D = CQ11* D = Q0Q1Q2Q3Q4Q5Q6Q7Q8*Q9*Q10*Q11* D*= Q0*+ Q1*+ Q2*+ Q3*+ Q4*+ Q5*+ Q6*+ Q7*+ Q8 + Q9 + Q10 + Q11
E13 = Q0*+ Q1*+ Q2*+ Q3*+ Q4*+ Q5*+ Q6*+ Q7*+ Q8 + Q9 + Q10 + Q11 + Q12 + Q13*
E14 = (EQ13*Q14)*= E*+ Q13 + Q14* E = DQI2* E = Q0Q1Q2Q3Q4Q5Q6Q7Q8*Q9*Q10*Q11*Q12* E*= Q0*+ Q1*+ Q2*+ Q3*+ Q4*+ Q5*+ Q6*+ Q7*+ Q8 + Q9 + Q10 + Q11 + Q12
E14 = QO*+ Q1*+ Q2*+ Q3*+ Q4*+ Q5*+ Q6*+ Q7*+ Q8 + Q9 * Q10 + Q11 + Q12 + Q13 + Q14*
E14*= Q0Q1Q2Q3Q4Q5Q6Q7Q8*Q9*Q10*Q11*Q12*Q13*Q14
E15 = (EQ13*Q14*Q15)*= E* + Q13 + Q14 + Q15*
E15 = Q0*+ Q1*+ Q2*+ Q3*+ Q4*+ Q5*+ Q6*+ Q7*+ Q8 + Q9 + Q10 + Q11 + Q12 + Q13 + Q14 + Q15*
E15*= Q0Q1Q2Q3Q4Q5Q6Q7Q8*Q9*Q10*Q11*Q12*Q13*Q14*Q15
Der BRM 516 von Fig. 8 empfängt die E-Freigabesignale, die in Tabelle 1 charakterisiert sind, und erzeugt unter der Steuerung der Datenbits, die an dem d-Eingang von Fig. 8 empfangen werden, ein Raten/Breiten-moduliertes Signal auf seiner Ausgangsanschlußleitung 519. Die Signale auf dem Weg 125 hängen nicht von exakten Verzögerungen durch die Elemente 516, 505 und 504 ab, wie anderswo beschrieben ist.
Die Ausgangsleitungen für die Spalte der ODER-Gatter, von welchen das Gatter 87 das oberste Gatter ist, sind in Fig. 8 mit A, B, D, E, F, H, I und J bezeichnet. Diese Leitungen erstrecken sich in NAND-Gatter 81, 82 und 83, wobei die Ausgänge dieser Gatter mit K, G und C bezeichnet sind und sich zu den Eingängen des ODER-Gatters 84 erstrecken, dessen Ausgang mit L bezeichnet ist. Der Betrieb dieser Gatter in dem unteren Abschnitt von Fig. 8 kann am besten durch die Boolschen Ausdrücke, die in der folgenden Tabelle 2 dargestellt sind, charakterisiert werden. Diese Gatter erzeugen den Raten-modulierten Teil des Signals auf dem Weg 519.

Tabelle 2

Boolsche Gleichungen, die die Logik in Fig. 8 beschreiben Modifizierter Binärratenmultiplizierer

A = E15 + d0*
A* = (E15 + d0*)* = E15*d0
B = E14 + d1*
B* = (E14 + d1*)* = E14*d1
C = (AB)* = A* + B* = E15*d0 + E14*d1
D = E13 + d2*
D* = (E13 + d2*)* = E13*d2
E = E12 + d3*
E* = (E12 + d3*)* = E12*d3
F = E11 = d4*
F* = (E11 + d4*)* = E11*d4
G = (DEF)* = D* + E* + F*
G = E13*d2 + E12*d3 + E11*d4
H = E10 + d5*
H* = (E10 + d5*)* = E10*d5
I = E9 + d6*
I* = (E9 + d6*)* = E9*d6
J = E8 + d7*
J* = (E8 + d7*)* = E8*d7
K = (HIJ)* = H* + 1* + J*
K = E10*dS + E9*d6 + E8*d7
L =C+G+K
L = E15*d0 + E14*d1 + E13*d2 + E12*d3 + E11*d4 + E10*d5 + E9*d6 + E8*d7
Die Komparatoren 801 und 802 liefern den Breiten-modulierten Teil des Signals auf dem Weg 519, wenn sie die Freigabesignale und die Datenbits auf den Wegen 512, 518 empfangen. Jeder Komparator ist wirksam, indem er bestimmt, ob die Signale auf seinen A-Eingängen gleich, größer als, oder kleiner als die Signale auf seinen B-Eingängen sind. Die Wirkung der Komparatoren 801, 802 kann am besten durch die folgende Tabelle 3 ausgedrückt werden. Der obere Teil der Tabelle 3 zeigt an, daß A ein digitales 4-Bit-Wort auf den Eingängen A0 bis A3 ist. Ferner ist in Tabelle 3 B ein digitales 4-Bit-Wort auf den Eingängen B0 bis B3. Das Bit A3 ist das höchstwertige der Bits A, während B3 das höchstwertige der Bits B ist.
Wenn A größer als B ist, ist die Ausgabe QA des Komparators 1, die Ausgabe QB ist 0 und die Ausgabe QAB ist 0. Wenn die
Funktion A geringer als B ist, ist die Ausgabe QA 0, die Ausgabe QB ist 1 und die Ausgabe QAB ist 0. Wenn die Funktion A gleich der Funktion B ist, ist die Ausgabe QA 0, die Ausgabe QB ist 0 und die Ausgabe QAB ist 1. Die Beziehungen, die in Tabelle 3 gezeigt sind, gelten für den Komparator 802.
Die Tabelle 4 zeigt die Beziehung zwischen den d- und E-Signalen, die an den Komparator 801 angelegt werden, ebenso wie den Ausgangssignalen, die von dem Komparator erzeugt werden.

Tabelle 3

Für die Komparatoren 801 und 802

Funktion

A = A3A2A1A0,
A3 = MSB
B = B3B2B1B0,
B3 = MSB Eingangsbedingung

Tabelle 4

Für Komparator 802

A0 = d8
A1 = d9
A2 = d10
A3 = d11
B0 = E0
B1 = E1
B2 = E2
B3 = E3
und
QA1 = 1 für d11d10d9d8 > E3E2E1E0
und
QA1 = 0 für d11d10d9d8 < E3E2E1E0
und
QA1 = 0 für d11d10d9d8 = E3E2E1E0
wobei
d11 = MSB, d8 = LSB & E3 = MSB, E0 = LSB
Tabelle 5 drückt die gezeigten Beziehungen für den Komparator 801 aus.

Tabelle 5

Für Komparator 801

A0 = d12
A1 = d13
A2 = d14
A3 = d15
B0 = E4
B1 = E5
B2 = E6
B3 = E7
Wenn d15d14d13d12 > E7E6E5E4
dann QA2 = 1 und QAB2 = 0
Wenn d15d14d13d12 < E7E6E5E4
dann QA2 = 0 und QAB = 0
Wenn d15d14d13d12 = E7E6E5E4
dann QA2 = 0 und QAB2 = 1
wobei d15 = MSB, wobei d12 = LSB & E7 = MSB, E4 = LSB
Schließlich
BRM OUT = (QA1QAB2 + QA2 + L)*
BRM OUT = (QA1QAB2+QA2+E15*D0+E14*D1+E13*D2+E12*D3+E11* D4+E10*D5+E9*D6+E8*D7)*
und
BRM OUT* = [(QA1QAB2 + QA2 + L)*]*
BRM OUT* = QA1QAB2+QA2+L
BRM OUT* = QA1QAB2+QA2+(E15*D0+E14*D1+E13*D2+E12* D3+E11*D4+E10*D5+E9*D6+E8*D7)
Der Ausdruck für das BRM-Ausgangssignal auf dem Weg 519 ist im unteren Teil der Tabelle 5 gezeigt. Dieses Signal ist eine Funktion der Ausgabe der zwei Komparatoren zusammen mit dem Wert des Signals L auf dem Weg 807. Aus diesem Ausdruck kann der Wert des Ausgangssignals für eine beliebige Kombination von Eingangssignalen abgeleitet werden.
Die maximale Anzahl von Ausgangspulsen auf dem Weg 519 ist 256 pro Wort, das auf dem Weg 122 empfangen wird. Die Dauer des Worts, T(Wort), ist die Zeit, die der Zähler 504 benötigt, um 216 Pulse DACCLK/2 zu zählen. Da der Takt DACCLK auf dem Weg 121 durch das Element 604 durch zwei geteilt wird, gilt
t(Wort) = [2(16)] · (2/DACCLK Frequenz)
Die Dauer eines Digital/Analog-gewandelten 16-Bit-Worts mit einem DACCLK von 20 MHz auf dem Weg 121 ist:
t(16) = (2¹&sup6;) · (2/20 MHz) = 6.553.600 Millisekunden
Der Ausdruck für das BRM-Ausgangssignal in Tabelle 5 ermöglicht es, die Signalform auf dem Weg 519 durch das Einfügen der richtigen Werte für die D-Datenbits und die E-Freigabebits herzuleiten. Das Puls-modulierte Signal auf dem Weg 519, das die D-Datenbits eines binären Worts in dem Latch 514 darstellt, kann nicht auf einer sofortigen "Einschritt" -Basis hergeleitet werden. Es muß vielmehr durch das Bestimmen des 0- oder 1-Werts des Puls-modulierten Signals für die gesamte Wortdauer des Binärratenmultiplizierers 516 hergeleitet werden. Diese Wortdauer ist durch die Zeitdauer definiert, die der 16 Stufen-Zähler 504 benötigt, um alle seine 65.536 Positionen nacheinander zu durchlaufen. Folglich muß man, um das Pulsmuster auf dem Weg 519, das eine Folge eines binären Wortes in dem Latch 514 ist, zu identifizieren, die Werte der D-Datenbits des binären Worts in den Ausdruck für den BRM-Ausgang in Tabelle S einfügen und dann den geeigneten Wert für die E-Freigabebits für jede der 65.536 Positionen des Zählers 504 einfügen. Durch das Bestimmen des 0- oder 1-Werts der BRM-Ausgabe für jedes der 65.536 unterschiedlichen Muster der E-Bits kann man das Pulsmuster bestimmen, das von dem Binärratenmultiplizierer als Reaktion auf die Präsenz des spezifizierten binären Worts in dem Latch 514 erzeugt wird.
Fig. 12 zeigt einige der Pulsausgaben auf dem Weg 519 bei unterschiedlichen Dateneingaben auf dem Weg 122, einem 20MHz-Signal DACCLK und der Verwendung vollständiger 16 Bits von Daten. Wenn alle 16 d-Datenbits eines Worts TIEF sind, gibt der BRM 516 keine Pulse auf dem Weg 519 aus (nicht in Fig. 12 gezeigt). Wenn nur das LSB-Datenbit (d0) HOCH ist (Linie 1201 von Fig. 12), gibt der BRM 516 einen Puls mit 5V der Dauer von 100 Nanosekunden pro T(Wort)-Dauer auf dem Weg 519 aus. Wenn nur das Datenbit d1 HOCH ist (Linie 202), gibt der BRM 516 zwei Pulse mit 5V der Dauer von 100 Nanosekunden pro T(Wort)-Dauer aus.
Für jede Daten-LSB-Zunahme gibt der BRM 516 einen zusätzlichen Puls der Dauer von 100 Nanosekunden pro T(Wort)-Dauer aus, bis nur das Datenbit d8 HOCH ist. Wenn nur das Datenbit d8 HOCH ist (Linie 1203), gibt der BRM 516 256 Pulse der Dauer von 100 Nanosekunden (die maximale Anzahl von Pulsen) pro T(Wort)-Dauer aus. Wenn nur die Datenbits d8 und d0 HOCH sind (Linie 1204), gibt der BRM 516 255 Pulse der Dauer von 100 Nanosekunden und einen Puls der Dauer von 200 Nanosekunden pro T(Wort)-Dauer aus.
Wenn der binäre Wert der Eingangsdaten zunimmt, wird einer der 256 BRM-Ausgangspulse für jede Eingangsdaten-LSB-Zunahme um 100 Nanosekunden breiter. Wenn nur das Bit D15 HOCH ist (Linie 1250), gibt der BRM 516 256 Pulse mit 5V und einer Dauer von 1280 Nanosekunden pro T(Wort)-Dauer aus. Dies ist die 50%-Arbeitszyklus-Pulsausgabe. Wenn alle Eingangsdatenbits d0 bis d15 HOCH sind (Linie 1206), gibt der BRM 516 einen Puls der Dauer von 6,5535 Millisekunden pro T(Wort)-Dauer aus.
Die folgende Tabelle 6 zeigt ferner die Ausgangssignale auf den Leitungen 519 für einige Kombinationen tiefer und hoher Datenbits, die auf dem Weg 122 empfangen werden.

Tabelle 6

Eingangsdatenbits HOCH Eingangsdatenbits TIEF BRM-Ausgangspulse; Sequenz pro D/C-Wort auf dem Weg 519
keine Pulsausgabe
ein 100ns breiter 5V-Puls
zwei 100ns breite 5V-Pulse
vier 100ns breite
5V-Pulse
acht 100ns breite 5V-Pulse
16 100ns breite 5V-Pulse
32 100ns breite 5V-Pulse
64 100ns breite 5V-Pulse
128 100ns breite 5V-Pulse
255 100ns breite 5V-Pulse
256 100ns breite 5V-Pulse
255 100ns breite 5V-Pulse und ein 200ns breiter 5V-Puls
ein 100ns breiter 5V-Puls und 255 200ns breite 5V-Pulse
256 200ns breite 5V-Pulse
256, 200ns breite 5V-Pulse und ein 300ns breiter 5V-Puls
ein 200ns breiter 5V-Puls und 255 300ns breite 5V-Pulse
256 300ns breite 5V-Pulse
ein 400ns breiter 5V-Puls und 255 300ns breite 5V-Pulse
ein 300ns breiter 5V-Puls und 255 400ns breite 5V-Pulse
256 400ns breite 5V-Pulse
255 400ns breite 5V-Pulse und ein 500ns breiter 5V-Puls
ein 400ns breiter 5V-Puls und 255 500ns breite 5V-Pulse
256 500ns breite 5V-Pulse
ein 600ns breiter 5V-Puls und 255 500ns breite 5V-Pulse
ein 500ns breiter 5V-Puls und 255 600ns breite 5V-Pulse
256 600ns breite 5V-Pulse
ein 700ns breiter 5V-Puls und 255 600ns breite 5V-Pulse
ein 600ns breiter 5V-Puls und 255 700ns breite 5V-Pulse
256 700ns breite 5V-Pulse
ein 800ns breiter 5V-Puls und 255 700ns breite 5V-Pulse
ein 700ns breiter 5V-Puls und 255 800ns breite 5V-Pulse
256 800ns breite 5V-Pulse
255 800ns breite 5V-Pulse und ein 900ns breiter 5V-Puls
ein 800ns breiter 5V-Puls und 255 900ns breite 5V-Pulse
256 900ns breite 5V-Pulse
ein 1000ns breiter 5V-Puls und 255 900ns breite 5V-Pulse
ein 900ns breiter 5V-Puls und 255 1000ns breite 5V-Pulse
256 1000ns breite 5V-Pulse
ein 1100ns breiter 5V-Puls und 255 1000ns breite 5V-Pulse
ein 1000ns breiter 5V-Puls und 255 1100ns breite 5V-Pulse
256 1110ns breite 5V-Pulse
ein 1200ns breiter 5V-Puls und 255 1100ns breite 5V-Pulse
ein 1100ns breiter 5V-Puls und 255 1200ns breite 5V-Pulse
256 1200ns breite 5V-Pulse
ein 1300ns breiter 5V-Puls und 255 1200ns breite 5V-Pulse
ein 1200ns breiter 5V-Puls und 255 1300ns breite 5V-Pulse
256 1300ns breite 5V-Pulse
ein 1400ns breiter 5V-Puls und 255 1300ns breite 5V-Pulse
ein 1300ns breiter 5V-Puls und 255 1400ns breite 5V-Pulse
256 1400ns breite 5V-Pulse
ein 1500ns breiter 5V-Puls und 255 1400ns breite 5V-Pulse
ein 1400ns breiter 5V-Puls und 255 1500ns breite 5V-Pulse
256 1500ns breite 5V-Pulse
ein 1600ns breiter 5V-Puls und 255 1500ns breite 5V-Pulse
ein 1500ns breiter 5V-Puls und 255 1600ns breite 5V-Pulse
256 1600ns breite 5V-Pulse
255 1600ns breite 5V-Pulse und ein 1700ns breiter 5V-Puls
ein 1600ns breiter 5V-Puls und 255 1700ns breite 5V-Pulse
1256 1700ns breite 5V-Pulse
ein 1800ns breiter 5V-Puls und 255 1700ns breite 5V-Pulse
ein 1700ns breiter 5V-Puls und 255 1800ns breite 5V-Pulse
256 1800ns breite 5V-Pulse
ein 1900ns breiter 5V-Puls und 255 1800ns breite 5V-Pulse
ein 1800ns breiter 5V-Puls und 255 1900ns breite 5V-Pulse
256 1900ns breite 5V-Pulse
ein 2000ns breiter 5V-Puls und 255 1900ns breite 5V-Pulse
ein 1900ns breiter 5V-Puls und 255 2000ns breite 5V-Pulse
256 2000ns breite 5V-Pulse
ein 2100ns breiter 5V-Puls und 255 2000ns breite 5V-Pulse
ein 2000ns breiter 5V-Puls und 255 2100ns breite 5V-Pulse
256 2100ns breite 5V-Pulse
ein 2200ns breiter 5V-Puls und 255 2100ns breite 5V-Pulse
ein 2100ns breiter 5V-Puls und 255 2200ns breite 5V-Pulse
256 2200ns breite 5V-Pulse
ein 2300ns breiter 5V-Puls und 255 2200ns breite 5V-Pulse
ein 2200ns breiter 5V-Puls und 255 2300ns breite 5V-Pulse
256 2300ns breite 5V-Pulse
ein 2400ns breiter 5V-Puls und 255 2300ns breite 5V-Pulse
ein 2300ns breiter 5V-Puls und 255 2400ns breite 5V-Pulse
256 2400ns breite 5V-Pulse
ein 2500ns breiter 5V-Puls und 255 2400ns breite 5V-Pulse
ein 2400ns breiter 5V-Puls und 255 2500ns breite 5V-Pulse
256 2500 breite 5V-Pulse
ein 2600ns breiter 5V-Puls und 255 2500ns breite 5V-Pulse
ein 2500ns breiter 5V-Puls und 255 2600ns breite 5V-Pulse
256 2600ns breite 5V-Pulse
ein 2700ns breiter 5V-Puls und 255 2600ns breite 5V-Pulse
ein 2600ns breiter 5V-Puls und 255 2700ns breite 5V-Pulse
256 2700ns breite 5V-Pulse
ein 2800ns breiter 5V-Puls und 255 2700ns breite 5V-Pulse
ein 2700ns breiter 5V-Puls und 255 2800ns breite 5V-Pulse
256 2800ns breite 5V-Pulse
ein 2900ns breiter 5V-Puls und 255 2800ns breite 5V-Pulse
ein 2800ns breiter 5V-Puls und 255 2900ns breite 5V-Pulse
256 2900ns breite 5V-Pulse
ein 3000ns breiter 5V-Puls und 255 2900ns breite 5V-Pulse
ein 2900ns breiter 5V-Puls und 255 3000ns breite 5V-Pulse
256 3000ns breite 5V-Pulse
ein 3100ns breiter 5V-Puls und 255 3000ns breite 5V-Pulse
ein 3000ns breiter 5V-Puls und 255 3100ns breite 5V-Pulse
256 3100ns breite 5V-Pulse
ein 3200ns breiter 5V-Puls und 255 3100ns breite 5V-Pulse
ein 3100ns breiter 5V-Puls und 255 3200ns breite 5V-Pulse
256 3200ns breite 5V-Pulse
255 3200ns breite 5V-Pulse und ein 3300ns breiter 5V-Puls
256 6400ns breite 5V-Pulse
255 6400ns breite 5V-Pulse und ein 6500ns breiter 5V-Puls
256 5V-12,8us-Pulse (256 0V-12,8us-Schlitze)
ein 5V-12,9us-Puls und 255 5V-12,8us-Pulse
256 5V-12,9us-Pulse (256 0V-12,7us-Schlitze)
ein 5V-13,0us-Puls und 255 5V-12,9us-Pulse
256 5V-13,0us-Pulse (256 0V-12,6us-Schlitze)
ein 5V-13,1us-Puls und 255 5V-13,0us-Pulse
256 5V-13,2us-Pulse (256, 0V-12,4us-Schlitze)
ein 5V-13,3us-Puls und 265 5V-13,2us-Pulse
256 V-13,6us-Pulse (256 0V-12,0us-Schlitze)
256 5V-14,4us-Pulse (256 0V-11,2us-Schlitze)
256 5V-16,0us-Pulse (256 0V-8,6us-Schlitze)
256 5V-19,2us-Pulse (256 0V-6,4us-Schlitze)
256 5V-19,3us-Pulse (256 0V-6,3us-Schlitze)
256 5V-19,4us-Pulse (256 5V-6,2us-Schlitze)
256 5V-19,6us-Pulse (256 0V-6,0us-Schiitze)
256 5V-25,5us-Pulse (256 0V-100ns Schlitze)
ein 5V-51,1us-Pulse und 254 5V-25,5us-Pulse (255 0V-100ns-Schlitze)
zwei 5V-51,1us-Pulse und 252 5V-25,5us-Pulse (254 0V-100-Schlitze)
drei 5V-51,1us-Pulse 250 5V-25,5us-Pulse (253 0V-100ns-Schlitze)
128 5V-51,1us-Pulse (128 0V-100ns-Schlitze)
64 5V-102,3us-Pulse (64 0V-100ns-Schlitze)
32 5V-204,7us-Pulse (32 0V-100ns-Schlitze)
16 5V-409,5us-Pulse (16 0V-100ns-Schlitze)
8 5V-819,1us-Pulse (8 0v-100ns-Schlitze)
vier 5V-1,83830ms-Pulse (2 0V-100ns-Schlitze)
zwei 5V-3,27670ms Pulse (zwei 0V-100ns-Schlitze)
ein 5V-6,55350ms Puls (ein 0V-100ns-Schlitze)
Wenn alle Datenbits HOCH sind, lauten die Pulsströme, die ein Ergebnis dessen sind, daß die Datenbits bei jeder Dekrementierung der sieben Dekremente um 1-LSB dekrementiert werden, wie folgt
zwei 3276700ns breite 5V-Pulse und zwei 100ns breite 0V-Pulse
ein 3276700ns breiter 5V-Puls und zwei 1638300 ns breite 5V-Pulse (drei 0V-100ns-Pulse)
vier 1638300ns breite 5V-Pulse (vier 100ns breite 0V-Pulse)
zwei 819100ns breite 5V-Pulse und drei 1638300 ns breite 5V-Pulse (5 100ns breite 0V-Pulse)
vier 819100ns breite 5V-Pulse und zwei 1638300 ns breite 5V-Pulse (sechs 100ns breite 0V-Pulse)
sechs 819100ns breite 5V-Pulse und ein 1638300 ns breiter 5V-Puls (sieben 100ns breite 0V- Pulse)
acht 819100ns breite 5V-Pulse (acht 100ns breite 0V-Pulse).
Die Fig. 12 und die Tabelle 6 charakterisieren jeweils die Pulssignalform auf dem Weg 519 als Reaktion auf den Empfang verschiedener Datenbitmuster, die auf der Eingangsleitung 122 zugeführt werden. Die allgemeine Regel, die zu verwenden ist, um die Pulsmuster für Bitmuster, die nicht in Fig. 12 oder Tabelle 6 gezeigt sind, herzuleiten (wenn 16 Datenbits verwendet sind), besteht darin, daß jedes Inkrement von Eins in dem LSB-Wert der Eingangsdatenbits von ausschließlich d8 hoch bis d8 bis d15 hoch eine Zunahme der Pulsbreite eines Pulses um 100ns bewirkt. Bezugnehmend auf Tabelle 6 ist folglich speziell angezeigt, daß, wenn nur das Datenbit d8 hoch ist, 256 100ns breite Ausgangspulse erzeugt werden. Der nächste Eintrag in der Tabelle zeigt, daß, wenn nur die Datenbits d0 und d8 hoch sind, das Ausgangspulsmuster 255 100ns-Pulse und einen 200ns breiten Puls aufweist. Ein weiteres Inkrement von 1 in dem binären LSB-Wert würde zur Folge haben, daß nur die Bits d1 und d8 hoch sind, und würde 254 100ns breite Pulse und zwei 200ns breite Pulse erzeugen. Genauso erzeugen weitere Inkremente von 1 in dem binären LSB-Wert ein Pulsmuster mit einem 100ns breiten Puls weniger und einem zusätzlichen 200ns breiten Puls für jedes LSB-Inkrement von 1. Dies findet statt, bis der Bitwert derart zunimmt, daß nur das Bit d9 hoch ist. Zu diesem Zeitpunkt, wie in Tabelle 6 gezeigt ist, besteht die Ausgabe aus 256 200ns breiten Pulsen. Durch eine gleichartige Analyse und durch ein Verstehen der oben spezifizierten Beziehung können die Ausgangspulsmuster auf eine ähnliche Art und Weise für weitere Kombinationen von Datenbiteingaben über und unter denjenigen, die speziell in Tabelle 6 gezeigt sind, hergeleitet werden.
Der letzte Eintrag in der Tabelle 6 zeigt, daß, wenn alle Datenbits hoch sind, das Ausgangspulsmuster einen 6553600ns breiten 5V-Puls aufweist. Dies ist auch auf Linie 1206 in Fig. 12 gezeigt. Das Ausgangspulsmuster, das als Reaktion auf Dekremente von der Bedingung, bei der alle Datenbits hoch sind, erzeugt wird, kann durch die Verwendung der Regel, daß jedes Dekrement von einer LSB-Zahl einen zusätzlichen negativen 100ns-Schlitz und einen resultierenden zusätzlichen Puls in dem Ausgangsstrom bewirkt, hergeleitet werden. Folglich erzeugt ein Dekrement eines LSB, ausgehend von der Bedingung, daß alle Datenbits hoch sind, einen Ausgangsstrom mit zwei 5V-Ausgangspulsen, von denen jeder eine Breite von 3276700ns aufweisen würde. Ein weiteres Dekrement um 1 würde einen zusätzlichen negativen 100ns-Schlitz und einen zusätzlichen Puls in dem Ausgabestrom erzeugen. Das Pulsmuster auf einem Weg 519 kann ferner mathematisch durch die Verwendung der vorher beschriebenen Boolschen Ausdrücke oder die Ausgabe des BRM-Elements in Fig. 8 des Wegs 519 an dem Ausgang des NOR-Gatters 86 hergeleitet werden.
Im folgenden wird der Betrieb des Binärratenmodulators für ein n-Bitdaten-System zusammengefaßt, bei dem m Datenbits (0< m< n) eine Ratenmodulation und n-m Datenbits eine Breitenmodulation ergeben. Die Datenbits d0 bis d(m-1) ergeben eine Ratenmodulation und die Datenbits dm bis d(n-1) ergeben eine Breitenmodulation. Freigabebits E0 bis E(n-1) werden durch den Binärratenmodulator-Freigabegenerator erzeugt. Die Freigabebits E(n-1) bis E(n-m) werden verwendet, um auf den Datenbits d0 bis d(m-1) eine Ratenmodulation durchzuführen. Das Freigabebit E(n-1) wird in dem Binärratenmodulator mit dem Datenbit d0* kombiniert, um einen Raten-modulierten Ausgangspuls zu erzeugen, der am seltensten in dem Ausgangswort auftritt. Das Freigabebit E(n-2) wird in dem Binärratenmodulator mit dem Datenbit d1* kombiniert, um den Raten-modulierten Ausgangspuls zu erzeugen, der am nächstseltensten in dem Ausgangswort auftritt. Dieses Verfahren setzt sich fort, so daß:
E(n-3) mit d2* kombiniert wird
E(n-4) mit d3* kombiniert wird
E(n-5) mit d4* kombiniert wird
bis das Freigabebit E(n-m) mit dem Datenbit d(m-1) in dem Binärratenmultiplizierer kombiniert wird, um den Raten-modulierten Ausgangspuls zu erzeugen, der in dem Ausgangswort am häufigsten auftritt.
Das Freigabewort E0E1E2-E((n-m)/4 +1) wird binärgrößenmäßig mit dem Datenwort dmdm+1dm+2-d(m+ (n-m)/4 +1 verglichen, um eine Breitenmodulation durch die Datenbits dm bis zu d(m+ (n-m)/4 +1) zu ergeben.
Das Freigabewort E((n-m)/4 +2) E((n-m)/4 +3) E((n-m)/4 +4)- E(m-1) wird binärgrößenmäßig mit dem Datenwort d(m+ (n-m)/4 +2) d(m+ (n-m)/4 +3)d(m- (n-m)/4 +4)-d(n-1), um eine Breitenmodulation durch die Datenbits d(m+(n-m)/4 +2) bis d(n-1) zu ergeben.
Wenn alle Datenworte kleiner als jedes verglichene Freigabewort sind, tritt keine Breitenmodulation auf. Wenn alle Datenworte größer als jedes verglichene Freigabewort sind, tritt eine maximale Breitenmodulation auf. Wenn nur das Datenbit dm (aus den Datenbits dm bis dn-1) größer als das Freigabebit E0 ist, findet eine minimale Breitenmodulation statt. Eine Zwischenbreitenmodulation findet für alle weiteren Fälle von Datenwort-Binärgrößenvergleichen mit Freigabeworten statt.
Zusammenfassend kann gesagt werden, daß bei einer Breitenmodulation die BRM-Ausgabe auf dem Weg 519 hoch ist, wenn d(n-1)d(n-2)d(n-3)-dm> E(n-m-1)E(n-m-2)E(n-m-3)-E0.
Wie in Fig. 5 gezeigt ist, wird die Ausgabe jedes Abschnitts des BRM-Elements 516 mittels des Pulses DACCLK*/2 auf dem Weg 511 durch den entsprechenden Abschnitt des DQ-Flip-Flops 517 getaktet. Die DQ-Flip-Flops 517 sind von dem getakteten Typ, dahingehend, daß der Zustand des Eingangs D jedes Flip-Flops zu seinem Ausgang Q durchgetaktet wird, wann immer ein Taktsignal mit ansteigender Flanke auf dem Weg 511 an den Eingang C des Flip-Flops angelegt wird. Die Taktsignale auf dem Weg 511 weisen einen exakten 50%-Arbeitszyklus auf. Dies ist nicht notwendig, liefert jedoch die maximale Digitalsignal-Verarbeitungszeit. Diese DQ-Flip-Flops liefern die sehr genaue Ausgangsbreitensteuerung der Ausgangspulse.
Mit den oben beschriebenen Beziehungen liefert ein Abschnitt des BRM 516 einen seriellen Pulsstrom über seine zugeordnete Ausgangsleitung 519 zu dem Eingang D seines zugeordneten Abschnitts des Flip-Flops 517. Die Pulse des Strahls werden durch die ansteigenden Flanken der Taktsignale an dem Eingang C des Flip-Flops durch das Flip-Flop geschaltet. Die Ausgabe Q*des Flip-Flops wird als eine Ausgabe verwendet, die auf eine zugeordnete Leitung 125 geliefert wird. Die verschiedenen Abschnitte der Flip-Flops 517 treiben die verschiedenen zugeordneten Abschnitte der Schnittstellenschaltung 104, wobei sie Ausgangssignale Q*auf den Wegen 125 liefern. Die Ausgabe auf jedem Weg 125 ist logisch invers zu dem kombiniert Raten/Breiten-modulierten Signal auf dem Weg 519.
Die Zeitgebungs- und Steuer-Signale, die in dem Schaltungsaufbau der vorliegenden Erfindung verwendet sind, beseitigen die kritischen Zeitgebungsanforderungen früher bekannter, indirekter D/A-Wandler. Z.B. erfordern die D/A-Wandler, die von H. Schmid im Abschnitt 7.4 auf den Seiten 204 ff. von Electronic Analog Digital Conversion veröffentlicht von Van Nostrand Reinhold, New York 1970, offenbart sind, extrem enge Signalzeitgebungs- und Schaltungssignalausbreitungs-Charakteristika, um ordnungsgemäß zu arbeiten. Im Gegensatz dazu erfordert der Schaltungsaufbau, der die vorliegende Erfindung verkörpert, weder kritische Schaltungszeitgebungsnoch kritische Schaltungsausbreitungs-Charakteristika. Dies wird aus einer Betrachtung der Fig. 5, 6 und 7 zusammen mit der Fig. 14, die das Zeitgebungssignal auf der Leitung 121, das Zeitgebungssignal auf der Leitung 602 und das Zeitgebungssignal auf der Leitung 511 zeigt, offensichtlich.
Das Taktsignal DACCLK ist ein 20MHz-Signal und wird über die Leitung 121 an den Eingang des Flip-Flops 604 angelegt, welches die Frequenz des Signals durch zwei teilt und das geteilte Signal seinen Ausgängen Q*und Q liefert. Die Ausgabe Q*wird über den Weg 511 zu dem Eingang C (Takteingang) der Flip-Flops 517 geliefert. Die Ausgabe Q des Flip-Flops 604 wird über den Weg 602 dem Eingang C (Takteingang) jedes Abschnitts des synchronen Binärzählers 504 mit 16 Abschnitten geliefert. Das Signal auf der Leitung 511 ist auf der Linie 1403 der Fig. 14 gezeigt und weist einen 50% -Präzisionsarbeitszyklus auf. Das Signal auf dem Weg 121 ist auf der Linie 1401 gezeigt und das Signal auf dem Weg 602 ist auf der Linie 1402 gezeigt. Das Signal auf dem Weg 511 ist nur auf seine ansteigende Flanke hin wirksam, wie z. B. zu den Zeitpunkten T2 und T6 in Fig. 14. Zu solchen Zeitpunkten taktet die ansteigende Flanke des Signals 511 das Potential, das gegenwärtig an dem Eingang D jedes Flip-Flops 517 liegt, durch jedes Flip-Flop 517 zum Ausgang Q desselben und das inverse Signal zum Ausgang Q*desselben. Das Signal 511 hat zu anderen Zeiten keine Wirkung auf die Flip-Flops 517.
Aus der vorherigen Beschreibung sei in Erinnerung gerufen, daß jeder Zählpuls, der über den Weg 602 an den Takteingang jedes Abschnitt des Zählers 504 angelegt wird, bewirkt, daß der Zähler um eine Position inkrementiert wird. Da dieser ein 16-Bit-Zähler ist, besitzt er 65.536 Zählpositionen, wobei die Zeit, die der Zähler benötigt, um alle seine Positionen als Reaktion auf die Pulse auf dem Weg 602 zyklisch zu durchlaufen, 6,5536 Millisekunden beträgt. Dieser Wert stellt ferner die Zeitdauer dar, die das zugeordnete BRM- Element 516 benötigen darf, um ein empfangenes Datenwort zu verarbeiten und ein Maximum von 256 Pulsen auf seine Ausgangsleitung 519 zu liefern. Das Signal der Leitung 519 wird an den Eingang D des zugeordneten Flip-Flops 517 angelegt.
Obwohl es 6,5536 Millisekunden dauern kann, bis alle Pulse, die ein empfangenes Wort darstellen, durch das BRM-Element 516 an den Eingang D eines Flip-Flops 517 angelegt sind, empfängt das Flip-Flop jedesmal ein Signal mit ansteigender Flanke auf dem Weg 511, wenn der Zähler 504 als Reaktion auf einen Puls auf dem Weg 602 inkrementiert wird. Daher kann ein einzelner Puls auf dem Weg 519 von dem BRM-Element eine ausreichende Breite aufweisen, derart, daß das Hoch-Signal auf dem Weg 519, das den Puls darstellt, während der Dauer des Pulses auf dem Weg 519 vielmals von dem Eingang D zu dem Ausgang Q*des Flip-Flops getaktet wird. Dies hat keine Bedeutung, da die Flip-Flop-Ausgabe ihren Zustand während dieser Periode nicht ändert, und das Hoch-Signal an seinem Eingang D durch das Flip-Flop getaktet wird und als ein Tief- Signal am Ausgang Q*desselben auf dem Weg 125 erscheint.
Dieses Signal auf dem Weg 125 weist nicht die gleiche Breite wie das Eingangssignal auf dem Weg 519 auf. Die Breite der Signale auf der Leitung 125 werden durch das Taktsignal 511 exakt gesteuert.
Die Datenbits auf dem Weg 122 und die Taktsignale DCLK auf dem Weg 124 können, wenn es erwünscht ist, mit einer 20MHz- Rate empfangen werden. Da es, einschließlich der Adreßbits, 20 Bits in einem Wort geben kann, kann das 20-Bit-Wort schnell in das Register getaktet werden. Jedoch können die Elemente 116 bis 119 in Fig. 1, die die Datenbits und die Taktsignale erzeugen, ein Mikroprozessor sein, der die Rate steuert, mit der Worte in das Schieberegister 501 eingegeben werden. Ein hoher Durchsatz von Datenworten ist keine Anforderung, weshalb die Datenworte mit einer relativ geringen Rate zu dem Weg 122 geliefert werden können, verglichen mit der Rate, mit der der Zähler 504 zyklisch durchlaufen wird. In anderen Worten heißt das, daß der Zähler 504 näherungsweise 6,5536 Millisekunden benötigt (wenn auf dem Weg 121 ein 20MHz-Takt empfangen wird), um zyklisch alle seine Positionen zu durchlaufen, so daß das zugeordnete BRM-Element alle Pulse erzeugen kann, die auf dem Weg 519 erforderlich sind, um das empfangene digitale Wort darzustellen. Begreiflicherweise könnten die Worte mit einer solchen Rate in das Schieberegister 501 eingegeben werden, daß alle 6,5536 Millisekunden ein neues Wort an dem Eingang jedes der 16 BRN- Abschnitte existieren würde. Jedoch ist ein Datendurchsatz dieser Größe nicht erforderlich und ein neues Wort kann jedem BRN-Abschnitt mit einer viel geringeren Rate zugeführt werden.
Ein Wort in dem Schieberegister 501 wird durch das DL* -Signal auf dem Weg 123 von dem Schieberegister zu dem Latch 514 übertragen. Das Wort bleibt unbegrenzt in dem Latch, bis der gleiche Latchabschnitt ein nachfolgendes Wort empfängt. Da dies für eine verlängerten Zeitperiode nicht geschehen kann, kann ein Wort, das in dem Latch gespeichert ist, für eine verlängerte Zeitperiode in demselben verbleiben, und wird für eine vergleichbar verlängerte Zeitperiode über den Weg 518 von dem Latch zu dem zugeordneten BRM-Element 516 ausgegeben. Alle 6,5536 Millisekunden durchläuft der Zähler 504 zyklisch alle seine Positionen und das zugeordnete BRM-Element erzeugt alle Pulse, die erforderlich sind, um das Wort darzustellen, das an seinen Eingang angelegt ist. Dieser Pulszug wird durch die Leitung 511 an den Eingang D des zugeordneten Flip-Flops angelegt, das mit einer 10MHz-Rate getaktet ist (wenn auf der Leitung 121 ein 20MHz-Takt verwendet ist), derart, daß die Inverse des Pulszugs auf dem Weg 125 erscheint. Dieser Pulszug auf dem Weg 125 wird in jedem aufeinanderfolgenden Intervall von 6,5536 Millisekunden wiederholt, während dem das gleiche Wort an den BRM angelegt bleibt.
Der modulierte Pulszug auf dem Weg 125 wird durch die Schnittstelle 104 und über den Weg 126 zu dem zugeordneten Filterabschnitt geleitet, der den Pulszug integriert und denselben in eine stationäre analoge Spannung umwandelt. Die Präsenz eines Worts in einem Abschnitt des Latchs 514 für eine verlängerte Zeitperiode bewirkt, daß das BRM-Element eine wiederholte Reihe von Pulszügen erzeugt, die das Wort darstellen. Der zugeordnete Filterabschnitt empfängt diesen wiederholten Pulszug und hält ein stationäres Signal an seinem Ausgang, wobei die Amplitude der Signalausgabe für die Zeitdauer konstant bleibt, während der das Wort in dem Latch 514 bleibt. In anderen Worten heißt das, daß, sobald ein Wort den Latch 514 betreten hat, der zugeordnete Filterabschnitt ein Ausgangssignal erzeugt, daß für die Zeitdauer eine konstante Amplitude beibehält, während der das Wort in dem Latch 514 bleibt. Die Ausgabe des Filterabschnitts ändert sich nicht, bis sich der binäre Wert des Worts in dem zugeordneten Latch 514 ändert.
Bezugnehmend auf Fig. 14 inkrementiert zu einem Zeitpunkt T0 die ansteigende Flanke des Signals auf dem Weg 602 den Zähler 504. In dem Zeitintervall zwischen T0 und T2 wird die gesamte digitale Signalverarbeitung in dem Binärzähler 504, dem Freigabegenerator 505 und dem BEM-Element 516 abgeschlossen, wobei ein geeigneter logischer Pegel, der sich auf dem Weg 519 von dem BRM befindet, darauf wartet, in das Flip-Flop 517 getaktet zu werden. Zu einem Zeitpunkt T2 taktet die ansteigende Flanke des Signals auf dem Weg 511 das Signal auf dem Weg 519 in die Flip-Flops 517. Zu einem Zeitpunkt T4 inkrementiert die ansteigende Flanke des Signals 602 wiederum den Zähler 504. In dem Zeitintervall zwischen T4 und T6 wird erneut die gesamte digitale Signalverarbeitung in dem Binärzähler 504, dem Freigabegenerator 505 und dem BEM-Element 516 abgeschlossen, wobei sich wiederum ein geeigneter logischer Pegel auf dem Weg 519 befindet, der darauf wartet, durch die Flip-Flops 517 getaktet zu werden. Das Signal auf dem Weg 519 kann zum Zeitpunkt T4 das gleiche wie zum Zeitpunkt T2 sein, muß aber nicht. In vielen Fällen wird es das gleiche sein, in vielen Fällen- wird es unterschiedlich sein. Zu einem Zeitpunkt T6 taktet die ansteigende Flanke des Signals 511 das Signal auf dem Weg 519 wiederum durch den Ausgang des Flip-Flops 517. Dieser Prozeß setzt sich fort und erzeugt eine Pulssequenz, die das empfangene Wort darstellt, auf einem Weg 106, welche die Datenbits, die in den Latch 514 geladen sind, darstellen.
Es sei bemerkt, daß die E-Datenbits in den Fig. 6 und 7 aufgrund der Signalausbreitungsverzögerungen durch die verschiedenen Gatter zu unterschiedlichen Zeitpunkten erzeugt werden, nachdem ihre zugeordneten Zellabschnitte die Zustände geändert haben. Dies bewirkt, daß der BRM Pulse erzeugt, deren Breiten aufgrund der unterschiedlichen Ausbreitungsverzögerungen der Fig. 6 und 7 eine Ungenauigkeit aufweisen. Die Ausgangspulse auf den Wegen 519, die sich zu den D-Eingängen der Flip-Flops 517 erstrecken, weisen die gleichen Breitenungenauigkeiten auf. Jedoch bewirkt das Takten der Flip-Flops durch das Taktsignal auf dem Weg 511, daß ein Ausgangssignalpuls, der zu dem Ausgang Q* und dem Weg 125 geleitet werden soll, die Breitenungenauigkeiten nicht aufweist.
Aus dem Vorhergehenden wird offensichtlich, daß die Zeitgebung des Schaltungsaufbaus der vorliegenden Erfindung nicht kritisch ist, und sich für eine erfolgreiche Schaltungsoperation nicht auf exakte Ausbreitungszeiten in dem verwendeten Schaltungsaufbau stützt.
Ein Datenwort kann unmittelbar vor dem Auftreten eines Signals mit ansteigender Flanke auf dem Weg 511 von dem Schieberegister 501 zu einem Latchabschnitt 518 übertragen werden. Dies kann einen bedeutungslosen Signaldurchsatz erzeugen, der durch die Flip-Flops 517 getaktet werden soll. Dies findet jedoch nur für maximal einen Zyklus des Zählers 504 statt. Dies hat keine Folgen, da dieses Signal durch die zugeordneten Filter ausgeglättet wird, welche eine viel längere Zeitkonstante aufweisen. Folglich erzeugt die Erzeugung eines Übergangs durch den BEM 516, wenn ein neues Wort in der Nähe einer positiven ansteigenden Flanke auf dem Weg 511 empfangen wird, keinen Übergang in der Ausgabe des zugeordneten Filters.
Wenn es erwünscht ist, kann die Anzahl der Kanäle des offenbarten Wandlers von 16 abweichen, indem die Größe des Ausgangsadreßdecodierers geändert wird, die Anzahl der Abschnitte in den Datenlatchs 514 geändert wird, die Anzahl der Abschnitte in den Binärratenmultiplizierer 516 geändert wird, die Anzahl der DQ-Flip-Flops 517 geändert wird und die Anzahl der Abschnitte in der Schnittstelle 104 geändert wird.
Ein System der Breite von 16 Bit ist beschrieben. Wenn es erwünscht ist, kann die Anzahl von Datenbits pro Kanal geändert werden, indem die Größe des Schieberegisters 501 geändert wird, die Größe jedes Datenlatchs 514 geändert wird, die Anzahl der Elemente in dem BEM 516 geändert wird und die Größe des synchronen Binärzählers 504 und des Binärratenmultiplizierer-Freigabegenerators 505 geändert wird.
Der Entwurf des oben beschriebenen Schaltungsaufbaus kann ohne weiteres modifiziert werden, um entweder eine vollständig Raten-modulierte oder eine vollständig Breiten-modulierte Pulsausgangssequenz zu erzeugen. Wenn das BEM-Element von Fig. 8 die oberen 8 Datenbits mit den unteren 8 BEM-Freigabepulsen in einem einfachen Binärratenmultiplizierer kombinieren würde (ebenso, wenn die unteren 8 Datenbits mit den oberen 8 BEM-Freigabepulsen kombiniert werden), wäre die Ausgabe des BEM-Multiplizierers eine vollständig Raten-modulierte Pulssequenz. Wenn das BEM-Element von Fig. 8 die unteren 8 Bits der oberen 8 Freigabepulse in zwei zusätzlichen 4-Bit-Größenkomparatoren kombinieren würde (was gleich dem Lösungsweg ist, daß die oberen 8 Datenbits mit den unteren 8 BEM-Freigabepulsen kombiniert werden), wäre die endgültige Ausgabe des Binärratenmultiplizierers eine vollständig Breiten-modulierte Pulssequenz.
Den Betrieb der Schaltung von Fig. S zusammenfassend ist zu sägen, daß Worte seriell durch das Schieberegister 501 empfangen werden, durch das Schieberegister gespeichert werden und parallel durch das Signal DL* aus demselben ausgelesen werden. Die D-Bits in dem Schieberegister werden parallel unter der Steuerung der A-Adreßbits in dem empfangenen Wort zu dem entsprechenden Abschnitt des Latchs 514 geliefert. Der Latch 514 speichert die empfangenen Datenbits. Die gespeicherten Bits werden über einen der Wege 518 zu einem entsprechenden Abschnitt des BEM-Elements 516 ausgegeben. In Fig. 8 werden alle D-Bits (oder ihre Inversen) des empfangenen Datenworts an die D-Eingänge des BEM-Elements angelegt, während die Freigabepulse auf der E-Anschlußleitung an die E-Eingänge der Fig. 8 angelegt werden. Dies bewirkt, daß die Datenbits an den D-Eingängen von Fig. 8 in einen Raten/Breiten-modulierten Pulsstrom umgewandelt werden, der auf den Ausgangsweg 519 von Fig. 8 geliefert wird. Dieser Pulsstrom wird als ein serieller Strahl an die DQ-Flip-Flops des Elements 517 angelegt. Die Ausgabe Q*des Flip-Flops stellt einen entsprechenden, inversen, seriellen Strahl dar, der durch die Schnittstelle 104 an einen geeigneten Kanal angelegt wird, der auf einen Weg 106 von Fig. 5 ausgegeben wird.
Das Ausgangssignal auf dem Weg 106 wird entweder an den Spannungsstabilisator 102-0 oder an einen entsprechenden Filterabschnitt 102-1 bis 102-15 angelegt, wie in Fig. 1 gezeigt ist. Der Filterabschnitt glättet den Raten/Breiten-modulierten Pulsstrom und integriert denselben, um ein stationäres Signal zu schaffen, das eine Amplitude aufweist, die den binären Wert des empfangenen Datenworts anzeigt.
Der Ausgangsspannungsstabilisator 102-0 erfaßt die Ausgabe des D/A-Wandlerkanals 0 auf dem Weg 106-0 und regelt durch eine negative Rückkopplungsschleife mit hoher Verstärkung die positive Zuführung auf dem Weg 113-0. Dieser Ausgangsstabilisator spielt beim Einstellen und Beibehalten einer hohen Genauigkeit des Ausgangssignals, das von dem D/A-Wandler erzeugt wird, eine große Rolle. Im folgenden wird beschrieben, wie der Spannungsstabilisator kalibriert wird. Bei einer Hardwarekalibrierung wird über den Weg 122 eine feste Dateneingabe in den Steuerkanal 0 geladen. Das Potentiometer 126 steuert die Eingangsspannung in den Stabilisator. Ein Referenzkanal, wie z. B. Kanal 1, wird mit ausschließlich hohen Datenbits geladen, und die Filterausgabe von diesem Referenzkanal 102-1 auf dem Weg 113-1 wird mit einem sehr genauen, digitalen Voltmeter überwacht. Der Potentiometergleiter 127 wird verändert, um zu bewirken, daß die Spannung des Referenzkanals 102-1 auf dem Weg 113-1 eine Gleichspannung von plus 5 Volt ist. Der Referenzkanal wird mit ausschließlich tiefen Datenbits neu geladen, und die Anzeige des Voltmeters auf dem Weg 113-1 wird überwacht. Der Schritt 1 wird wiederholt, und die Ausgabe auf dem Weg 113-1 wird durch Ändern des Potentiometergleiters 127 eingestellt, um plus S Volt plus die Spannung, die auf dem Weg 113-1 angezeigt wurde, als alle Datenbits tief waren, zu sein.
Wenn eine Stabilisatorschaltung verwendet ist, ergibt der Gesamtwandler eine Ausgabe von näherungsweise 0 bis plus 5 Volt, die von den 0 und plus 5 Volt leicht versetzt sein kann. Dieser Versatz ist ziemlich klein und in der Mikrovolt-Größenordnung. Diese Anordnung ergibt einen exakten Ausschlag des Ausgangssignals von 5 Volt. Dies hat bei vielen Anwendungen, bei denen weniger als 16 Datenbits verwendet sind, normalerweise keine Konsequenz. Wenn es erwünscht ist, eine genaue absolute Ausgangsspannung von 0 bis plus 5 Volt zu erhalten, kann eine zweite Stabilisatorschaltung verwendet werden, um eine geregelte virtuelle Masse zu verwenden. Dies erfordert die Bestimmung eines zweiten Kanals des Wandlers. Dieser zweite Kanal wird dann für eine 0-Ausgabe auf der virtuellen Masse auf die gleiche Art und Weise kalibriert, die für die Kalibrierung der Ausgabe des Kanals 0 auf 5 Volt beschrieben wurde.
Ein typischer Betriebszyklus des Hochfahrens, nachdem die Schaltung kalibriert ist, ist wie folgt
1) Die anfänglichen oder Ruhe-Eingangssignalbedingungen sind:
DACCLK - aktiv
DLN - HOCH
DATEN - ohne Bedeutung
DCLK - HOCH
2) Bei jedem Hochfahren wird das Register 501 durch zweimaliges Schreiben der ersten Daten und der Adresse gelöscht (wiederhole die nachfolgenden Schritte 3 und 4 zweimal). Dieser Schritt ist nicht wieder erforderlich, bis das Gerät abgeschaltet und dann nachfolgend hochgefahren wird. Er ist ebenfalls nicht erforderlich, wenn der erste Kanal, der nach dem Hochfahren geladen werden soll, mit 16 Datenbits plus den Adreßbits des Kanals 0 geladen ist.
3) Datenbits, denen vier A-Adreßbits folgen, werden durch die DCLK-Pulse in das Schieberegister 501 geschoben. Nachdem alle Daten- und Adreß-Bits für jeden Kanal eingeschoben sind, muß das DCLK-Signal in dem HOCH-Zustand belassen werden.
4) Das Signal DL* wird einmal pro empfangenem Wort zyklisch durchlaufen. Dies speichert die Datenbits in dem geeigneten Abschnitt des Datenlatchs 514 entsprechend der Leitung mittels der A-Adreßbits auf dem Weg 507 zwischen. Es bereitet ferner das Schieberegister 501 darauf vor, vor dem Schieben eines weiteren Worts auf dem Weg 122 gelöscht zu werden. Das Signal DL* muß nach dem Eingeben der Daten in den Latch 514 in dem HOCH-Zustand bleiben. Wenn das Signal DACCLK* aktiv ist, wird kontinuierlich eine Ausgabe auf einem Weg 106 erzeugt-. Die Schritte 3 und 4 werden für jeden verwendeten Kanal wiederholt.
5) Der erste D/A-Kanal, der nach jedem Hochfahren mit Daten geladen wird, ist stets der Kanal 0. Dies steuert die Ausgangsspannungs-Stabilisatorschaltung 102, die die +V-Spannung zu der Schnittstelle 104 einstellt. Ein beliebiger Kanal kann als der Steuerkanal verwendet werden, wenn nicht der Kanal 0 verwendet werden soll. Der +5V-Stabilisator ist stets mit dem Steuerkanal verbunden.
Es sollte offensichtlich sein, daß jeder Wandlerkanal als ein X-Bit-Wandler wirkt, wenn dieser Kanal mit X-Datenbits geladen wird, wobei X kleiner oder gleich n ist, und n die maximale Anzahl von Datenbits ist, die der Wandler entsprechend seinem Entwurf verwenden kann.
Es sollte offensichtlich sein, daß jeder Wandlerkanal der vorliegenden Erfindung als ein X-Bit-Wandler wirkt, wenn dieser Kanal mit X-Datenbits geladen wird, wobei X kleiner oder gleich n ist, wobei n die maximale Anzahl von Datenbits ist, die der Wandler gemäß seinem Entwurf verwenden kann.
Als eine Veranschaulichung dieses Typs eines Datenbitstroms sei angenommen, daß der Wandler entworfen ist, um mit einem Maximum von 16 Datenbits zu arbeiten. Es sei ferner angenommen, daß ein Kanal des Wandlers mit nur 7 Datenbits beladen ist. Das Bit d9 wird nun das Daten-LSB, während das Bit d15 das Daten-MSB bleibt. Die Datenbits d0 bis d8 werden nicht verwendet und nicht geladen. Jedoch werden dieselben alle durch den Wandler automatisch TIEF gesetzt. Wenn nun das LSB-Datenbit d9 nur mit HOCH-Daten geladen ist (d10> d15 alle TIEF), besteht der Ausgangspulsstrom zu dem zugeordneten Filter aus 256 200ns breiten 5V-Pulsen, wenn ein 20MHz-Auffrischtakt (DACCLK) auf der Leitung 121 verwendet ist.
Wenn nur das MSB-Datenbit HOCH ist (die Bits d0> d14 alle TIEF sind), besteht der Ausgangspulsstrom aus 256 12800ns breiten 5V-Pulsen (20MHz-DACCLK). Wenn alle Datenbits (d9> d15) HOCH sind, besteht der Ausgangspulsstrom bei einem DACCLK von 20 MHz aus 256 25400ns breiten 5V-Pulsen und 256 200ns breiten 0V-Pulsen. Für diesen Fall der 7 Datenbits besitzt die Filterausgangsspannung 128 (2&sup7;) Stufen (39,06 mV pro Stufe, wenn ein Filter mit einer Verstärkung von Eins verwendet ist).
Obwohl ein spezifisches Ausführungsbeispiel dieser Erfindung hierin offenbart wurde, wird erwartet, daß Fachleute weitere Ausführungsbeispiele entwickeln können, die sich von diesem speziellen Ausführungsbeispiel unterscheiden, jedoch in den Bereich der beiliegenden Ansprüche fallen. Z.B. könnten andere Taktraten, als die hierin gezeigten, verwendet werden. Ferner könnten andere Raten/Breiten-Modulationskombinationen verwendet werden, wie z. B. 64 Ratenmodulationspulse statt der 256.

Claims

1. Ein Digital/Analog-Wandler mit:

einem mit geschlossener negativer Rückkopplungsschleife gesteuerten Mehrkanal-Digital/Analog-Wandler mit variabler Bitzahl mit:

einem gemeinsamen Kalibrierungs- und Steuer-Kanal und einer Mehrzahl von Datenkanälen;

einem allen Kanälen gemeinsamen Eingangsleitungsweg (122),

einer Einrichtung (117) zum Liefern von Eingangsworten mit Adreßbits und Datenbits zu dem Eingangsleitungsweg, wobei jedes eindeutige Adreßbitmuster einen eindeutigen Kanal des Wandlers spezifiziert,

einem Register (501), wobei das Register ein Schieberegister ist,

einer Einrichtung (122) zum Eingeben jedes auf dem Eingangsleitungsweg gelieferten Worts in das Register unter der Steuerung von Pulsen (124), die gleichzeitig an einen Takteingang des Registers angelegt werden,

einer Einrichtung (123) zum Auslesen des Registers,

einem Mehrabschnitts-Latch (514),

einer Einrichtung (508), die auf das Auslesen anspricht, um nur die Datenbits in dem Register zu den Eingängen aller Abschnitte des Latchs zu leiten, wobei jeder Latchabschnitt in der Lage ist, eine variable Anzahl von Datenbits zu empfangen;

einer Einrichtung (513) zum Eingeben der weitergeleiteten Datenbits in einen Abschnitt des Latchs unter Steuerung der Adreßbits in dem Register,

einem Mehrabschnitts-Binärratenmultiplizierer (516) mit einem eindeutigen Abschnitt für jeden Abschnitt des Latchs,

einer Einrichtung (518) zum Liefern der Datenbits in dem Latchabschnitt zu einem zugeordneten Abschnitt des Binärratenmultiplizierers,

einer Einrichtung (Fig. 6, 7, 8) in dem Binärratenmultiplizierer, die auf das Liefern der Datenbits anspricht, um ein Puls-moduliertes Signal, das dem binären Wert der Datenbits in dem Latch entspricht, zu erzeugen,

einer Einrichtung (519) zum Liefern des Puls-modulierten Signals von dem Binärratenmultiplizierer zu einem zugeordneten Abschnitt einer Mehrabschnitts-Flip-Flop-Einrichtung (517),

einer Einrichtung (511) zum Anlegen von Taktpulsen an einen Takteingang der Mehrabschnitts-Flip-Flop-Einrichtung,

wobei die Mehrabschnitts-Flip-Flop-Einrichtung auf das Anlegen der Taktpulse und des Puls-modulierten Signals anspricht, um an ihrem Ausgang Pulse gesteuerter Breite zu bilden, und

einer Einrichtung (125- und 104) zum Anlegen der Ausgangspulse gesteuerter Breite, die von der Mehrabschnitts-Flip-Flop-Einrichtung gebildet werden, an einen zugeordneten Abschnitt eines Mehrabschnitts-Filters,

wobei das Filter auf das Anlegen der Pulse von der Flip-Flop-Einrichtung anspricht, um ein analoges Ausgangssignal (113-) mit einer exakt gesteuerten Amplitude herzuleiten, das den binären Wert der Datenbits in dem Latch darstellt.

2. Der Wandler gemäß Anspruch 1, bei dem die letztgenannte Einrichtung zum Anlegen folgende Merkmale aufweist:

eine Mehrabschnitts-Schnittstelle (104),

eine Einrichtung (125) zum Weiterleiten des Signals an dem Ausgang der Mehrabschnitts-Flip-Flop-Einrichtung zu einem zugeordneten Abschnitt der Schnittstelle, und

eine Einrichtung (106) zum Weiterleiten des Signals von dem zugeordneten Schnittstellenabschnitt zu dem zugeordneten-Abschnitt des Filters.

3. Der Wandler gemäß Anspruch 1, bei dem die Einrichtung zum Eingeben der Datenbits in den Latchabschnitt folgende Merkmale aufweist:

einen Adreßdecodierer (509),

eine Einrichtung (507) zum Liefern der Adreßbits, die aus dem Register ausgelesen werden, zu dem Decodierer, und

eine Einrichtung (509, 513), die den Decodierer einschließt, die auf das Liefern der Adreßbits anspricht, um den Latchabschnitt, in den die Datenbits, die aus dem Register ausgelesen werden, eingegeben werden, zu steuern.

4. Der Wandler gemäß Anspruch 1, bei dem einer der Kanäle des Wandlers einen Kalibrierungs- und Steuer-Kanal aufweist:

wobei der Binärratenmultiplizierer auf den Empfang eines Kalibrierungsworts, das Adreßbits aufweist, die den Kalibrierungskanal spezifizieren, anspricht, um ein Pulsmoduliertes Signal zu erzeugen, das ein Kalibrierungssignal (519-0) aufweist,

einen Ausgangsspannungsstabilisator (102-0),

eine Einrichtung (106-0) zum Anlegen des Kalibrierungssignals an den Stabilisator, solange das Kalibrierungswort an den Binärratenmultiplizierer angelegt bleibt, und

eine Einrichtung (107) in dem Stabilisator, die auf das Anlegen des Kalibrierungssignals anspricht, um eine Versorgungsspannung zu steuern, derart, daß die Amplitude dem Ausgangssignals, das von dem Filter erzeugt wird, als Reaktion auf den Empfang eines Worts, dessen Datenbits einen vorbestimmten maximalen binären Wert darstellen, einen vorbestimmten Pegel besitzt.

5. Der Wandler gemäß Anspruch 2, bei dem einer der Kanäle einen Kalibrierungskanal aufweist:

wobei der Binärratenmultiplizierer auf den Empfang eines Worts, das Adreßbits aufweist, die den Kalibrierungskanal spezifizieren, anspricht, um ein Puls-moduliertes Signal zu erzeugen, das ein Kalibrierungssignal aufweist,

einen Ausgangsspannungsstabilisator (102-0),

eine Einrichtung (106-0) zum Anlegen des Kalibrierungssignals an den Stabilisator, und

eine Einrichtung (107) in dem Stabilisator, die auf das Anlegen des Kalibrierungssignals anspricht, um eine Versorgungsspannung eines gesteuerten Werts an die Schnittstelle anzulegen, derart, daß die Amplitude eines Ausgangssignals, das durch einen beliebigen der Filterabschnitte erzeugt wird, als Reaktion auf den Empfang eines Worts, dessen Datenbits einen vorbestimmten maximalen binären Wert darstellen, einen vorbestimmten Pegel besitzt.

6. Der Wandler gemäß Anspruch 1, der ferner folgende Merkmale aufweist:

einen Binärzähler (504),

einen Binärratenmultiplizierer-Freigabegenerator (505),

eine Einrichtung (604) zum Erzeugen eines nicht-invertierten Taktsignals (602) und eines invertierten Taktsignals (601, 511),

eine Einrichtung (602) zum Anlegen des nicht-invertierten Taktsignals an den Zähler, um den Zähler bei jedem angelegten nicht-invertierten Taktsignal um eine Zählposition weiterzubewegen,

eine Einrichtung (c0-c15) (Fig. 6, 7), die auf den Betrieb des Zählers als Reaktion auf das Anlegen des nicht-invertierten Taktsignals anspricht, um Signale von dem Zähler zu dem Binärratenmultiplizierer-Freigabegenerator zu liefern,

eine Einrichtung in dem Generator, die auf das Anlegen der Signale von dem Zähler anspricht, um Freigabesignale zu erzeugen, wobei es ein eindeutiges Muster von Freigabesignalen für jede Zählposition des Zählers gibt,

eine Einrichtung (512) zum Anlegen der erzeugten Freigabesignale an den Binärratenmultiplizierer,

wobei der Binärratenmultiplizierer auf den Empfang der Freigabesignale und das Anlegen der Datenbits von dem Latch anspricht, um das modulierte Pulssignal zu erzeugen, das die angelegten Datenbits in dem Latch darstellt, und

eine Einrichtung (511) zum Anlegen des invertierten Taktsignals an Takteingänge der Flip-Flop-Einrichtung, wobei die Flip-Flop-Einrichtung auf den Empfang der invertierten Taktsignale anspricht, um ein beliebiges Pulssignal, das von dem Binärratenmultiplizierer zu der Flip-Flop-Einrichtung geliefert wird, durch die Flip- Flop-Einrichtung zu takten, derart, daß das resultierende Signal am Ausgang der Flip-Flop-Einrichtung eine gesteuerte Breite, die durch die Periode des invertierten Taktsignals und die Ausgabe des Binärratenmultiplizierers bestimmt ist, aufweist.

7. Der Wandler gemäß Anspruch 6, bei dem die Einrichtung zum Anlegen der Datenbits an den Binärratenmultiplizierer folgende Merkmale aufweist:

eine Einrichtung (d0-d7) (Fig. 8) zum Liefern der logisch Inversen der niederwertigeren m Bits von n Bits, die die Datenbits enthalten, zu dem Binärratenmultiplizierer, und

eine Einrichtung (d8-d15) (Fig. 8) zum Liefern des Rests der n Bits zu dem Binärratenmultiplizierer in einer nicht-invertierten Form.

8. Der Wandler gemäß Anspruch 6, bei dem die Einrichtung zum Erzeugen folgende Merkmale aufweist:

eine Haupttaktquelle (116) zum Erzeugen eines Haupttaktsignals,

einen Teiler (604), und

eine Einrichtung (121) zum Weiterleiten des Haupttaktsignals von der Quelle zu dem Teiler, wobei der Teiler auf den Empfang des Haupttaktsignals (121) anspricht, um das Haupttaktsignal (602) zu teilen, um ein nicht-invertiertes Taktsignal und das invertierte Taktsignal (601) zu erzeugen.

9. Der Wandler gemäß Anspruch 1, bei dem die Anzahl von Datenbits eines empfangenen Wortes, das in die verschiedenen Abschnitte des Latchs eingegeben wird, zahlenmäßig von einem Minimum von 1 zu einem Maximum von n variieren kann, wobei n die maximale Bitkapazität jedes Latchabschnitts ist.

10. Der Wandler gemäß Anspruch 1, der ferner folgende Merkmale aufweist:

einen Ausgangsspannungsstabilisator in einem Abschnitt (102-0) des Filters, das dem Kalibrierungs- und Steuer- Kanal zugeordnet ist,

wobei der Binärratenmultiplizierer auf den Empfang eines Worts anspricht, das Adreßbits aufweist, die den Kalibrierungs- und Steuer-Kanal spezifizieren, um das Pulsmodulierte Ausgangssignal, das durch den Empfang der Datenbits des empfangenen Worts erzeugt wird, als ein Kalibrierungssignal an den Ausgangsspannungsstabilisator anzulegen, und

eine Einrichtung (107) in dem Stabilisator, die auf das Anlegen des Kalibrierungssignals anspricht, um die Amplitude der Versorgungsspannung (113-0) des Wandlers zu steuern,

wobei die Filterabschnitte, die den Datenkanälen zugeordnet sind, jeweils auf die Steuerung der Versorgungsspannung und das Anlegen des Puls-modulierten Signals (106-0) von einem zugeordneten Abschnitt des Binärratenmultiplizierers an jeden Filterabschnitt ansprechen, um ein analoges Ausgangssignal auf einem Ausgang jedes Filterabschnitts zu erzeugen, wobei die Amplitude des Ausgangssignals den binären Wert der Datenbits eines empfangenen Worts darstellt, welches an den Abschnitt des Binärratenmultiplizierers angelegt ist, der jedem Filterabschnitt zugeordnet ist,

wobei das analoge Ausgangssignal jedes Filterabschnitts exakt auf einer konstanten Amplitude bleibt, solange die Datenbits an den Abschnitt des Binärratenmultiplizierers, der jedem Filterabschnitt zugeordnet ist, angelegt bleiben, während die Datenbits eines empfangenen Worts an den Eingang des Abschnitts des Binärratenmultiplizierers, der dem Kalibrierungs- und Steuer-Kanal zugeordnet ist, angelegt bleiben.

11. Der Wandler gemäß Anspruch 10, bei dem:

der Binärratenmultiplizierer ein modifizierter Binärratenmultiplizierer ist; und

der Spannungsstabilisator einen Verstärker mit negativer Rückkopplung und hoher Verstärkung und eine hochstabile Spannungsreferenzquelle aufweist.

12. Der Wandler gemäß Anspruch 10, der als Reaktion auf den Empfang eines Worts, das weniger als n Datenbits enthält, wirksam ist, derart, daß das erzeugte, eindeutige, Puls-modulierte Signal für jedes Wort ein solches ist, das, wenn m Datenbits von n Datenbits eines empfangenen Worts an den Binärratenmultiplizierer angelegt werden (wobei m < oder = n und n die maximale Bitkapazität des Wandlers ist), der Kanal des Wandlers, der durch das Wort spezifiziert ist, automatisch als ein m-Bit-Digital/Analog-Wandler arbeitet.

13. Der Wandler gemäß Anspruch 1, bei dem:

die Mehrabschnitts-Flip-Flop-Einrichtung wirksam ist, um ein Signal mit Pulsen einer exakt gesteuerten Breite zu erzeugen,

wobei der Wandler ferner folgende Merkmale aufweist:

eine Einrichtung zum Anlegen des Signals (125) mit Pulsen exakt gesteuerter Breite von einem Ausgang des zugeordneten Abschnitts der Flip-Flop-Einrichtung an einen zugeordneten Abschnitt einer Mehrabschnitts-Pulsausgabe-Schnittstellenschaltung (104), wobei jeder der Abschnitte derselben für einen unterschiedlichen der Kanäle eindeutig ist, wobei die Pulsausgabe-Schnittstellenschaltung wirksam ist, um die Amplitude des Signals mit Pulsen gesteuerter Breite dynamisch zu regeln,

wobei das Mehrabschnitts-Integrationsfilter (102) Abschnitte aufweist, die jeweils für einen unterschiedlichen der Kanäle eindeutig sind,

einen Ausgangsspannungsstabilisator (107) mit hoher Verstärkung und negativer Rückkopplung in einem Abschnitt des Filters, der dem Kalibrierungs- und Steuer-Kanal zugeordnet ist,

eine Einrichtung, die wirksam ist, wenn die Adreßbits eines empfangenen Worts den Kalibrierungs- und Steuer- Kanal spezifizieren, um das dynamisch geregelte Signal (106-0) mit Pulsen gesteuerter Breite von dem Abschnitt der Ausgangsschnittstellenschaltung, der dem Kalibrierungs- und Steuer-Kanal zugeordnet ist, zu dem Kalibrierungs- und Steuer-Abschnitt des Filters zu liefern, welcher auf das Liefern des dynamisch geregelten Signals mit Pulsen gesteuerter Breite anspricht, um ein analoges Ausgangssignal herzuleiten, dessen Amplitude den binären Wert der Datenbits des empfangenen Worts darstellt, dessen Adreßbits den Kalibrierungskanal in dem einen Latchabschnitt darstellen,

eine Einrichtung zum Anlegen einer hochstabilen Referenzspannung (VREF) an den Ausgangsspannungsstabilisator, wobei der Ausgangsspannungsstabilisator wirksam ist, um das hergeleitete analoge Ausgangssignal (106-0) und die hochstabile Referenzspannung zu vergleichen, um eine gesteuerte Ausgangsspannung zu erzeugen, die proportional zu dem Unterschied zwischen dem hergeleiteten analogen Ausgangssignal und der hochstabilen Referenzspannung ist,

eine Einrichtung (104-0), die wirksam ist, wenn die Adreßbits eines empfangenen Worts einen Datenkanal spezifizieren, um das dynamisch geregelte Signal mit Pulsen gesteuerter Breite von dem Abschnitt der Schnittstellenschaltungen, der dem Datenkanal zugeordnet ist, zu einem zugeordneten Abschnitt des Integrationsfilters zu liefern,

eine Einrichtung zum Anlegen der gesteuerten Ausgangsspannung (113-0) des Spannungsstabilisators an die Ausgangsschnittstellenschaltungen, um die Amplitude des dynamisch geregelten Signals mit Pulsen gesteuerter Breite zu steuern, welches durch Abschnitte der Schnittstellenschaltungen an Abschnitte des Filters geliefert wird,

wobei jeder Filterabschnitt, der einem Datenkanal, der durch Adreßbits eines empfangenen Worts spezifiziert ist, zugeordnet ist, auf das Anlegen des dynamisch regulierten Signals mit Pulsen gesteuerter Breite und auf das Anlegen der gesteuerten Ausgangsspannung an jeden Filterabschnitt anspricht, um ein analoges Ausgangssignal herzuleiten, dessen Amplitude genau den binären Wert der Datenbits des empfangenen Worts darstellt, dessen Adreßbits den Datenkanal in dem Latch spezifizieren,

wobei die Ausgabe jedes Filterabschnitts, der dem Datenkanal zugeordnet ist, auf einer konstanten Amplitude bleibt, solange die Datenbits des empfangenen Worts, dessen Adreßbits den Datenkanal spezifizieren, in dem Latch bleiben, und solange die hochstabile Referenzspannung unverändert bleibt.

14. Der Wandler gemäß Anspruch 13, der als Reaktion auf den Empfang eines Worts, das weniger als n Datenbits enthält, betreibbar ist, derart, daß das erzeugte eindeutige Pulssignal für jedes Wort derart ist, daß, wenn m Datenbits von n Datenbits eines empfangenen Worts zu dem Latch geliefert werden (wobei m < oder = n und n die maximale Bitkapazität des Wandlers ist), der Kanal des Wandlers, der von dem Wort spezifiziert ist, automatisch als ein m-Bit-Digital/Analog-Wandler arbeitet.

15. Ein Verfahren zum Betreiben eines mit einer negativen geschlossenen Rückkopplungsschleife gesteuerten Mehrkanal-Digital/Analog-Wandlers mit variabler Bitzahl, wobei der Wandler einen Kalibrierungs- und Steuer-Kanal und eine Mehrzahl von Datenkanälen aufweist, mit folgenden Schritten:

Liefern von Eingangsworten mit Adreßbits und Datenbits zu einem Eingangsleitungsweg (122), wobei jedes eindeutige Muster der Adreßbits einen eindeutigen Kanal spezifiziert,

Eingeben jedes angelegten Worts in ein Register (501) unter Steuerung von Taktpulsen, die gleichzeitig an einen Takteingang des Registers angelegt werden,

Auslesen des Registers,

Liefern nur der Datenbits (508), die aus dem Register ausgelesen werdend zu den Eingängen eines Mehrabschnitts-Latchs (514), wobei jeder Latchabschnitt in der Lage ist, eine variable Anzahl von Datenbits zu empfangen,

Eingeben der gelieferten Datenbits (508) in einen Abschnitt des Latchs (514) unter Steuerung der Adreßbits (A0-A3) in dem gelieferten Wort,

Liefern der Datenbits in dem Latchabschnitt zu einem zugeordneten Abschnitt eines Mehrabschnitts-Binärratenmultiplizierers (516), wobei ein Abschnitt für jeden Abschnitt des Latchs existiert,

Betreiben des Binärratenmultiplizierers als Reaktion auf das Liefern der Datenbits, um ein Puls-moduliertes Signal, das die Datenbits darstellt, an einen Ausgang (519) des Binärratenmultiplizierers anzulegen,

Anlegen des Ausgangssignals des Binärratenmultiplizierers an einen zugeordneten Abschnitt eines Mehrabschnitts-Flip-Flops (517), wobei das Mehrabschnitts- Flip-Flop wirksam ist, um an seinem Ausgang (125) Pulse mit gesteuerter Breite zu bilden, und

Anlegen der gebildeten Pulse des Mehrabschnitts-Flip- Flops an einen zugeordneten Abschnitt eines Mehrabschnitts-Filters (102),

wobei das Filter auf das Anlegen der gebildeten Pulse anspricht, um ein analoges Ausgangssignal (113) mit einer genau gesteuerten Amplitude herzuleiten, welche den binären Wert der Datenbits in dem Latch darstellt.

16. Das Verfahren gemäß Anspruch 15, bei dem der zuletzt genannte Schritt zum Anlegen folgende Schritte aufweist:

Weiterleiten des Signals an dem Ausgang des Mehrabschnitts-Flip-Flops (517) zu einem zugeordneten Abschnitt einer Mehrabschnitts-Schnittstelle (104), und

Weiterleiten des Signals (106) von dem zugeordneten Schnittstellenabschnitt zu dem zugeordneten Abschnitt des Filters (102).

17. Das Verfahren gemäß Anspruch 15, bei dem der Schritt des Eingebens der Datenbits (508) in das Mehrabschnitts- Latch folgende Schritte aufweist:

Liefern der Adreßbits, die aus dem Register ausgelesen werden, zu einem Adreßdecodierer (509), wobei der Decodierer auf den Empfang der Adreßbits (507) anspricht, um den Latchabschnitt zu steuern, in den die Datenbits (508), die aus dem Register ausgelesen werden, eingegeben werden.

18 Das Verfahren gemäß Anspruch 15, das ferner folgende Schritte aufweist:

Betreiben des Binärratenmultiplizierers (516) als Reaktion auf den Empfang eines Worts, das Adreßbits aufweist, die einen Kalibrierungs- und Steuer-Kanal spezifizieren, um ein Puls-moduliertes Signal (519), das ein Kalibrierungssignal darstellt, zu erzeugen,

Anlegen des Kalibrierungssignals an einen Ausgangsspannungsstabilisator (102-0), und

Betreiben des Stabilisators als Reaktion auf das Anlegen des Kalibrierungssignals, um eine Versorgungsspannung (113-0) zu erzeugen, derart, daß die Amplitude des Ausgangssignals, das von dem Filter (102) erzeugt wird, als Reaktion auf den Empfang eines Worts, dessen Datenbits einen vorbestimmten binären Wert darstellen, einen vorbestimmten Pegel aufweist.

19. Das Verfahren gemäß Anspruch 16, das ferner folgende Schritte aufweist:

Betreiben eines Binärratenmultiplizierers (516) als Reaktion auf den Empfang eines Worts (518-0), das Adreßbits aufweist, die einen Kalibrierungskanal spezifizieren, um ein Puls-moduliertes Signal (519-0) zu erzeugen, das ein Kalibrierungssignal aufweist,

Betreiben des Stabilisators (102-0) als Reaktion auf das Anlegen des Kalibrierungssignals (519-0), um eine Versorgungsspannung (113-0) eines gesteuerten Werts an die Schnittstelle anzulegen, derart, daß die Amplitude eines Ausgangssignals, das durch einen beliebigen der Filterabschnitte erzeugt wird, als Reaktion auf den Empfang eines Worts, dessen Datenbits einen vorbestimmten maximalen binären Wert darstellen, einen vorbestimmten Pegel aufweist.

20. Das Verfahren gemäß Anspruch 15, das ferner folgende Schritte aufweist:

Erzeugen eines nicht-invertierten Taktsignals (602) und eines invertierten Taktsignals (511, 601),

Anlegen des nicht-invertierten Taktsignals (602) an einen Zähler (606, 504), um den Zähler bei jedem erzeugten nicht-invertierten Taktsignal um eine Zählposition weiterzubewegen,

Anlegen von Signalen (c0-c15, c8*-c14*) von dem Zähler zu einem Binärratenmultiplizierer-Freigabegenerator (505), wobei der Generator auf die Signale von dem Zähler anspricht, um Freigabesignale zu erzeugen, wobei ein eindeutiges Muster von Freigabesignalen (e0-e15) für jede Zählposition des Zählers existiert,

Anlegen der Freigabesignale (E0-E15) an den Binärratenmultiplizierer (516), wobei der Binärratenmultiplizierer auf den Empfang der Freigabesignale (512) und das Liefern der Datenbits (518) von dem Latch anspricht, um das modulierte Pulssignal (519) zu erzeugen, das die gelieferten Datenbits in dem Latch darstellt, und

Anlegen des invertierten Taktsignals (511) an Takteingänge des Mehrabschnitts-Flip-Flops (517), wobei das Mehrabschnitts-Flip-Flop auf den Empfang der invertierten Taktsignale anspricht, um ein Pulssignal durch das Mehrabschnitts-Flip-Flop zu takten, welches von dem Binärratenmultiplizierer an das Mehrabschnitts-Flip-Flop angelegt wird, derart, daß das resultierende Signal (125) am Ausgang des Mehrabschnitts-Flip-Flops eine exakte Breite aufweist, die durch die Periode des geteilten invertierten Taktsignals und die Ausgabe des Binärratenmultiplizierers bestimmt ist.

21. Das Verfahren gemäß Anspruch 20, bei dem der Schritt des Lieferns der Datenbits von dem Latch zu dem Binärratenmultiplizierer folgende Schritte aufweist:

Liefern der logisch Inversen (d0*-d7*) (Fig. 8) der niederwertigeren m Bits der n Bits, die die Datenbits enthalten, zu dem Binärratenmultiplizierer, und

Liefern des Rests der n Bits (d8-d15) (Fig. 8) zu dem Binärratenmultiplizierer in nicht-invertierter Form.

22. Das Verfahren gemäß Anspruch 20, bei dem der Schritt des Erzeugens folgende Schritte aufweist:

Erzeugen eines Haupttaktsignals (121), und

Weiterleiten des Haupttaktsignals zu einem Teiler (604), wobei der Teiler auf den Empfang des Haupttaktsignals anspricht, um das Haupttaktsignal (602) zu teilen, um das nicht-invertierte Taktsignal und das invertierte Taktsignal (511, 601) zu erzeugen.

23. Das Verfahren gemäß Anspruch 15, bei dem die Anzahl der Datenbits eines empfangenen Worts, das in die verschiedenen Abschnitte des Latchs eingegeben wird, zahlenmäßig von einem Minimum von 1 auf ein Maximum von n variieren kann, wobei n die maximale Bitkapazität jedes Latchabschnitts ist.