DE68920419T2

DE68920419T2 - Verfahren und Anordnung für eine leistungsfähige DRAM-Steuerung.

Info

Publication number: DE68920419T2
Application number: DE68920419T
Authority: DE
Inventors: Jeffrey D Kurtze; James Turner
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1988-10-28
Filing date: 1989-10-06
Publication date: 1995-05-04
Anticipated expiration: 2009-10-07
Also published as: DE68920419D1; EP0375121B1; JP2909592B2; JPH02223091A; EP0375121A3; US5022004A; EP0375121A2

Description

Gebiet der Erfindung

Die vorliegende Erfindung betrifft ein Computerspeichersystem und insbesondere ein Cache- Speichersystem.

Hintergrund der Erfindung

Hochgeschwindigkeitscomputerspeicher, insbesondere die Leistung von Cache-Speichern wird stark beeinflußt durch den benötigten Zeitaufwand für das Eingeben neuer Daten, die durch den Prozessor angefordert werden. Je früher solch eine Leseoperation im Hauptspeicher gestartet werden kann, desto weniger Zeit wird benötigt, um den Cache-Speicher zu füllen. Der Einfluß der Lesezugriffszeit auf die Leistung wird aus der Lesezugriffszeit der Cache-Ausfallrate abgeleitet. Das ist der Zeitbetrag, durch den ein mittlerer Prozessorzyklus infolge des Lesezugriffs des Cachespeichers vergrößert wird.

Zusammenfassung der Erfindung

Das Verfahren und das Gerät nach der vorliegenden Erfindung startet einen Lesevorgang vor einer zuvor ausgelösten Schreiboperation, ausgenommen, dar eine Lesevorgang nur auf Schreibvorgänge zur Vervollständigung warten muß, wenn sie einen Einfluß auf die Daten haben, die durch den Lesevorgang zu erhalten sind. Folglich kann ein Lesevorgang vor irgend einem Schreibvorgang, der nicht kollidiert, ausgelöst werden.
Die Gelegenheit zur Auslösung von Lesevorgängen vor Schreibvargängen ergibt sich überall dort, wo Schreibvorgänge gepuffert sind. In diesen Fällen wird der Adressbereich des Lesevorganges mit vorhergehenden Schreibvorgängen, die im Puffer oder der Warteschlange gespeichert sind, verglichen. Wenn sich die Adressen nicht überschneiden, dann kann der Schreibvorgang keinen Einfluß auf das Ergebnis des Lesevorganges haben und der Lesevorgang wird ausgelöst und startet zuerst. Wenn sich die Adressen überschneiden, dann wartet der Lesevorgang darauf, daß der Schreibvorgang gestartet wird. Der Adressenvergleich kann sequentiell durch Springen durch die aufgereihten Schreibbefehle ausgeführt werden, wie in dieser Ausführung, oder er kann parallel dazu durch Kopieren der Adressenvergleichslogik ausgeführt werden.
Bei einem Lesezyklus sind die Zyklen eines typischen statischen Spalten- DRAMs: (1) Zeilenadresse eintragen, (2) Zeilenadressimpuls angelegt, (3) Spaltenadresse eintragen, (4) Spaltenimpuls angelegt, (5) Impulse während einer Vorladezeit nicht angelegt. Wenn die Zeilenadresse von einer Operation zur anderen die gleiche ist, dann kann die Phase 5 des laufenden Zyklus und die Phasen 1 und 2 des nächsten Zyklus (und 4 für den statischen Spaltenanzeiger) übersprungen werden, so daß die Zeit, die für den folgenden Zyklus benötigt wird, verringert wird. Identische Einsparungen können bei den Schreibzyklen gemacht werden. Die Adressenvergleichslogik wird verwendet, um festzustellen, ob die Bits, die das Setzen der DRAM's anwählen, zu verwenden sind und die Zeilenadressimpulse (RAS) der Adressbits die gleichen sind. Diese Fähigkeit, einen kürzeren Zyklus zu verwenden, vergrößert die Speicherleistung und reduziert die Zugriffszeit, die zum Löschen der Schreiboperationen aus der Befehlsliste notwendig ist und reduziert auch die Wartezeit bei Lesevorgängen. Es wird auf den Artikel "The use of static column RAM as a memory hierarchy" des 1. Annual International Symposiom on Computer Architekture, in Ann Arbor, Mich. vom Juni 1984, Seiten 167 bis 174 hingewiesen. Ebenfalls von Interesse ist der Artikel "Branchalde instruction buffer for cacheless machines" des IBM Technical Disclosure Bullet, 30. Jahrgang, Nr. 4, Seiten 1711 bis 1713.

Kurze Beschreibung der Zeichnung

Diese und weitere Merkmale der vorliegenden Erfindung sind durch Lesen der folgenden detailierten Beschreibung im Zusammenhang mit den Zeichnungen besser zu verstehen, in denen
Fig. 1 ein DRAM-Steuerzustandsdiagramm nach dem Stand der Technik zeigt;
Fig. 2 ein DRAM-Steuerzustandsdiagramm entsprechend einer Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 3 ein Blockdiagramm einer Ausführungsform einer DRAM- Adressier- und Steuereinheit gemäß der vorliegenden Erfindung zeigt; und
Fig. 4 ein Blockdiagramm zeigt, das ein weiteres Detail der Befehls- und Adressbereichselemente liefert und den sequentiellen Adressenvergleich veranschaulicht.
Weitere Details einer Ausführungsform eines Speichersystems sind in Anlage I dargestellt und in den gleichzeitig anhängigen Anmeldungen APOLL-118XX, "A FLOATING POINT PIPELINE PROCESSOR", eingereicht am 26. Oktober 1988, (entsprechend der europäischen Patentanmeldung Nr. 89 310 561.9), die als Referenz aufgenommen wurde, und APOLL-114XX, betitelt mit "AN EFFICIENT CACHE WRTTE TECHNIQUE THROUGH DEFERRED TAG MODIFICATION", (entsprechend der europäischen Patentanmeldung Nr. 89 310 611.2) gleichzeitig hiermit eingereicht und als Referenz angegeben.

Detailierte Beschreibung der Erfindung

Die folgenden Lese- oder Schreibschritte der Speichereinheit Zyklen, Zustände, Signale und die zugehörige Hardware sind einzeln und in Kombination mit deiu Stand der Technik einem Fachmann bekannt und darüberhinaus in den Produktbeschreibungen und in den Applikationshinweisen für beispielsweise DRAMS 256kx4, 100ns statischer Spalten-DRAM, hergestellt von Toshiba mit der Bezeichnung TC514258J-10, von Mitsubishi mit der Bezeichnung M5M44C258J-10, von Hitachi mit der Bezeichnung HM 514258JP-10 und von FUJITSU mit der Bezeichnung MB81C4258- 10PJ, definiert.
Der bekannte DRAM-Zyklus ist im Zustandsdiagramm 50 in Fig.1 dargestellt. Wenn ein Standardzyklus startet (vom Leerlauf 52), wird der DRAM-Zeilenadressenteil des Befehls an die DRAM- Adressenlinien und die DRAM-Steuerlinien angelegt, die Zeilenadressenauswahl (RAS), der Chipselect (CS) und der Schreibvorgang (W) sind nicht aktiviert. Die RAS-Steuerlinie ist im Zustand RAS 54 aktiviert, im Zustand CS/W ist die Spaltenadresse an die DRAM-Adresssenlinien angelegt und entweder CS (für einen Lesezyklus) oder W aktiviert. Der normale Ablauf besteht darin, die verfügbaren Daten 58 (DAV) festzustellen, um die Daten in einen Lesezyklus zu laden oder um CS zu aktivieren, um einen Schreibzyklus auszuführen. Der Zyklus wird dann durch Vorgehen zum Zustand Pchg 60, der alle Steuerlinien deaktiviert und dann zum Leerlauf 52, vervollständigt.
Im Gegensatz dazu ist die Funktionsweise des DRAM nach der vorliegenden Erfindung in der Zustandszeichnung 70 nach Fig. 2 in Verbindung mit der Steuerung 100 nach Fig. 3 dargestellt. Die Funktionsweise der Zustände 72, 74 und 76 entspricht der der Zustände 52, 54 und 56 nach Fig. 1. Wenn wir in DAV 78 erkennen, dar die RAS-Adresse für den laufenden Zyklus dieselbe ist wie die RAS-Adresse für den nächsten auszuführenden Befehl, dann können wir zu CSW 76 rückverzweigen, entweder direkt oder über Zustand Ovlp 77. Im Zustand Ovlp 77, sowohl W, 123 als auch CS, 122, sind die Steuersignale nicht wirksam, um unbeabsichtigte Schreiboperationen im DRAM(s) 130 zu vermeiden. Ovlp 77 kann immer benutzt werden, wenn der Zeitbedarf des DRAM nicht auf andere Art und Weise erfüllt werden kann, ist aber immer erforderlich, wenn der laufende Zyklus ein Lesevorgang und der nächste Zyklus ein Schreibvorgang ist, so dar hier ein Überschneiden zwischen dem Anlegen des CS für den vorherigen Zyklus und W für den nächsten Zyklus nicht möglich ist. Der Übergang vom Zustand DAV 78 zum CS/W 76 eleminiert entweder zwei oder drei (es ist davon abhängig, ob Ovlp benutzt wird) der fünf Zustände, die für den Standardzyklus notwendig sind.
Ähnliche Einsparungen treten bei einem Lese-Ändern-Schreib- Zyklus ein. Der Standardzyklus (Stand der Technik) führt einen Lesezyklus aus, wie als Durchlauf durch die Zustände Leerlauf 52, RAS 54, CS/W 56 und RW1 62 beschrieben. Dann werden die Lesedaten geändert und in die gleiche Adresse in den Zuständen RW2 64 und DAV 58 geschrieben. Der Zyklus wirde dann durch Durchlaufen von Pcgh 60 und zurückkehren in den Leerlauf 52 beendet.
Im Gegensatz dazu sorgt die vorliegende Erfindung dafür, daß im Zustand DAV 78 (der erreicht wurde durch die Zustände 72, 74, 76, 82 und 84, wie entsprechend vorher unter Bezugnahme auf 52, 54, 56, 62 und 64 beschrieben wurde) die RAS-Adresse des nächsten Befehls und die RAS-Adresse des laufenden Zyklus gleich sind, dann läuft der Maschinenzustand bis CS/W 76 entweder über Ovlp 77 oder direkt 79. Deshalb sparen Anordnung und Verfahren nach der vorliegenden Erfindung zwei oder drei (72, 74 und 80) der sieben Zyklen ein, die gegenüber dem Standardzyklus 50 nach Fig. 1 erforderlich sind.
Die Speicherstruktur 100 nach Fig. 3 liefert Befehle für DRAM- Operationen (Lesen, Schreiben, Lesen-Ändern-Schreiben), die in die Befehlswarteschlange 110 eingetragen sind. Bei jedem Zyklus geht der Befehlsablauf durch die Warteschlange, wenn der nächste anliegende Eingang leer ist. In jeder Ebene erfolgt ein paralleler Vergleich (102, 104, 106, 108) zwischen dem RAS-Adressbereich eines jeden Eingangs in die Warteschlange und der RAS-Adresse des laufenden Zyklus, der durch die DRAM- Steuerung 120 durchgeführt wird. Der Komparatorausgang, der mit dem nächsten Befehl gekoppelt ist, der von der DRAM-Steuerung auszuführen ist, wird ausgewählt 112 und der DRAM-Steuerung bereitgestellt, um den Fluß seines Maschinenzustandes zu bewirken. Die DRAM-Steuerung liefert RAS, CS und W Steuersignale 121, 122 und 123 und eine multiplexe RAS/CAS Adresse in den Leitungen 114 zum DRAM-Array (130) zur Steuerung seiner Operationen entsprechend dem Zustand der im Diagramm 70 nach Fig. 2 dargestellt ist.
Eine Ausführung der in Fig. 4 dargestellten Steuerlogik wählt den nächsten auszuführenden Lesebefehl unter Verwendung des Multiplexers 210 und die Folge durch alle älteren Schreibbefehle in der Schlange unter Verwendung des Multiplexers 211 aus, der die Adressbereiche unter Verwendung des Comparitors 212 vergleicht. Wenn irgendein älterer Schreibbefehl in der Adresse widersprüchlich ist, dann wartet die Steuerlogik bis dieser Schreibbefehl ausgeführt ist, um den Lesebefehl für die nächste durchzuführende Operation zu starten. Andernfalls wird der Lesebefehl unmittelbar gestartet und von der DRAM-Steuerlogik mit Hilfe des Multiplexers 209 angezeigt, wenn der aktuelle auszuführende Befehl (falls einer) nicht länger von der DRAM-Steuerung benötigt wird.
Ferner gestattet die vorliegende Erfindung das Mischen der Daten von der Leseoperatian des Speichers mit Daten, die von den anstehenden Schreibbefehlen zu aktualisieren sind, um den Vorrang von Lese- vor Schreibvorgängen zu ermöglichen, die in der Adresse kollidieren.
Darüberhinaus liefert die Erfindung, wenn vorgesehen, eine Kommando folge zu einem Prozessor, der die Ausführung von Befehlen außer der Reihe (einschließlich Schreiben) in dem Hauptspeicher erlaubt, mit optimierter Nutzung dieser kürzeren Zyklen. Beispielsweise kann im Fall von zwei Operationen, die sich eine RAS-Adresse teilen und von einer anderen Operation oder anderen Operationen getrennt sind, die zweite Operation außerhalb der Reihenfolge durchgeführt werden.
Änderungen und Ergänzungen der vorliegenden Erfindung durch einen Fachmann werden als zum Schutzbereich der vorliegenden Erfindung gehörig betrachtet, der nicht begrenzt ist, außer durch die folgenden Ansprüche.

Claims

1. Verfahren zum Zugriff auf einen hochschnellen statischen Spalten- und dynamischen Direktzugriffsspeicher, bei dem die Befehle in einer Warteschlange angeordnet sind, dadurch gekennzeichnet, dar es die Schritte der Auswahl des ersten Lesebefehles in der Warteschlange, des Vergleichens der Adresse des Lesebefehls mit der Adresse jedes vorhergehenden Schreibbefehls in der Schlange und Beginn der Ausführung des Lesebefehls vor dem Schreibbefehl wenn, und nur wenn, jeder genannte Vergleich nicht übereinstimmend ist, umfaßt.

2. Ein Verfahren nach Anspruch 1, enthaltend einen Schritt der Unterdrückung des Schreibsignales und des Chip-Auswahl-Teiles des Adressensignales, wenn der laufende Zyklus ein Lesebefehl-Zyklus und das nächste Signal ein Schreibbefehlssignal ist.