DE3885985T2 - Speichersteueranordnung für ein Daten verarbeitendes System. - Google Patents

Description

• Die Erfindung betrifft allgemein Digitalcomputer und im besonderen ein digitales Computersystem, das einen Systembus zur Verbindung verschiedener Agenten und zur Übertragung von Datenblöcken zwischen Agenten Speicherzugriff im Seitenmodus hat.
• Die Erfindung stellt einen Computerbus zur Verfügung, der Speicherzugriff im Seitenmodus hat.
• Moderne Computersysteme sind oft durch eine Vielzahl von funktionell unterschiedlichen Arten von Schaltungskarten, oder Agenten, gekennzeichnet, die durch einen Systembus verbunden sind. Um den Entwurf solcher Schaltungskarten und die Implementierung von Softwareroutinen, die benötigt werden, um diese Karten zu benutzen, zu vereinfachen, sind solche Computerbusse typischerweise standardisiert. Ein solcher Bus ist ein als P1296 bekannter 32-Bit synchroner Hochleistungsbus, der auch allgemein als Multibus II bekannt ist.
• Ein solcher Bus umfaßt typischerweise eine Vielzahl von vordefinierten Signalleitungen, die zur Übertragung von Speicheradressen und Daten zwischen zwei oder mehreren mit dem Bus verbundenen Schaltungskarten verwendet werden. Andere Signalleitungen sind für die Steuerung der Datenübertragung über den Bus, für Unterbrechungsereignisse, und für Fehlerbedingungen festgelegt. Auch werden ein oder mehrere Taktsignale vom Bus zur Verfügung gestellt, um den Datenfluß zwischen Agenten zu synchronisieren. Typischerweise wird mit einem solchen Bus mindestens eine Schaltungskarte verbunden sein, die eine Datenverarbeitungsvorrichtung, wie zum Beispiel einen Mikroprozessor, enthält. Andere Schaltungskarten können Ein/Ausgabeschaltungen (input/output -- I/O) zur Verbindung mit externen Geräten wie Massenspeichern, Bildschirmen und Druckern enthalten. Andere mit dem Bus verbundene Karten können Speicherkarten mit hoher Kapazität sein, die mehrere Schreib/Lesespeicher wie zum Beispiel dynamische Speicher mit wahlfreiem Zugriff (dynamic random access memory -- DRAN) enthalten, welche zum Speichern und Abrufen von Daten verwendbar sind. Zusätzlich kann eine Schaltungskarte wie zum Beispiel eine zur Steuerung eines Massenspeichers geeignete Karte auch relativ viel DRAN zur lokalen Pufferung von Daten, die zum Massenspeicher gehen und vom Massenspeicher kommen, enthalten, und sie kann auch einen lokalen Mikroprozessor zur Steuerung des Massenspeichers enthalten.
• Ein Problem tritt auf, wenn relativ große Datenblöcke zwischen Schaltungskarten auf einem solchen Bus übertragen werden sollen. Weil der Bus als gemeinsames Betriebsmittel aufgefaßt werden kann, das von jeder der mit dem Bus verbundenen Schaltungskarten verwendet wird, ist es wünschenswert, daß solche Datenübertragungen schnell vor sich gehen, um eine Verringerung der Bandbreite des Busses zu verhindern.
• Um eine vergrößerte Busbandbreite zu erreichen, ist es bekannt, einen FIFO-Puffer (first in/first out buffer) sowohl für einen anfordernden als auch für einen antwortenden Agenten zur Verfügung zu stellen. Zum Beispiel kann der anfordernde Agent den antwortenden Agenten benachrichtigen, daß ein Datenblock aus einem lokalen Speicher des antwortenden Agenten eingelesen und danach über den Bus an den anfordernden Agenten übertragen werden soll. Daraufhin greift der antwortende Agent auf die gewünschten Speicherstellen zu und lädt die darin enthaltenen Daten in den FIFO-Puffer des antwortenden Agenten, wobei die Daten danach vom FIFO-Puffer über den Bus zum FTFO-Puffer des anfordernden Agenten übertragen werden, von wo der anfordernde Agent die Daten aus lesen und in einem lokalen Speicher abspeichern kann. Verständlicherweise kann die Verwendung solcher FIFO-Puffer dazu führen, daß das System teuerer und komplexer wird. Weiter kann die Speicherkapazität der verfügbaren FIFO-Puffer ungenügend sein, um eine gewünschte Datenblockgröße zu übertragen, was zu der Notwendigkeit führt, den FIFO-Puffer zweimal oder öfter vollständig mit Daten zu laden.
• Bei anderen Systemen ist es bekannt, Speicherverzahnung zur Vergrößerung der Datenübertragungsgeschwindigkeit des Busses zu verwenden. Jedoch kann die Speicherverzahnung auch höhere Systemkosten verursachen. Auch kann die Speicherverzahnung nur die Geschwindigkeit von bestimmten Arten von Datenübertragungen erhöhen.
• Aus der großbritannischen Patentanmeldungsschrift GB 2 093 236A sind ein Pseudo-Diskettenspeicher, der DRANs verwendet, um die magnetische Diskette zu simulieren, und eine Speichersteuerung, welche die Arbeitsweise einer Diskettensteuerung simuliert, bekannt. Die CPU sendet eine Anforderung zum Lesen eines (simulierten) Sektors zur Zeit- und Auffrischungssteuerung, als ob sie eine normale Diskettensteuerung wäre. Die Zeit- und Auffrischungssteuerung steuert die Register, welche die Daten und die gewünschte Spur und den gewünschten Sektor aufnehmen, und führt dann den Zugriff auf die DRANs aus, um Datenbytes sequentiell entweder zu speichern oder wieder einzulesen. Wenn 128 Bytes übertragen worden sind, beendet die Zeit- und Auffrischungssteuerung den Übertragungsvorgang. Daher steuert die Zeit- und Auffrischungssteuerung nur das Ende des Zugriffs zu den DRANs.
• Das Problem, eine hohe Busbandbreite zu erzielen und aufrechtzuerhalten, ist auch verbunden mit der Notwendigkeit, daß die Speicher, wenn es DRAN-Bausteine sind, periodisch aufgefrischt werden müssen. Diese Notwendigkeit des Auffrischens kann bewirken, daß eine blockweise Datenübertragung unterbrochen werden muß, um das Auffrischen zu erledigen. Auch kann, wenn ein lokaler Prozessor in dem Agenten enthalten ist, auch der lokale Prozessor Zugriff zum Speicher benötigen und somit auch die Datenübertragung zwischen Agenten behindern.
Zusammenfassung der Erfindung
• Die oben erwähnten Probleme werden gelöst und die Vorteile verwirklicht durch eine Speichersteueranordnung in einem Daten verarbeitenden System, das zumindest einen anfordernden Agenten und einen antwortenden Agenten hat, die elektrisch durch einen Systembus verbunden sind, wobei der anfordernde Agent über den Systembus Zugriff auf einen Speicher des antwortenden Agenten zum Speichern und Wiedereinlesen von darin gespeicherten Daten anfordert. Die beanspruchte Speichersteueranordnung umfaßt eine Vorrichtung zum Erkennen einer Anforderung zum Einleiten eines Zugriffszyklus auf den Speicher des antwortenden Agenten; eine Vorrichtung, die auf die Vorrichtung zum Erkennen einer Anforderung anspricht, zum Erzeugen mehrerer Speicheradressierungs-Steuersignale zum nacheinander erfolgenden Zugriff auf den Speicher des antwortenden Agenten, wobei die Steuersignale mindestens einen einer Zeilenadresse zugeordneten Zeilenadressierungsimpuls und einen einer Spaltenadresse zugeordneten Spaltenadressierungsimpuls umfassen; und eine Vorrichtung zum Erkennen des Endes eines Speicherzugriffszyklus, wobei die Enderkennungsvorrichtung auf einen logischen Zustand eines durch den anfordernden Agenten erzeugten Zyklusende- Steuersignals anspricht. Gemäß der Erfindung erzeugt die Erzeugungsvorrichtung die Speicheradressierungs-Steuersignale, indem sie das Zeilenadressierungs-Impulssignal in Verbindung mit einer Zeilenadresse, die eine Datenseite im Speicher kennzeichnet, setzt und danach das Spaltenadressierungs- Impulssignal in Verbindung mit mehreren Spaltenadressen setzt und wieder zurücksetzt, um einen Typ des Speicherzugriffs im Seitenmodus auszuführen.
• Gemäß einem Verfahren der Erfindung wird hier ein Verfahren offenbart zur Steuerung eines Speichers, der in einem Daten verarbeitenden System verwendet wird, das zumindest einen anfordernden Agenten und einen antwortenden Agenten hat, die elektrisch durch einen Systembus verbunden sind, wobei der anfordernde Agent über den Systembus Zugriff auf einen Speicher des antwortenden Agenten zum Speichern und Wiedereinlesen von Daten anfordert und das Verfahren die Schritte umfaßt, eine Anforderung zum Einleiten eines Zugriffszyklus auf den Speicher des antwortenden Agenten zu erkennen; mehrere Speicheradressierungs-Steuersignale zum nacheinander erfolgenden Zugriff auf den Speicher des antwortenden Agenten zu erzeugen, wobei die Steuersignale mindestens einen einer Zeilenadresse zugeordneten Zeilenadressierungsimpuls und einen einer Spaltenadresse zugeordneten Spaltenadressierungsimpuls umfassen; das Endes eines Speicherzugriffszyklus zu erkennen, wobei die Enderkennungsvorrichtung auf einen logischen Zustand eines durch den anfordernden Agenten erzeugten Zyklusende-Steuersignals anspricht; und wobei der Erzeugungsschritt bewerkstelligt wird, indem das Zeilenadressierungs-Impulssignal in Verbindung mit einer Zeilenadresse, die eine Datenseite im Speicher kennzeichnet, gesetzt wird und danach das Spaltenadressierungs- Impulssignal in Verbindung mit mehreren Spaltenadressen gesetzt und wieder zurückgesetzt wird, um einen Typ des Speicherzugriffs im Seitenmodus auszuführen.
• Die oben erwähnten Aspekte der Erfindung werden unten in der eingehenden Beschreibung der Erfindung eingehender beschrieben, wobei die Beschreibung in Verbindung mit der Zeichnung gelesen wird, worin:
• Fig. 1 ein Blockschaltbild eines Systembusses 10 ist, an den eine Vielzahl von Agenten angeschlossen sind, und das verschiedene Arten von Signalgruppen erläutert, die der Bus 10 enthält;
• Fig. 2 ein Blockschaltbild eines typischen DRAN, das in einem an den Bus 10 angeschlossenen Agenten verwendet werden kann, ist;
• Fig. 3 ein vereinfachtes Zeitdiagramm ist, das typische RAS* CAS*-Speicherzugriffszyklen zeigt, die für den Zugriff auf das DRAN von Fig. 2 verwendet werden können;
• Fig. 4 ein vereinfachtes Zeitdiagramm ist, das Speicherzugriffszyklen im Seitenmodus zeigt, die ein Merkmal der Erfindung sind;
• Fig. 5 ein Blockschaltbild ist, das eine Speichersteuerung 66 und andere mit einem Speicher 60 verbundene Schaltungselemente zeigt;
• Fig. 6 ein Zeitdiagramm ist, welches das Ergebnis des Erkennens eines Seitenüberschreitungssignals zeigt;
• Fig. 7 ein Zeitdiagramm ist, das eine gebündelte Auffrischung des Speichers 60 zeigt; und
• Fig. 8 ein Zeitdiagramm ist, das die Auffrischung des Speichers 60 während eines Zugriffs mit hoher Priorität eines lokalen Prozessors zeigt.
• Obwohl das Verfahren und die Vorrichtung der Erfindung hier im Kontext einer Multibus-II-Umgebung beschrieben wird, sollte es einsichtig sein, daß die Erfindung in vielen digitalen Computersystemen, die einen Bus für die Datenübertragung zwischen zumindest zwei über den Bus verbundenen Agenten haben, angewendet werden kann.
• Die Betriebseigenschaften des Multibus II sind in einem Dokument mit dem Titel "High Performance 32-Bit Bus Standard P1296" beschrieben, das von der Arbeitsgruppe P1296 des Mikroprozessor- Normen-Komitees der IEEE verfaßt wurde (IEEE microprocessor standards committee, 20. Juni 1986, Entwurf 2.0).
• In Fig. 1, auf die wir nun Bezug nehmen, wird in Form eines Blockschaltbilds ein Teil eines digitalen Computersystems 1 dargestellt, das einen Bus 10 und eine Vielzahl von damit verbundenen Agenten 12-16 enthält. Wie in Fig. 1 gezeigt, sind ein anfordernder Agent 12 und antwortende Agenten 14 und 16 bidirektional an den Bus 10 angeschlossen. Der anfordernde Agent 12 kann einen lokalen Speicher 18 haben, der dynamische Speicher mit wahlfreiem Zugriff (dynamic random access memory -- DRAN) enthalten kann. Der antwortende Agent 16 wird auch mit einem lokalen Speicher 20 gezeigt, der auf ähnliche Art DRAN enthalten kann. Auch ist an den antwortenden Agenten 16 ein Massenspeicher 22 angeschlossen, der eine bekannte Winchesterplatte oder magnetische Diskette für die Massenspeicherung von Daten- und Programminformation enthält.
• Obwohl ein anfordernder Agent 12 und zwei antwortende Agenten 14 und 16 in Fig. 1 gezeigt sind, sollte man sich vergegenwärtigen, daß ein solches digitales Computersystem eine Vielzahl von anfordernden Agenten und ein Vielzahl von antwortenden Agenten, die mit dem Bus verbunden sind, haben kann. Weiter sollte man sich vergegenwärtigen, daß zu einem Zeitpunkt während des Betriebs des Systems 1 der anfordernde Agent 12 ein antwortender Agent sein kann, und daß der antwortende Agent 16 zu diesem Zeitpunkt ein anfordernder Agent sein kann. Die Charakterisierung eines Agenten als entweder ein anfordernder Agent oder ein antwortender Agent wird durch bestimmte Bussignale bewerkstelligt, die unten beschrieben werden.
• Als ein Beispiel für den Betrieb eines solchen Systems kann, wenn das System 1 ein Textverarbeitungssystem ist, der anfordernde Agent 12 eine Computer-Hauptbaueinheit sein, und der antwortende Agent 16 kann eine Diskettensteuerungs-Baueinheit sein, die Dokumentendaten abspeichert und von dem Massenspeicher 22 wieder einliest. In einem solchen System kann der Benutzer über eine Tastatur oder eine andere Vorrichtung mit einem Programm der Computer-Hauptbaueinheit interagieren, wobei das Programm eine Ausführungsform eines Textverarbeitungsprogramms ist, in das der Benutzer Dokumentendaten eingibt, die auf dem Massenspeicher 22 gespeichert werden. Weil solche Dokumentendaten als Seiten von Daten angeordnet sein können, ist es verständlich, daß eine bestimmte Blockgröße der Daten verwendet werden kann, um eine sichtbar angezeigte Seite eines Dokuments zu repräsentieren, wie zum Beispiel 2 KBytes Daten. Daher ist es weiterhin verständlich, daß es in einem solchen System wünschenswert sein kann, Datenblöcke über den Bus 10 als 2K- Blöcke zu übertragen und somit die Übertragung von Seiten von Dokumentendaten im System zu vereinfachen.
• Bus 10 kann 96 Leitungen umfassen, die in Gruppen mit verschiedener Funktionalität unterteilt sind.
• Eine Gruppe der Haupt-Steuersignale 24 liefert systemweite Signale wie zum Beispiel Rücksetz- und Initialisierungs- Steuersignale. Im Multibus 11 sind acht Haupt-Steuersignale festgelegt, von denen einige ein Rücksetzsignal zur Initialisierung des Systems und zwei Taktsignale, nämlich ein Bustakt (bus clock -- BCLK*) und ein Haupttakt (central clock -- CCLK*), sind.
• Es kann jedoch in einigen Systemen wünschenswert sein, ein drittes Taktsignal zur Verfügung zu stellen, wie zum Beispiel einen Systemtakt (System clock -- SCLK*) 24a (gezeigt in Fig. 5). Beispielsweise spezifiziert der Multibus 11, daß CCLK* die doppelte Frequenz von BCLK* haben soll, wobei Datenübertragungen über den Bus einen BCLK*-Zyklus benötigen. Daher ist, wenn BCLK* 10 MHz ist, CCLK* 20 MHz, und eine Datenübertragung auf dem Bus benötigt 200 Nanosekunden. Jedoch kann es in einigen Systemen wünschenswert sein, BCLK* mit 5 MHz zu betreiben, CCLK* mit 10 MHz, während man immer noch einen BCLK*-Zyklus benötigt, um eine Datenübertragung auf dem Bus durchzuführen. In einem solchen System kann es weiterhin wünschenswert sein, ein Taktsignal mit höherer Frequenz zur Verfügung zu stellen, so wie SCLK* 24a, das mit 20 MHz arbeitet, um eine Bustaktung mit hoher Frequenz zu erzeugen, sowie weitere Signale für die Vielzahl der mit dem Bus verbundenen Agenten.
• Die Gruppe der Zuteilungszyklussignale 26 umfaßt sieben Signalleitungen, wobei eine eine Busanforderung (bus request -- BREQ*) ist, die durch ein verdrahtetes ODER mit allen Agenten auf dem Bus verknüpft ist. Jeder Agent, der Zugriff auf den Bus 10 anfordert, muß BREQ* setzen, um Zugriff zu erhalten, wobei der Zugriff typischerweise von einer logischen Zuteilungsschaltung vergeben wird, die in Fig. 1 nicht gezeigt ist. Sechs Zuteilungs-Identifizierungssignale, ARB0*-ARB5*, werden von dem Agent oder den Agenten getrieben, die Zugriff auf den Bus benötigen, wobei diese Signale Eingaben für die Zuteilungssteuerung sind.
• Die Gruppe der Adress-/Daten-Bussignale 28 liefert Adress-, Daten- und Paritätssignale für Busübertragungen zum Lesen und Schreiben von Daten. Insgesamt gibt es 36 Adress/Daten- Bussignale, die als 32 gemultiplexte Adress/Daten-Bussignale (AD0*-AD31*) und vier den Datenbytes zugeordnete Paritätssignale, nämlich PAR0*-PAR3*, gekennzeichnet sind.
• Die Gruppe der Ausnahmezyklussignale 30 sorgt für die Fehlererkennung, die zum Beenden eines Busübertragungszyklus verwendet wird. Es gibt zwei Ausnahmezyklus-Signale, ein Busfehlersignal (BUSERR*) und ein Zeitüberschreitungssignal (TIMOUT*).
• Eine Gruppe der Systemsteuersignale 32 liefert Steuersignale, die zur Übertragung von Adressen und Daten über den Bus verwendet werden. Beim Multibus II gibt es 10 Systemsteuersignale SC0*-SC9*. Während einer Anforderungsphase eines Busübertragungszyklus treibt der anfordernde Agent 12 SC0* bis SC9*, um dem antwortenden Agenten, wie zum Beispiel dem antwortenden Agenten 16, Befehlsinformationen zu liefern. Während der Antwortphase des Busübertragungszyklus treibt der anfordernde Agent SC9* und SC0*-SC3*, während der antwortende Agent SC8* und SC4*-SC7* treibt, um Quittungsaustausch- und Statusinformationen zwischen dem anfordernden und dem antwortenden Agenten zu liefern.
• Im allgemeinen unterstützt der Multibus II eine Vielzahl von verschiedenen Typen von Datenübertragungen wie zum Beispiel die Nachrichtentypen. Diese Nachrichtentypen können eine Vielzahl von nicht angeforderten Nachrichten sein. Zusätzlich können Übertragungen der Speicherplatzdaten auftreten. Datenübertragungen von bis zu 64 KBytes werden vom Bus unterstützt. Jedoch sind in vielen herkömmlichen Systemen Datenübertragungen auf dem Bus auf Pakete von 32 Bytes begrenzt. Ein FIFO-Puffer (first in/first out buffer) wird typischerweise von jedem Agent verwendet, wobei der FIFO-Puffer des antwortenden Agenten vollständig mit Daten geladen wird und die Daten danach über den Bus 10 übertragen werden, wo sie von einem FIFO-Puffer des anfordernden Agenten empfangen werden. Wie oben beschrieben, kann die Verwendung von FIFO-Puffern dazu führen, daß das System teuerer und komplexer wird. Zusätzlich braucht das vollständige Laden und Auslesen der FIFO-Puffer erhebliche Zeit.
• In Figs. 2, 3 und 4, auf die wir Bezug nehmen, ist ein gut bekanntes DRAN gezeigt, das eine Signalleitung Daten-Eingang (data in) und eine Signalleitung Daten-Ausgang (data out) und mehrere Adressleitungen AD0 bis AD8 hat. Das DRAN 40 hat auch eine RAS*-, ein CAS*- und eine R/W-Signal-Steuerleitung. Um einen großen Datenspeicher mit einem Minimum von Eingabesignal- Pins und daher einer kleinen Packungsgröße zu erreichen, verwenden solche DRANs typischerweise die Adressleitungen im Multiplex-Betrieb, so daß zu einem Zeitpunkt während des Betriebs des Bausteins die Adressleitungen unter Steuerung von RAS* als Zeilenadressleitungen gekennzeichnet sind und zu einem anderen Zeitpunkt des Zyklus unter Steuerung von CAS* als Spaltenadressleitungen. Der in Fig. 2 gezeigte Baustein hat neun Adressignal-Pins und hat damit insgesamt 18 Adresseingänge, was einen Baustein ergibt, der insgesamt 256 KBit an Speicherzellen hat. Natürlich können andere DRANs wie zum Beispiel Bausteine mit 64 KBit und 1 MBit mehr oder weniger als neun Adresseingänge haben, und andere Bausteine können mehr als ein Datenbit speichern, so zum Beispiel Bausteine, die dazu eingerichtet sind, gleichzeitig 4 Datenbits zu speichern und wiedereinzulesen.
• Wie in Fig. 3 gezeigt, bewirkt der übliche Adressierungsmodus für ein solches DRAN, daß RAS* gesetzt wird 42, um im RAN die Zeilenadressleitungen, die auf AD0-AD8 liegen, zwischenzuspeichern. Nachdem RAS* gesetzt wurde, wird der Zustand der Adressleitungen AD0-AD8 auf die gewünschte Spaltenadresse umgeschaltet und CAS* gesetzt 44. Das Setzen von CAS* bewirkt typischerweise je nach dem Zustand von R/W* auch, daß ein Datenbit an der angegebenen Zeilen- und Spaltenadresse entweder im Baustein gespeichert oder vom Baustein gelesen wird.
• In Fig. 4 ist ein Typ von Adressierungsmodus gezeigt, der als Typ des Zugriffs im Seitenmodus bekannt ist, wobei RAS* einmal bei 46 gesetzt wird, um die Zeilenadresse im Baustein zwischenzuspeichern. Danach kann die Spaltenadresse wiederholt verändert werden, und CAS* kann vielmals (48-58) gesetzt werden, um Daten zu speichern oder wiedereinzulesen. Weil man die Anschauung haben kann, daß die Zeilenadressleitungen eine Seite von Datenbits im Baustein festlegen, kann das mehrfache Setzen von CAS* verwendet werden, um die Datenseite erheblich schneller als der übliche Typ des RAS*-CAS*-Zyklus zu durchlaufen. Ein solcher Zugriff im Seitenmodus ergibt sich als besonders vorteilhaft, wenn auf die Daten sequentiell zugegriffen wird, das heißt, wenn die Spaltenadresse für jeden Zugriff um eins erhöht oder verringert wird. Natürlich ist auch ein nicht-sequentieller Zugriff im Seitenmodus möglich und kann für manche Anwendungen wünschenswert sein.
• Gemäß dem Verfahren und der Vorrichtung der Erfindung wird dieser Typ eines Zugriffszyklus im Seitenmodus mit Vorteil eingesetzt, um die Bandbreite des Systembusses zumindest für den Typ des Datentransfers, bei dem Speicherbereiche übertragen werden, zu erhöhen. Während es bekannt ist, den üblichen Typ des RAS*-CAS*-Zyklus zur Datenübertragung zum und vom Bus zu verwenden, erfordern die durch das Setzen von RAS* für jeden Speicherzugriff hervorgerufenen Verzögerungen oft, daß die oben erwähnten FIFO-Puffer zum vorübergehenden Puffern von Daten verwendet werden. Gemäß der Erfindung wird ein viel schnellerer Speicherzugriffszyklus erreicht, indem man den Typ des Zugriffs im Seitenmodus verwendet und dadurch die Notwendigkeit eines lokalen Pufferspeichers für ankommende und abgehende Daten, um die gewünschte Busbandbreite aufrechtzuerhalten, vermeidet.
• In Fig. 5, auf die wir nun Bezug nehmen, ist eine erläuternde Ausführungsform der Erfindung gezeigt. Ein Speicher 60 enthält zwei Speicherbänke, wie zum Beispiel DRAN-Bausteine, die als eine Bank 1 62 und eine Bank 2 64 organisiert sind. Zwischen den Bänken wird durch die Signalleitungen RAS0* und RAS1*, die Eingaben an die Bank 1 beziehungsweise Bank 2 sind, ausgewählt. Jede der Bänke 62 und 64 enthält vier Unterbänke von byteweise organisierten Speichern. Die Auswahl eines speziellen Bytes innerhalb einer Bank geschieht über den Zustand der Signalleitungen CAS0*-CAS3*. Der spezielle Adressierungsmodus wird vom Zustand der Signalleitungen A0, A1, W0 und W1 bestimmt, die Eingaben an eine Speichersteuerung 66 sind, wobei diese Signalleitungen zum Beispiel verschiedene Adress-Signale des Speicheradressbus 68 und Steuersignale der Gruppe der Systemsteuersignale 32 sind. Die Zustände der oben erwähnten Signale werden durch einen mit der Speichersteuerung 66 verknüpften Decoder 70 decodiert und wählen sowohl die Breite der Übertragung aus dem Speicher als auch die Spalten der ausgewählten Speicherbausteine. Wahrheitstafeln, die das Verhalten des Decoders 70 beschreiben, werden unten gegeben. TABELLE 1 Breite der Speicherübertragung TABELLE 2
• Eine Eingabe R0 an die Speichersteuerung 66 kann auch eine Adressleitung sein, deren Zustand entweder Bank 1 oder Bank 2 zum Zugriff über RAS0* oder RAS1* auswählt.
• Ein Eingabesignal Anforderung/Quittierung (request/acknowledge -- R/A) ist ein bidirektionales Signal, das normalerweise eine Eingabe an die Speichersteuerung 66 ist, wenn die Steuerung 66 in einem inaktiven Betriebszustand ist. Wenn eine Anforderung zum Zugriff auf den Speicher 60 durch einen anfordernden Agenten erfolgt, kann während der Anforderungsphase einer sequentiellen Datenübertragung das R/A-Signal durch externe Logik (nicht gezeigt) einen "Low"-Impuls erhalten. Nachdem die externe Logik eine solche Anforderung auf Speicherzugriff getätigt hat, kann sie die R/A-Signalleitung freigeben, so daß diese während des Quittierungszyklus der Speicheranforderung durch die Steuerung 66 getrieben werden kann. Als Antwort auf die Anforderung greift die Speichersteuerung 66 auf den Speicher 60 entsprechend den Zuständen der Leitungen A0, A1, W0, W1 und R0 in Verbindung mit dem Zustand des Lese-/Schreibeingangs (RW) zu. Die Speichersteuerung 66 treibt dann R/A auf einen logischen "Low"- Signalpegel, um den Speicherzugriff zu quittieren. Nach der Einleitung eines Speicherzugriffs greift die Speichersteuerung 66 wiederholt auf den Speicher zu, bis eine EOC-Signalleitung (Bussignal SC2*) gesetzt wird, um einen Zyklusende-Zustand anzuzeigen. Wenn EOC gesetzt wird, wird die Speichersteuerung 66 benachrichtigt, daß der gegenwärtige Speicherzugriff der letzte Speicherzugriff der Antwortphase der sequentiellen Datenübertragung ist.
• In Fig. 6, auf die wir jetzt Bezug nehmen, ist ein Zeitdiagramm gezeigt, das einen Teil der aufeinanderfolgenden Speicherzugriffe veranschaulicht, die von der Steuerung 66 auf den Speicher 60 während der Antwortphase einer sequentiellen Datenübertragung ausgeführt werden. Wie man sehen kann, wird für jeden Zugriff die R/A-Signalleitung von der Steuerung 66 auf "Low" getrieben und dann freigegeben. Während dieser Speicherzyklen wird gemäß der Erfindung die RAS*-Leitung in einem gesetzten "Low"-Zustand gehalten, und die CAS*-Leitung wird wiederholt umgeschaltet, um einen Speicherzugriffszyklus im Seitenmodus zu erhalten. Während aufeinanderfolgender Zugriffszyklen im Seitenmodus wird die SC4*-Signalleitung durch die Speichersteuerung 66 gesetzt, um den anfordernden Agenten zu benachrichtigen, daß der Zustand "Antworter bereit" besteht, das heißt, daß die Speichersteuerung 66 für den Anforderer auf Daten zugreift. Eine durch die Speichersteuerung ausgegebene DENQ- Signalleitung kann verwendet werden, um, wenn Daten vom Speicher 60 gelesen werden, einen Puffer 72 zu aktivieren, um die Daten vom Speicherdatenbus 74 auf den Systembus 10 zu legen.
• Wenn man auf Fig. 6 Bezug nimmt, kann man klar sehen, daß der Typ des Speicherzugriffs im Seitenmodus, der eine Eigenschaft der Erfindung ist, auf vorteilhafte Weise für eine hohe Busbandbreite sorgt. Weil die RAS*-Signalleitung nicht für jeden Speicherzugriff getrieben werden muß, wird die zusätzliche Verzögerung, die durch das Setzen von RAS* in Verbindung mit jedem CAS* hervorgerufen wird, vermieden, womit die Geschwindigkeit der Gesamtübertragung eines Datenblocks zum oder vom Speicher 60 erhöht wird.
• Für das in Fig. 2 gezeigte DRAN wird eine gegebene Datenseite durch neun Zeilenadressleitungen gekennzeichnet, die dem RAS*- Signal zugeordnet sind. Daher kann man die Anschauung haben, daß das DRAN 512 Datenseiten enthält. Auch hat jede Seite wegen der neun dem CAS*-Signal zugeordneten Spaltenadressleitungen 512 Speicherzellen. Wenn eine gewünschte Datenblockgröße 512 Bytes übersteigt, ist es notwendig, auf mehr als eine Datenseite im Baustein zuzugreifen. Gemäß der Erfindung wird das durch einen Spaltenadressdecoder 76 für den Speicher bewirkt, der ein NICHT- UND-Gatter mit neun Eingängen sein kann, um zu erkennen, wenn die Spaltenadressleitungen alle den Zustand einer logischen "Eins" haben. Daher ist die Ausgabe des Decoders 76 ein Signal zum Erkennen einer Seitenüberschreitung (page crossing --- PC), das eine Eingabe für die Speichersteuerung 66 ist. Das wird in Fig. 6 veranschaulicht, wo zur Zeit T1 PC* durch den Decoder 76 auf "Low" getrieben wird. Als Reaktion darauf wird der gegenwärtige Speicherzugriff beendet und die RAS*-Signalleitung zusammen mit dem R/A-Signal und SC4* durch die Speichersteuerung 66 auf "High" getrieben. Dieses Vorgehen der Speichersteuerung 66 benachrichtigt den Daten empfangenden Agent durch das Zurücksetzen des "Antworter bereit"-Quittungssignals SC4*, daß der Antworter nicht länger im Bereitschaftszustand ist. Während RAS* zurückgesetzt ist, wird die Zeilenadresse im Adresslatch 77 zum Beispiel um 1 erhöht, um die nächstfolgende Datenseite in den Speicherbausteinen auszuwählen. Danach wird zur Zeit T3 RAS* gesetzt, wodurch die neue Zeilenadresse in die Speicherbausteine eingelesen und gespeichert wird und die Speicherzugriffszyklen im Seitenmodus wie zuvor beginnen, wobei die SC4*-Leitung wiederum gesetzt und R/A wiederum in einen "Low"-Zustand getrieben wird.
• Gemäß der Erfindung kann das Auffrischen des DRAN im Speicher 60 durch eine blockweise Auffrischungstechnik bewirkt werden. Ein Zeitgeber 78 erzeugt Auffrischungsanforderungen in im voraus festgelegten Intervallen, beispielsweise eine Auffrischungsanforderung alle 13.8 Mikrosekunden. Die Auffrischungsanforderungen werden durch einen Zähler 80 für Auffrischungsanforderungen gezählt und ein Vergleicher 82 bestimmt, wenn die Anzahl der gezählten Auffrischungsanforderungen einer im voraus bestimmten Schwellenanzahl, beispielsweise 24, gleichkommt oder sie übersteigt. Dann versucht die Steuerung 66, eine bündelweise Auffrischung aller 24 anstehenden Anforderungen durchzuführen. Wenn jedoch gerade eine Busübertragung stattfindet, führt die Speichersteuerung 66 die bündelweise Auffrischung nicht durch. Die Speichersteuerung 66 wird versuchen, zu warten, bis die Busübertragung abgeschlossen ist, das heißt, eine Übertragung stattgefunden hat, bei der EOC gesetzt ist. Wenn jedoch der Zähler 80 anzeigt, daß eine Maximalanzahl von Auffrischungsanforderungen, beispielsweise 41, ansteht, wird die Busübertragung unterbrochen und eine bündelweise Auffrischung ausgeführt. Wenn die Busübertragung unterbrochen ist, werden alle anstehenden Auffrischungen ausgeführt. Die genauen als Schwelle für anstehende Auffrischungen und Maximalanzahl von anstehenden Auffrischungen gewählten Zahlen werden so bestimmt, daß die Zeit, die der Differenz zwischen der Schwelle und der Maximalanzahl entspricht, genügt, um eine im voraus bestimmte Datenblockgröße zu übertragen. Beispielsweise ist für eine alle 13.8 Mikrosekunden erzeugte Auffrischungsanforderung die Differenz zwischen 24 und 41 Auffrischungsanforderungen ungefähr 234,5 Mikrosekunden, was, wie man erkannt hat, genügend Zeit ist, um den Vorgang einer Busübertragung von 2 KBytes (2048 Bytes) vollständig auszuführen. Wenn daher der Vorgang einer sequentiellen Busübertragung von 2 KBytes gerade vor dem Zeitpunkt, an dem 24 anstehende Auffrischungsanforderungen angesammelt sind, eingeleitet wird, wird die Busübertragung vollständig ablaufen, bevor die Speicher aufgefrischt werden. Vorzugsweise wird eine gerade Anzahl von Zeilen während des Auffrischungsbündels aufgefrischt, beispielsweise 42 Zeilen, wenn der Zähler 80 die Maximalanzahl aufweist.
• Um die Speicher bündelweise aufzufrischen, wird ein Auffrischungs-Quittierungssignal (refresh acknowledge -- RACK) von einer Auffrischungssteuerung 83 erzeugt, wobei das RACK- Signal einem Auffrischungszeilenzähler 84 ermöglicht, die Auffrischungszeilenadressen auf den Speicheradressbus zu legen. RACK wird daraufhin, von der Steuerung 83 gesteuert, zwischen einem "High"-Zustand und einem "Low"-Zustand für beispielsweise 24 Zyklen hin- und hergeschaltet, um 24 Zeilenadressen bündelweise aufzufrischen. Während der Auffrischung werden die Signale RAS0* und RAS1* vorzugsweise beide gesetzt, um gleichzeitig beide Speicherbänke aufzufrischen. Der Auffrischungszeilenzähler 84 kann von der steigenden Flanke des RACK-Signals hochgezählt werden, so daß am Ende jedes Auffrischungszyklus der Zähler 84 einen Stand hat, welcher der nächsten aufzufrischenden Zeilenadresse entspricht.
• Ein lokaler Prozessor 86 kann auch Zugriff auf den Speicher 60 über getrennte Adress- und Datenlatches 88 beziehungsweise 90 haben. Der lokale Prozessor 86 kann auch von einer ihm ausschließlich zugeordneten Speichersteuerung (nicht gezeigt) bedient werden, die zum Erzeugen von Speicherzugriffssignalen betrieben wird. Wenn der lokale Prozessor Zugriff zum Speicher 60 erhält, wird das AEN1-Signal getrieben, um den Adress- und Datenlatches des lokalen Prozessors Zugriff auf die Speicheradress- beziehungsweise Speicherdatenbusse 68 und 70 zu ermöglichen.
• Gemäß der Erfindung hat der lokale Prozessor auch ein "Hohe Priorität"-Signal (HP), das eine Eingabe an die Speichersteuerung 66 ist, um, wenn nötig, eine laufende Busübertragung zu unterbrechen. Das HP-Signal erlaubt es daher dem lokalen Prozessor, Speicherzugriff zu erhalten, indem eine laufende Busübertragung unterbunden wird. Das HP-Signal unterbindet die laufende Busübertragung, solange es gesetzt ist, und erlaubt somit dem lokalen Prozessor 86, eine Anzahl aufeinanderfolgender Zugriffe auf den Speicher 60 mit hoher Priorität durchzuführen.
• Die oben beschriebene bündelweise Auffrischung läuft etwas anders ab, wenn eine Folge von Speicherzugriffen des lokalen Prozessors mit hoher Priorität im Gange ist. Wie vorher beschrieben, sammelt die Speichersteuerung 66 anstehende Auffrischungsanforderungen bis zu einer Maximalanzahl von 41 an. Wenn zu dieser Zeit ein Zugriff mit hoher Priorität im Gange ist, wird der Zugriff mit hoher Priorität kurzzeitig unterbunden, aber nur zwei Speicherauffrischungen finden statt. Daher wird der Zugriff mit hoher Priorität des lokalen Prozessors nur für eine relativ kurze Zeit aufgeschoben, bevor der lokale Prozessor wiederum Zugriff zum Speicher 60 erhält. Natürlich wird, nachdem die zwei Auffrischungen bewerkstelligt sind, der Zähler 80 weiterhin Auffrischungsanforderungen ansammeln, so daß, wenn der Zähler wieder 41 erreicht und wenn der Zugriff mit hoher Priorität noch im Gange ist, die Speichersteuerung wiederum den Zugriff mit hoher Priorität aufschieben und die nächstfolgenden zwei Zeilenadressen bündelweise auffrischen wird. Das Verfahren der oben beschriebenen bündelweisen Auffrischung und des Zugriffs mit hoher Priorität ist in den Signalformen der Figs. 7 und 8 gezeigt.
• Es kann klar erkannt werden, daß die obige Beschreibung der Speichersteuerung 66 und der angeschlossenen Schaltung nur erläuternden Charakter hat, und daß eine Anzahl verschiedener Ausführungsformen den Fachleuten auf diesem Gebiet in den Sinn kommen werden. Zum Beispiel können die oben beschriebenen Funktionen der Speichersteuerung 66 von einer Vielzahl diskreter Logikbausteine bewirkt werden, oder sie können vorzugsweise in einem LSI-Halbleiterbaustein verwirklicht werden. Auf ähnliche Weise können die verschiedenen mit der Speichersteuerung 66 verbundenen Elemente in einem solchen LSI-Baustein enthalten oder nicht enthalten sein. Zum Beispiel kann der Zeitgeber 78 in dem Baustein nicht enthalten sein, ebenso wie der Auffrischungsanforderungszähler 80. Weiterhin sollte klar sein, daß die Speichersteuerung 66 mit nochmals anderen Vorrichtungen zusammenarbeiten kann, die zum Überwachen und Steuern der Aktivität auf dem Systembus 10 eingerichtet sind, beispielsweise einer Vorrichtung, die betrieben wird, um R/A zu setzen, wenn eine Anforderung auf Zugriff zum Speicher 60 von einem anderen Agenten auf dem Bus 10 erfolgt. Auch brauchen zum Beispiel die Signalleitungen SC3* und SC4* nicht direkt vom Bus 10 zur Speichersteuerung gezogen sein, sondern können gepuffert oder durch andere Logikbausteine in anderer Weise verändert werden.
• Daher soll die Erfindung nicht als auf die hier beschriebene Ausführungsform beschränkt betrachtet werden; die Erfindung soll vielmehr nur insoweit beschränkt sein, wie es durch die beigefügten Ansprüche festgelegt wird.

Claims (9)

1. Speichersteueranordnung für ein Daten verarbeitendes System, das zumindest einen anfordernden Agenten (16) und einen antwortenden Agenten (14) umfaßt, die elektrisch durch einen Systembus (10) verbunden sind, wobei der anfordernde Agent über den Systembus (10) Zugriff auf einen Speicher (60) des antwortenden Agenten (14) zum Speichern und Wiedereinlesen von darin gespeicherten Daten anfordert, gekennzeichnet durch

eine Vorrichtung (66) zum Erkennen einer Anforderung (R/A) zum Einleiten eines Zugriffszyklus auf den Speicher (60) des antwortenden Agenten (14);

eine Vorrichtung (66), die auf die Vorrichtung zum Erkennen einer Anforderung (66) anspricht, zum Erzeugen mehrerer Speicheradressierungs-Steuersignale (RAS0, RAS1, CAS0, CAS1, CAS2, CAS3) zum sequentiellen Zugriff auf den Speicher (60) des antwortenden Agenten (14), wobei die Steuersignale (RAS0, RAS1, CAS0, CAS1, CAS2, CAS3) mindestens einen einer Zeilenadresse zugeordneten Zeilenadressierungsimpuls (row address strobe -- RAS0, RAS1) und einen einer Spaltenadresse zugeordneten Spaltenadressierungsimpuls (column address strobe -- CAS0, CAS1, CAS2, CAS3) umfassen;

eine Vorrichtung (66) zum Erkennen des Endes eines Speicherzugriffszyklus, wobei die Enderkennungsvorrichtung (66) auf einen logischen Zustand eines durch den anfordernden Agenten (16) erzeugten Zyklusende-Steuersignals (end of cycle -- EOC) anspricht; und wobei

die Erzeugungsvorrichtung (66) die Speicheradressierungs- Steuersignale (RAS0, RAS1, CAS0, CAS1, CAS2, CAS3) erzeugt, indem sie den Zeilenadressierungsimpuls (RAS0, RAS1) in Verbindung mit einer Zeilenadresse, die eine Datenseite im Speicher kennzeichnet, setzt und danach das Spaltenadressierungs-Impulssignal (CAS0, CAS1, CAS2, CAS3) in Verbindung mit mehreren Spaltenadressen setzt und wieder zurücksetzt, um einen Typ des Speicherzugriffs im Seitenmodus auszuführen.

2. Speichersteueranordnung gemäß Anspruch 1, gekennzeichnet durch eine Vorrichtung (78) zum Erzeugen eines Speicherauffrischungs-Anforderungssignals in im voraus festgelegten Intervallen;

eine Vorrichtung (80) zum Zählen aller Auffrischungs- Anforderungssignale;

eine Vorrichtung (82) zum Vergleich der Anzahl der gezählten Auffrischungs-Anforderungssignale mit einer im voraus festgelegten Schwellenanzahl, um festzustellen, wenn die Anzahl der gezählten Auffrischungs-Anforderungssignale der Schwellenanzahl gleichkommt oder sie übersteigt; und

eine Vorrichtung (83), die auf den Vergleicher (82) anspricht, um mehrere Speicherzeilen aufzufrischen, wobei die Anzahl der aufgefrischten Zeilen im wesentlichen gleich der gezählten Anzahl ist.

3. Speichersteueranordnung gemäß Anspruch 2, gekennzeichnet dadurch, daß

die Auffrischungsvorrichtung (83) mit der Erzeugungsvorrichtung (66) gekoppelt ist und auf den Betrieb der Erzeugungsvorrichtung (66) anspricht, um die Auffrischung des Speichers (60) während des Betriebs der Erzeugungsvorrichtung (66) zu unterbinden.

4. Speichersteueranordnung gemäß Anspruch 3, gekennzeichnet dadurch, daß

der Vergleicher (82) außerdem eine Vorrichtung zum Vergleich der Anzahl der gezählten Signale mit einer im voraus festgelegten Maximalanzahl umfaßt, um festzustellen, wenn die Anzahl der gezählten Auffrischungs-Anforderungssignale der Maximalanzahl gleichkommt, und wobei

die Auffrischvorrichtung (83) außerdem auf den Betrieb des Maximalanzahl-Vergleichers (82) anspricht, um festzustellen, wenn die gezählte Anzahl der Maximalanzahl zum Unterbinden des Betriebs der Erzeugungsvorrichtung (66) gleichkommt, und um eine im voraus festgelegte Anzahl von Zeilen des Speichers (60) aufzufrischen.

5. Speichersteueranordnung gemäß Anspruch 4, gekennzeichnet dadurch, daß

das im voraus festgelegte Intervall ungefähr 13.8 Mikrosekunden beträgt, wobei die Schwellenanzahl und die Maximalanzahl 24 beziehungsweise 41 sind, und wobei die im voraus festgelegte Anzahl von Zeilen gerade ist.

6. Speichersteueranordnung gemäß Anspruch 1, gekennzeichnet durch

eine Vorrichtung (76) zum Erkennen einer Speicherseitengrenze, die an die Spaltenadressleitungen angeschlossene Eingänge hat und eine Ausgabe, die den Zustand ausdrückt, daß eine Spaltenadresse eine Speicherseitengrenze kennzeichnet; und

eine Vorrichtung (66), die auf die Ausgabe der Seitengrenzen-Erkennungsvorrichtung (76) anspricht, um das Zeilenadressierungs-Impulssignal zurückzusetzen, eine neue Zeilenadresse, die eine andere Datenseite ausdrückt, zu liefern und das Zeilenadressierungs-Impulssignal zu setzen.

7. Speichersteueranordnung gemäß Anspruch 4, gekennzeichnet dadurch, daß der antwortende Agent eine Vorrichtung (86) zur lokalen Datenverarbeitung hat, die mit dem Speicher (60) verbunden ist, und daß die Speichersteueranordnung weiter gekennzeichnet ist durch

eine Vorrichtung (66), die auf den Zustand einer Speicherzugriffsanforderung mit hoher Priorität (HP) von der Vorrichtung (86) zur lokalen Datenverarbeitung anspricht, um den Betrieb der Erzeugungsvorrichtung (66) zum Zugriff auf den Speicher (60) in Antwort auf die Anforderung des anfordernden Agenten (16) aufzuschieben; und

eine Vorrichtung (66), die auf die Anforderung mit hoher Priorität (HP) anspricht, um Zugriff auf den Speicher (60) durch die Vorrichtung (86) zur lokalen Datenverarbeitung zu ermöglichen.

8. Speichersteueranordnung gemäß Anspruch 7, gekennzeichnet dadurch, daß

die Auffrischvorrichtung (83) mit der Erzeugungsvorrichtung

(66) verbunden ist und auf den Zustand der Anforderung mit hoher Priorität (HP) anspricht, um das Auffrischen des Speichers während des Betriebs der Vorrichtung (66) zum Ermöglichen des Zugriffs durch die lokale Datenverarbeitungsvorrichtung (86) zu unterbinden.

9. Speichersteueranordnung gemäß Anspruch 8, gekennzeichnet dadurch, daß

das im voraus festgelegte Intervall ungefähr 13.8 Mikrosekunden beträgt, wobei die Schwellenanzahl und die Maximalanzahl 24 beziehungsweise 41 sind, und wobei die im voraus festgelegte Anzahl von Zeilen zwei ist.