DE68918773T2 - Verfahren zur Herstellung einer Halbleitervorrichtung mit mindestens einer kleine Kontaktlöcher enthaltenden Leiterbahn. - Google Patents

Verfahren zur Herstellung einer Halbleitervorrichtung mit mindestens einer kleine Kontaktlöcher enthaltenden Leiterbahn.

Info

Publication number
DE68918773T2
DE68918773T2 DE68918773T DE68918773T DE68918773T2 DE 68918773 T2 DE68918773 T2 DE 68918773T2 DE 68918773 T DE68918773 T DE 68918773T DE 68918773 T DE68918773 T DE 68918773T DE 68918773 T2 DE68918773 T2 DE 68918773T2
Authority
DE
Germany
Prior art keywords
layer
conductive layer
conductive
contact holes
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE68918773T
Other languages
English (en)
Other versions
DE68918773D1 (de
Inventor
De Vries Rene Penning
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Application granted granted Critical
Publication of DE68918773D1 publication Critical patent/DE68918773D1/de
Publication of DE68918773T2 publication Critical patent/DE68918773T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiteranordnung, die mindestens eine Verdrahtungs- oder Kontaktierungsebene mit Kontaktlöchern kleiner Abmessungen enthält, wobei diese Löcher in die diese Verdrahtungsebene tragende Isolierschicht eingebaut sind und wobei dieses Verfahren unter anderem das Aufbringen einer ersten leitenden Schicht aus Aluminium oder aus einem stark aluminiumhaltigen Werkstoff mittels eines wenig benetzenden Beschichtungsverfahrens dergestalt, daß an den Kontaktlöchern Vertiefungen erhalten bleiben, enthält und daran anschließend das Aufbringen mittels Kathodenzerstäubung einer zweiten elektrisch leitenden Schicht aus einer stark aluminiumhaltigen Legierung mit konstanter Vorspannung des Substrats und mit Erhitzung dieses Substrats auf eine ausreichend hohe Temperatur, so daß diese zweite leitende Schicht eben wird.
  • Die Halbleitertechnologie unterliegt einer stetigen Entwicklung hin zur Integration von immer mehr Grundschaltungen in eine einzige monolithische Schaltung.
  • Zu diesem Zwecke und um die Funktionsgeschwindigkeit dieser Schaltungen zu steigern, müssen die Abmessungen der Grundschaltungen möglichst verringert werden. Bis in die neueste Zeit wurden bei den üblichen Kontaktierungsverfahren für Halbleiteranordnungen Kontaktlöcher und Leiterbahnen verwendet, deren Querabmessungen meistens sehr viel größer waren als die Stärke der leitenden Schicht, aus der sie bestanden. Für die Herstellung hochintegrierter Schaltungen muß man dagegen Kontaktlöcher vorsehen, deren Durchmesser in der gleichen Größenordnung liegt wie die Stärke der Isolierschicht durch die sie hindurchführen. In diesem Zusammenhang wird oft vom Verhältnis zwischen Tiefe und Durchmesser dieser Kontaktlöcher gesprochen, dem sog. Aspekt-Ratio. Liegt dieses Verhältnis in der Nähe von 1 oder ist es sogar größer als 1, bedeutet dies, daß die nach früherem Stand der Technik ausgeführten Kontaktierungen, die hauptsächlich auf dem Aufbringen einer einzigen Aluminiumschicht basierten, nicht mehr mit Erfolg eingesetzt werden können.
  • Daher wurde das eingangs erwähnte zitierte Verfahren vorgeschlagen, mit dem sich bei hochintegrierten Schaltungen Kontaktanordnungen, deren Aspekt-Ratio bei 1 oder sogar darüber liegt, herstellen lassen, indem die Vertiefungen in der ersten leitenden Aluminiumschicht an der Stelle der Kontaktlöcher aufgefüllt werden, so daß an den notwendigerweise scharfkantigen Stufen dieser Vertiefungen die elektrische Leitfähigkeit sichergestellt ist.
  • Ein Verfahren dieser Art ist aus dem Dokument EP-A-0 202 572 bekannt.
  • Bei der Kathodenzerstäubung von Aluminium oder Aluminiumlegierungen, die Kupfer und/oder Silizium enthalten, bei gleichzeitiger konstanter Vorspannung des Substrats und Erhitzung desselben auf eine bestimmte ausreichend hohe Temperatur, erhalten die aufzubringenden Metallteilchen eine ausreichende Mobilität (mittlere freie Weglänge) so daß die niedergeschlagene Schicht eben wird, da die Metallteilchen Positionen mit geringstmöglicher Energie einnehmen.
  • Daraus ergibt sich die Auffüllung der Vertiefungen, die nach dem Aufbringen der ersten leitenden Schicht aus Aluminiumlegierung noch bestehen.
  • Eine Technik der Kathodenzerstäubung, die für eine hohe Mobilität der niederzuschlagenden Teilchen sorgt, ist zum Beispiel aus dem Dokument EP-A- 0 257 277 bekannt.
  • Das aus dem Dokument EP-A-0 202 572 bekannte Verfahren wendet ebenfalls eine sehr ähnliche Technik an.
  • Bei den Fachleuten dieses technischen Bereiches ist weiterhin bekannt, daß die mit diesem Verfahren erzielten Schichten aus Aluminium oder Aluminiumlegierungen einen sehr vielen geringeren Widerstand gegen Elektromigration aufweisen, als gleich aufgebaute Schichten, die mit eher klassischen Verfahren, wie beispielsweise der Argon-Zerstäubung ohne konstante Vorspannung und bei mittleren Substrattemperaturen erreicht werden. Aus diesem Grunde erscheint das im bereits genannten Dokument EP- A-0 257 277 vorgestellte Verfahren, bei dem eine einzige Metallschicht durch Zerstäubung mit hoher Mobilität aufgebracht wird, wegen der Zuverlässigkeitsprobleme bei den 50 hergestellten Anordnungen schwer anwendbar, besonders wenn diese sehr schmale Leiterbahnen enthalten. Bei hochintegrierten Schaltungen stellt sich dieses Problem der Zuverlässigkeit in noch stärkerem Maße.
  • Die vorliegende Erfindung schlägt für das bereits bekannte Verfahren eine Verbesserung vor, die die vorgenannten Schwierigkeiten in großem Umfang vermeidet.
  • Diese Verbesserung beruht auf dem Gedanken, daß als Werkstoff für die Herstellung des Verdrahtungsmusters so weit wie möglich Aluminium oder eine stark aluminiumhaltige Legierung verwendet wird.
  • Hierzu ist erfindungsgemaß ein der Einleitung entsprechendes Verfahren dadurch gekennzeichnet, daß zumindest ein wesentlicher Teil der zweiten leitenden Schicht außerhalb der Vertiefungen abgetragen wird, bevor durch lokales Abätzen des auf der Oberfläche der Isolierschicht verbliebenen Leiterwerkstoffs das Verdrahtungsmuster gebildet wird.
  • Das erfindungsgemäße Verfahren hat den Vorteil, daß damit Anordnungen hergestellt werden können, die einen großen Widerstand gegenüber Elektromigration aufweisen, da die Leiterbahnen im wesentlichen aus dem Werkstoff der ersten leitenden Schicht bestehen, die einen hohen Elektromigrationswiderstand aufweist. Der Werkstoff der zweiten leitenden Schicht dient hauptsächlich dazu, die Ebenheit an der Oberfläche der Verdrahtungsstruktur wiederherzustellen. Ergänzend verbessert sie auch die elektrische Leitfähigkeit an ganz bestimmten Stellen, insbesondere an den Kontaktlöchern. Im Vergleich zur alleinigen Benutzung der ersten leitenden Schicht wird damit der Widerstand gegen Elektromigration an diesen eng lokalisierten Stellen verbessert.
  • Das erfindungsgemäße Verfahren kann dann besonders einfach angewandt werden, wenn die Kontaktierung mit dem Vorhandensein von Aluminium verträglich ist, besonders für die Herstellung einer Verdrahtungsebene oberhalb der ersten Ebene, und wenn die untere Ebene, zumindest an der Oberfläche, eine Schicht besitzt, in der Aluminium der Hauptbestandteil ist.
  • Das Aufbringen der ersten und der zweiten leitenden Schicht kann nacheinander mit derselben Vorrichtung erfolgen, lediglich die Betriebsparameter sind nach der ersten für die zweite Beschichtung zu andern.
  • In einem anderen Anwendungsfall der Erfindung, bei dem die Verdrahtungsebene die erste Ebene darstellt und die Kontaktierung an Kontaktflächen der Anordnung erfolgt, ist das Verfahren dadurch gekennzeichnet, daß vor dem Aufbringen der ersten leitenden Schicht zunächst eine relativ dünne metallische Kontaktschicht mittels eines Beschichtungsverfahrens aufgebracht wird, das eine gute Benetzung gewährleistet.
  • Diese metallische Kontaktschicht ist dabei vorzugsweise eine durch Kathodenzerstäubung aufgebrachte Titan-Wolfram-Schicht (Ti-W).
  • Unter einer "relativ dünnen" Schicht soll hier eine Schicht verstanden werden, deren Stärke nur einen geringen Bruchteil der kleinsten Querabmessung der Kontaktlöcher darstellt, so daß diese metallische Kontaktschicht eine Sperre darstellt, die jede Wechselwirkung zwischen dem Aluminium und der Halbleiterscheibe ausschließt, jedoch die Vertiefungen an den Kontaktlöchern nicht ausfüllt. Derzeit ist die Ti-W-Legierung einer der bevorzugten Werkstoffe für diese Aufgabe. Sie besitzt hervorragende Hafteigenschaften auf den gleichzeitig am Aufbau beteiligten Werkstoffen, insbesondere auf Silizium, auf Dielektrikums-Verbindungen wie SiO&sub2;, Si&sub3;N&sub4;, Silicide von hochwarmfesten Metallen, usw . . . . , sie ist in nicht geringem Maß an der elektrischen Leitfähigkeit des Verdrahtungsmusters beteiligt und sie verringert merklich die durch Thermomigration hervorgerufenen Probleme.
  • Das erfindungsgemäße Verfahren kann weiterhin in der Form angewandt werden, daß nach Aufbringen der zweiten leitenden Schicht diese Schicht in ihrer gesamten Nennstärke wieder entfernt wird, wobei unter Nennstärke diejenige Schichtstärke verstanden werden soll, die an ebenen Stellen auf der ersten Aluminiumschicht, also außerhalb der Kontaktlöcher, erreicht wird.
  • In diesem besonderen Anwendungsfall ist die Erfindung dadurch gekennzeichnet, daß vor dem Aufbringen der zweiten leitenden Schicht auf der ersten leitenden Schicht eine elektrisch leitfähige Zwischenschicht aufgebracht wird, die beim Wegätzen der zweiten leitenden Schicht als Ätzstoppschicht dient, und weiter dadurch gekennzeichnet, daß diese Zwischenschicht auf der Oberfläche der Verdrahtungs-Leiterbahnen erhalten bleibt.
  • In der Praxis wird für diese leitende Zwischenschicht eine Titan-Wolfram- Legierung verwendet.
  • Man erreicht dadurch, daß sich das Ende der Ätzstufe für die zweite leitende Schicht sehr einfach bestimmen läßt und man verhindert die Bildung von Hügeln ("hillocks") in der ersten leitenden Schicht.
  • Die nachfolgende detaillierte Beschreibung, zusammen mit den beigefügten Zeichnungen, die sich auf nicht-einschränkende Beispiele beziehen, wird verständlich machen, wie die Erfindung ausgeführt werden kann.
  • Die Fig. 1 bis 4 zeigen in schematischer Weise Schnitte durch einen Teil einer Halbleiteranordnung in verschiedenen Stufen des erfindungsgemäßen Verfahrens und in einer ersten Ausführungsform der Erfindung.
  • Die Fig. 5 bis 7 zeigen ebenfalls Schnittansichten in verschiedenen Stufen des erfindungsgemäßen Verfahrens in einer anderen Ausführungsform der Erfindung.
  • Um die Deutlichkeit der Darstellung zu verbessern, sind die verschiedenen Bestandteile nicht maßstabsgerecht abgebildet.
  • Fig. 1 zeigt ein erstes Ausführungsbeispiel der Erfindung. Auf die Oberflächenschicht 10 einer Halbleiteranordnung wurde die Isolierschicht 11 aufgebracht, die beispielsweise aus Silikatglas, gegebenenfalls mit Phosphor oder mit Bor dotiert, bestehen kann.
  • Diese Oberflächenschicht 10 kann auch direkt die Oberfläche der Halbleiteranordnung sein, oder eine beliebige Metallisierungsebene, auf der eine weitere Metallisierungsebene aufgebracht werden soll. In die Isolierschicht 11 wurden die Kontaktlöcher 12 eingearbeitet. Diese Löcher sind relativ schmal, d. h. daß ihre kleinste Querabmessung in der Größenordnung der Stärke der Isolierschicht 11 liegt.
  • Das Ätzen der Kontaktlöcher 12 erfolgt mittels einer üblichen anisotropen Ätztechnik durch Plasma oder reaktive Ionen, so daß die Flanken der Löcher relativ steil abfallen.
  • Die Kontaktlöcher 12 münden an ihrem Boden in die Kontaktflächen 13, die in der Oberflächenschicht 10 der Halbleiteranordnung hierfür vorgesehen wurden.
  • Anschließend wird eine erste leitende Schicht 15 auf Aluminium-Basis, zum Beispiel aus einer in der Halbleitertechnik häufig verwendeten Aluminium-Kupfer- Legierung, mittels eines üblichen Verfahrens, zum Beispiel durch klassische Kathodenzerstäubung, aufgebracht. Es ist bekannt, daß bei diesem Verfahren keine gleichmäßige Benetzung der Flanken und der Boden der Kontaktlöcher 12 erreicht wird. Folglich wählt man für diese erste leitende Schicht 15 eine ausreichend geringe Stärke, so daß die Kontaktlöcher 12 nicht verstopfen und daß an den Flanken der Kontaktlöcher keine, in Bezug zur Senkrechten negativen Neigungswinkel auftreten. Andererseits muß die Schicht so stark sein, daß sie zumindest im Wesentlichen die Leitung des elektrischen Stroms in den Leiterbahnen übernehmen kann, wie weiter unten noch genauer erläutert wird.
  • Die Stärke dieser Schicht liegt im allgemeinen zwischen 0,3 um und 0,6 um.
  • Anschließend wird durch ein stark benetzend wirkendes Verfahren eine zweite elektrisch leitfähige Schicht 16 aufgebracht, die insbesondere die in der ersten leitenden Schicht 15 an den Kontaktlöchern 12 noch vorhandenen Vertiefungen ausfüllt. Aus diesem Grunde wird die zweite leitende Schicht 16 auch in relativ großer Stärke, d. h. in der Größenordnung von beispielsweise 0,8 um, aufgebracht.
  • Erfindungsgemaß erfolgt das Aufbringen der zweiten leitenden Schicht 16 durch Kathodenzerstäubung von reinem Aluminium oder einer Legierung auf Aluminiumgrundlage, unter konstanter Vorspannung des Substrats und bei gleichmäßiger Erhitzung des Substrats auf eine genügend hohe Temperatur, so daß für die niedergeschlagenen Teilchen eine ausreichende Oberflächenmobilität erreicht wird. Die Parameter bei der Zerstäubung sind so eingestellt, daß eine ebene Schichtoberfläche entsteht und sich die Vertiefungen in der ersten leitenden Schicht 15 somit auffüllen. Diese Parameter hängen stark von der verwendeten Vorrichtung ab und sind vorwiegend durch Erfahrungswerte bestimmt. Die Temperatur der Substrate während dieses Vorgangs wird dabei so hoch wie möglich gewählt, um eine möglichst große Oberflächenmobilität der Teilchen zu gewährleisten, sie muß jedoch in jedem Fall unter der Reaktionstemperatur des Aluminiums mit den anderen beteiligten Werkstoffen liegen, was zu einer irreversiblen Schädigung der Anordnung führen würde. In der Praxis ergibt sich meist eine Temperatureinstellung kleiner oder gleich 450ºC.
  • Die detaillierte empirische Festlegung der Parameter für die Zerstäubung bei hoher Mobilität richtet sich dabei nach den einschlägigen Fachdokumenten und besonders nach dem bereits genannten Dokument EP-A-0 257 277, das hier als Referenz eingearbeitet ist.
  • Fig. 2 zeigt das Ergebnis des nachfolgenden Arbeitsgangs, bei dem die zweite leitende Schicht 16 entfernt wird, ausgenommen in den Vertiefungen der Kontaktlöcher 12. Das Entfernen dieser zweiten leitenden Schicht 16 erfolgt vorzugsweise durch anisotropes Ätzen mit reaktiven Ionen oder durch ein Plasma. Die Dauer des Ätzvorgangs ist durch die Erfahrung bestimmt und geht von der Nennstärke der zweiten leitenden Schicht 16, sowie von der Ätzgeschwindigkeit aus. Nach dem Ätzen verbleibt in den Kontaktlöchern 12 ein lokaler Rest 16a der zweiten leitenden Schicht, der diese Vertiefungen ausfüllt.
  • Die Fig. 3 und 4 illustrieren die nun folgenden Arbeitsschritte bei denen das Verdrahtungsmuster durch Aufbringen einer Fotolackschicht 17 und lokalisiertes Abätzen der ersten leitenden Schicht 15 hergestellt wird. Da es sich um das Ätzen einer Schicht aus Aluminium oder aus einer Aluminiumlegierung handelt, kann man hierzu die in der Halbleitertechnik üblichen Verfahren anwenden, die daher nicht näher erläutert werden müssen.
  • In Fig. 4 läßt sich beobachten, daß die Leiterbahnen, wie beispielsweise Kennziffer 18, ausschließlich aus den Resten der ersten leitenden Schicht 15 aufgebaut sind, d. h. aus einem Werkstoff, der ausreichend beständig ist gegen Elektromigration. Die lokalen Reste 16a des weniger gegen Elektromigration beständigen Werkstoffs der zweiten leitenden Schicht tragen nur unwesentlich zum Aufbau des Verdrahtungsmusters bei. Sie dienen nur dazu, die Oberfläche der Metallisierungsschicht einzuebnen und verringern die Stromdichte an den Stellen der Kontaktlöcher. Diese Stromdichte wäre wesentlich höher, wenn die lokalen Reste 16a nicht vorhanden wären.
  • Die Halbleiteranordnung wird anschließend noch mit Verfahren endbearbeitet, die zum üblichen Stand der Technik gehören. Falls gewünscht, lassen sich noch weitere Verdrahtungsebenen vorzugsweise nach dem erfindungsgemäßen Verfahren aufbringen.
  • Das bisher beschriebene Verfahren, mit dem sich eine erste Verdrahtungsebene mit Durchkontaktierungen zu Kontaktbereichen der eigentlichen Anordnung realisieren läßt, kann vorteilhaft wie folgt abgeändert werden.
  • Vor Aufbringen der ersten leitenden Schicht 15 aus Aluminium oder aus einer Aluminiumlegierung wird zunächst eine relativ dünne metallische Kontaktschicht mit einem gut benetzenden Verfahren aufgebracht. Dafür empfiehlt sich besonders die Verwendung einer Schicht aus einer Titan-Wolfram-Legierung, die durch Kathodenzerstäubung aufgebracht wird. Diese metallische Kontaktschicht dient als Sperrschicht, die jede Wechselwirkung zwischen der Halbleiterscheibe und der im nächsten Verfahrensschritt aufgebrachten Aluminiumschicht ausschließt. Sie dient nicht zur Auffüllung der Vertiefungen an den Kontaktlöchern 12, trägt jedoch in gewissem Umfang zur Leitfähigkeit des Verdrahtungssystems bei.
  • Diese Schicht verringert den Kontaktwiderstand mit der Halbleiterscheibe, verhindert Oberflächenverletzungen des Halbleiterwerkstoffs durch das Aluminium und verringert die Gefahr der Knötchenbildung in der ersten leitenden Schicht.
  • Nach dem Aufbringen der metallischen Kontaktschicht schließen sich die nun folgenden und in Verbindung mit den Fig. 1 bis 4 oben beschriebenen Verfahrensschritte praktisch unverändert an. Die zu diesen Figuren gegebene Beschreibung gilt also in gleicher Weise für die vorliegende Ausführungsvariante, unter Berücksichtigung der Tatsache, daß die erste leitende Schicht 15 eine Doppelschicht aus Ti-W und Al-Cu ist. Die Herstellung des Verdrahtungsmusters durch lokales Ätzen erfolgt in diesem Fall selbstverständlich in zwei aufeinander folgenden Schritten: einem ersten Schritt zum spezifischen, teilweisen Abätzen der ersten leitenden Schicht aus Aluminiumlegierung und einem zweiten Schritt zum teilweisen Abätzen der Titan-Wolfram- Schicht. In der Praxis können diese beiden Ätzstufen durch reaktive Ionen oder durch Plasma nacheinander in derselben Ätzkammer ablaufen, mit einfacher Unterbrechung des Verfahrens zur Neueinstellung der Ätzparameter und insbesondere zur Änderung der Gaszusammensetzung des Plasmas.
  • Anhand der Fig. 5 bis 7 wird im folgenden eine andere Ausführungsform des erfindungsgemäßen Verfahrens beschrieben. Wie in Fig. 5 gezeigt, ist die Oberfläche 10 der Halbleiteranordnung mit einer Isolierschicht 11 bedeckt, in die relativ schmale Kontaktlöcher 12 eingearbeitet sind. Anschließend wird eine ziemlich dünne metallische Kontaktschicht 24 aufgebracht, vorzugsweise aus einer Ti-W-Legierung, jedoch nicht ausschließlich, und darauf eine erste leitende Schicht 25 aus einer Aluminiumlegierung - das Ganze entsprechend der bereits oben ausgeführten Beschreibung. Dann wird eine leitende Zwischenschicht 28, vorzugsweise aus Ti-W und mittels Kathodenzerstäubung, aufgebracht. Diese Schicht dient als Ätzstoppschicht für die später folgende Entfernung der noch aufzubringenden zweiten leitenden Schicht 16. Diese leitende Zwischenschicht 28 ist sehr dünn, vorzugsweise nur zwischen 50 nm und 150 nm stark.
  • Die Gesamtstärke der Schichten 24, 25 und 28 ist ebenfalls klein genug, um die Vertiefungen an den Kontaktlöchern 12 nicht vollständig auszufüllen. Anschließend wird durch ein Zerstäubungsverfahren, das, wie oben bereits beschrieben, hohe Oberflächenmobilität gewährleistet und mit konstanter Vorspannung des Substrats arbeitet, eine zweite leitende Schicht 16 aus Al-Cu-Legierung aufgebracht. Diese zweite leitende Schicht 16 ist ausreichend dick, um die Vertiefungen an den Kontaktlöchern 12 aufzufüllen, und um eine angenähert ebene Oberfläche zu bilden. Anzumerken ist, daß bei diesem Ausführungsbeispiel eine größere Anzahl Beschichtungen notwendig sind, daß jedoch die Gleichförmigkeit der angewendeten Techniken den Einsatz von sehr ähnlichen Vorrichtungen oder sogar nur einer einzigen Vorrichtung hierfür erlaubt.
  • Anschließend wird, wie in Fig. 6 abgebildet, die gesamte zweite leitende Schicht 16 entfernt, mit Ausnahme der in den Kontaktlöchern 12 verbleibenden lokalen Reste 16a. Bei diesem Verfahrensschritt dient die leitende Zwischenschicht 28 als Ätzstoppschicht und macht das Verfahren insofern genauer und einfacher, als das Ende des Ätzvorgangs mit den üblichen Mitteln, zum Beispiel durch Emissionsstärke eines besonderen Spektralbands im Plasma, gesteuert werden kann.
  • Fig. 7 zeigt das Verdrahtungsmuster, wie es sich nach dem lokalen Abätzen der Schichten 28, 25 und 24 darstellt. Die Ätzparameter sind dabei selbstverständlich an den jeweils zu entfernenden Werkstoff angepaßt. Insbesondere werden die Schichten aus Ti-W-Legierung durch ein Schwefel-Hexafluorid-Plasma entfernt, während sich die Schicht 25 aus Aluminiumlegierung durch ein Plasma einer gasförmigen Chlor-Verbindung abätzen läßt.
  • Wie in Fig. 7 verdeutlicht, wird bei dieser Ausführungsvariante des Verfahrens die leitende Zwischenschicht 28 vorzugsweise beibehalten, um daraus die Leiterbahnen zu bilden. Sie trägt also zur elektrischen Leitfähigkeit bei. Wie bei den vorgenannten Beispielen dient der lokale Rest 16a, der von der zweiten leitenden Schicht 16 übrigbleibt, nur zum Auffüllen der Vertiefung am Kontaktloch 12 und sein Beitrag zum Transport des elektrischen Stroms ist gering. Dies erklärt auch, warum das so hergestellte Verdrahtungs- und Kontaktierungssystem bei der Elektromigration gute Eigenschaften besitzt. Ein weiterer Vorteil des Verfahrens beruht auf der leitenden Zwischenschicht 28 aus Ti-W-Legierung, die das Risiko der Bildung von Hügeln (hillocks) in der ersten leitenden Schicht 25 aus Aluminiumlegierung während der nachfolgenden Wärmebehandlungen wesentlich verringert.
  • Selbstverständlich ist das erfindungsgemäße Verfahren nicht auf die oben beschriebenen Beispiele beschränkt. Insbesondere wurde die Ti-W-Legierung als bevorzugter Werkstoff für die Herstellung der metallischen Kontaktschicht 24 und der leitenden Zwischenschicht 28 genannt. Hierfür lassen sich auch andere Werkstoffe verwenden, zum Beispiel Wolfram-Silizium-Legierungen, reines Titan, Titan-Nitrid, Kobalt oder Silicide von hochwarmfesten Metallen. Aus Gründen der Vereinfachung kann die metallische Kontaktschicht und die leitende Zwischenschicht auch aus demselben Werkstoff hergestellt werden. Auf Wunsch kann man auch in jedem dieser Fälle verschiedene Werkstoffe verwenden.
  • Durch geeignete Auswahl des Werkstoffs für die leitende Zwischenschicht und ihrer Stärke läßt sich weiterhin die Lichtreflexion auf der Metallschicht beim photolithographischen Ätzen des Verdrahtungsmusters verringern.
  • Es ist nämlich bekannt, daß solche Lichtreflexionen zu Unschärfen der Maskenkonturen im Bereich von nicht-horizontalen Strukturen der Metallschicht (z. B. an treppenförmigen Übergängen) führen.
  • Was die Stärke der ersten leitenden Schicht 15, 25 aus Aluminiumlegierung angeht, so muß in der Praxis darauf geachtet werden, daß sich an den Flanken der Kontaktlöcher keine allzu negativen Neigungswinkel bilden. Man könnte meinen, daß dies eine große Beschränkung in der Wahlmöglichkeit für die Nennstärke dieser Schicht darstellt und die elektrische Leitfähigkeit der Verdrahtungs-Leiterbahnen unter dieser Einschränkung in unpraktischer Weise leidet. Um in diesem Punkt den besten technischen Kompromiß für das erfindungsgemäße Verfahren, das sich im übrigen durch die genannten wichtigen Vorteile auszeichnet, zu erreichen, wird der Anwender auf bekannte Techniken zurückgreifen, mit denen die Bildung von negativen Neigungen beim Aufbringen der ersten leitenden Schicht verzögert werden kann, beispielsweise durch Erzeugen einer leichten positiven Neigung oder durch Verrunden der Kontaktloch-Flanken, sowie durch Auswahl der am besten geeigneten Parameter für die Beschichtung.

Claims (6)

1. Verfahren zur Herstellung einer Halbleiteranordnung, die mindestens eine Verdrahtungs- oder Kontaktierungsebene mit Kontaktlöchern (12) kleiner Abmessungen enthält, wobei diese Löcher in die diese Verdrahtungsebene tragende Isolierschicht (11) eingebaut sind und wobei dieses Verfahren unter anderem das Aufbringen einer ersten leitenden Schicht (15) aus Aluminium oder aus einem stark aluminiumhaltigen Material mittels eines wenig benetzenden Beschichtungsverfahrens dergestalt, daß an den Kontaktlöchern Vertiefungen erhalten bleiben, enthält und daran anschließend das Aufbringen mittels Kathodenzerstäubung einer zweiten elektrisch leitenden Schicht (16) aus einer stark aluminiumhaltigen Legierung mit konstanter Vorspannung des Substrats und mit Erhitzung dieses Substrats auf eine ausreichend hohe Temperatur, so daß diese zweite leitende Schicht eben wird, dadurch gekennzeichnet, daß die zweite leitende Schicht (16), ausgenommen an den Vertiefungen, praktisch in ihrer gesamten Nennstärke entfernt wird, bevor durch lokales Abätzen des Leitermaterials auf der Oberfläche der Isolierschicht die Verdrahtungsleiterbahnen (18) gebildet werden.
2. Verfahren nach Anspruch 1, bei dem die Verdrahtungsebene eine erste Ebene darstellt und die Kontaktierung an Kontaktflächen (13) der Anordnung erfolgt, dadurch gekennzeichnet, daß vor Aufbringen der ersten leitenden Schicht (25) zunächst eine relativ dünne metallische Kontaktschicht (24) mit einem stark benetzenden Verfahren aufgebracht wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die metallische Kontaktschicht (24) aus einer Titan-Wolfram-Legierung besteht, die durch Kathodenzerstäubung aufgebracht wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß vor Aufbringen der zweiten leitenden Schicht (16) auf der ersten leitenden Schicht (25) eine leitende Zwischenschicht (28) aufgebracht wird, die als Ätzstoppschicht beim anschließenden Abätzen der zweiten leitenden Schicht (16) dient, und daß diese leitende Zwischenschicht (28) auf der Oberfläche der Verdrahtungsleiterbahnen erhalten bleibt.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die leitende Zwischenschicht (28) aus einer Titan-Wolfram-Legierung besteht.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß als Nennstärke für die erste leitende Schicht (15), (25) ein Wert zwischen 0,3 um und 0,6 um gewählt wird.
DE68918773T 1988-07-12 1989-07-06 Verfahren zur Herstellung einer Halbleitervorrichtung mit mindestens einer kleine Kontaktlöcher enthaltenden Leiterbahn. Expired - Fee Related DE68918773T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR8809466A FR2634317A1 (fr) 1988-07-12 1988-07-12 Procede pour fabriquer un dispositif semiconducteur ayant au moins un niveau de prise de contact a travers des ouvertures de contact de petites dimensions

Publications (2)

Publication Number Publication Date
DE68918773D1 DE68918773D1 (de) 1994-11-17
DE68918773T2 true DE68918773T2 (de) 1995-04-27

Family

ID=9368366

Family Applications (1)

Application Number Title Priority Date Filing Date
DE68918773T Expired - Fee Related DE68918773T2 (de) 1988-07-12 1989-07-06 Verfahren zur Herstellung einer Halbleitervorrichtung mit mindestens einer kleine Kontaktlöcher enthaltenden Leiterbahn.

Country Status (6)

Country Link
US (1) US5106781A (de)
EP (1) EP0351001B1 (de)
JP (1) JPH02216822A (de)
KR (1) KR900002455A (de)
DE (1) DE68918773T2 (de)
FR (1) FR2634317A1 (de)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6242811B1 (en) 1989-11-30 2001-06-05 Stmicroelectronics, Inc. Interlevel contact including aluminum-refractory metal alloy formed during aluminum deposition at an elevated temperature
US5108951A (en) * 1990-11-05 1992-04-28 Sgs-Thomson Microelectronics, Inc. Method for forming a metal contact
EP0430403B1 (de) 1989-11-30 1998-01-07 STMicroelectronics, Inc. Verfahren zum Herstellen von Zwischenschicht-Kontakten
US5658828A (en) * 1989-11-30 1997-08-19 Sgs-Thomson Microelectronics, Inc. Method for forming an aluminum contact through an insulating layer
US5472912A (en) * 1989-11-30 1995-12-05 Sgs-Thomson Microelectronics, Inc. Method of making an integrated circuit structure by using a non-conductive plug
US6271137B1 (en) 1989-11-30 2001-08-07 Stmicroelectronics, Inc. Method of producing an aluminum stacked contact/via for multilayer
JPH07109830B2 (ja) * 1990-10-22 1995-11-22 インターナショナル・ビジネス・マシーンズ・コーポレイション 薄膜積層体における障壁の改良
US6287963B1 (en) 1990-11-05 2001-09-11 Stmicroelectronics, Inc. Method for forming a metal contact
KR920010620A (ko) * 1990-11-30 1992-06-26 원본미기재 다층 상호접속선을 위한 알루미늄 적층 접점/통로 형성방법
JPH04363024A (ja) * 1990-11-30 1992-12-15 Toshiba Corp 半導体装置の製造方法
US5250465A (en) * 1991-01-28 1993-10-05 Fujitsu Limited Method of manufacturing semiconductor devices
EP0499433B1 (de) * 1991-02-12 1998-04-15 Matsushita Electronics Corporation Halbleiter-Vorrichtung mit Verdrahtung der verbesserten Zuverlässigkeit und Verfahren zu ihner Herstellung
US5270254A (en) * 1991-03-27 1993-12-14 Sgs-Thomson Microelectronics, Inc. Integrated circuit metallization with zero contact enclosure requirements and method of making the same
JPH06177127A (ja) * 1991-05-30 1994-06-24 Sony Corp 配線形成方法
US5171412A (en) * 1991-08-23 1992-12-15 Applied Materials, Inc. Material deposition method for integrated circuit manufacturing
JP2655213B2 (ja) * 1991-10-14 1997-09-17 三菱電機株式会社 半導体装置の配線接続構造およびその製造方法
JPH05198525A (ja) * 1992-01-21 1993-08-06 Sony Corp 配線構造及び配線の形成方法
US5387550A (en) * 1992-02-07 1995-02-07 Micron Technology, Inc. Method for making a fillet for integrated circuit metal plug
DE69319993T2 (de) * 1992-09-22 1998-12-10 Sgs-Thomson Microelectronics, Inc., Carrollton, Tex. Methode zur Herstellung eines Metallkontaktes
US5270255A (en) * 1993-01-08 1993-12-14 Chartered Semiconductor Manufacturing Pte, Ltd. Metallization process for good metal step coverage while maintaining useful alignment mark
WO1995002900A1 (en) * 1993-07-15 1995-01-26 Astarix, Inc. Aluminum-palladium alloy for initiation of electroless plating
US5356836A (en) * 1993-08-19 1994-10-18 Industrial Technology Research Institute Aluminum plug process
US5776827A (en) * 1993-08-27 1998-07-07 Yamaha Corporation Wiring-forming method
JP3382357B2 (ja) * 1993-08-27 2003-03-04 ヤマハ株式会社 配線形成方法
US5412250A (en) * 1993-09-24 1995-05-02 Vlsi Technology, Inc. Barrier enhancement at the salicide layer
GB2285337B (en) * 1993-12-28 1997-12-17 Fujitsu Ltd Manufacture of semiconductor device with aluminium wiring
JP3538970B2 (ja) * 1995-05-24 2004-06-14 ヤマハ株式会社 配線形成法
JPH08321545A (ja) * 1995-05-24 1996-12-03 Yamaha Corp 配線形成法
DE19524180A1 (de) * 1995-07-03 1997-01-09 Basf Ag Verfahren und Vorrichtung zur kontinuierlichen Herstellung von Polymeren
US5877087A (en) * 1995-11-21 1999-03-02 Applied Materials, Inc. Low temperature integrated metallization process and apparatus
US6077781A (en) 1995-11-21 2000-06-20 Applied Materials, Inc. Single step process for blanket-selective CVD aluminum deposition
US6726776B1 (en) 1995-11-21 2004-04-27 Applied Materials, Inc. Low temperature integrated metallization process and apparatus
US5847460A (en) * 1995-12-19 1998-12-08 Stmicroelectronics, Inc. Submicron contacts and vias in an integrated circuit
US6111319A (en) 1995-12-19 2000-08-29 Stmicroelectronics, Inc. Method of forming submicron contacts and vias in an integrated circuit
US6291336B1 (en) * 1996-05-20 2001-09-18 Taiwan Semiconductor Manufacturing Company AlCu metal deposition for robust Rc via performance
US6309971B1 (en) 1996-08-01 2001-10-30 Cypress Semiconductor Corporation Hot metallization process
TW358964B (en) 1996-11-21 1999-05-21 Applied Materials Inc Method and apparatus for improving sidewall coverage during sputtering in a chamber having an inductively coupled plasma
US6451179B1 (en) 1997-01-30 2002-09-17 Applied Materials, Inc. Method and apparatus for enhancing sidewall coverage during sputtering in a chamber having an inductively coupled plasma
US6139697A (en) * 1997-01-31 2000-10-31 Applied Materials, Inc. Low temperature integrated via and trench fill process and apparatus
US5858873A (en) * 1997-03-12 1999-01-12 Lucent Technologies Inc. Integrated circuit having amorphous silicide layer in contacts and vias and method of manufacture thereof
US6605531B1 (en) 1997-11-26 2003-08-12 Applied Materials, Inc. Hole-filling technique using CVD aluminum and PVD aluminum integration
US6140236A (en) * 1998-04-21 2000-10-31 Kabushiki Kaisha Toshiba High throughput A1-Cu thin film sputtering process on small contact via for manufacturable beol wiring
US6156642A (en) * 1999-03-23 2000-12-05 United Microelectronics Corp. Method of fabricating a dual damascene structure in an integrated circuit
US6657376B1 (en) 1999-06-01 2003-12-02 Micron Technology, Inc. Electron emission devices and field emission display devices having buffer layer of microcrystalline silicon
US6650043B1 (en) * 1999-07-20 2003-11-18 Micron Technology, Inc. Multilayer conductor structure for use in field emission display
US7052350B1 (en) 1999-08-26 2006-05-30 Micron Technology, Inc. Field emission device having insulated column lines and method manufacture
US6207558B1 (en) * 1999-10-21 2001-03-27 Applied Materials, Inc. Barrier applications for aluminum planarization
KR20030028041A (ko) * 2001-09-27 2003-04-08 주식회사 제오텍 폐수처리용 촉매의 재활용 소성방법
JP4555540B2 (ja) * 2002-07-08 2010-10-06 ルネサスエレクトロニクス株式会社 半導体装置
CN102087994B (zh) * 2009-12-04 2013-08-14 无锡华润上华半导体有限公司 接触孔的填充方法
CN104253087B (zh) * 2014-04-18 2019-06-11 上海华虹宏力半导体制造有限公司 铝金属工艺接触孔的填充方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS599964A (ja) * 1982-07-07 1984-01-19 Mitsubishi Electric Corp 半導体装置の電極および配線の形成方法
JPS59175763A (ja) * 1983-03-25 1984-10-04 Fujitsu Ltd 半導体装置
US4486946A (en) * 1983-07-12 1984-12-11 Control Data Corporation Method for using titanium-tungsten alloy as a barrier metal in silicon semiconductor processing
JPS6042820A (ja) * 1983-08-18 1985-03-07 Toshiba Corp 半導体装置の製造方法
JPS6085514A (ja) * 1983-10-17 1985-05-15 Toshiba Corp 半導体装置の製造方法
FR2566181B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
US4720908A (en) * 1984-07-11 1988-01-26 Texas Instruments Incorporated Process for making contacts and interconnects for holes having vertical sidewalls
JPH069199B2 (ja) * 1984-07-18 1994-02-02 株式会社日立製作所 配線構造体およびその製造方法
US4641420A (en) * 1984-08-30 1987-02-10 At&T Bell Laboratories Metalization process for headless contact using deposited smoothing material
JPS61242018A (ja) * 1985-04-19 1986-10-28 Toshiba Corp 半導体装置の製造方法
US4742014A (en) * 1985-05-10 1988-05-03 Texas Instruments Incorporated Method of making metal contacts and interconnections for VLSI devices with copper as a primary conductor
KR900005785B1 (ko) * 1985-05-13 1990-08-11 닛뽄덴신덴와 가부시끼가이샤 평탄성 박막의 제조방법
US4666737A (en) * 1986-02-11 1987-05-19 Harris Corporation Via metallization using metal fillets
JPS6334954A (ja) * 1986-07-29 1988-02-15 Nec Corp 半導体装置およびその製造方法
US4721689A (en) * 1986-08-28 1988-01-26 International Business Machines Corporation Method for simultaneously forming an interconnection level and via studs
JPS63157418A (ja) * 1986-12-22 1988-06-30 Oki Electric Ind Co Ltd 電極形成方法
US4884123A (en) * 1987-02-19 1989-11-28 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material

Also Published As

Publication number Publication date
KR900002455A (ko) 1990-02-28
US5106781A (en) 1992-04-21
FR2634317A1 (fr) 1990-01-19
JPH02216822A (ja) 1990-08-29
DE68918773D1 (de) 1994-11-17
EP0351001A1 (de) 1990-01-17
EP0351001B1 (de) 1994-10-12

Similar Documents

Publication Publication Date Title
DE68918773T2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit mindestens einer kleine Kontaktlöcher enthaltenden Leiterbahn.
DE68916859T2 (de) Herstellungsverfahren für Verbindungsstrukturen auf einem Halbleiterbauelement, besonders auf einem hochintegrierten Schaltkreis.
DE3876655T2 (de) Verbindungssystem hoher geschwindigkeit mit feuerfesten kontakten vom "non-dogbone-typ" und ein aktiver elektromigrationsunterdrueckender mechanismus.
DE68923305T2 (de) Elektrische Leitungen für elektronische Bauelemente.
DE69424847T2 (de) Herstellungsverfahren von einem Aluminiumkontakt
DE68917995T2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung.
DE69225082T2 (de) Halbleiter-Vorrichtung mit Verdrahtung der verbesserten Zuverlässigkeit und Verfahren zu ihner Herstellung
DE69025801T2 (de) Verfahren zum Formen von elektrischen Kontakten zwischen Verbindungsleiterschichten auf verschiedenen Ebenen
DE2430692C2 (de) Verfahren zum Herstellen von Verbindungslöchern in Isolierschichten
DE3340563C2 (de) Schichtkondensator und Verfahren zur Herstellung desselben
DE3311635A1 (de) Halbleiterbauelement und verfahren zu dessen herstellung
DE19808990A1 (de) Dünnschichttransistor und Herstellungsverfahren dafür
DE69015564T2 (de) Vollverdiefte verbindungsstruktur mit titanium/wolfram und selektivem cvd-wolfram.
DE69228099T2 (de) Verfahren zur Herstellung von Sacklöchern und hergestellte Struktur
DE68916166T2 (de) Herstellen von selbstjustierenden Kontakten ohne Maske.
DE3783404T2 (de) Leitende aktivierungsverbindungen fuer halbleiteranordnungen.
DE2723944A1 (de) Anordnung aus einer strukturierten schicht und einem muster festgelegter dicke und verfahren zu ihrer herstellung
DE2734982A1 (de) Verfahren zum herstellen von silicium enthaltenden leiterzuegen
DE3414781A1 (de) Vielschicht-verbindungsstruktur einer halbleitereinrichtung
EP0373258B1 (de) Verfahren zur selbstjustierten Herstellung von Kontakten zwischen in übereinander angeordneten Verdrahtungsebenen einer integrierten Schaltung enthaltenen Leiterbahnen
DE69022836T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit Monosiliziumgebieten und Polysiliziumleiterbahnen, die mit einer Metallsiliziddeckschicht versehen sind.
DE10039710B4 (de) Verfahren zur Herstellung passiver Bauelemente auf einem Halbleitersubstrat
DE19645033A1 (de) Verfahren zur Bildung eines Metalldrahtes
DE2047799B2 (de) Mehrlagige Leiterschichten auf einem Halbleitersubstrat und Verfahren zum Herstellen derartiger mehrlagiger Leiterschichten
DE69518506T2 (de) Verfahren zur strukturierung von leiterbahnen ohne unterätzung

Legal Events

Date Code Title Description
8327 Change in the person/name/address of the patent owner

Owner name: PHILIPS ELECTRONICS N.V., EINDHOVEN, NL

8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee