DE60117395T2

DE60117395T2 - Verfahren und anordnung zur synchronisierung eines sigma-delta-modulators

Info

Publication number: DE60117395T2
Application number: DE60117395T
Authority: DE
Inventors: Derk Reefman
Original assignee: Koninklijke Philips Electronics NV
Current assignee: NXP BV
Priority date: 2000-08-11
Filing date: 2001-07-30
Publication date: 2006-11-09
Anticipated expiration: 2021-07-31
Also published as: WO2002015407A2; JP2004507144A; CN1524346A; WO2002015407A3; KR20020048957A; ATE318465T1; US6606043B2; US20020036578A1; ES2258103T3; EP1407553B1; DE60117395D1; EP1407553A2; CN100337405C; KR100821462B1

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Synchronisierung eines ΣΔ-Modulators mit einem Tiefpassfilter und einem A/D-Umsetzer in einer Rückkopplungsanordnung auf einen eintreffenden Einzelbit-Bitstrom, wobei das Verfahren den Schritt des Erzeugens eines Korrektursignals aus dem genannten eintreffenden Bitstrom und des Addierens des genannten Korrektursignals zu mindestens einem der Integratorzustände des Tiefpassfilters umfasst. Ein derartiges Verfahren ist aus der Abhandlung mit dem Titel „Digital Signal Processing in Direct Stream Digital Editing System" von M. Noguchi et al. bekannt, die der 102. AES Convention vorgelegt wurde, welche vom 22. bis 25. März 1997 in München, Deutschland, stattfand.
Bei der derzeitigen A/D- und D/A-Umsetzung werden ΣΔ-Modulatoren häufig eingesetzt, weil ihre Ausgangssignale im Vergleich zu denen von herkömmlichen PCM-Umsetzern eine hohe Linearität aufweisen. Der grundlegende Gedanke bei der Verwendung von ΣΔ-Modulatoren besteht darin, dass der Schritt der A/D-Umsetzung relativ grob erfolgen kann und dass der Genauigkeitsverlust aufgrund dieser Vorgehensweise durch Überabtastung korrigiert wird. Die Überabtastung selbst reicht nicht aus, um die für Audio-Anwendungen erforderliche Qualität beizubehalten, und es wird Rauschformung angewendet. Das Grundprinzip der Rauschformung besteht darin, einen Tiefpassfilter in einer Rückkopplungsschleife mit dem A/D-Umsetzer einzusetzen, um die bei der A/D-Umsetzung unterlaufenen Fehler zu minimieren. Für Audio-Anwendungen reicht ein Überabtastungsverhältnis von 64 für eine hohe Rauschunterdrückung aus, d.h. die Taktfrequenz des ΣΔ-Modulators beträgt 64·44,1 kHz. Zusätzlich sorgt die hohe Taktfrequenz für eine große Bandbreite des Signals und beseitigt die Notwendigkeit von steilen Anti-Aliasing-Filtern.
Aus diesen Gründen wird dieses Einzelbitformat als Audio-Trägerformat für Audio-CDs der neuen Generation (Super Audio CD = SACD) verwendet und nicht das Mehrbitformat, bei dem viele Bits (z.B. 16 oder 20) für die Amplitudenquantisierung benutzt werden und das mit Abtastfrequenzen läuft, die geringfügig höher sind als die Nyquist-Frequenz des Eingangssignals. In letzterem Fall schafft das Eingangssignal eine ein zigartige Folge von Bitmustern (PCM). Im Fall eines ΣΔ-Modulators hingegen ist nur der Mittelwert des Bitmusters einzigartig; die Folge der Bits selbst ist nicht relevant. Dies impliziert, dass, wenn zwei identischen ΣΔ-Modulatoren identische Signale zugeführt werden, aber die Anfangszustände der Integratoren unterschiedlich sind, die reine Tatsache, dass diese Zustände unterschiedlich sind, zu zwei verschiedenen Bitströmen führt, die niemals zu identischen Bitmustern konvergieren.
Dies hat zur Folge, dass viele Signalverarbeitungswege (Mischen, Editieren, usw.), die Einzeltbit-Bitströme (oft bezeichnet als DSD – Direct Stream Digital signals) nutzen, nicht wie mit PCM funktionieren, weil die Signale nicht bit-synchronisiert werden, d.h. die Bits der Bitströme sind nicht gleichzeitig einander gleich. Ein Aspekt, der sich aus dem gleichen Problem der schwierigen Synchronisation ergibt, betrifft die Kompression, bei der der Bitstrom auf irgendeine Weise vorhergesagt werden muss. Ohne Bit-Synchronisierung erzeugt selbst ein ΣΔ-Modulator mit genau dem gleichen Eingangssignal eventuell ein vollkommen anderes Ausgangssignal.
Dieses Synchronisierungsproblem könnte umgangen werden, indem man das Einzelbitsignal in ein niederfrequentes Mehrbitsignal (PCM) umwandelt, anschließend die erforderliche Signalverarbeitung durchführt und dann das Mehrbitsignal in das erforderliche Einzelbitformat zurückwandelt. Dies würde jedoch aufgrund der steilen Anti-Aliasing-Vorfilter, die bei diesen Signalumwandlungen benötigt werden, zu einer schwerwiegenden Beeinträchtigung der Signalqualität führen. In dem Fall, dass das Signal in ein hochfrequentes PCM-Signal umgewandelt wird, erfordert die Stabilität des Rückwandlungs-ΣΔ-Modulators einen Vorfilter mit einer niedrigen Grenzfrequenz, was ebenfalls zu einem erheblichen Verlust an Signalqualität führt.
In der oben genannten Abhandlung wird ein Editiersystem für Einzelbit-Bitströme beschrieben, bei dem ein erster Bitstrom zur Ausgabe gewählt wird und danach ein zweiter Bitstrom. Dazwischen wird die Ausgabe eines ΣΔ-Modulators gewählt, der das ausgeblendete erste Signal und das eingeblendete zweite Signal empfängt. Zur Bit-Synchronisierung des ΣΔ-Modulators auf den zweiten Bitstrom wird der Versatz zwischen dem zweiten Bitstrom und der Summe der beiden umgeblendeten Signale in einem Akkumulator gespeichert, und wenn das Umblenden abgeschlossen ist, wird der gespeicherte Versatz nach und nach während einer Versatzeliminierungsdauer zu dem Eingangssignal des ΣΔ-Modulators addiert. Es ist zu beachten, dass das Addieren des akkumulierten Versatzes zum Eingangssignal des ΣΔ-Modulators dem Addieren des Versatzes zum ersten Integratorzustand des Tiefpassfilters des ΣΔ-Modulators entspricht. Nach der Versatzeliminierungsdauer wird das Ausgangssignal vom ΣΔ-Modulator zum zweiten Bitstrom umgeschaltet. Aufgabe dieser Synchronisierungsprozedur ist es, Clicks zu vermeiden, die andernfalls beim Umschalten von dem requantisierten Bitstrom vom ΣΔ-Modulator auf den zweiten Bitstrom auftreten.
Bei diesem System nach dem Stand der Technik können der Eingangs- und der Ausgangs-Bitstrom des ΣΔ-Modulators, wenn der Audio-Inhalt am Eingang des ΣΔ-Modulators klein ist, leicht in Gegenphase sein, so dass die erforderliche Bit-Synchronisierung nicht erreicht wird. Darüber hinaus kann das System nach dem Stand der Technik nicht benutzt werden, wenn die Beziehung des eintreffenden Signals zum ursprünglichen Bitstrom verloren geht (z.B. nach einer erheblichen Signalverarbeitung). Die vorliegende Erfindung strebt danach, die Bit-Synchronisierung eines ΣΔ-Modulators auf einen eintreffenden Einzelbit-Bitstrom zu verbessern, und daher ist das erfindungsgemäße Verfahren gekennzeichnet durch die Vorfilterung des eintreffenden Bitstroms vor der Zuführung zum ΣΔ-Modulator und durch die Erzeugung des Korrektursignals zusätzlich aus mindestens entweder dem vorgefilterten Eingangssignal oder dem herausgehenden Bitstrom des ΣΔ-Modulators. Daher erhält man durch die Berechnung des Korrektursignals aus sowohl dem eintreffenden Bitstrom als auch aus mindestens entweder dem Eingangs- oder dem Ausgangssignal des ΣΔ-Modulators eine viel zuverlässigere Bit-Synchronisierung des ΣΔ-Modulators.
Eine erste Ausführungsform des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, dass man das Korrektursignal durch doppelte Integration der Differenz zwischen dem genannten eintreffenden Bitstrom und entweder dem vorgefilterten Eingangssignal oder dem herausgehenden Bitstrom des ΣΔ-Modulators über eine bestimmte Anzahl von Bits ermittelt und das Ergebnis der genannten doppelten Integration durch die genannte bestimmte Anzahl von Bits dividiert. Dieses Verfahren ist sowohl in Hardware als auch in Software einfach zu implementieren. Ein Nachteil dieses Verfahrens besteht jedoch darin, dass die Synchronisierung weniger genau ist und dass eine große Anzahl von Signalbits (z.B. 2000) benötigt wird, damit der ΣΔ-Modulator zum synchronisierten Zustand konvergiert. Dieser Nachteil spielt bei Anwendungen, bei denen genügend Daten zur Synchronisierung des ΣΔ-Modulators zur Verfügung stehen, keine Rolle. Ein wichtiges Beispiel für eine derartige Anwendung ist bei Signaleditiersystemen gegeben. Bei derartigen Systemen können selbst „zukünftige" Daten benutzt werden, weil die Ausgabe eines Editors um einen willkürlichen Betrag verzögert werden kann.
Im Gegensatz hierzu eignet sich das oben beschriebene so genannte Verfahren der kleinsten Quadrate nicht für Anwendungen, bei denen weniger Daten zum Erreichen der Bit-Synchronisierung des ΣΔ-Modulators zur Verfügung stehen, zum Beispiel in Systemen zum Komprimieren von Bitstromsignalen, und für diese Anwendungen wird vorzugsweise eine zweite Ausführungsform des erfindungsgemäßen Verfahrens eingesetzt. Dieses Verfahren ist weiterhin dadurch gekennzeichnet, dass das Korrektursignal ermittelt wird, indem man das Korrektursignal aus dem eintreffenden Bitstrom und dem vorgefilterten Eingangssignal mit einem Algorithmus berechnet, der an die Struktur des Tiefpassfilters des ΣΔ-Modulators angepasst ist.
Dieses erfindungsgemäße Verfahren kann üblicherweise zum Komprimieren und Expandieren von Bitstromsignalen verwendet werden, um den Speicherplatz zu reduzieren, falls das Bitstromsignal auf einem Speichermedium gespeichert werden muss, oder um die Bandbreite oder Übertragungsdauer zu reduzieren, falls das Signal übertragen werden muss. In diesem Fall ist das erfindungsgemäße Verfahren weiterhin dadurch gekennzeichnet, dass in einem System zum Komprimieren und Expandieren von Einzelbit-Bitstromsignalen das Korrektursignal von der Kompressionsseite zur Expansionsseite übertragen wird.
Die Erfindung bezieht sich auch auf eine Anordnung zur Synchronisierung eines ΣΔ-Modulators, die gekennzeichnet ist durch einen ΣΔ-Modulator, einen Vorfilter zum Vorfiltern des eintreffenden Bitstroms und Zuführen eines vorgefilterten Eingangssignals zum ΣΔ-Modulator, und eine Synchronisiereinheit zum Synchronisieren des ΣΔ-Modulators auf den eintreffenden Bitstrom durch Anwenden eines Korrektursignals auf mindestens einen der Integratorzustände des ΣΔ-Modulators, wobei die genannte Synchronisiereinheit das Korrektursignal aus dem eintreffenden Bitstrom und mindestens entweder dem vorgefilterten Eingangssignal oder dem herausgehenden Bitstrom des ΣΔ-Modulators berechnet.
Die Erfindung wird weiter unter Bezugnahme auf die beigefügten Figuren beschrieben. Es zeigen:
1 ein schematisches Diagramm eines Editiersystems, das das erfindungsgemäße Verfahren nutzt;
2 ein schematisches Diagramm einer Synchronisiereinheit zur Verwendung in dem Editiersystem aus 1;
3 ein Beispiel eines ΣΔ-Modulators zur Verwendung in Verbindung mit dem erfindungsgemäßen Verfahren;
4 einen Ablaufplan eines Algorithmus zur Verwendung in einer Synchronisiereinheit, die mit dem ΣΔ-Modulator aus 3 zusammenarbeitet; und
5 ein schematisches Diagramm eines Kompressions- und Expansionssystems, das das erfindungsgemäße Verfahren nutzt.
Das Editiersystem aus 1 umfasst einen ersten Eingang E₁ für einen ersten Einzelbit-Bitstrom x₁(i), einen zweiten Eingang E₂ für einen zweiten Einzelbit-Bitstrom x₂(i) und einen Ausgang O. Der erste Eingang E₁ ist über eine erste Verzögerung D₁ mit einer ersten Position 1 eines Schalters S und über einen ersten Multiplizierer M₁ und einen ersten Tiefpassfilter F₁ mit einem Eingang eines ΣΔ-Modulators SD verbunden. In gleicher Weise ist der zweite Eingang E₂ über eine zweite Verzögerung D₂ mit einer zweiten Position 2 des Schalters S und über einen zweiten Multiplizierer M₂ und einen zweiten Tiefpassfilter F₂ mit dem Eingang des ΣΔ-Modulators SD verbunden. Es ist anzumerken, dass die Ausgangssignale des Multiplizierers nicht mehr Einzelbitsignale sind, sondern Mehrbitsignale. Der ΣΔ-Modulator liefert einen Einzelbit-Bitstrom y(i), der einer dritten Position 3 des Schalters S zugeführt wird. Der Ausgangsanschluss des Schalters S stellt den Ausgang O des Editiersystems dar.
Zur Bit-Synchronisierung des ΣΔ-Modulators auf den ersten eintreffenden Bitstrom umfasst das Editiersystem eine Synchronisiereinheit SU₁, die den verzögerten ersten Bitstrom x₁(i) und den Ausgangs-Bitstrom y(i) des ΣΔ-Modulators erhält. Diese Synchronisiereinheit liefert ein Korrektursignal ε₁ an den ersten Integratorzustand des ΣΔ-Modulators. Außerdem führt die Synchronisiereinheit SU₁ dem Schalter S ein Schaltsignal zu. Auf ähnliche Weise umfasst das Editiersystem für die Bit-Synchronisierung des ΣΔ-Modulators auf den zweiten Bitstrom eine zweite Synchronisiereinheit SU₂, die den verzögerten Bitstrom x₂(i) und den Ausgangs-Bitstrom y(i) des ΣΔ-Modulators erhält. Diese zweite Synchronisiereinheit SU₂ führt dem ersten Integratorzustand des ΣΔ-Modulators ein Korrektursignal ε₂ und dem Schalter S ein Schaltsignal zu.
Im Betrieb kann sich der Schalter S in der Position 1 befinden und der erste Eingangs-Bitstrom x₁(i) vom ersten Eingang E₁ wird direkt an den Ausgang O weitergeleitet, sei es verzögert um die Verzögerung D₁. Wenn ein Überblenden auf den zweiten Bitstrom erfolgen muss, wird der Multiplizierer M₁ auf 1 gestellt und der Multiplizierer M₂ auf Null. Die Mehrbitsignale, die von den beiden Multiplizierern stammen, werden jeweils durch die Tiefpassfilter F₁ und F₂ geleitet und anschließend addiert und dem Eingang des ΣΔ-Modulators zugeführt. Der Zweck der Vorfilter F₁ und F₂ besteht darin zu verhindern, dass die Hochfrequenzanteile der Bitströme x₁(i) und x₂(i) den Eingang des ΣΔ-Modulators erreichen könnten. Der ΣΔ-Modulator benötigt ein niederfrequentes Eingangssignal, jedoch könnten die starken Hochfrequenzanteile des Bitstroms sonst den ΣΔ-Modulator überlasten, der dann instabil werden kann. Anschließend wird der requantisierte Bitstrom durch die Synchronisiereinheit SU₁ in der nachstehend unter Bezugnahme auf 2 beschriebenen Weise auf den ursprünglichen ersten Bitstrom synchronisiert. Wenn der Synchronisierungsprozess abgeschlossen ist, bringt die Einheit SU₁ den Schalter S auf Position 3, so dass der Ausgangs-Bitstrom jetzt die synchronisierte requantisierte Version des ersten Eingangs-Bitstroms ist. Von diesem Zeitpunkt an werden die Verstärkungsfaktoren der Multiplizierer M₁ und M₂ entsprechend der Überblendvorschrift geändert. Am Ende des Umblendens wird der Verstärkungsfaktor des Multiplizierers M₁ Null sein und der des Multiplizierers M₂ Eins sein und der Ausgangs-Bitstrom ist die requantisierte Version des zweiten Eingangs-Bitstroms. Jetzt muss der Requantisierer auf den zweiten Eingangs-Bitstrom synchronisiert werden. Dies erfolgt durch die zweite Synchronisiereinheit SU₂. Da in diesem Fall jedoch der Ausgang mit dem Requantisierer verbunden ist, muss die Synchronisierung auf eine sehr sanfte Art erfolgen, um ein hörbares Click zu vermeiden. In diesem Fall werden die Integratorzustände des ΣΔ-Modulators während z.B. 20.000 bis 30.000 Zyklen geändert, während die Synchronisierung des ΣΔ-Modulators auf den ersten Bitstrom abrupt durchgeführt werden könnte. Wenn die Synchronisierung abgeschlossen ist, schaltet die Synchronisiereinheit SU₂ schließlich den Schalter S auf Position 2 und der Ausgangsstrom ist der verzögerte ursprüngliche zweite Bitstrom x₂(i).
Der Editiervorgang könnte im "vollen Requantisierungs"-Modus einfacher erfolgen, indem der Schalter S auf Position 3 gelassen und die zweite Synchronisiereinheit SU₂ weggelassen wird. Obwohl diese Vorgehensweise vom Algorithmus her wesentlich einfacher ist, weil sie die zweite Synchronisierung erspart und jede Wahrscheinlichkeit von Clicks ausschließt, ist sie mit schwerwiegenden technischen Nachteilen verbunden. Am wichtigsten: Sie würde implizieren, dass das Signal einer mehrfachen Requantisierung unterzogen wird, weil jedes weitere Editieren ein bereits requantisiertes Signal requantisieren würde. Eine derartige mehrfache Requantisierung würde die Qualität des Signals stark beeinträchtigen.
Die in 2 dargestellte Synchronisiereinheit basiert auf dem folgenden Algorithmus zum Ableiten des Korrektursignals ε:
wobei x(i) der eintreffende Bitstrom ist, auf den der ΣΔ-Modulator synchronisiert werden muss, und y(i) der herausgehende Bitstrom ist, der vom ΣΔ-Modulator geliefert wird. Da die Audiobänder des Eingangssignals u(i) des ΣΔ-Modulators und seines Ausgangs-Bitstroms y(i) im Wesentlichen gleich sind und da der Algorithmus von Formel (1) einen Tiefpasscharakter hat, kann der Synchronisiereinheit SU1 anstelle des Bitstroms y(i) das Signal u(i) zugeführt werden. N ist eine beliebige geeignete vorgegebene Zahl (z.B. 5000), oder N kann alternativ durch die Synchronisiereinheit selbst bestimmt werden, wenn eine ausreichende Konvergenz erzielt wurde, d.h. wenn der Wert des Korrektursignals ε im Wesentlichen konstant ist.
2 zeigt eine Anordnung zur Durchführung des Algorithmus von Formel (1). Diese Anordnung umfasst eine erste Kaskade von Integratoren I₁ und I₂ zur doppelten Integration des eintreffenden Bitstroms x(i) und eine zweite Kaskade von Integratoren I₃ und I₄ zur doppelten Integration des herausgehenden Bitstroms y(i). Jeder Integrator umfasst eine Verzögerung von einer Abtastperiode, deren Ausgangssignal zu seinem Eingang addiert wird. Die Ausgänge der beiden Kaskaden werden in einem Subtrahierglied M voneinander subtrahiert und das Ausgangssignal des Subtrahierglieds wird in einem Teiler DI durch die Zahl N geteilt. Es wird klar sein, dass alternativ der eintreffende und der herausgehende Bitstrom zuerst voneinander subtrahiert und dann in einer einzelnen Kaskade von Integratoren zweimal integriert werden können, wobei in diesem Fall die Integratoren jedoch in der Lage sein sollten, Mehrbitsignale zu handhaben.
Ein Zähler CO zählt die Abtastperioden, während der die Synchronisiereinheit in Betrieb ist, und führt die Anzahl N dem Teiler DI zu. Den Integratoren und dem Zähler wird ein Taktimpuls CL zugeführt, der synchron mit den Bits des Bitstroms läuft.
Ein Rückstellimpuls RS stellt den Zähler und die Integratoren am Anfang eines neuen Zyklus zur Bestimmung von ε zurück. Ein Schalter S2 verbindet das Korrektursignal ε mit dem Ausgang der Synchronisiereinheit, und zwar entweder, wenn der Zähler N den vorgegebenen Wert erreicht hat, oder wenn das Korrektursignal ε ausreichend konstant geworden ist.
Der Algorithmus von Formel (1), der als Algorithmus der "kleinsten Quadrate" bezeichnet werden kann, hat den Nachteil, dass die Synchronisierung weniger genau ist und dass viele Bitperioden (z.B. 20000) benötigt werden, bis eine Synchronität erreicht ist. Eine genauere und schnellere Synchronisierung kann mit dem "Abruf"-Algorithmus erreicht werden, der unter Bezugnahme auf den Ablaufplan in 4 in Verbindung mit dem in 3 abgebildeten internen Schaltplan des ΣΔ-Modulators beschrieben wird. Es ist zu beachten, dass der in 3 abgebildete ΣΔ-Modulator in der Technik bekannt ist und an sich keine Erfindung darstellt, jedoch eine bevorzugte Ausführungsform eines ΣΔ-Modulators darstellt, mit der die vorliegende Erfindung benutzt werden kann.
Die Anordnung aus 3 umfasst einen digitalen Tiefpassfilter F und einen A/D-Umsetzer Q. Dem Eingang des Tiefpassfilters F wird ein Eingangssignal u(n) zugeführt. Das Ausgangssignal v(n) des Tiefpassfilters wird dem A/D-Umsetzer zugeführt und das Ausgangssignal y(n) des A/D-Umsetzers, das das Ausgangssignal des ΣΔ-Modulators darstellt, wird an den Eingang des Tiefpassfilters zurückgeleitet.
Der Tiefpassfilter F umfasst die Kaskade von fünf Integratoren, zu deren Eingangssignal jeweils deren Ausgangssignal addiert wird und deren Ausgangssignale mit S₁(n), S₂(n), S₃(n), S₄(n) bzw. S₅(n) bezeichnet sind. Ein erster Rückkopplungsmultiplizierer leitet das Ausgangssignal S₃(n) des dritten Integrators, multipliziert mit dem Rückkopplungskoeffizienten f₁, an den Eingang des zweiten Integrators zurück, und ein zweiter Rückkopplungsmultiplizierer leitet das Ausgangssignal S₅(n) des fünften Integrators, multipliziert mit einem Rückkopplungskoeffizienten f₂, an den Eingang des vierten Integrators zurück. Die Ausgangssignale der fünf Integratoren S₁(n)...S₅(n) werden addiert, jedes über einen Multiplizierer mit den Koeffizienten c₁...c₅, um das Ausgangssignal v(n) des Tiefpassfilters zu bilden.
Bei den in den jeweiligen Teilen des Tiefpassfilters verarbeiteten Signalen handelt es sich durchweg um Mehrbitsignale. Der A/D-Umsetzer Q gibt jedoch nur das Vorzeichenbit seines Eingangssignals v(n) aus, so dass das Ausgangssignal y(n) ein Einzelbit ist.
Die Erzeugung des Signals v(n) durch die Multiplizierer mit den Koeffizienten c₁...c₅ kann mit der folgenden Gleichung beschrieben werden:
und der Betrieb des A/D-Umsetzers Q kann beschrieben werden durch die Gleichung: y(n) = Vorzeichen(v(n))
Weiterhin wird die Funktion der fünf Integratoren durch den folgenden Satz aus fünf Gleichungen ausgedrückt: s1(n + 1) = s1(n) + u(n) – y(n) s2(n + 1) = s1(n) + s2(n) – f1s3(n) s3(n + 1) = s2(n) + s3(n) s4(n + 1) = s3(n) + s4(n) – f2s5(n) s5(n + 1) = s4(n) + s5(n) (3)
Um die weitere Berechnung zu vereinfachen, werden die folgenden Vektoren, jeweils fünfter Ordnung, eingeführt: s(n) = (s₁(n), s₂(n), s₃(n), s₄(n), s₅(n)) c(n) = (c₁, c₂, c₃, c₄, c₅) die die Werte der Multiplizierer c₁...c₅ beschreiben.
d = (1, 0, 0, 0, 0) beschreibt, wie das Eingangssignal und das Rückkopplungssignal verteilt werden.
Außerdem wird eine Transformationsmatrix A eingeführt, die die Struktur der Integratoren und der Rückkopplungsmultiplizierer f₁ und f₂ beschreibt. Für die beispielhafte Ausführungsform aus 3 hat die Matrix A die folgenden Elemente:
Hiermit werden die Gleichungen 2 und 4 v(n) = cT .s(n) (6)bzw. s(n + 1) = A.s(n) + (u(n) – y(n).d (7)
Die wiederholte Anwendung von (7) zur Berechnung von s(n) als eine Funktion der anfänglichen Integratorzustände s(0) ergibt die Gleichung:
Und dies führt mit (3) und (6) zu der folgenden Gruppe von Ungleichungen:
Diese Gruppe von Ungleichungen liefert eine Beziehung zwischen dem Eingangssignal u(n), dem Ausgangs-Bitstrom y(n) und den Integratorzuständen s(0) des ΣΔ-Modulators. Da der Synchronisieralgorithmus zum Zweck hat, den herausgehenden Bitstrom y(n) an den eintreffenden Bitstrom x(n) anzugleichen, kann die Gruppe von Ungleichungen in dem Algorithmus verwendet werden, wenn y(n) in dieser Gruppe durch x(n) ersetzt wird; mit den gegebenen Eingangssignalen x(n) und u(n) kann der Algorithmus die Integratorzustände s(0) berechnen und die berechneten Integratorzustände anschließend dem ΣΔ-Modulator zuführen.
Dieser Algorithmus wird im Ablaufplan von 4 erläutert. Der Ablaufplan enthält eine Reihe von Verarbeitungsschritten St₁.....St₁₁ und drei Festwertspeicher M₁, M₂, M₃. Der Speicher M₁ enthält die Matrix A, der Speicher M₂ den Vektor d und der Speicher M₃ den Vektor c^T. Diese Speicher enthalten daher die Struktur des Tiefpassfilters. Die weiteren Speicher M₄, ..... M₇ sind Schreib-Lesespeicher.

– Der Schritt St₁ liefert die Initialisierung. Im Besonderen: Der Zähler n wird auf n = 1 gestellt, der Matrixspeicher M₄ wird auf Null gestellt (d.h. alle Elemente der Matrix werden auf Null gestellt) und der Matrixspeicher M₆ wird auf 1 gestellt (d.h. die Elemente der Hauptdiagonale werden auf 1 gestellt und die verbleibenden Elemente werden auf Null gestellt).
– Der Schritt St₂ ist eine Matrixmultiplikation, die den Inhalt von M₁ und von M₄ multipliziert.
– Der Schritt St₃ addiert die Differenz der Eingangs- und Ausgangssignale u(n – 1) – x(n – 1) zum Zeitpunkt n – 1 zu dem Ergebnis von Schritt St₂ und speichert das Ergebnis dieser Addition in M₄. Daher ist, wenn n = 1, das Ergebnis von Schritt St₂ Null, weil es die Matrix A von M₁ mit der Nullmatrix M₄ multipliziert. Das Ergebnis der Addition in Schritt St₃ ist (u(0) – x(0)) und dieses wird in M₄ gespeichert. Zum nächsten Zeitpunkt, wenn n = 2, wird der Inhalt von M₄ erneut mit der Matrix A multipliziert, so dass Schritt St2 dann (u(0) – x(0))A ergibt und St₃ dann (u(0) – x(0))A + (u(1) – x(1)) ergibt. Wenn n = 3, ergibt St₃ (u(0) – x(0))A²+ (u(1) – x(1))A + (u(2) – x(2)), und so weiter. Das allgemeine Ergebnis von Schritt St₃ ist daher eine Matrix, die gleich
– In Schritt St₄ transformiert diese Matrix den Vektor d aus M₂ in den neuen Vektor:
In Schritt St₅ wird dieser Vektor mit dem Vektor c^T in M₃ und mit x(n) multipliziert, um den Skalarwert zu erhalten:
– In Schritt St₆ wird dieser Wert in Speicher M₅ gespeichert, um einen Vektor h von n Elementen zu bilden, der für jeden Zeitpunkt n um ein Element zunimmt.
– In Schritt St₇ wird die Matrix A mit der Matrix multipliziert, die in Speicher M₆ enthalten ist. Zum Zeitpunkt n = 1 enthält der Speicher M₆ die Matrix 1 durch Initialisierung, so dass das Ergebnis von Schritt St₇ A ist. Dieses Ergebnis wird in M₆ gespeichert. Zum nächsten Zeitpunkt n = 2 multipliziert Schritt St₇ die Matrix A aus M5 mit der in M₆ enthaltenen Matrix A, so dass das Ergebnis dieses Schritts A² ist. Das Ergebnis von St₇ ist im Allgemeinen Aⁿ.
– In Schritt St₈ wird die Matrix Aⁿ mit dem Vektor c^T in M₃ und mit x(n) multipliziert, um den Vektor x(n).c^T.Aⁿ zu erhalten.
– In Schritt St₉ wird dieser Vektor x(n).c^T.Aⁿ in Speicher M₇ gespeichert, um eine Matrix G mit einer Dimension zu bilden, die gleich der Länge des Vektors (z.B. = 5) ist und deren andere Dimension gleich n ist.
– In Schritt St₁₀ wird der n-te Schätzwert _^,n(0) berechnet. Dies erfolgt in Abhängigkeit von den n Ungleichheiten von Beziehung (9) G._^,n(0) > h mit den Inhalten von M₅ und M₇. Je größer n ist, desto mehr Ungleichheiten werden berücksichtigt und desto schmaler wird der Lösungsbereich für _^,n(0) sein. Es bleibt jedoch eine Vielzahl von Lösungen. Ein einzelner Schätzwert der anfänglichen Integratorzustände des ΣΔ-Modulators kann gefunden werden, indem man |_ ^,n(0)| = min! wählt. Dieser Schritt ist als Lösung des quadratischen Programmierproblems bekannt und an sich bekannt, z.B. aus Lawson, C.L. und Hanson, R.J. "Solving least squares problems", Prentice Hall, 1974.
– In Schritt St₁₁ wird die Differenz ε = |_ ^,n-1(0) – _^,n(0)| zwischen dem neu gefundenen n-ten Schätzwert _^,n(0) und dem zuvor gefundenen n-1-ten Schätzwert_^,n-1(0) berechnet. Wenn diese Differenz ε noch nicht klein genug ist, wird der Zähler erhöht (n := n + 1) und der Algorithmus kehrt zu Schritt St₂ zurück. Ist die Differenz ε klein genug, multipliziert der Algorithmus den in Schritt St₁₀ gefundenen Vektor _^,n(0) mit der Ausgabe Aⁿ von Schritt St₇, und das Ergebnis dieser Multiplikation wird zu dem Ergebnis von Schritt St₄ addiert (diese Schritte sind im Ablaufplan von 4 nicht dargestellt). Die obige Formel (8) zeigt, dass das Ergebnis dieser Operation der Schätzwert _(n) ist, d.h. der berechnete Wert der Integratorzustände zum Zeitpunkt n. Diese Integratorzustände werden den jeweiligen Tiefpassabschnitten des ΣΔ-Modulators auferlegt, wodurch der durch den ΣΔ-Modulator erzeugte Bitstrom in Synchronität mit dem Eingangs-Bitstrom x(n) gebracht wird.

5 zeigt eine Anwendung, bei der vorzugsweise der Algorithmus aus 4 eingesetzt werden kann. Bei dieser Anwendung handelt es sich um ein System zum Komprimieren und Dekomprimieren eines Einzelbit-Bitstroms, um bei einer Übertragung die Bandbreite zu minimieren oder bei der Speicherung des Bitstromsignals die erforderliche Speicherkapazität zu minimieren.
Im Kompressionsteil aus 5 wird der eintreffende Einzelbit-Bitstrom x(n) einem niederfrequenten Prädiktor P₁ zugeführt, der den Eingangs-Bitstrom ohne Verzögerung zu einem niederfrequenten digitalen Signal u(n) transferiert. Dieses NF-Signal u(n) wird anschließend einem ΣΔ-Modulator SD₂ zugeführt. Eine Synchronisiereinheit SU₃ empfängt den eintreffenden Bitstrom x(n) und das NF-Signal u(n) und liefert dem ΣΔ-Modulator Integratorzustandsaktualisierungen s(n). Diese Aktion erfolgt vorzugsweise mit dem unter Bezugnahme auf den Ablaufplan aus 4 beschriebenen Algorithmus, weil dieser Algorithmus schnell und genau ist. Der Ausgangs-Bitstrom y(n) des ΣΔ-Modulators und der eintreffende Bitstrom werden beide einem Bitrückweisungsgenerator B₁ zugeführt, der eine Null erzeugt, wenn beide Bitströme gleich sind, und der x(n) weiterleitet, wenn x(n) und y(n) ungleich sind. Wenn der ΣΔ-Modulator korrekt synchronisiert ist, sind die beiden Bitströme gleich und die Einheit B1 wird einen Strom von Nullen erzeugen. Die Einheit B₁ erzeugt daher ein Fehlersignal, wenn die Synchronisierung nicht korrekt ist.
Die Integratorzustandsaktualisierungen s(n) und das Fehlersignal b(n) werden über jede Übertragung oder jedes Speichermedium an den Expansionsteil transferiert. Es ist zu beachten, dass die beiden Signale für diesen Transfer auf jede beliebige in der Technik bekannte Weise weiter komprimiert werden können. Zum Beispiel kann das Signal, weil das Fehlersignal b(n) üblicherweise eine Menge Nullen hat, vorteilhafterweise durch Entropie-Codierung weiter komprimiert werden.
Im Expansionsteil aus 5 werden die Integratorzustandsaktualisierungen s(n) einem ΣΔ-Modulator SD₃ zugeführt, dessen Ausgangs-Bitstrom y(n) zusammen mit dem empfangenen Fehlersignal b(n) einem Bitrückweisungsempfänger B₂ zugeführt wird. Diese Einheit erzeugt einen Bitstrom, der (wahrscheinlich) gleich x(n) ist, weil sie den Bitstrom y(n) an ihren Ausgang weiterleitet, wenn kein Fehler zwischen y(n) znd x(n) vorliegt, und andernfalls b(n) = x(n) weiterleitet. Der Bitstrom x(n) wird einem Prädiktor P₂ zugeführt der vorzugsweise identisch mit dem Prädiktor P₁ des Kompressionsteils ist, und das Ausgangssignal des Prädiktors P₂ ist ein niederfrequentes Signal u(n), das dem Eingang des ΣΔ-Modulators SD₃ zugeführt wird. Es ist zu beachten, dass im Kompressionsteil und im Expansionsteil aus 5 die gleichen Signalbezeichnungen x(n), y(n) und u(n) verwendet wurden, um deutlich anzugeben, dass entsprechende Elemente entsprechende Signale erhalten. Wenn die ΣΔ-Modulatoren noch nicht korrekt synchronisiert sind, können die entsprechenden Signale auf der Kompressionsseite und der Expansionsseite natürlich unterschiedlich sein.
Es ist zu beachten, dass der Hauptsignalstrom zwischen Kompressionsteil und Expansionsteil durch die Integratorzustandsaktualisierungen s(n) gebildet wird. Die Kompressionsrate des beschriebenen Systems ist besonders effektiv, weil nicht bei jeder Abtastperiode des Bitstroms ein neuer Satz von Integratorzustandsaktualisierungen übertragen zu werden braucht. Es geht hierbei um einen Kompromiss: weniger s(n)-Aktualisierungen führen zu mehr Bitrückweisungen b(n). Auf der anderen Seite ergeben viele s(n)-Aktualisierungen eine 'perfekte' Synchronisierung und keine Bitrückweisungen.

Text in der Zeichnung

2

Accel: Beschleunigungsmesser
Detector: Detektor
Position encoder: Stellungsgeber
Recon. processor: Rekonstruktionsprozessor
Image memory: Bildspeicher
Control panel: Bediener-Steuerpult
Video proc.: Videoprozessor

4

Coordinate processor: Koordinatenprozessor
Misalignment processor: Fehlausrichtungsprozessor

6

Ceiling: Decke

7

Amplitude of isocenter oscillation: Amplitude der Isozentrum-Schwingung
Time: Zeit

8

Sensor: Sensor
Actuator: Stellglied
Processor: Prozessor
Database: Datenbank

Claims

Verfahren zur Synchronisierung eines ΣΔ-Modulators mit einem Tiefpassfilter mit Integratorzuständen und einem A/D-Umsetzer in einer Rückkopplungsanordnung auf einen eintreffenden Einzelbit-Bitstrom, wobei das Verfahren den Schritt des Erzeugens eines Korrektursignals aus dem genannten eintreffenden Bitstrom und des Anwendens des Korrektursignals auf mindestens einen der Integratorzustände des Tiefpassfilters umfasst, gekennzeichnet durch die Vorfilterung des eintreffenden Bitstroms (x(n)) vor der Zuführung zum ΣΔ-Modulator und durch das Erzeugen des Korrektursignals (ε, s(n)) zusätzlich aus mindestens entweder dem vorgefilterten Eingangssignal (u(n)) oder dem herausgehenden Bitstrom (y(n)) des ΣΔ-Modulators.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass man das Korrektursignal (ε) durch doppelte Integration der Differenz zwischen dem genannten eintreffenden Bitstrom (x(n)) und entweder dem vorgefilterten Eingangssignal (u(n)) oder dem herausgehenden Bitstrom (y(n)) des ΣΔ-Modulators über eine bestimmte Anzahl von Bits ermittelt und das Ergebnis der genannten doppelten Integration durch die genannte bestimmte Anzahl von Bits dividiert.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Korrektursignal ermittelt wird, indem man das Korrektursignal (ε, s(n)) aus dem eintreffenden Bitstrom (x(n)) und dem vorgefilterten Eingangssignal (u(n)) mit einem Algorithmus berechnet, der an die Struktur des Tiefpassfilters des ΣΔ-Modulators angepasst ist.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in einem System zum Komprimieren und Expandieren von Einzelbit-Bitstromsignalen das Korrektursignal (ε, s(n)) von der Kompressionsseite zur Expansionsseite übertragen wird.
Anordnung zur Durchführung des Verfahrens von einem der vorhergehenden Ansprüche, gekennzeichnet durch einen ΣΔ-Modulator (SD), einen Vorfilter (F, P) zum Vorfiltern des eintreffenden Bitstroms und Zuführen eines vorgefilterten Eingangssignals zum ΣΔ-Modulator, und eine Synchronisiereinheit (SU) zum Synchronisieren des ΣΔ-Modulators auf den eintreffenden Bitstrom durch Anwenden eines Korrektursignals (ε, s(n)) auf mindestens einen der Integratorzustände des ΣΔ-Modulators, wobei die genannte Synchronisiereinheit (SU) das Korrektursignal (ε, s(n)) aus dem eintreffenden Bitstrom (x(n)) und mindestens entweder dem vorgefilterten Eingangssignal (u(n)) oder dem herausgehenden Bitstrom (y(n)) des ΣΔ-Modulators berechnet.