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Hintergrund der Erfindung
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Gebiet der Erindung
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Die
vorliegende Erfindung betrifft Controller für Massendatenspeichervorrichtungen.
Insbesondere betrifft die Erfindung Verfahren und Systeme zum Zuteilen
bzw. Arbitrieren eines Zugriffs auf einen Platten-Controllerspeicher.
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Beschreibung des Stands der
Technik
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Massendatenspeicherung
ist eine kritische Komponente von Computersystemen. Typischerweise
bestehen Massenspeichereinheiten aus einem nicht-flüchtigen
Speicher, wie z.B. einer Festplatte, einem optischen Laufwerk oder
anderen Art von Speichervorrichtung. Computersysteme enthalten typischerweise
auch flüchtige
Systemspeicher, wie z.B. Arbeitsspeicher-(RAM)-Schaltungen. Die
meisten Personal Computer enthalten derzeit weniger als 256 Megabyte
RAM, während
dieselben Computer oft Festplatten bis zu 10 Gigabyte oder mehr
Kapazität
enthalten.
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Die
Massenspeichereinheit eines Computers wird zum Speichern von Programmen
und Daten auf einer nicht-flüchtigen
Basis verwendet. Somit behält die
Massenspeichervorrichtung Daten selbst wenn der Computer und die
Massenspeichervorrichtung ausgeschaltet sind. Flüchtiger Systemspeicher dient im
Gegensatz dazu zur temporären
Ablage von Programmcode und Daten. Typischerweise kann auf flüchtigen
Systemspeicher wesentlich schneller als auf eine Massenspeichervorrichtung
zugegriffen werden. Wenn ein Mikroprozessor Zugriff auf Programme
oder Daten benötigt,
die sich nicht im Systemspeicher befinden, kopiert der Mikroprozessor
zuerst die Daten von der größeren, jedoch
langsameren Massenspeichervorrichtung in den Systemspeicher. Der
Prozessor kann dann schnell auf die Daten aus dem Systemspeicher
zugreifen. Ferner schreibt der Mikroprozessor unter bestimmten Bedingungen, wenn
neue oder modifizierte Daten im Systemspeicher gespeichert werden,
die Daten in die Massenspeichervorrichtung.
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Eine
Massenspeichereinheit besteht typischerweise aus einer Festplatte
und einem Festplatten-Controller (HDC). Der Controller betreibt
die Festplatte, formatiert die Daten, während sie auf die Festplatte
geschrieben werden, prüft
die Daten, wenn sie von der Festplatte ausgelesen werden, überträgt die Daten
an das und von dem Host-System und puffert die Daten, um so eine
Latenz und Differenz in den Datenübertragungsraten zwischen der Festplatte
und dem Host-Computersystem zu kompensieren.
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Typischerweise
enthält
der HDC einen Pufferspeicher, welcher dazu genutzt werden kann,
Daten zwischen der Platte und dem Host zu puffern. Da verschiedene
Funktionseinheiten, wie z.B. die Platte, der Host und der lokale
Controller mit dem Pufferspeicher zusammenarbeiten müssen, muss
der Zugriff auf den Pufferspeicher in einer gewissen Weise koordiniert
werden. Somit kann der HDC einen Zugriffs-Arbiter verwenden, um
einen Zugriff auf den Pufferspeicher unter den einen Zugriff anfordernden verschiedenen
Vorrichtungen auszuhandeln. Jedoch verwenden herkömmliche
Systeme typischerweise Arbiter, die in ineffizienter Weise feste
Zugriffszeitabschnitte für
den Zugriff auf Einheiten in jedem Zugriffszyklus bereitstellen.
Somit können
sich herkömmliche
Systeme nicht dynamisch an sich ändernde
Nutzungen des Pufferspeichers durch die zugreifenden Einheiten anpassen.
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EP-A-0
622 726 offenbart ein Verfahren zur Arbitrierung des Zugriffs mehrerer
zugreifender Einheiten auf einen gemeinsamen Pufferspeicher in einem
Controller einer Massenspeichervorrichtung. Insbesondere beschreibt
dieses Dokument eine verbesserte Festplattenlaufwerksarchitektur,
die eine zwischen einen Laufwerk-Mikrocontroller und einem Puffer-Controller
geschaltete Mikrocontroller-Schnittstellenschaltung, die. Die Mikrocontroller-Schnittstellenschaltung
enthält
Adressenzuordnungsregister zum Zuordnen wenigstens eines vorbestimmten
Abschnittes eines direkt adressierbaren Speichers des Mikrocontrollers,
um Stellen des Laufwerk-Cache-Puffers zu adressieren. Die Puffer-Controllerschaltung
enthält
eine Zugriffs-Arbitrierschaltung zum Entscheiden von Anforderungen
auf Zugriff zu dem Cache-Puffer über
den Laufwerk-Datensequenzer, den Laufwerk-Host-Schnittstellencontroller
und den Laufwerk-Mikrocontroller. Ein Mikrocontroller-Wartezustandsgenerator
reagiert auf die Zugriffs-Arbitrierschaltung durch Erzeugen und
Anwenden einer Wartezustandssequenz bei dem Mikrocontroller, bis
eine Anforderung, die er für
einen Zugriff zu dem Cache-Puffer stellt, ausgeführt werden kann.
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Es
ist die Aufgabe der vorliegenden Erfindung, ein Verfahren, eine
Platten-Controllerschaltung und
ein Computersystem bereitzustellen, welche eine verbesserte Speicherzugriffszeit
ermöglichen.
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Diese
Aufgabe wird durch den Gegenstand der Ansprüche 1, 25 und 30 gelöst.
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Bevorzugte
Ausführungsformen
sind in den abhängigen
Ansprüchen
spezifiziert.
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Die
vorliegende Erfindung offenbart ein Verfahren und ein System zur
Zugriffsarbitrierung auf eine gemeinsame Ressource eines Controllers
einer Massenspeichervorrichtung. In einer Ausführungsform der Erfindung ist
der Controller ein Festplatten-Controller und die gemeinsame Ressource
ist ein lokaler Pufferspeicher des Festplatten-Controilers. Mehrere Einheiten oder
Schaltungen innerhalb des Controllers greifen jeweils auf den Pufferspeicher
zu, um Information zu speichern oder auszulesen. Diese Einheiten
können
einen Controller-Mikroprozessor, eine Host-Schnittstellenschaltung,
eine Platten-Formatiereinheit, eine Pufferspeicher-Auffrischeinheit, eine
Plattenformatdaten-Abrufeinheit und eine Fehlerkorrektureinheit
sein. Bei der Zugriffsarbitrierung auf dem Pufferspeicher werden
die verschiedenen Zugriffsanforderungen der Einheiten berücksichtigt. Beispielsweise
hat in einer Ausführungsform
der Platten-Controller die zeit-kritischsten,
vorhersagbaren und periodischen Zugriffsanforderungen, die anderen
Einheiten haben weniger kritische und weniger vorhersagbare Zugriffsanforderungen,
und die Host-Schnittstelleneinheit hat die am wenigsten vorhersagbaren
und am wenigsten zeitkritischen Zugriffsanforderungen.
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Eine
Ausführungsform
der Erfindung arbeitet in einem Zyklus, während welchem jeder Einheit
eine zusammenhängende
Zugriffsdauer angeboten wird. Dem Platten-Formatierer, welcher die kritischsten Zugriffsanforderungen
hat, wird ein periodischer Zugriff in der Weise angeboten, dass
die Zeitverzögerung,
während
welcher er keinen Zugriff hat, keine spezifizierte Zeitspanne überschreitet.
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Auf
der höheren
Ebene ist der Zugriffszyklus in zwei Teile aufgeteilt. Ein erster
Teil repräsentiert die
Zeit, während
welcher der Platten-Formatierer auf den Pufferspeicher zugreift.
Der zweite Teil des Zugriffszyklus repräsentiert die Zeit, während welcher
die rest lichen Einheiten, d.h., die Einheiten außer dem Platten-Formatierer,
auf den Pufferspeicher zugreifen. Jedoch kann, während die restlichen Einheiten
auf dem Pufferspeicher zugreifen, der Platten-Formatierer nicht
auf den Pufferspeicher zugreifen. In einer Ausführungsform wird, um sicherzustellen,
dass dem Platten-Formatierer ein periodischer Zugriff innerhalb
eines vorbestimmten Zeitabschnittes garantiert wird, die kombinierte
Zugriffszeit der restlichen Einheiten auf einen vorbestimmten Betrag begrenzt.
Ebenso wird, um sicherzustellen, dass die restlichen Einheiten einen
Zugriff erhalten, die Zugriffszeit des Platten-Formatierers ebenfalls
auf einen vorbestimmten Betrag begrenzt. Da jeder von den zwei Teilen
des Zugriffszyklus eine maximale Dauer hat, hat der Zugriffszyklus
selbst eine maximal zulässige
Dauer.
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Auf
der nächsten
Ebene wird der Teil des den restlichen Einheiten zugeordneten Zugriffszyklus noch
einmal aufgeteilt. Jeder von den restlichen Einheiten wird ein maximaler
Zeitabschnitt innerhalb der den restlichen Nicht-Plattenformatierer-Einheiten
zugewiesenen Zeit zugewiesen. Wenn irgendeine von den restlichen
Einheiten ihre maximale Zuweisung nicht ausnutzt, wird die nicht
genutzte Zeit der letzten von den verbleibenden Einheiten angeboten.
Wenn die letzte Einheit nicht die gesamte für sie verfügbare Zeit nutzt, endet der
Arbitrierzyklus früher.
Somit wird die Zeit, vor welcher dem Platten-Formatierer wieder ein
Zugriff auf den Pufferspeicher angeboten wird, kürzer als die spezifizierte
maximale Dauer.
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In
einer Ausführungsform
wird während
eines Zugriffszyklus Zeit von der den restlichen Einheiten zugewiesenen
Gesamtzugriffszeit abgezogen, da jede von den restlichen Einheiten
sequentiell einen Abschnitt der gesamten zugewiesenen Zeit nutzt.
Alles was von der zugewiesenen Zeit übrig bleibt, nachdem allen
bis auf die letzte Einheit ein Zugriff angeboten wurde, wird der
letzten Einheit angeboten.
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Kurzbeschreibung der Zeichnungen
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In
den Zeichnungen, in welchen gleiche Bezugszeichen durchgängig entsprechende
Komponenten repräsentieren,
stellen dar:
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1 eine
Blockdarstellung einer Ausführungsform
eines Computersystems, das zur Implementation einer Ausführungsform
der vorliegenden Erfindung angepasst ist;
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2 eine
Ausführungsform
einer Platten-Controllerschaltung;
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3 eine
Ausführungsform
der Busarchitektur des Platten-Controllers;
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4 eine
Ausführungsform
der Platten-Controller-Arbitrierarchitektur;
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5 eine
Ausführungsform
eines typischen Plattenschreibsequenz und eines Datenformats;
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6 eine
Ausführungsform
einer typischen Lesesequenz und eines Datenformats;
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7 eine
Ausführungsform
einer Arbitriersequenz;
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8A-8E ein Flussdiagramm einer Ausführungsform
eines Arbitrierprozesses; und
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9 einen
Zeitverlauf der Arbitriergrenzwerten und einige exemplarische Zugriffszeitdiagramme.
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Detaillierte Beschreibung
der Zeichnungen
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In
der nachstehenden Beschreibung wird Bezug auf die beigefügten Zeichnungen
genommen, welche einen Teil davon bilden, und in welchen im Rahmen
einer Veranschaulichung eine spezifische Ausführungsform dargestellt ist,
in welcher die Erfindung in die Praxis umgesetzt werden kann. Es
dürfte sich
verstehen, dass weitere Ausführungsformen verwendet
und strukturelle Änderungen
ohne Abweichung von dem Schutzumfang der vorliegenden Erfindung
durchgeführt
werden können.
Wo möglich, werden
dieselben Bezugszeichen durchgängig
durch die Zeichnungen verwendet, um dieselben oder ähnliche
Komponenten zu bezeichnen. Zahlreiche spezifische Details werden
beschrieben, um ein tiefes Verständnis
der vorliegenden Erfindung zu ermöglichen. Es dürfte jedoch
für den
Fachmann auf diesem Gebiet offensichtlich sein, dass die vorliegende
Erfindung ohne die spezifischen Details, oder mit bestimmten alternativen äquivalenten
Vorrichtungen und Verfahren zu den hierin beschriebenen in die Praxis
umgesetzt werden kann. In weiteren Fällen wurden allgemein bekannte
Verfahren, Pro zeduren, Komponenten und Vorrichtungen nicht im Detail
beschrieben, um so nicht unnötigerweise
Aspekte der vorliegenden Erfindung zu verschleiern.
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Die
detaillierte Beschreibung, welche folgt, ist in nachstehende Kapitel
organisiert: Aufbauübersicht
einer Ausführungsform
eines zur Verwendung mit einer Ausführungsform der vorliegenden
Erfindung geeigneten Systems, Detaillierte Beschreibung einer Ausführungsform
des Arbitrierprozesses, exemplarischer Zeittaktszenarien und exemplarischer Arbitrier-Grenzwertberechnungen.
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Aufbauübersicht einer Ausführungsform
eines zur Verwendung mit einer Ausführungsform der vorliegenden
Erfindung geeigneten Systems
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1 zeigt
eine Blockdarstellung einer Ausführungsform
eines Systems 100, in welcher typischerweise ein Festplatten-Controller
(HDC) 122 verwendet wird. Ein HDC-Kern 102 ist über eine Host-Busschnittstelle 110 mit
einem Host-System 108 unter Verwendung eines Host-Systembusses 112 verbunden.
Das Host-System 108 kann aus einem oder mehreren Host-System-Mikroprozessoren, einem
System-RAM, einem Monitor, einer Tastatur und weiteren Vorrichtungen
bestehen.
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Das
Host-System 108 tauscht Daten aus, die auf einer Festplatte 114 zu
speichern oder davon auszulesen sind, über den Host-Systembus 112 aus. Befehle
aus dem Host-System 108 an
den HDC-Kern 102 beispielsweise in Bezug darauf, welche
Daten auszulesen sind, oder wo Daten zu speichern sind, werden ebenfalls über den
Host-Systembus 112 gesendet.
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Zusätzlich ist
ein Controller-Mikroprozessor 104 mit dem HDC-Kern 102 über eine
Mikroprozessorschnittstelle 106 verbunden. Der Controller-Mikroprozessor 104,
welcher in einer Ausführungsform von
dem Host-System-Mikroprozessor getrennt ist, empfängt und
führt Befehle
aus dem Host-System 108 aus und verwaltet den HDC-Kern 102.
Die Festplatte 114 ist mit dem HDC-Kern 102 über einen
Platten-Formatierer 116 verbunden. Wie es nachstehend detaillierter
diskutiert wird, steuert der Platten-Formatierer 116 den
Betrieb der Festplatte 114. In der dargestellten Ausführungsform
besteht die Fest platte 114 aus einer Magnetplattenvorrichtung
und der zugeordneten Schaltung. Ein Controller-Pufferspeicher 118 ist
mit dem HDC-Kern 102 über
eine Pufferschnittstelle 120 verbunden. In einer Ausführungsform
ist der Pufferspeicher 118 als ein Arbeitsspeicher (RAM)
konfiguriert. Der RAM kann dynamisch oder statisch sein.
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2 stellt
eine Ausführungsform
des HDC-Kerns 102 und zugeordneter Ports 204, 208, 210, 216 dar.
Die Busschnittstelle 202 sendet und empfängt Information
aus dem Host-System 108 über Daten-, Steuer- und Interruptleitungen
des Host-Busports 204. Die Mikroprozessorschnittstellenlogik 206 verbindet
den Controller-Mikroprozessor 104 mit dem HDC-Kern 102 über Zeittakt-,
Adressen- und Datenleitungen des Controller-Mikroprozessorports 208. Der
Mikroprozessorbus 220 ermöglicht dem Controller-Mikroprozessor 104,
mit den verschiedenen Einheiten in dem HDC 102 zu kommunizieren
und diese zu steuern.
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Gemäß Darstellung
in 2 ist der Platten-Formatierer 116 mit
der Platte 114 über
die Daten- und Steuerleitungen des Plattenports 210 verbunden.
Eine Reed Solomon Fehlerkorrekturcode-(ECC)-Maschine 212 ist
mit dem Platten-Formatierer 116 über einen Bus verbunden. Die ECC-Maschine 212 führt eine
Fehlerkorrektur bei Plattenlesevorgängen sowie eine Fehlerkorrekturcode-Erzeugung
bei Plattenschreibvorgängen
durch. Ein Puffer-Controller 214 ist mit dem Pufferspeicher 118 über Adressen-,
Zeittakt- und Datenleitungen des Pufferports 216 verbunden.
In einer Ausführungsform
enthält
der Puffer-Controller 214 einen (nicht dargestellten) Arbiter,
welcher einen Zugriff auf den Pufferspeicher 118 über den
Platten-Formatierer 116, die ECC-Maschine 212,
die Host-Busschnittstelle 202 und
die Mikroprozessorschnittstelle 206 zusätzlich zu anderen nachstehend
diskutierten Einheiten steuert. Der Arbiter wird später detaillierter
diskutiert. Die verschiedenen Einheiten, welche auf den Pufferspeicher 118 zugreifen,
führen
dieses über
den Datenbus 218 aus. Der Datenbus 218 ist mit
dem Pufferspeicher 118 über
den Pufferport 216 verbunden.
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3 stellt
eine Ausführungsform
der HDC-Busarchitektur dar. Die Einheiten, welche auf den Pufferspeicher 118 zugreifen,
tun dies über
entsprechende "first
in first out"-FIFO-Puffer 308, 312, 314, 316, 318 und 320.
Diese FIFO-Puffer können
in der Größe variieren.
In einer Ausführungsform
haben die FIFO-Puffer jeweils zwischen 64 bis 96 Byte Speicherplatz.
Der Controller-Mikroprozessor 104 greift auf den Pufferspeicher 118 über den
Mikroprozessor-FIFO 308 zu. Der Pufferspeicher 118 dient
als der Hauptspeicher, welcher Befehle und Daten für den Controller-Mikroprozessor 104 speichert.
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Eine
Plattenformatdaten-Abrufeinheit 304 arbeitet, indem sie
Plattenformatdaten aus dem Pufferspeicher 118 abruft. Der
Platten-Formatierer 116 verwendet diese Daten, um Host-Systemdaten
auf der Festplatte 114 zu lokalisieren und zu organisieren. Die
Speicherauffrischeinheit 306 arbeitet so, dass sie den
Pufferspeicher 116 bei erforderlichen Intervallen auffrischt,
wenn der Pufferspeicher einen dynamischen RAM verwendet. Wie nachstehend
diskutiert, nutzen in einer Ausführungsform
sowohl die Plattenformatdaten-Abrufeinheit 304 als
auch die Speicherauffrischungseinheit 306 einen Arbitrierzeitschlitz
für die
Zwecke der Pufferspeicher-Zugriffsarbitrierung. Somit kann nur eine
von der Plattenformatdaten-Abrufeinheit 304 und der Speicherauffrischungseinheit 306 auf
den Pufferspeicher in nur einem Zugriffszyklus zugreifen. Jedoch
können
in einer weiteren Ausführungsform
die Speicherauffrischeinheit 306 und die Plattenformatdaten-Abrufeinheit 304 jeweils
ihren eigenen Arbitrier-Zeitschlitz haben. Die Plattenformatdaten-Abrufeinheit 304 und
die Speicherauffrischeinheit 306 greifen auf den Pufferspeicher 118 über ihre
entsprechenden FIFO-Puffer 314 und 317 zu.
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Gemäß Darstellung
in 3 ist die ECC-Maschine 212 mit dem Pufferspeicher 118 über einen FIFO 318 verbunden.
Der FIFO 318 der ECC-Maschine wird zum Korrigieren von
aus der Festplatte 114 ausgelesenen Daten verwendet, während sich die
Daten in dem Pufferspeicher 118 befinden. Der Puffer-Controller 214 führt die
Korrektur mittels eines Lese/Modifizierungs/Schreib-Prozesses aus.
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Die
Host-Busschnittstelle 110 ist mit dem Pufferspeicher 118 über ihren
FIFO 320 verbunden. Die Host-Busschnittstelle 110 kanalisiert
Daten und Befehle zwischen dem Host-System 108 und dem Pufferspeicher 118.
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4 stellt
eine Ausführungsform
der Verbindung zwischen dem Platten-Formatierer 116, der Plattenformatdaten-Abrufeinheit 304 der
Speicherauffrischeinheit 306, der ECC-Maschine 212,
dem Mikroprozessor-FIFO 308, der Host-Busschnittstelle 110 und
einem Arbiter 402 dar. Der Arbiter 402 arbitriert
zwischen den auf den Pufferspeicher zugreifenden verschiedenen Einheiten.
Der Arbiter 402 gewährt
während
eines sich wiederholenden Zugriffszyklus den anfordernden Einheiten
Zugriff. Ein Zugriffszyklus ist eine Zeitperiode, während welcher
jeder Einheit, oder einer Gruppe von Einheiten, die sich einen Zugriffsschlitz
teilen, der auf den Pufferspeicher zugreift, ein Zugriff angeboten
wird. In einer Ausführungsform
besitzt jede Einheit eine mit "REQ" bezeichnete Anforderungsleitung
zum Anfordern eines Zugriffs auf den Pufferspeicher 118,
sowie eine als "ACK" bezeichnete Bestätigungsleitung,
mittels welcher der Arbiter 402 einen angeforderten Zugriff
gewährt.
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Mit
dem Arbiter 402 ist ein Satz von Arbitrierbegrenzungsregistern 410-418 verbunden,
welche entsprechende Einheiten-Arbitriergrenzwerte speichern. In
einer Ausführungsform
ist ein gegebener Arbitriergrenzwert als die Anzahl von HDC-Taktzyklen
pro Zugriffszyklus, der für
eine Einheit verfügbar ist,
während
welcher diese auf den Pufferspeicher 118 gerade zugreifen
kann, spezifiziert. Die Arbitriergrenzwertregister umfassen: Das
Platten-Formatier-Arbitriergrenzwertregister 410, das Arbitriergrenzwertregister 412 für die gemeinsame
Platten-Formatier-Datenabrufeinheit und Speicherauffrischeinheit,
das Arbitriergrenzwert der ECC-Maschinenregister 414, das
Mikroprozessor-FIFO-Arbitriergrenzwertregister 416 und
das Host-Busschnittstellen-(Global)-Arbitriergrenzwertregister 418.
Man beachte, dass sich die Platten-Formatier-Datenabrufeinheit 306 und
die Speicherauffrischeinheit 30. denselben Arbitriergrenzwert
teilen und dasselbe Arbitriergrenzwertregister 412 verwenden.
Das Host-Busschnittstellen-Arbitriergrenzwertregister 418 wird
auch als das globale Arbitriergrenzwertregister aus Gründen genannt,
welche nachstehend diskutiert werden. Die Arbitriergrenzwertregister 410-418 speichern
in HDC-Taktzyklen definierte Zeitgrenzwerte für die maximale spezifizierte
Zugriffszeitspanne jeder Einheit während eines Zugriffszyklus.
In einer Ausführungsform
ist die Zugriffszeitspanne eine zusammenhängende Zeitdauer. Wie es ferner
nachstehend beschrieben wird, sind mit dem Arbiter 402 auch
ein Arbitriergrenzwertzähler 406 und
ein globaler Arbitriergrenzwertzähler 408 verbunden,
um die Zugriffszeitspannen der Einheiten durch Laden und Dekrementieren
von Arbitriergrenzwerten zu verfolgen. Der globale Arbitriergrenzwertzähler 408 verfolgt
die verfügbare
Zugriffszeit auf die Host-Busschnittstelle und der Arbitriergrenzwertzähier 406 verfolgt
die verfügbare
Zugriffszeit auf die restlichen Einheiten.
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5 stellt
eine exemplarische Plattenschreibsequenz 500 dar, wenn
die Schreibdaten verschiedene Einheiten des HDC 102 passieren.
Daten 502 aus dem Host-System 108 kommen an der Host-Busschnittstelle 110 an
und werden über
den Host-Busschnitt stellen-FIFO 320 zu dem Pufferspeicher 118 weitergegeben.
Der FIFO 320 puffert die Daten 502 nach Bedarf,
während
er auf einen Zugriff auf den Pufferspeicher 118 wartet.
In einer Ausführungsform
werden Daten von der Festplatte 114 in Einheiten nicht
größer als
ein Sektor, welcher typischerweise 512 Bytes ist, ausgelesen oder
gespeichert. Wenn auf eine Datenmenge kleiner als ein Sektor zugegriffen
werden muss, wird trotzdem auf einen gesamten Sektor zugegriffen.
Nachdem wenigstens ein vollständiger
Datensektor in dem Pufferspeicher 118 gespeichert ist,
werden die Daten 502 zusammen mit einem zyklischen Redundanzprüf-(CRC)-Etikett
an den Plattenformat-FIFO 312 gesendet. Der CRC ist ein
Code, der aus den Daten erzeugt wird, die dazu verwendet werden
können,
die Korrektheit der Daten zu bestätigen. Der FIFO 312 puffert
die Daten 512 bei deren Ankunft aus dem Pufferspeicher 118.
Während
sich die Daten 502 und das CRC 508 auf dem Weg
zu dem Platten-Formatierer 116 befinden, werden die Daten 502 und
der CRC 508 ebenfalls durch die ECC-Maschine 212 geleitet, welche
einen Fehlerkorrekturcode (ECC) 510 erzeugt. Der ECC 510 wird
dann an den Platten-Formatierer 116 weitergeleitet,
um an die Daten 502 und den CRC 508 angehängt zu werden,
welche alle durch den Platten-Formatierer 116 auf die Festplatte 114 geschrieben
werden.
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6 stellt
eine exemplarische Plattenlesesequenz 600 dar, wenn die
Daten durch die Einheiten des HDC 102 geführt werden.
ECC-Techniken werden eingesetzt, um die Möglichkeit zu kompensieren, dass
Sektordaten 604, CRC 606 und ECC 602 während des
Schreib- und Leseprozesses von der Festplatte 114 verfälscht werden.
Wie nachstehend beschrieben, führt
die ECC-Maschine 212 die Aufgabe der Korrektur der unkorrigierten
Daten 604 und/oder des CRC 606 durch, nachdem
diese von der Festplatte 114 ausgelesen wurden. Da die
unkorrigierten Daten 604, der CRC 606 und der
ECC 602 von der Festplatte 114 gelesen werden,
sendet der Platten-Formatierer 116 die unkorrigierten Daten 604, den
CRC 606 und den ECC 602 an die ECC-Maschine 212.
Der Platten-Formatierer 116 entfernt auch den ECC 602 und
führt die
unkorrigierten Daten 604 und den CRC 606 dem Platten-Formatier-FIFO 312 und
dann dem Pufferspeicher 118 zu. Der Platten-Formatier-FIFO 312 absorbiert
jede Latenz, wenn auf den Zugriff zu dem Pufferspeicher 118 gewartet
wird. Während
die unkorrigierten Daten 604 und der CRC 606 in
dem Pufferspeicher 118 gespeichert werden, führt die
ECC-Maschine 212 einen Algorithmus durch, der eine Fehlerkorrekturinformation 612 aus
den unkorrigierten Daten 604, dem CRC 600 und
dem ECC 602 erzeugt. Die ECC-Maschine 212 leitet
die se Fehlerkorrekturinformation 612 an den ECC-FIFO 318 weiter.
Der Puffer-Controller 214 verwendet dann diese Fehlerkorrekturinformation 612 in den
ECC-FIFO 318, um zu versuchen, alle Fehler in den unkorrigierten
Daten 604 und dem CRC 606, die sich in dem Pufferspeicher 118 befinden,
zu korrigieren. Der Puffer-Controller 214 korrigiert die
Daten 604 und den CRC 606, indem er die unkorrigierten Daten 604 und/oder
den CRC 606 aus dem Pufferspeicher 118 ausliest,
entsprechend die unkorrigierten Daten 604 und/oder den
CRC 606 unter Verwendung der Information 614 in
dem ECC-FIFO 318 modifiziert und dann die korrigierten
Daten 616 und/oder den CRC 618 in den Pufferspeicher 118 zurück schreibt.
Die korrigierten Daten 616 und der CRC 618 werden
dann an den Host-Busschnittstellen-FIFO 320 weitergeleitet.
Der CRC 618 wird dann geprüft. Die CRC-Prüfung ermittelt,
ob die Datenkorrekturoperation erfolgreich war. Wenn die Daten 616 korrekt sind,
werden die Daten 616 an die Host-Busschnittstelle 110 und
an das Host-System 108 weitergeleitet. Wenn die Daten 616 nicht
korrekt sind, wird ein Fehlersignal erzeugt und an das Host-System
geleitet.
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Wie
vorstehend diskutiert, greifen einige Einheiten innerhalb des HDC 102 auf
den Pufferspeicher 118 während eines typischen Lese-
oder Schreibvorgangs von Plattendaten zu. Zusätzlich zu den während der
Lese- und Schreibsequenzen beschriebenen Zugriffen greift der Controller-Mikroprozessor 104 ebenfalls
auf den Pufferspeicher 118 zu, da der Pufferspeicher als
der Mikroprozessorhauptspeicher dient. Ferner nutzt der Platten-Formatierer 116 nach der
Durchführung
eines Plattenschreib- oder Lesevorgangs die durch die Plattenformatdaten-Abrufeinheit 304 ausgelesene
und in dem Pufferspeicher 118 gespeicherte Plattenformatinformation.
Der dynamische Puffferspeicher RAM 118 muss ebenfalls periodisch
aufgefrischt werden, und somit greift die Pufferspeicher-Auffrischeinheit 306 ebenfalls
auf den Pufferspeicher zu.
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Detaillierte Beschreibung
einer Ausführungsform
des Arbitrierprozesses
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Eine
Ausführungsform
des Arbitrierverfahrens und der Vorrichtung stellt einen periodischen
Zugriff durch alle einen Zugriff anfordernden Einheiten sicher und
stellt dynamisch eine effiziente Zuweisung der verfügbaren Zugriffszeit
zwischen den Einheiten bereit. Der Arbiter 402 funktioniert
durch die Verwendung von einstellbaren Arbitriergrenzwerten. In
einer Ausführungsform
entsprechen die Arbitriergrenzwerte der Anzahl von Taktzyklen, welche
die maximale Zugriffszeit für
eine entsprechende Einheit repräsentieren.
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Die
Grenzwerte können
in einem nicht-flüchtigen
Speicher wie z.B. einem ROM oder EEPROM programmiert sein. Alternativ
können
die Arbitriergrenzwerte ermittelt werden, und durch das Host-System
oder den Controller-Mikroprozessor kurzfristig festgelegt werden.
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7 stellt
eine Ausführungsform
eines Zugriffszyklus 700 dar. Während eines Zugriffszyklus prüft der Arbiter 402 jede
Einheit auf Zugriffsanforderungen in einer vorbestimmten sich wiederholenden Reihenfolge.
Wenn eine Einheit ihre REQ-Leitung zu dem Arbiter 402 nicht
angehoben hat, prüft
dann der Arbiter 402 die REQ-Leitung der nächsten Einheit. Der
Arbiter 402 setzt den Zugriffszyklus fort, bis er eine
Einheit findet, welche einen Pufferspeicherzugriff anfordert. Man
beachte, dass die Speicherauffrischeinheit 306 und die
Plattenformatdaten-Abrufeinheit 304 um denselben Zugriffszyklusschlitz konkurrieren.
In einem gegebenen Zugriffszyklus kann der Arbiter nur einer von
der Speicherauffrischeinheit 306 oder der Plattenformatdaten-Abrufeinheit 304 einen
Zugriff gewähren.
Wenn beide Einheiten 304/306 einen Zugriff in
demselben Zyklus angefordert haben, gibt der Arbiter 402 der
Speicherauffrischeinheit 306 Priorität, da der Pufferspeicher aufgefrischt
werden muss, um den Verlust von Inhalten zu vermeiden; die Plattenformatdaten-Abrufeinheit 304 wartet
dann bis zu dem nächsten
Zugriffszyklus, um einen Zugriff zu erhalten.
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8 stellt
ein detailliertes Flussdiagramm 800 einer Ausführungsform
eines einzelnen Zugriffszyklus des Arbitrierprozesses dar. In einer
Ausführungsform
wird der Arbitrierprozess unter Verwendung einer Arbiter-Zustandsmaschine
gesteuert. Da der Arbitrierprozess in einem Zyklus abläuft, ist
die Wahl einer Startstelle nicht kritisch. Für die Zwecke einer Darstellung
ist jedoch ein Startzustand 802 dargestellt. Der erste
Abschnitt des Arbitrierprozesses 804–814 befasst sich
mit dem Platten-Formatiererzugriff. Bei dem Zustand 804 prüft der Arbiter 402,
ob der Platten-Formatierer 116 einen Pufferspeicherzugriff
anfordert, indem er die REQ-Leitung des Platten-Formatierers prüft. Wenn
der Platten-Formatierer 116 einen Zugriff anfordert, gewährt der
Arbiter 402 einen Zugriff bei dem Zustand 806,
indem er die ACK-Leitung des Platten-Formatierers anhebt. Weitergehend
zu dem Schritt 808 liest der Arbiter 402 den Platten-Formatierer-Arbitriergrenzwert
aus dem entsprechenden Arbitriergrenzwertregister 410 aus und
lädt den
Grenzwert in den Arbitriergrenzwertzähler 406. Der Arbitriergrenzwertzähler 406 wird
während
jedes HDC-Taktzyklus dekrementiert (um 1 herunter gezählt). Anschließend prüft der Arbiter 402 bei den
Zuständen 810, 812,
ob der Arbitriergrenzwertzähler 406 Null
erreicht hat, und ob die REQ-Anforderungsleitung des Platten-Formatierers
noch aktiv ist. Wenn der Arbitriergrenzwertzähler 406 Null erreicht hat,
oder wenn die REQ-Anforderungsleitung
des Platten-Formatierers inaktiv ist, deaktiviert der Arbiter 402 bei
dem Zustand 814 die ACK-Bestätigungsleitung des Platten-Formatierers.
Wenn bei dem vorstehend erwähnten
Zustand 804 der Platten-Formatierer 116 keinen
Zugriff anfordert, geht der Arbiter direkt vom Zustand 804 zum
Zustand 816 über.
-
Vor
dem Fortfahren mit dem Rest des Arbitrierprozesses lädt der Arbiter 402 bei
dem Zustand 816 den globalen Arbitriergrenzwert aus dem
globalen Arbitriergrenzwertregister 418 in den globalen
Arbitriergrenzwertzähler 408.
Der globale Arbitriergrenzwertzähler 408 wird
während
jedes Taktzyklus des Restes des Zugriffszyklus dekrementiert. Somit wird
der globale Arbitriergrenzwert dekrementiert, während die ECC-Maschine 212,
der Mikroprozessor-FIFO 308, die Plattenformat-Datenabruf/Speicherauffrisch-Einheiten 304/306 und
die Busschnittstelleneinheit 110 auf den Pufferspeicher 118 zugreifen.
Sobald der globale Arbitriergrenzwertzähler 408 Null erreicht,
beginnt ein neuer Zugriffszyklus und es wird wieder dem Platten-Formatierer 116 ein
Zugriff angeboten.
-
Der
globale Arbitriergrenzwert dient zwei Zwecken. Erstens begrenzt
der globale Arbitriergrenzwert die verfügbare Zeit für alle Einheiten
mit Ausnahme des Platten-Formatierers 116. Zweitens dient
der globale Arbitriergrenzwert in der Auswirkung als der Arbitriergrenzwert
für die
Host-Schnittstelleneinheit 110. Jede von der ECC-Maschine 212, dem
Mikroprozessor-FIFO 308 und den Plattenformat-Datenabruf/Speicherauffrisch-Einheiten 304/306 hat
ihren eigenen Arbitriergrenzwert. Während jede von diesen Einheiten
auf den Pufferspeicher 118 zugreift, zählt der Arbitriergrenzwertzähler 406 von
den entsprechenden Arbitriergrenzwerten abwärts. Ferner zählt, während jede
von diesen Einheiten auf den Pufferspeicher 118 zugreift,
der globale Arbitriergrenzwertzähler 408 von
dem globalen Arbitriergrenzwert abwärts, um die Zeit zu ermitteln,
welche schließlich
der Host-Schnittstelleneinheit 110 angeboten wird. Sobald
die ECC-Maschine 212,
der Mikroprozessor-FIFO 308 und die Plattenformat-Datenabruf/Speicherauffrisch-Einheiten 304/306 ihren Zugriff
abgeschlossen haben, wird der Host-Schnittstelleneinheit 110 Zugriff
für die
restliche Zeit in dem globalen Arbitriergrenzwertzähler 408 gewährt.
-
Sobald
der globale Arbitriergrenzwertzähler 408 geladen
ist, fährt
der Arbiter 402 mit dem Zustand 818 fort, um zu
ermitteln, ob die ECC-Maschine 212 einen Zugriff anfordert,
indem er die REQ-Leitung der ECC-Maschine prüft. Wenn die ECC-Maschine 212 einen
Zugriff anfordert, geht der Arbiter zu dem Zustand 820 über und
erteilt einen Zugriff, indem er die ACK-Leitung der ECC-Maschine
aktiviert. An diesem Punkt liest der Arbiter 402 den Arbitriergrenzwert
der ECC-Maschine aus dem entsprechenden Arbitriergrenzwertregister 412 ein
und setzt zu dem Zustand 822 übergehend den Arbitriergrenzwertzähler 406.
Der Arbitriergrenzwertzähler 406 wird
mit jedem Taktzyklus während
der Zugriffszeitdauer der ECC-Maschine dekrementiert. Man beachte,
dass der globale Arbitriergrenzwertzähler 408 ebenfalls
während
dieser Zeit dekrementiert wird. Anschließend prüft der Arbiter 402 bei
den Zuständen 824, 826 wiederholt,
ob der Arbitriergrenzwertzähler 406 Null
erreicht hat, und ob die REQ-Anforderungsleitung der ECC-Maschine
noch angehoben ist. Wenn der Arbitriergrenzwertzähler 406 Null erreicht hat,
oder wenn die Anforderungsleitung REQ der ECC-Maschine inaktiv ist,
deaktiviert der Arbiter 402 die ACK-Leitung der ECC-Maschine
bei dem Zustand 828. Wenn bei dem Zustand 828 die
ECC-Maschine 212 keinen Zugriff anfordert, geht der Arbiter 402 direkt
zum Zustand 830 über.
-
Sobald
der Arbiter 402 den ECC-Maschinen-Abschnitt des Zugriffszyklus
abgeschlossen hat, geht der Arbiter 402 zum Anbieten eines
Zugriffs für den
Mikroprozessor-FIFO 308 bei den Zuständen 830-840 in
einer ähnlichen
Weise wie der vorstehend bezüglich
des ECC-Maschinenzugriffs beschriebenen über. Wie bei der ECC-Maschine 212 werden, während dem
Mikroprozessor-FIFO 308 ein Zugriff gewährt wird, sowohl der Arbitriergrenzwertzähler 406 als
auch der globale Arbitriergrenzwertzähler 408 bei jedem
Taktzyklus dekrementiert. Sobald der Arbiter 402 den Mikroprozessor-FIFO-Abschnitt
des Zugriffszyklus abgeschlossen hat, geht der Arbiter 402 zu
dem Zustand 842 über.
-
In
der vorliegenden Ausführungsform
gewährt
der Arbiter 402 nur einer von der Speicherauffrischeinheit 306 und
der Plattenformatdaten-Abrufeinheit 304 Zugriff in einem
einzelnen Zugriffszyklus. Somit verzweigt das Flussdiagramm bei
dem Zustand 842 zur Anpassung an dieses Merkmal. Eine Pufferspeicher-Auffrischanforderung
erhält
Priorität gegenüber einer
Anforderung der Plattenformatdaten-Abrufeinheit. Daher ermittelt
der Arbiter 402 zuerst, ob die Auffrischeinheit 306 einen
Zugriff anfordert. Wenn die Auf frischeinheit 306 einen
Zugriff anfordert, folgt der Arbiter 402 einer Sequenz 844-852 ähnlich der
vorstehend für
die vorherigen Einheiten beschriebenen. Natürlich wird in diesem Falle
der Arbitriergrenzwertzähler 406 mit
dem Auffrisch/Datenabruf-Arbitriergrenzwert geladen. Wenn die Auffrischeinheit 306 keinen
Zugriff anfordert, geht der Arbiter 402 zu einem Zustand 854 über und
ermittelt, ob die Plattenformatdaten-Abrufeinheit 304 einen
Zugriff fordert. Falls ja, folgt dann der Arbiter 402 einer
Sequenz 856-864 ähnlich der Sequenz für die Auffrischeinheit 306.
Wenn weder die Plattenformatdaten-Abrufeinheit 304 noch die Auffrischeinheit 306 einen
Zugriff anfordert, geht der Arbiter 402 direkt vom Zustand 854 zum
Zustand 866 über.
An diesem Punkt bietet der Arbiter 402 der Host-Schnittstelle 110 einen
Zugriff an.
-
In
der vorliegenden Ausführungsform
ist die Zugriffszeitspanne der Host-Schnittstelle 110 nur durch
den globalen Arbitriergrenzwert begrenzt. Wie vorstehend diskutiert,
wird der globale Arbitriergrenzwertzähler 406 zurückgesetzt,
nachdem ein Zugriff dem Platten-Formatierer 116 angeboten
wird, und bevor ein Zugriff der ECC-Maschine 212 angeboten wird,
und wird dann kontinuierlich dekrementiert, während die Einheiten vor der
Schnittstelle 110 auf den Pufferspeicher 118 zugreifen.
Der Host-Schnittstelle 110 wird ein Zugriff für den Rest
des globalen Arbitriergrenzwertes erlaubt, der nicht durch die vorstehenden
Einheiten verwendet wird. Man beachte, dass der Zeitabschnitt, während welchem
der Platten-Formatierer 116 auf den Pufferspeicher 28 zugreift,
nicht den globalen Arbitriergrenzwertzähler 408 oder den
der Host-Schnittstelle 110 zugeteilten Zeitabschnitt beeinflusst.
Dieses beruht darauf, weil der globale Arbitriergrenzwertzähler 408 nur
dann gesetzt wird, nachdem Platten-Formatierer 116 seine Zuteilung
während
des Zugriffszyklus hatte. Somit wird der Host-Schnittstelle flexibel
eine Zugriffszeit angeboten, welche von einer vorbestimmten minimalen
bis zu einer maximalen so groß wie
der globale Arbitriergrenzwert in einem zusammenhängenden Zeitblock
reicht.
-
Um
der Host-Schnittstelle 110 einen Zugriff zuzuweisen, prüft der Arbiter
zuerst in dem Zustand 866, ob die Host-Schnittstelle 110 einen
Zugriff anfordert. Falls ja, aktiviert der Arbiter bei dem Zustand 868 die
ACK-Leitung der Host-Schnittstelle, und gewährt dadurch einen Zugriff auf
den Pufferspeicher 118. Der globale Arbitriergrenzwertzähler 408 wird weiter
dekrementiert, während
der Host-Schnittstelleneinheit 110 ein Zugriff gewährt wird.
In der vorliegenden Ausführungsform
ist der globale Arbitriergrenzwert ausreichend lang, um die Arbitriergrenzwerte
der vorherigen Einheiten aufzunehmen und trotzdem noch wenigstens
eine Restzeit für
die Host-Schnittstelleneinheit aufzuweisen. Anschließend prüft der Arbiter 402 bei
den Zuständen 870, 872 wiederholt,
ob der globale Arbitriergrenzwertzähler 408 Null erreicht
hat, und ob die Host-Schnittstelleneinheit 110 immer noch
einen Zugriff anfordert. Wenn der globale Arbitriergrenzwertzähler 408 Null erreicht
hat, oder wenn die Host-Schnittstelleneinheit 110 ihr REQ-Leitung
bei dem Zustand 874 deaktiviert, deaktiviert der Arbiter 402 die
ACK-Leitung der Host-Schnittstelle. Wenn die Host-Schnittstelle 110 bei
dem Zustand 866 keinen Zugriff anfordert, geht der Arbiter 402 vom
Zustand 866 zum Zustand 876 über. An diesem Punkt hat der
Arbiter 402 einen Zugriffszyklus abgeschlossen und kehrt
zu dem Startzustand 802 des Flussdiagramms 800 zurück.
-
Exemplarische Zeitablaufszenarios
-
9 stellt
verschiedene exemplarische Arbitriergrenzwerte und zugeordnete Zeitdiagramme dar,
welche den Betrieb des Arbiters veranschaulichen. Wie vorstehend
in der dargestellten Ausführungsform
erwähnt,
gibt ein Arbitriergrenzwert die Anzahl von HDC-Taktzyklen jedes für eine entsprechende Einheit
verfügbaren
Zugriffszyklus an, während
welchen die Einheit auf den Pufferspeicher 118 zugreifen
kann. Bezüglich
der dargestellten Zeitlinien 902-918 beginnt die
Zeit auf der linken Seite der Figur. Die erste Zeitlinie 902 stellt
dar, dass auf einer obersten Ebene der Arbitrierprozesses in zwei
Teile aufgeteilt werden kann. Der erste Teil besteht aus der dem
Platten-Formatierer 116 zugewiesenen Zeit, dem Platten-Arbitriergrenzwert.
Der zweite Teil besteht aus der allen anderen Einheiten zugewiesenen Zeit,
dem globalen Arbitriergrenzwert. Die zweite Zeitlinie 904 stellt
dar, dass die für
die Host-Schnittstelle 110 verfügbare Zeit, dargestellt durch
den dynamischen Host-Schnittstellen-Arbitriergrenzwert, die Zeit
ist, die durch den globalen Arbitriergrenzwert, verringert durch
die der ECC 212, dem Mikroprozessor 308, der Auffrisch/Datenabruf-Einheiten 304/306 repräsentiert
wird. Die Zeitlinie 906 stellt dar, dass in einer Ausführungsform
der kombinierte ECC-Arbitriergrenzwert, der Mikroprozessor-Arbitriergrenzwert und
der Auffrischungs/Formatdatenabruf-Arbitriergrenzwert kleiner als
der globale Arbitriergrenzwert sind, um dadurch sicherzustellen,
dass ein minimaler Zeitabschnitt, der minimale Host-Schnittstellen-Arbitriergrenzwert,
der Host-Schnittstelleneinheit 110 zugewiesen
wird. Somit ist, selbst wenn die ECC 212, der Mikroprozessor 308 und
die Auffrisch/Datenabruf-Einheiten 304/306 alle
ihre verfügbare Zugriffszeit nutzen,
immer noch eine Restzeit für
die Benutzerschnittstelle 110 zum Zugriff auf den Pufferspeicher 118 vorhanden.
-
9 stellt
Zeitdiagramme für
exemplarische Pufferspeicher-Arbitriersequenzen 908-918 dar. In
jedem Diagramm ist nur ein vollständiger Zugriffszyklus dargestellt,
welcher darstellt, wie die Zugriffszykluszeit variieren kann. Die
erste exemplarische Arbitriersequenz 908 stellt die relative
Zugriffszeit dar, die jeder Einheit zugeteilt wird, wenn alle Einheiten
ihre maximale Zugriffszeit anfordern. In diesem Falle ist die Gesamtzugriffszykluszeit
an ihrem Maximum. In der nächsten
Sequenz deaktiviert die ECC-Maschine 212 ihre REQ-Leitung
und beendet den Zugriff etwa in der Mitte während der in 906 dargestellten
zugeordneten Arbitrierungszeit. In diesem Beispiel fordert der Mikroprozessor-FIFO 308 überhaupt
keinen Zugriff, aber die Host-Schnittstelle 110 fordert
und bekommt ihn für
die gesamte restliche verfügbare
Zeit. In der nächsten
Sequenz 912 fordern die ECC-Maschine 212, die
en 304, 306 und der Mikroprozessor 308 keinen
Pufferzugriff. Somit wird der vollständige globale Arbitriergrenzwert
für die Host-Schnittstelle 110 verfügbar. In
dieser Sequenz verwenden sowohl der Platten-Formatierer 116 als auch
die Host-Schnittstelle 110 die gesamte verfügbare Zeit
für sich.
-
In
der nächsten
Sequenz 914 gibt der Platten-Formatierer 116 seine
REQ-Leitung frei und verwendet nur etwa die Hälfte seiner verfügbaren Zeit.
In dieser Sequenz verwenden die ECC-Maschine 212, die Auffrisch/Datenabruf-Einheiten 304/306 und
die Host-Schnittstelle 110 ihre
gesamte verfügbare
Zugriffszeit. Da der Platten-Formatierer 116 frühzeitig seinen
Zugriff aufgibt, ist die komplette Zugriffszykluszeit kürzer als
in den vorherigen Sequenzen. Die Sequenz 916 ist ähnlich der
Sequenz 914 mit der Ausnahme, dass die ECC 212,
der Mikroprozessor 308 und die Auffrisch/Datenabruf-Einheiten 304/306 keinen
Zugriff anfordern. Jedoch fordert die Host-Schnittstelle 110 in
diesem Falle maximalen Zugriff und nutzt die von den anderen Einheiten
abgegebene Zeit. Die letzte Folge 918 stellt eine Situation dar,
in welcher der Platten-Formatierer 116 seine volle Zugriffszeit
anfordert, die ECC 212, der Mikroprozessor 308,
oder die Auffrisch/Datenabruf-Einheiten 304, 306 keinen
Zugriff anfordern, und die Host-Schnittstelle 110 nur einen
Teil ihrer verfügbaren
Zugriffszeit anfordert. In diesem Falle ist, da der globale Arbitriergrenzwert
niemals erreicht wird, die Gesamtzugriffszykluszeit wesentlich kürzer als
die maximal mögliche
Zugriffszykluszeit.
-
Exemplarische Arbitrier-Grenzwertberechnungen
-
Arbitriergrenzwerte
können
auf verschiedenen Faktoren einschließlich der nachstehenden beruhen:
unter anderem der Größe des Platten-Formatierer-FIFO,
der Breite des Pufferspeicherdatenbusses, der Daten-Lese/Schreib-Geschwindigkeit
der Festplatte, der Taktgeschwindigkeit des HDC 102, der
Zeitverzögerung
bevor angeforderte Daten aus dem Pufferspeicher 118 gelesen
werden, und der erforderlichen Zeit für den Arbiter 402,
seine Operationen durchzuführen.
Diese Faktoren sind typischerweise konstant und können zum
Zeitpunkt der Konstruktion und Fertigung der Festplatteneinheit
ermittelt werden. Die Arbitriergrenzwerte können in einem nicht-flüchtigen
Speicher gespeichert werden, oder diese Faktoren können alternativ
dynamisch während
des Systembetriebs ermittelt werden.
-
In
einer Ausführungsform
der vorliegenden Erfindung wird der globale Arbitriergrenzwert so
gesetzt, dass die Nutzung der Festplatte 114 optimiert wird.
Dieses wird erreicht, indem sichergestellt wird, dass der Platten-Formatierer-FIFO 312 niemals
leer oder voll gelassen wird. Der globale Arbitriergrenzwert definiert
die Anzahl von Taktzyklen zwischen dem Zeitpunkt, an dem der Platten-Formatierer 116 den
Zugriff auf den Pufferspeicher 118 bei einem vorherigen
Zyklus aufgibt, und dem Zeitpunkt, bei dem Daten wieder an den FIFO 312 aus
dem Pufferspeicher 118 bei einem anschließenden Zyklus
ankommen. Solange sich Daten in dem FIFO 312 bei einem Plattenschreibvorgang
befinden, und solange der FIFO 312 nicht bei einem Plattenlesevorgang
voll ist, wird die Festplatte 114 optimal genutzt.
-
Gemäß nochmaligem
Bezug auf 5 werden während des Plattenschreibvorgangs
Daten 502 aus dem Pufferspeicher 118 an den Platten-Formatierer-FIFO 312 übertragen.
Wenn der Platten-Formatierer 116 nicht auf den Pufferspeicher 118 zugreift,
wird der Platten-Formatierer-FIFO 312 kontinuierlich geleert,
wobei die Daten mit der Festplattendatengeschwindigkeit auf die
Festplatte 114 geschrieben werden. Die Plattendatengeschwindigkeit ist
die Geschwindigkeit, mit welcher Daten auf die Festplatte 114 geschrieben
oder davon gelesen werden können.
In einer Ausführungsform
kann somit die Zeit, die es dauert, um einen vollen Platten-Formatierer-FIFO 312 zu
leeren, definiert werden als: Leerungszeit =
(FIFO-Größe)/(Plattendatengeschwindigkeit)
-
Diese
Zeit kann mit der Taktfrequenz multipliziert werden, um die Zeit
in Taktzyklen zu erhalten. Leerungstaktzyklen
= (Taktfrequenz) × (FIFO-Größe)/(Plattendatengeschwindigkeit)
-
Indem
der globale Arbitriergrenzwert angenähert auf die Anzahl von Taktzyklen
eingestellt wird, welche die Festplatte 114 zum Leeren
oder Füllen des
Platten-Formatierer-FIFO 312 benötigt, kann
der Platten-Formatierer 116 mit dem Nachfüllen des FIFO 312 zu
beginnen, wenn dieser gerade leer wird. Somit wird die Plattennutzung
optimiert.
-
Bei
der Festlegung des globalen Arbitriergrenzwertes können zusätzliche Überlegungen
berücksichtigt
werden. Erstens benötigt
der Arbiter 402 eine als Arbitrierverzögerung bezeichnete begrenzte Anzahl
von Taktzyklen, um einer Einheit einen Zugriff zu gewähren. Zweitens
dauert es eine als Einstellzeit bezeichnete begrenzte Anzahl von
Taktzyklen, um den Pufferspeicher 118 einzustellen, um
mit dem Übertragen
von Daten zu beginnen. Drittens dauert es eine als Leseverzögerung bezeichnete
begrenzte Anzahl von Taktzyklen, um Daten aus dem Pufferspeicher 118 an
den Platten-Formatierer-FIFO 312 zu übertragen. Somit wird die Anzahl
der "Leerungstaktzyklen" durch die Arbitrierverzögerung,
die Einstellzeit und die Leseverzögerung verringert, so dass Daten
aus dem Pufferspeicher 118 an den Platten-Formatierer-FIFO 312 gerade
ankommen, wenn der FIFO 312 leer zu werden beginnt. Mit
diesen Anpassungen wird in einer Ausführungsform der globale Arbitriergrenzwert
wie folgt berechnet: Globaler Arbitriergrenzwert
= (Taktfrequenz) × (FIFO-Größe)/(Festplattengeschwindigkeit) – (Arbitrierverzögerung) – (Einstellverzögerung) – (Leseverzögerung)
-
Obwohl
dieser globale Arbitriergrenzwert auf der Basis des Zeitablaufs
bei einem Plattenschreibvorgang beruht, ist der Zeitablauf bei einem
Plattenlesevorgang analog und ergibt ein ähnliches Ergebnis.
-
Dieselben
an den globalen Arbitriergrenzwert ausgeführten Anpassungen werden auf
den Platten-Formatierer-Arbitriergrenzwert addiert statt subtrahiert.
Im Wesentlichen, werden die von dem globalen Arbitriergrenzwert
weggenommenen Zyklen dem Platten-Formatierer-Arbitriergrenzwert
gegeben, um die Platten-Formatierernutzung zu maximieren. Jedoch
wird vor der Ausführung
der Anpassungen an dem Platten-Formatierer-Arbitriergrenzwert ein Basis-Arbitriergrenzwert
formuliert.
-
Bei
der Berechnung des Platten-Formatierer-Arbitriergrenzwertes muss
die Tatsache, dass der Platten-Formatierer-FIFO 312 gleichzeitig
sowohl geleert als auch gefüllt
wird, berücksichtigt
werden. In der bevorzugten Ausführungsform
leert, wenn der Platten-Formatierer 116 Zugriff
auf den Pufferspeicher 118 hat und Daten daraus an den
Platten-Formatierer-FIFO 312 überträgt, der Platten-Formatierer 116 gleichzeitig
den FIFO 312 zu der Festplatte 114 hin. Wenn der
Platten-Formatierer-FIFO 312 gleichzeitig gefüllt und
geleert wird, ist die Nettogeschwindigkeit, mit welcher er gefüllt wird,
die Differenz in den Geschwindigkeiten, mit welcher Daten in dem
FIFO 312 platziert und mit welcher Daten aus dem FIFO 312 entnommen
werden. Die Geschwindigkeit, mit welcher Daten in dem FIFO 312 platziert
werden, welche als Pufferdatengeschwindigkeit bezeichnet wird, ist
gleich der Busbreite des HDC mal der Taktfrequenz. Damit kann die
Füllgeschwindigkeit
ausgedrückt
werden wie folgt: Füllgeschwindigkeit = (Busbreite) × (Taktfrequenz) – (Plattendatengeschwindigkeit)
-
Die
Größe des Platten-Formatierer-FIFO wird
durch die Füllgeschwindigkeit
dividiert, um die Zeit zum Füllen
des Platten-Formatierer-FIFO 312 zu ermitteln. Dieses Ergebnis
wird mit der Taktfrequenz multipliziert, um die Anzahl von Taktzyklen
zum Füllen
des Platten-Formatierer-FIFO 312 zu
erhalten: Fülltaktzyklen
= (FIFO-Größe) × (Taktfrequenz)/((Busbreite) × (Taktfrequenz) – (Plattendatengeschwindigkeit))
-
Wie
vorstehend erwähnt,
werden in den Berechnungen der Anzahl der Zyklen zum Füllen des Platten-Formatierer-FIFO 312 die
Arbitrier-, Aufbau- und Verzögerungszeiten
berücksichtigt.
Während
der Füllung
des FIFO 312 besteht jedoch eine Möglichkeit, dass eine Seitengrenze
in dem Pufferspeicher 112 überschritten wird. Wenn eine
Seitengrenze überschritten
wird, wird eine weitere Einstellverzögerung eingeführt, und
eine zweite Einstellverzögerung in
die Berechnung mit einbezogen. Der sich ergebende Plat ten-Formatierer-Arbitriergrenzwert
wird somit durch die zusätzliche
Verwaltungszeit der Arbitrierverzögerung, die doppelte Einstellverzögerung und die
Leseverzögerung
erhöht: Platten-Formatierer-Arbitriergrenzwert = (FIFO-Größe) × (Taktfrequenz)/((Busbreite) × (Taktfrequenz) – (Festplattengeschwindigkeit))
+ (Arbitrierverzögerung)
+ 2 × (Einstellverzögerung)
+ (Leseverzögerung)
-
Wenn
die Platten-Formatierer- und globalen Arbitriergrenzwerte wie vorstehend
beschrieben gesetzt sind, erzielen der Platten-Formatierer 116 und die
Festplatte 114 eine optimale Nutzung. Die Arbitriergrenzwerte
der anderen Einheiten innerhalb des HDC 102 sind durch
den globalen Arbitriergrenzwert beschränkt. Die Speicherauffrischung/
Plattenformatdatenabruf-Einheiten 304, 306 und
die ECC-Maschine 212 haben typischerweise vorhersagbare
Puffernutzungseigenschaften. Somit können die Arbitriergrenzwerte
leicht gemäß diesen
Eigenschaften gewählt
werden. Der Arbitriergrenzwert des Mikroprozessor-FIFO nimmt eine
vernünftige
Nutzungserwartung an. Letztlich ist die Host-Busschnittstellennutzung
kaum vorhersagbar, so dass der Busschnittstelleneinheit 110 die
restliche Zugriffszeit zugewiesen wird.
-
In
einer weiteren Ausführungsform
der vorliegenden Erfindung wird zwei oder mehr Einheiten Zugriffszeit
außerhalb
des Umfangs des globalen Arbitriergrenzwertes zugewiesen. In noch
einer weiteren Ausführungsform
wird keinen Einheiten Zugriffszeit außerhalb des Umfangs des globalen
Arbitriergrenzwertes zugewiesen. Stattdessen wird allen Einheiten
ein Zugriff innerhalb des globalen Arbitriergrenzwertes gewährt und
somit definiert der globale Arbitriergrenzwert allein die maximale
Zugriffszykluszeit. In noch weiteren Ausführungsformen kann die Anzahl
von unter dem globalen Arbitriergrenzwert begrenzten Einheiten verändert werden.
Optional können
zusätzliche
globale Arbitriergrenzwerte hinzuaddiert werden, die gleichzeitig
oder sequentiell arbeiten. Weitere Ausführungsformen werden in Betracht
gezogen, in welchen zusätzliche
Einheiten auf den Pufferspeicher 118 in einer ähnlichen
Weise wie der Platten-Formatierer 116 außerhalb
des globalen Arbitriergrenzwertes zugreifen können.