DE60020063T2

DE60020063T2 - Digitaler Phasenanalysator und Synthetisierer

Info

Publication number: DE60020063T2
Application number: DE2000620063
Authority: DE
Inventors: Dan H. Wolaver; Daniel G. Beaverton Knierim
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 2000-01-05
Filing date: 2000-01-05
Publication date: 2006-01-19
Anticipated expiration: 2020-01-06
Also published as: EP1115201B1; EP1115201A1; DE60020063D1

Description

Die vorliegende Erfindung betrifft einen digital gesteuerten Taktsignalsynthetisator und einen seriellen Binärsignalanalysator.
STAND DER TECHNIK
Digital gesteuerte Taktsignalsynthetisatoren sind im Fach bekannt. Als arbiträre bzw. freie Wellengeneratoren bekannte Systeme weisen eine Quelle einer Reihe von digitalen Steuersignalen auf, die den Wert eines Ausgangstaktsignals zu diesem Zeitpunkt darstellen. Die Rate, mit der die digitalen Steuersignale zugeführt werden, wird durch einen Systemtakt gesteuert, der eine Frequenz aufweist, die allgemein deutlich höher ist als die des synthetisierten Taktsignals. Diese digitalen Steuersignale werden einem Digital-Analog-Umsetzer (DAU) zugeführt. Das analoge Ausgangssignal von dem DAU wird tiefpassgefiltert und einer Schwellenwertdetektion unterzogen. Das Ausgangssignal des Schwellenwertdetektors ist das synthetisierte Taktsignal.
Für Systemtaktperioden, bei denen das synthetisierte Taktsignal hoch ist, weisen die digitalen Signale einen maximalen Wert auf, und für Systemtaktperioden, bei denen das synthetisierte Taktsignal niedrig ist, weisen die digitalen Signale einen minimalen Wert auf. Für Systemtaktperioden, während denen ansteigende und abfallende Flanken auftreten, weisen die digitalen Signale intermediäre Werte auf. Der DAU erzeugt ein analoges Signal mit Pegeln, die den Werten der digitalen Signale entsprechen. Zum Beispiel geht das Taktsignal an einer ansteigenden bzw. vorderen Flanke von dem minimalen Wert des vorangehenden Systemtaktzyklus auf den maximalen Wert des folgenden Systemtaktzyklus über. Während der Systemtaktperiode einer ansteigenden Flanke bewirkt ein digitales Steuersignal mit einem intermediären Wert nahe dem minimalen Wert, dass das tiefpassgefilterte analoge Signal verhältnismäßig langsam ansteigt, so dass das Signal den Schwellenwert verhältnismäßig spät überschreitet. Die vordere Flanke tritt folglich verhältnismäßig spät in dieser Systemtaktperiode auf. Im Gegensatz dazu bewirkt ein digitales Signal auf einem intermediären Wert nahe dem maximalen Wert, dass das tiefpassgefilterte analoge Signal verhältnismäßig schnell ansteigt, so dass das Signal den Schwellenwert verhältnismäßig früh überschreitet. In diesem Fall erfolgt die vordere bzw. die ansteigende Flanke verhältnismäßig frühzeitig in dieser Systemtaktperiode. Die abfallenden Flanken werden auf ähnliche Art und Weise platziert. Auf diese Weise kann ein digitales Taktsignal so synthetisiert werden, dass die vorderen und hinteren Flanken an Teilerpositionen in einer Systemtaktperiode platziert werden.
Ein derartiges System kann ein synthetisiertes Taktsignal mit Flanken erzeugen, die präzise mit verhältnismäßig hoher Auflösung platziert werden. Ein derartiges System erfordert jedoch eine Systemtaktfrequenz, die deutlich höher ist als die Frequenz des synthetisierten Taktsignals. Wenn ein synthetisierter Takt auf einer verhältnismäßig hohen Frequenz erforderlich ist, so erfordert ein derartiges System ein Systemtaktsignal mit einer sehr hohen Frequenz und eine Quelle für digitale Steuersignale mit entsprechend hoher Geschwindigkeit, einen DAU, einen Tiefpassfilter und einen Schwellenwertdetektor. Derartige Hochfrequenzkomponenten sind sehr teuer oder sogar technologisch nicht umsetzbar.
Entwickelt wurden auch andere Techniken zur Bereitstellung synthetisierter Taktsignale mit präzise platzierten Flanken mit verhältnismäßig hoher Auflösung, die jedoch keine Hochgeschwindigkeitskomponenten erfordern. Ein derartiges System wird zum Beispiel offenbart in dem U.S. Patent US-A-5,394, 106 mit dem Titel "Apparatus and Method for Synthesis of Signals with Programmable Periods", erteilt am 28. Februar 1995 an Black et al. Das in diesem Patent offenbarte System weist eine Quelle mit einer Reihe digitaler Steuersignale, einen durch einen Systemtakt getakteten Zähler, einen Größenkomparator und eine regelbare Verzögerungsschaltung auf. Die digitalen Steuersignale stellen den Zeitraum von der zuletzt erzeugten Flanke bis zu der nächsten gewünschten Flanke dar. Ein Abschnitt jedes digitalen Steuersignals stellt die ganzzahlige Anzahl der Systemtaktzyklen von der vorangehenden Flanke bis zu der gewünschten zeitlichen Position der nächsten Flanke des synthetisierten Taktsignals dar. Ein zweiter Abschnitt jedes digitalen Steuersignals stellt einen fraktionalen Abschnitt eines Systemtaktzyklus von der vorangehenden Flanke bis zu der gewünschten zeitlichen Position der nächsten Flanke dar. Die digitalen Steuersignale werden durch einen Akkumulator mit einem Eingangsanschluss des Größenkomparators gekoppelt, und der Wert des Zählers wird dem zweiten Eingangsanschluss des Größenkomparators zugeführt. Der Zähler zählt die Systemtaktzyklen, und wenn die erforderliche Anzahl von Taktzyklen gezählt worden ist (d.h. wenn der gewünschte Zählwert erreicht worden ist), erzeugt der Größenkomparator ein Signal einer logischen '1', um eine Übereinstimmung anzuzeigen. Der fraktionale Abschnitt des digitalen Steuersignals konditioniert danach die regelbare Verzögerungsschaltung zur Verzögerung des Ausgangssignals der logischen '1' von dem Größenkomparator für den erforderlichen Abschnitt des Systemtaktzyklus. Das verzögerte Ausgangssignal von der regelbaren Verzögerungsschaltung platziert eine Flanke in dem synthetisierten Taktsignal.
Das System aus US-A-5,394,106 kann Flanken in einem synthetisierten Taktsignal auf einer fraktionierten Auflösung des Systemtaktzyklus, ohne dass die Frequenz des Systemtaktsignals deutlich höher sein muss als die des synthetisierten Taktsignals. Stattdessen muss die Frequenz des Systemtaktsignals nur im Bereich der in dem synthetisierten Taktsignal gewünschten höchsten Frequenz liegen. In Systemen, wie etwa dem System aus US-A-5,394, 106, wird von der digitalen Steuersignalquelle jedoch ein neues digitales Steuersignal als Reaktion auf das Signal 'Übereinstimmung' von dem Größenkomparator angefordert, das heißt, wenn die dem letzten digitalen Steuersignal entsprechende Flanke erzeugt worden ist. Da ein derartiges System dazu verwendet werden kann und dafür entwickelt worden ist, ein phasenmoduliertes synthetisiertes Taktsignal zu erzeugen (wie etwa für die Jitterverhaltensmessung), treten die Anforderungen für die neuen digitalen Steuerwerte in verschiedenen Zeiträumen auf. Anders ausgedrückt werden eingegebene digitale Steuerwerte asynchron im Verhältnis zu dem Systemtakt empfangen.
Der Fachmann auf dem Gebiet wird jedoch erkennen, dass synchrone digitale Systeme erstens leichter entwickelt, implementiert und in andere digitale Systeme integriert werden können. Die Asynchronität des Systems aus US-A-5,394,106 gestaltet die Integration eines derartigen Systems in ein digitales System -schwierig. Zweitens gestaltet sich die Entwicklung und Implementierung einer präzisen Filterung bei asynchronen Systemen schwierig. Wünschenswert ist somit ein Taktsignalsynthetisator, der eine präzise Flankenplatzierung mit hoher Auflösung ermöglicht, ohne dass ein Systemtakt eine Frequenz aufweist, die deutlich höher ist als die des synthetisierten Taktsignals, und der synchron arbeitet (d.h. er empfängt digitale Steuersignale synchron zu dem Systemtakt).
Taktsignalanalysatoren sind ebenfalls bekannt. Derartige Analysatoren erzeugen Daten, welche die Phase des Eingangstaktsignals darstellen. Ähnlich wie vorstehend für den Taktsignalgenerator beschrieben weist ein Taktsignalanalysator einen Zähler auf, der an einer Flanke des Eingangstaktsignals beginnt und an der nächsten Flanke angehalten wird Der Zähler wird durch einen Systemtakt getaktet, und der Zählwert am Ende des Zählzeitraums zeigt den Zeitraum zwischen den beiden Flanken an.
Das vorstehende Verfahren weist die Auflösung der Systemtaktperiode auf. Ein Verfahren zur Realisierung einer feineren Auflösung weist zwei Rampengeneratoren für den Zweck der Realisierung einer feineren Auflösung als der Systemtakt auf. Impulse werden dazu verwendet, die Positionen der Flanken in dem analysierten Taktsignal anzuzeigen. Ein Startimpuls löst einen Rampengenerator aus, der angewiesen wird, während einer Systemtaktperiode von einer minimalen Spannung bzw. Mindestspannung zu einer maximalen Spannung bzw. Höchstspannung zu wechseln. Dieser Rampengenerator fährt bis zum Beginn des nächsten Systemtaktzyklus fort. Der Wert des Rampensignals zu Beginn des nächstens Systemtaktzyklus wird in ein digitales Signal umgewandelt und zeigt den Bruchteil eines Taktzyklus von dem Startimpuls bis zum Beginn des nächsten Systemtaktzyklus an: ein niedriger Wert zeigt an, dass der Startimpuls nahe dem Ende des Systemtaktzyklus aufgetreten ist, und ein hoher Wert zeigt an, dass der Startimpuls kurz nach Beginn des Systemtaktzyklus aufgetreten ist. Der Startimpuls aktiviert ferner einen Zähler, der beginnt, die Systemtaktzyklen zu zählen. Ein Stoppimpuls deaktiviert den Zähler und löst einen zweiten Rampengenerator aus. Der zweite Rampengenerator arbeitet auf ähnliche Weise wie der erste Rampengenerator und erzeugt einen digitalen Wert, der den Bruchteil eines Systemtaktzyklus von dem Stoppimpuls bis zu dem Start des nächsten Systemtaktzyklus anzeigt. Der Wert des zweiten Rampengenerators wird ebenfalls in einen digitalen Wert umgewandelt. Die Zeitdauer zwischen dem Startimpuls und dem Stoppimpuls kann somit als die Anzahl der Systemtaktzyklen in dem Zähler zuzüglich des Bruchteils eines Taktzyklus zwischen dem Startimpuls und dem ersten vollständigen Systemtaktzyklus, dargestellt durch den digitalen Wert des ersten Rampengenerators, abzüglich des Bruchteils des Taktzyklus zwischen dem Stoppimpuls und dem nächsten vollständigen Systemtaktzyklus, dargestellt durch den digitalen Wert des zweiten Rampengenerators, bestimmt werden.
Es ist nicht immer erforderlich, jede Flanke eines synthetisierten Taktsignals zu spezifizieren oder den Zeitpunkt jeder Flanke eines Eingangstaktsignals zu analysieren. In einigen Situationen reicht es aus, dass die Übertragung der Flankendaten und der Empfang der Flankentaktdaten mit einer langsameren Rate erfolgt als die Rate der Flanken in dem synthetisierten oder analysierten Datensignal.
KURZE ZUSAMMENFASSUNG DER ERFINDUNG
Vorgesehen ist gemäß der vorliegenden Erfindung ein System gemäß dem gegenständlichen Anspruch 1.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
In den Zeichnungen zeigen:
1 ein Blockdiagramm eines Phasenmess-/Erzeugungssystems für ein serielles binäres Signal;
2 ein Blockdiagramm eines Taktsignalsynthetisators, der in dem System aus der Abbildung aus 1 verwendet werden kann;
3 ein detaillierteres Blockdiagramm eines Taktsignalsynthetisators gemäß der Abbildung aus 2;
4 ein für das Verständnis der Betriebsweise des erfindungsgemäßen Phasenmess-/Erzeugungssystems nützliches Kurvenformdiagramm;
5 ein detaillierteres Blockdiagramm eines Interpolators, der in dem Taktsignalsynthetisator aus 3 verwendet werden kann;
die 6 und 7 Kurvenformdiagramme und die 8 und 9 Tabellen, die allesamt für das Verständnis der Funktionsweise des Phasenmodulators in dem Taktsignalsynthetisators aus den Abbildungen der 2 und 3 nützlich sind;
10 ein Blockdiagramm eines Analysators für ein serielles binäres Eingangssignal, wobei der Analysator in dem System aus der Abbildung aus 1 eingesetzt werden kann;
11 ein detaillierteres Blockdiagramm eines Analysators für ein serielles binäres Eingangssignal gemäß der Abbildung aus 10;
12 ein detaillierteres Blockdiagramm einer Verzögerungs- und Latch-Anordnungsschaltung gemäß der Abbildung aus 11;
13 ein für das Verständnis der Funktionsweise des Analysators für ein serielles binäres Eingangssignal gemäß den Abbildungen der 11 und 12 nützliches Kurvenformdiagramm; und
14 ein detailliertes Blockdiagramm eines in dem Analysator für ein serielles binäres Eingangssignal aus der Abbildung aus 11 verwendeten Filters.
GENAUE BESCHREIBUNG DER ERFINDUNG
Die Abbildung aus 1 zeigt ein Blockdiagramm eines Phasenmess-/Erzeugungssystems 10 für ein digitales Signal. Das in der Abbildung aus 1 veranschaulichte System ist konfigurierbar. Die Abbildung aus 1a zeigt ein Blockdiagramm des Systems 10, das so konfiguriert ist, dass es als Reaktion auf Phasendatensignale ein Taktausgangssignal erzeugt, und die Abbildung aus 1b zeigt ein Blockdiagramm des Systems 10, das so konfiguriert ist, dass es die Phase eines seriellen binären Eingangssignals misst. Die Elemente, die in den Abbildungen der 1a und 1b identisch sind, sind mit den gleichen Bezugsziffern bezeichnet.
In der Abbildung aus 1a ist ein Eingangsanschluss EIN mit einer Systemsteuereinheit (nicht abgebildet) gekoppelt, die Signale erzeugt, welche die gewünschte Phaseneigenschaft eines erzeugten Taktausgangssignals spezifizieren. Der Eingangsanschluss EIN ist mit einem Eingangsanschluss eines Vorprozessors 5 gekoppelt. Ein Ausgangsanschluss des Vorprozessors 5 ist mit einem Eingangsanschluss eines Phasensynthetisators 20 gekoppelt. Ein Datenausgangsanschluss des Phasensynthetisators 20 ist mit einem Taktausgangsanschluss TAKT AUS gekoppelt, und ein Strobe-Signal-Ausgangsanschluss STROBE des Phasensynthetisators 20 ist mit einem entsprechenden Eingangsanschluss des Vorprozessors 5 gekoppelt.
Ein Steuereingangsanschluss ist mit der Systemsteuereinheit (nicht abgebildet) gekoppelt und empfängt Daten zur Steuerung der Konfiguration und der Funktionsweise des Systems 10. Der Steuereingangsanschluss ist mit einem Eingangsanschluss der Steuerschnittstellenschaltung 12 gekoppelt. Ein Statusausgangsanschluss der Steuerschnittstellenschaltung 12 erzeugt Statussignale, welche den Betriebszustand des Systems 10 darstellen, und wobei der Anschluss mit der Systemsteuereinheit gekoppelt ist.
Ein Referenztaktsignal REF TAKT ist mit einem Referenzeingangsanschluss eines Phasenregelkreises (PLL) 14 gekoppelt. Ein Schleifenfilter 15 ist ebenfalls mit dem PLL 14 gekoppelt. Der PLL 14 sieht Taktsignale an die verschiedenen Elemente des Systems 10, und zwar auf bekannte Art und Weise mit dem Referenztakt synchronisiert. Diese Taktsignale sind zur Vereinfachung der Abbildung in 1 nicht abgebildet.
In der Abbildung aus 1b ist ein Eingangsanschluss EIN mit einer Quelle für ein serielles binäres Eingangssignal gekoppelt. Der Eingangsanschluss EIN ist mit dem Eingangsanschluss eines Phasenanalysators 30 gekoppelt. Ein Phasendatenausgangsanschluss des Phasenanalysators 30 ist mit dem Dateneingangsanschluss eines Postprozessors 25 gekoppelt. Ein Ausgangsanschluss des Postprozessors 25 ist mit einem Ausgangsanschluss AUS gekoppelt, der Daten erzeugt, welche die detektierte Phaseneigenschaft des seriellen binären Eingangssignals EIN darstellen. Ein Strobe-Ausgangsanschluss STROBE des Analysators 30 ist mit einem entsprechenden Eingangsanschluss des Postprozessors 25 gekoppelt. Darüber hinaus ist ein regenerierter Taktausgangsanschluss des Analysators 30 mit einem regenerierten Taktausgangsanschluss gekoppelt. Der Rest des in der Abbildung aus 1b veranschaulichten Systems entspricht dem System aus der Abbildung aus 1a. Das System 10 aus 1a ist mit dem aus 1b identisch, wie dies durch die gestrichelten Linien dargestellt ist, welche sie zwischen den Abbildungen der 1a und 1b verbinden, und zwar auf eine später im Text näher beschriebene Art und Weise.
Im Betrieb sieht die Systemsteuereinheit (nicht abgebildet) Steuerdaten über den Steuereingangsanschluss an das System 10 vor. Die Steuerschnittstelle 12 empfängt und speichert diese Informationen auf eine beliebige einer Vielzahl bekannter Methoden. Zum Beispiel kann der Steuereingangsanschluss mit einem parallelen, digitalen Multibit-Bus gekoppelt sein, der wiederum mit einem Mikroprozessor gekoppelt ist. Alternativ handelt es sich in dem veranschaulichten Ausführungsbeispiel bei dem Steuereingangsanschluss um einen seriellen, digitalen Eingangsanschluss mit einer seriellen Datensignalleitung, einer Taktsignalleitung und möglicherweise mit Steuerleitungen zum Steuern des Datenflusses zu und von der Steuerschnittstelle 12. Die Steuerschnittstelle 12 weist Register auf, die mit dem Steuereingangsanschluss gekoppelt sind, und die dazu dienen, die von dem Steuereingangsanschluss empfangenen Werte zu speichern. Die Ausgangsanschlüsse der Register sind mit den verschiedenen Schaltungen in dem System 10, welche sie steuern, auf eine jeweils bekannte Art und Weise gekoppelt.
In ähnlicher Weise kann die Steuerschnittstelle Register oder Latches oder Übertragungsgatter (abhängig von der jeweiligen Angemessenheit) aufweisen, deren Eingangsanschlüsse mit Punkten in dem System 10 gekoppelt sind, deren Werte überwacht werden sollen. Die Ausgangsanschlüsse dieser Schaltungen sind mit dem Statusausgangsanschluss gekoppelt. Darüber hinaus können die Ausgangsanschlüsse der vorstehend beschriebenen Register, welche die Steuerwerte aufweisen, auch mit dem Statusausgangsanschluss gekoppelt sein. Ferner ist es möglich, dass derartige Steuerregister gemeinsam genutzt werden, wobei einige die Steuerwerte speichern und andere Statuswerte vorsehen. Ebenso wie bei dem Steuereingangsanschluss kann es sich bei dem Statusausgangsanschluss um einen parallelen, digitalen Multibit-Bus handeln, oder wie in dem veranschaulichten Ausführungsbeispiel um eine serielle Signalleitung, mit einer Datensignalleitung, einer Taktsignalleitung und möglicherweise mit Steuerleitungen. Die Systemsteuereinheit (nicht abgebildet) kann die Daten aus diesen Schaltungen auslesen, um den aktuellen Status des Systems 10 zu bestimmen, und zwar jeweils auf bekannte Art und Weise.
In der Abbildung aus 1a hat die Systemsteuereinheit (nicht abgebildet) der Steuerschnittstelle 12 Steuerdaten zugeführt, um das System 10 für einen Betrieb als Taktausgangssignalgenerator zu konfigurieren, und zwar auf eine Art und Weise, die nachstehend im Text näher beschrieben ist. In diesem Betriebsmodus übermittelt der Synthetisator 20 ein Strobe-Signal an den Vorprozessor 5, wenn neue Phasendaten erfasst werden. Als Reaktion auf das Strobe-Signal überträgt der Vorprozessor 5 Daten (PHASENDATEN), die eine gewünschte Phaseneigenschaft des Taktausgangssignals TAKT AUS darstellen, an den Synthetisator 20. Wie dies nachstehend im Text näher beschrieben ist, kann der Vorprozessor 5 eine erhebliche Signalverarbeitung in Verbindung mit dem Phasensynthetisator 20 ausführen oder einfach das Eingangsphaseneigenschaftssignal direkt von dem Eingangsanschluss EIN zu dem Phasensynthetisator 20 übertragen, und zwar ohne größere Verarbeitung. In dem veranschaulichten Ausführungsbeispiel führt der Vorprozessor 20 jedoch eine Signalverarbeitung mit verhältnismäßig niedriger Geschwindigkeit in Verbindung mit der Schaltkreisanordnung mit verhältnismäßig hoher Geschwindigkeit in dem Phasensynthetisator 20 auf nachstehend beschriebene Art und Weise aus.
Der Synthetisator 20 erzeugt ein Taktausgangssignal TAKT AUS mit Flanken, die gemäß den von dem Vorprozessor 5 empfangenen Phasendaten platziert sind. Das Taktausgangssignal TAKT AUS weist Flanken auf, die mit im Wesentlichen einer vorbestimmten Rate (Baud) auftreten, einschließlich einer Phasenmodulation dieser Flanken. Die Phasendaten von dem Vorprozessor 5 werden jedoch mit einer konstanten Rate angefordert (über das STROBE-Signal), wobei diese Rate niedriger sein kann als die vorbestimmte Rate (in Baud) der Flanken in dem seriellen binären Ausgangssignal AUS, wobei all dies auf eine nachstehend im Text näher beschriebene Art und Weise erfolgt. Das heißt, die erzeugten Flanken in dem Taktausgangssignal TAKT AUS treten asynchron im Verhältnis zu den Phasendaten von dem Vorprozessor 5 auf.
In der Abbildung aus 1b hat die Systemsteuereinheit (nicht abgebildet) der Steuerschnittstelle 12 Steuerdaten zur Konfiguration des Systems 10 zugeführt, so dass dieses als ein Messsystem für ein serielles binäres Eingangssignal arbeitet. In diesem Betriebsmodus empfängt der Analysator 30 das serielle binäre Eingangssignal EIN, das Flanken aufweist, die im Wesentlichen mit einer vorbestimmten Rate (Baud) auftreten, jedoch phasenmoduliert. Der Analysator 30 berechnet Daten, welche die abgelaufene Zeit von jeder Flanke zu der nächst folgenden Flanke in dem seriellen binären Eingangssignal EIN darstellen, und er erzeugt eine Folge von die Phase darstellenden Datensignalen PHASENDATEN, welche die Phaseneigenschaft des seriellen binären Eingangssignals EIN darstellen, die von dem Analysator 30 empfangen werden. Die die Phase darstellenden Datensignale PHASENDATEN werden gemeinsam mit einem Strobe-Signal STROBE dem Postprozessor 25 zur Verfügung gestellt, um anzuzeigen, dass neue die Phase darstellende Daten PHASENDATEN verfügbar sind. Als Reaktion auf das Strobe-Signal STROBE empfängt der Postprozessor 25 die die Phase darstellenden Daten PHASENDATEN und erzeugt ein Ausgangssignal AUS, das die Phaseneigenschaft des seriellen binären Eingangssignal darstellt. Auf ähnliche Weise wie der vorstehend beschriebene Vorprozessor 5 kann der Postprozessor 25 substanzielle Signalverarbeitungen ausführen, oder er kann das Phasendatenausgangssignal PHASENDATEN direkt von dem Analysator 30 zu dem Phaseneigenschafts-Ausgangsanschluss AUS leiten, und zwar ohne substanzielle Signalverarbeitung. In dem veranschaulichten Ausführungsbeispiel führt der Postprozessor 25 jedoch eine Signalverarbeitung mit verhältnismäßig niedriger Geschwindigkeit in Verbindung mit der in dem Analysator 30 ausgeführten Signalverarbeitung mit verhältnismäßig hoher Geschwindigkeit aus, und zwar auf eine nachstehend im Text beschriebene Art und Weise.
Ähnlich wie bei dem vorstehend in Bezug auf die Abbildung aus 1a beschriebenen digitalen Takterzeugungssystem werden die Phasendaten mit konstanter Rate (über das Signal STROBE) zu dem Postprozessor 25 übertragen, während die Flanken in dem seriellen binären Eingangssignal im Wesentlichen mit einer vorbestimmten Rate (Baud) auftreten, jedoch phasenmoduliert, und zwar auf eine nachstehend im Text näher beschriebene Art und Weise. Die Phasendaten werden somit asynchron zu den Flanken in dem seriellen binären Eingangssignal erzeugt. In dem veranschaulichten Ausführungsbeispiel erzeugt der Analysator 30 ferner auch ein regeneriertes Taktsignal REGENIERTER TAKT, das im Wesentlichen die gleiche Phase aufweist wie das empfangene serielle binäre Eingangssignal EIN.
Die Abbildung aus 2 zeigt ein Blockdiagramm eines Taktsignalsynthetisators 20, der in dem in der Abbildung aus 1 veranschaulichten System 10 eingesetzt werden kann. In der Abbildung aus 2 sind die Phasendaten von dem Mikroprozessor 5 (1) mit einem Eingangsanschluss eines Interpolationsfilters 22 gekoppelt. Ein Strobe-Signal-Ausgangsanschluss des Interpolationsfilters 22 ist mit dem entsprechenden Eingangsanschluss des Vorprozessors 5 gekoppelt. Ein Datenausgangsanschluss des Interpolationsfilters 22 ist mit einem Eingangsanschluss eines Phasenmodulators 26 gekoppelt. Ein Ausgangsanschluss des Phasenmodulators 26 ist mit dem Taktsignalausgangsanschluss TAKT AUS gekoppelt.
Im Betrieb fordert der Interpolationsfilter 22 durch Aktivieren des Strobe-Signals STROBE Phasendaten von dem Vorprozessor 5 an. Als Reaktion auf das Strobe-Signal STROBE überträgt der Vorprozessor 5 Daten, welche die gewünschte Phaseneigenschaft des Taktausgangssignals TAKT AUS darstellen, auf bekannte Art und Weise, wie dies vorstehend im Text beschrieben worden ist. Danach erzeugt der Interpolationsfilter 22 aufeinander folgende Flankenplatzierungs-Datensignale, wobei jedes derartige Signal die Position einer Flanke in dem Taktausgangssignal TAKT AUS spezifiziert. Auf diese Weise erzeugt der Interpolationsfilter 22 Flankenplatzierungssignale, welche den Phasenmodulator 26 so konditionieren, dass dieser ein Taktausgangssignal mit einer Phaseneigenschaft erzeugt, welche sich stufenlos von der durch das vorherige Phasendatensignal von dem Vorprozessor 5 zu der Eigenschaft ändert, die durch das zuletzt empfangene Phasendatensignal dargestellt ist, und zwar auf eine nachstehend im Text näher beschriebene Art und Weise. Der Phasenmodulator 26 erzeugt das Taktausgangssignal TAKT AUS mit Flanken, die als Reaktion auf jedes der Flankenplatzierungssignale von dem Interpolationsfilter 22 platziert sind.
Die Abbildung aus 3 zeigt ein detaillierteres Blockdiagramm eines seriellen Binärsignal-Synthetisators 20 gemäß den Abbildungen der 1 und 2. In der Abbildung aus 3 sind die Phasendaten von dem Vorprozessor 5 (aus 1) mit einem Dateneingangsanschluss eines Interpolators 220 gekoppelt. Ein Ausgangsanschluss des Interpolators 220 ist mit einem Eingangsanschluss eines Bit-Extenders 230 gekoppelt. Ein nachstehend im Text näher beschriebenes Systemtaktsignal von dem PLL 14 ist mit einem Eingangsanschluss eines Frequenzteilers 232 (aus den nachstehend beschriebenen Gründen in der Konstruktionsansicht dargestellt) gekoppelt. Ein Ausgangsanschluss des Teilers 232 ist mit einem Dateneingangsanschluss eines Taktselektors 234 gekoppelt. Ein Ausgangsanschluss des Taktselektors 234 ist mit einem Takteingangsanschluss des Interpolators 220 gekoppelt. Ein Strobe-Ausgangsanschluss des Interpolators 220 ist mit dem Strobe-Ausgangsanschluss des Interpolationsfilters 20 gekoppelt. Die Kombination aus Interpolator 220, Bit-Extender 230, Frequenzteiler 232 und Taktselektor 234 bildet den Interpolationsfilter 22.
Der PLL 14 erzeugt ferner ein mehrphasiges Taktsignal auf der Systemtaktfrequenz. In dem veranschaulichten Ausführungsbeispiel weist das mehrphasige Taktsignal Taktsignale mit den Phasen Φ0 bis Φ7 auf. Die erste Phase Φ0 des mehrphasigen Taktsignals wird als das Systemtaktsignal SYS TAKT ausgewählt und ist mit einem Eingangsanschluss eines Zählers 262 gekoppelt.
Ein Ausgangsanschluss des Bit-Extenders 230 ist mit einem ersten Eingangsanschluss eines Addierers 268 gekoppelt. Entsprechende erste und zweite Ausgangsanschlüsse des Addierers 268 sind mit entsprechenden ersten und zweiten Steuereingangsanschlüssen eines Decodierers 272 gekoppelt. Ein Ausgangsanschluss des Decodierers 272 ist mit einem Dateneingangsanschluss eines analogen Multiplexers (MUX) 274 gekoppelt. Ein Ausgangsanschluss des MUX 274 ist mit einem Eingangsanschluss eines Tiefpassfilters 27b gekoppelt. Ein Ausgangsanschluss des Tiefpassfilters (LPF) 276 ist mit einem Dateneingang eines Komparators 278 gekoppelt. Ein Ausgangsanschluss des Komparators 278 ist mit dem Ausgangsanschluss des Synthetisators 20 gekoppelt und erzeugt das Taktausgangssignal TAKT AUS.
Ein dritter Ausgangsanschluss des Addierers 268 ist mit entsprechenden Eingangsanschlüssen eines ersten Digital-Analog-Umsetzers (DAU) 264 und eines zweiten DAU 266 gekoppelt. Entsprechende Ausgangsanschlüsse der ersten und zweiten DAUs 264 und 266 erzeugen die Signale A1 und A2 und sind mit entsprechenden Eingangsanschlüssen des Decodierers 272 gekoppelt. Alle Phasen des mehrphasigen Systemtaktsignals Φ0 bis Φ7 sind mit einem Steuereingangsanschluss des analogen MUX 274 gekoppelt. Die Kombination aus dem Zähler 262, dem ersten und dem zweiten DAU 264 und 266, dem Addierer 268, dem Decodierer 272, dem MUX 274, dem LPF 276 und dem Komparator 278 bildet den Phasenmodulator 26.
Das mehrphasige Systemtaktsignal des PLL 14 (aus 1) ist in der Abbildung aus 14 dargestellt. In dem veranschaulichten Ausführungsbeispiel weist der mehrphasige Systemtakt acht Taktsignale auf, welche die gleiche Frequenz aufweisen, jedoch entsprechende acht einheitlich getrennte Phasen, was der Vereinfachung der Beschreibung der Erfindung dient. Das mehrphasige Systemtaktsignal kann durch einen Ringoszillator auf bekannte Art und Weise erzeugt werden. Ferner ist es möglich, dass das mehrphasige Systemtaktsignal mehr oder weniger als acht Phasen aufweist. Eine Phase des mehrphasigen Systemtaktsignals ist so ausgewählt, dass sie ein Systemtaktsignal bereitstellt. In dem veranschaulichten Ausführungsbeispiel wird Φ0 als Systemtakt verwendet.
Der Teiler 232 in dem Interpolationsfilter 22 empfängt das Systemtaktsignal von dem PLL 14 und erzeugt eine Mehrzahl von Taktsignalen auf entsprechenden Teilern der Systemtaktsignalfrequenz (d.h. 1/2, 1/4, 1/8, etc. der Systemtaktfrequenz). In einem bevorzugten Ausführungsbeispiel werden neun derartige Taktsignale durch den Teiler 232 erzeugt. Diese neun geteilten Taktsignale und das Systemtaktsignal werden an den Taktselektor 234 bereitgestellt, der eines dieser Signale als das Taktsignal für den Interpolator 220 auswählt.
Der Interpolationsfilter 22 ist ein Tiefpassfilter, der zwischen den empfangenen Phasendatensignalen interpoliert, die verhältnismäßig dünn sind, um Flankenplatzierungs-Datensignale nominell auf der Baudrate zu erzeugen. Diese Anordnung ermöglicht einen umfassenden Bereich von Phasendateneingangsraten von verhältnismäßig niedrigen Raten von 1,5 MHz bis zu einer Frequenz von bis zu 700 bis 1400 MHz. In dem veranschaulichten Ausführungsbeispiel ist der Interpolationsfilter 22 auf bekannte Art und Weise so angeordnet, dass eine Interpolation des Ausgangsflankenplatzierungs-Datensignals zwischen den empfangenen Phasendatensignalen vorsieht.
Die Abbildung aus 5 zeigt ein detaillierteres Blockdiagramm eines Interpolators 220, der in dem Taktsignalsynthetisator 20 aus 3 verwendet werden kann. Die Abbildung aus 5 zeigt drei Blockdiagrame des Interpolators 220. In der Abbildung aus 5a sind die Phasendaten von dem Vorprozessor 5 mit einem Eingangsanschluss eines Latch bzw. Verriegelungsschaltkreises 222 gekoppelt. Ein Ausgangsanschluss des Latch 222 ist mit einem Eingangsanschluss eines ersten Boxcar-Filters 226 gekoppelt. Ein Ausgangsanschluss des ersten Boxcar-Filters 226 ist mit einem Eingangsanschluss eines zweiten Boxcar-Filters 228 gekoppelt. Ein Ausgangsanschluss des Boxcar-Filters 228 ist mit einem Eingangsanschluss eines Funnel-Shifters 229 gekoppelt. Ein Ausgangsanschluss des Funnel-Shifters 229 ist mit einem Ausgangsanschluss AUS des Interpolators 220 gekoppelt, der mit dem Phasenmodulator 26 (aus 3) gekoppelt ist. Ein Taktsignal, das mit F_BAUD dargestellt ist, von dem Taktselektor 234 (aus 3) ist mit einem Takteingangsanschluss des zweiten Boxcar-Filters 228 und mit einem Eingangsanschluss eines Festfrequenzteilers 223 gekoppelt. Ein Ausgangsanschluss des Festfrequenzteilers 223 ist mit einem Takteingangsanschluss des ersten Boxcar-Filters 226 und einem Eingangsanschluss eines zweiten Festfrequenzteilers 221 gekoppelt ist. Ein Ausgangsanschluss des zweiten Festfrequenzteilers 221 ist mit einem Takteingangsanschluss des Latch 222 und mit dem Strobe-Ausgangsanschluss STROBE des Interpolators 220 gekoppelt.
Boxcar-Filter sind allgemein bekannt und weisen einen flachen Impulskurvenverlauf über einen vorbestimmten Zeitraum auf. Der Fachmann auf dem Gebiet erkennt, dass ein derartiger Filter eine lineare Interpolation des Eingangssignals und eine Verstärkung vorsieht. Zwei in Reihe geschaltete Boxcar-Filter, die über den gleichen Zeitraum betrieben werden, stellen eine quadratische Interpolationsfunktion und Verstärkung bereit. Der Fachmann auf dem Gebiet erkennt ferner, dass andere Interpolationssysteme ebenfalls verwendet werden können.
Im Betrieb empfängt das Latch 222 Phasendaten von dem Vorprozessor 5 und speichert diese als Reaktion auf das Strobe-Signal STROBE von dem zweiten Festfrequenzteiler 221 zwischen. Das Strobe-Signal STROBE wird direkt von dem Systemtaktsignal abgeleitet, und zwar durch Frequenzteilung durch den Frequenzteiler 232 und den Taktselektor 234 (aus 3) und die ersten und zweiten Festfrequenzteiler 223 und 221. Folglich werden Phasendaten synchron zu dem Systemtakt empfangen und nicht als Reaktion auf die Zeitsteuerung oder Taktung einer der erzeugten Flanken. Die zwischengespeicherten Phasendaten werden zu der Reihenschaltung der ersten und zweiten Boxcar-Filter 226 und 228 übertragen. Die ersten und zweiten Boxcar-Filter sorgen für eine quadratische Interpolation und Verstärkung der Phasendatensignale und erzeugen eine Reihe von aufeinander folgenden Flankenplatzierungssignalen in Baud. Die aufeinander folgenden Flankenplatzierungssignale werden zu dem Phasenmodulator 26 (aus 3) übertragen.
Der Ausgang des zweiten Boxcar-Filters 228 ist eine digitale Multibit-Ziffer mit einer vorbestimmten Anzahl von Bits. Der Funnel-Shifter 229 arbeitet, indem er die Amplitude der Abtastwerte von dem zweiten Boxcar-Filter abschwächt, indem eine Teilmenge der Bits ausgewählt und diese in einem von den Taktfaktoren M und M₄ auf bekannte Weise verschoben wird. Die Ausgabe des Funnel-Shifters 229 ist mit dem Bit-Extender 230 (aus 3) gekoppelt.
Der Fachmann auf dem Gebiet wird verstehen, dass ein Boxcar-Filter in eine Reihenverbindung aus einem Akkumulator und einem Differenzierer zerlegt werden kann. Der Fachmann wird ferner erkennen, dass der Akkumulator und der Differenzierer aufgrund ihrer linearen Operationen bzw. Betriebsweise in jeder Reihenfolge angeordnet werden können. Ferner wird hiermit festgestellt, dass die Akkumulationsoperation eine Operation mit verhältnismäßig hoher Geschwindigkeit ist, und wobei die Differenzierungsoperation eine Operation mit verhältnismäßig niedriger Geschwindigkeit ist.
Die Abbildung aus 5b veranschaulicht den Interpolator 220 aus 5a, wobei der erste Boxcar-Filer 226 in eine Reihenschaltung aus einem Akkumulator 252 und einem Differenzierer 254 zerlegt ist, und wobei der zweite Boxcar- Filter 228 in eine Reihenschaltung aus einem Akkumulator 256 und einem Differenzierer 258 zerlegt ist. In dem Block 258 ist ersichtlich, dass der Differenzierer 258 durch M Abtastwerte getrennte Abtastwerte bearbeitet, und wobei der Differenzierer 254 durch M₄ Abtastwerte getrennte Abtastwerte bearbeitet. Da jedoch M = M₃ × M₄ gilt, und das zugeführte Taktsignal durch den ersten Festfrequenzteiler 223 durch den Faktor M₃ geteilt wird, entspricht der Zeitraum, über welchen der Differenzierer betrieben wird, dem Zeitraum, über welchen der Differenzierer 258 arbeitet.
Die Abbildung aus 5c veranschaulicht eine weitere Anordnung des Interpolators 220, wobei die beiden Differenzierer 254 und 258 direkt nach dem Latch 222 gekoppelt sind, gefolgt von den beiden Akkumulatoren 252 und 256. In diesem Fall arbeiten die Differenzierer an benachbarten Abtastwerten (durch einen Abtastwert getrennt), da sie jedoch durch das Strobe-Signal getaktet werden, das durch die Reihenschaltung der ersten und zweiten Festfrequenzteiler 223 und 221 durch M geteilt wird, arbeiten sie weiterhin über den gleichen Zeitraum. In der Anordnung aus 5c sind die Differenzierungsoperationen mit verhältnismäßig niedriger Geschwindigkeit jedoch von den Akkumulationsoperationen mit verhältnismäßig hoher Geschwindigkeit getrennt. Folglich können das Latch 222 und die beiden Differenzierer 254 und 258 außerhalb des integrierten Schaltungschips platziert werden, auf dem das System 10 erzeugt wird. Diese Elemente werden gemäß der vorstehenden Beschreibung in dem Vorprozessor 5 platziert. Die Akkumulatoren mit höherer Geschwindigkeit bleiben auf dem integrierten Schaltungschips, der das System 10 aufweist. Durch die Verlagerung der Elemente mit niedriger Geschwindigkeit von dem das System 10 aufweisenden integrierten Schaltungschip bzw. Halbleiterchip werden die erforderlichen Schaltkreiselemente und der erforderliche Oberflächenbereich in dem integrierten Schaltungschip reduziert.
In erneutem Bezug auf die Abbildung aus 3 empfängt der Bit-Extender 230 das Ausgangssignal von dem Funnel-Shifter 229 (aus 5). Der Bit-Extender 230 erweitert die Anzahl der Bits in dem Ausgangssignal von dem Funnel-Shifter 229 und führt eine Tiefpassfilteroperation aus. In dem veranschaulichten Ausführungsbeispiel erzeugt der Bit-Extender 230 zum Beispiel ein Signal mit 15 Bits. In einem bevorzugten Ausführungsbeispiel können mehr Bits erforderlich sein, abhängig von der Konfiguration der nachstehend im Text näher beschriebenen Schaltkreisanordnung. In dem veranschaulichten Ausführungsbeispiel wird das Filtern von einem Tiefpassfilter erster Ordnung ausgeführt, der in dem veranschaulichten Ausführungsbeispiel aus einem IIR-Filter erzeugt wird. Der Bit-Extender 230 sieht das Ausgangssignal an den Phasenmodulator 26 vor.
Das Signal von dem Bit-Extender 230 kann als eine reelle Festpunktzahl gelten, die den gewünschten Zeitunterschied zwischen der nächsten Flanke eines unmodulierten Taktsignals in Baud zu der nächsten Flanke des synthetisierten Taktausgangssignals darstellt. Das heißt, das Signal von dem Bit-Extender 230 weist einen ganzzahligen Abschnitt mit fester Bit-Breite auf sowie einen gebrochenen bzw. fraktionierten Abschnitt, der ebenfalls eine feste Bit-Breite aufweist. Diese reelle Zahl kann positiv oder negativ sein. Der ganzzahlige Abschnitt stellt die Anzahl der ganzen Systemtaktperioden zwischen der gewünschten zeitlichen Position der nächsten Flanke des synthetisierten Taktsignals und der zeitlichen Position der nächsten Flanke des unmodulierten Taktsignals dar, und der gebrochene Abschnitt stellt den Bruchteil einer Systemtaktperiode zwischen der gewünschten zeitlichen Position der nächsten Flanke des synthetisierten Taktsignals und der des unmodulierten Taktsignals dar.
In dem veranschaulichten Ausführungsbeispiel steht die Systemtaktfrequenz im Verhältnis zu einer Zweierpotenz der Baudrate. Das heißt, wenn die Baudrate F_BAUD entspricht, so ist die Systemtaktfrequenz gleich 2^m · F_BAUD. In diesem Fall weist jeder Zyklus eines Taktsignals in Baud 2^m Systemtaktzyklen auf. Der Wert von m kann durch die Systemsteuereinheit über die Steuerschnittstelle 12 ausgewählt werden. Der Zähler 262 wird als Reaktion auf die Steuersignale von der Systemsteuereinheit über die Steuerschnittselle 12 so konfiguriert, dass er dem ausgewählten Wert für m entspricht, indem er als m-Bit-Zähler konfiguriert ist. Der m-Bit-Zähler 262 spricht auf eine der Phasen des mehrphasigen Systemtaktsignals an. Dabei handelt es sich in dem veranschaulichten Ausführungsbeispiel um die Phase Φ0. Folglich handelt es sich bei der Ausgabe des m-Bit-Zählers 262 um ein digitales m-Bit-Signal, das mit der Systemtaktrate zählt und in Baud zyklisch verläuft, beginnend mit einem Zählwert von 0 am Anfang des Zyklus, einem Zählwert von 2 in der Mitte des Zyklus und einem Zählwert von 2^m–1 am Ende, unmittelbar vor dem Wiederbeginn bei 0.
Die Größe des Zählers und der Wert von m sind so konfiguriert, dass ein Taktsignal an den Interpolator 220 mit der gewünschten Baudrate von der Systemtaktfrequenz vorgesehen wird. Gleichzeitig ist der Taktselektor 234 so konfiguriert, dass die Ausgabe Division durch 2^m des Taktteilers 232 ausgewählt wird. In dieser Konfiguration weist das Taktsignal von dem Taktselektor 234 die Baudrate auf. Dies ist für gewöhnlich wünschenswert, obwohl jedoch auch andere Konfigurationen ausgewählt werden können.
Wenn die durch den PLL 14 zugeführte Systemtaktfrequenz zum Beispiel gleich 1228,8 MHz ist und die gewünschte Baudrate 2,4 MHz entspricht, so wird für m 9 ausgewählt. Der Zähler 262 ist als ein 9-Bit-Zähler konfiguriert, zählt mit der Systemtaktrate und wiederholt sich mit der Baudrate, mit einem Zählwert von 0 zu Beginn eines Zyklus, einem Zählwert von 256 in der Mitte eines Zyklus und einem Zählwert von 511 am Ende eines Zyklus, bevor ein Neubeginn bei 0 erfolgt.
Die Funktionsweise des Phasenmodulators wird in Bezug auf die Kurvenformdiagramme aus den Abbildungen der 6 und 7 besser verständlich. Die oberste Kurvenform aus 6 stellt ansteigende Flanken des Systemtaktsignals SYS TAKT dar, das gemäß der vorstehenden Beschreibung Φ0 des mehrphasigen Systemtaktsignals entspricht. Das Systemtaktsignal SYS TAKT konditioniert den Zähler 262, so dass dieser von 0 bis 511 und zurück zu 0 zählt und verläuft. Dies ist in der zweiten Kurvenform aus 6 (CNT 262) dargestellt, welche die Werte des Multibit-Ausgangsanschlusses des Zählers 262 veranschaulichen, die entsprechenden Anstiegsflanken des Systemtaktsignals SYS TAKT entsprechen.
Das Signal von dem Bit-Extender 230 des Interpolationsfilters 22 stellt den Zeitunterschied zwischen der zeitlichen Position der nächsten gewünschten Flanke in dem Taktausgangssignal und der zeitlichen Position der nächsten Flanke in einem nominellten Taktsignal auf Baudrate dar und ist ausgedrückt las eine reelle Festpunktzahl mit einem ganzzahligen und einem gebrochen Abschnitt, wie dies alles bereis vorstehend im Text beschrieben worden ist. Dieses Signal wird in dem Addierer 268 mit der Ausgabe des Zählers 262 kombiniert. Wie dies bereits vorstehend im Text beschrieben worden ist, stellt der ganzzahlige Abschnitt der reellen Festpunktzahl eine integrale Anzahl der Systemtaktzyklen dar, und das Ausgangssignal des Zählers 262 stellt ebenso eine integrale Anzahl der Systemtaktzyklen dar. Das Signal von dem Zähler 262 gilt somit als reelle Festpunktzahl, die nur einen ganzzahligen Abschnitt und einen gebrochenen Abschnitt mit einem Wert von Null aufweist. In einem bevorzugten Ausführungsbeispiel wird die Ausgabe des Zählers 262 von dem Zeitdifferenzsignal des Bit-Extenders 230 subtrahiert. Folglich entspricht die Ausgabe des Addierers 268 einer Zahl, die von 0 bis 511 herunter zählt, danach herunter bis 256, danach herunter bis 1 und zurück zu 0. Die Zählrichtung beeinflusst dabei jedoch nicht die Erzeugung der Flanken, da 0 und 256 die gleiche Zeitdauer auseinander liegen, unabhängig davon, ob nach oben oder nach unten gezählt wird.
Das Differenzsignal von dem Addierer 268 gilt ebenfalls als eine reelle Festpunktzahl mit einem ganzzahligen Abschnitt und einem gebrochenen Abschnitt. Dieses Signal steuert die Platzierung der nächsten Flanke des Taktausgangssignals auf die folgende Art und Weise. Der ganzzahlige Abschnitt dieses Signals wird als Signal für grobe Auflösung bezeichnet und ist mit dem ersten Steuereingangsanschluss C des Decodierers 272 gekoppelt. Ein werthöchster Abschnitt des gebrochenen Abschnitts ist ein Signal für mittlere Auflösung und ist mit dem zweiten Steuereingangsanschluss M des Decodierers 272 gekoppelt. In dem veranschaulichten Ausführungsbeispiel handelt es sich bei dem Signal für mittlere Auflösung um ein Signal mit drei Bits. In einem bevorzugten Ausführungsbeispiel kann das Signal für mittlere Auflösung jedoch auch mehr als drei Bits aufweisen. Der nächst werthöchste Abschnitt des gebrochenen Abschnitts ist ein Signal für eine feine Auflösung und ist mit den entsprechenden Eingangsanschlüssen der ersten und zweien Digital-Analog-Umsetzer (DAUs) 264 und 266 gekoppelt. In dem veranschaulichten Ausführungsbeispiel handelt es sich bei dem Signal für eine feine Auflösung ebenfalls um ein Signal mit drei Bits. In dem bevorzugten Ausführungsbeispiel kann das Signal für eine feine Auflösung jedoch auch mehr als drei Bits aufweisen.
Wenn das Zeitdifferenzsignal von dem Bit-Extender 230 positiv ist, so ist der Wert der Ausgabe des Addierers 268 höher als der Wert der Ausgabe des Zählers 262, und wenn das Zeitdifferenzsignal negativ ist, so ist der Wert der Ausgabe des Addierers 268 niedriger als der Wert der Ausgabe des Zählers 262. Die dritte Kurvenform aus 6 veranschaulicht die ganzzahlige (grobe Auflösung C) Ausgabe des Addierers 268, wenn der ganzzahlige Abschnitt des Zeitdifferenzsignals gleich +1 ist. Wenn der Ausgabewert des Zählers 262 von +1 subtrahiert wird, so ist das Ergebnis um Eins größer als der Wert des Zählers 262. Die vierte Kurvenform aus 6 veranschaulicht die ganzzahlige (grobe Auflösung C) Ausgabe des Addierers 264, wenn der integrale bzw. ganzzahlige Abschnitt des Zeitdifferenzsignals gleich –1 ist. Wenn der Ausgabewert des Zählers 262 von –1 subtrahiert wird, so ist das Ergebnis um Eins niedriger als der Wert des Zählers 262.
Wie dies nachstehend im Text näher beschrieben ist, wird die vordere Flanke des Taktausgangssignals TAKT AUS in dem Zeitintervall erzeugt, wenn die ganzzahlige Ausgabe des Addierers gleich 0 ist, und die hintere Flanke wird während dem Intervall erzeugt, wenn die ganzzahlige Ausgabe des Addierers 268 gleich 256 ist. Der Addierer 268 ermöglicht in Kombination mit dem Zähler 262 eine Verschiebung der Flankenpositionen und somit der Phase des erzeugten Taktausgangssignals TAKT AUS um eine integrale bzw. ganze Anzahl von Systemtaktzyklen. In der folgenden Beschreibung wird jedoch angenommen, dass der ganzzahlige Abschnitt des Zeitdifferenzsignals gleich 0 ist, und so dass der ganzzahlige Wert von dem Addierer 268 (grobe Auflösung C) gleich dem Wert des Zählers 262 ist.
Die nächsten acht Kurvenformen aus der Abbildung aus 6 stellen das mehrphasige Systemtaktsignal dar, d.h. die Phasen Φ0 bis Φ7. Der linke Abschnitt dieser Kurvenformen stellt die Signale für den Systemtaktzyklus dar, wenn der ganzzahlige Ausgabewert des Addierers 268, C, gleich 0 ist, wobei in diesem Intervall die vordere Flanke des Taktausgabesignals TAKT AUS erzeugt wird, und wobei der rechte Abschnitt die Signale darstellt, wenn C gleich 256 ist (die hintere Flanke des Taktausgangssignals TAKT AUS). Es gibt innerhalb eines Taktzyklus acht Teilintervalle, die mit W0 bis W1 bezeichnet sind, die durch die relativen Phasen der entsprechenden Signale in dem mehrphasigen Taktsignal definiert sind, wie dies in der Abbildung aus 6 dargestellt ist. Die Schaltkreisanordnung zur Erzeugung entsprechender binärer Signale, die jeweils die Intervalle W0 bis W7 darstellen oder ein digitales Zählwertsignal mit Werten, die entsprechende der Intervalle W0 bis W7 darstellen, können durch den Fachmann auf dem Gebiet auf bekannte Art und Weise gestaltet und implementiert werden.
Der Decodierer 272 arbeitet derart, dass er acht Signale D0 bis D7 auf eine nachstehend im Text näher beschriebene Art und Weise erzeugt. Die in der Abbildung aus 8 dargestellte Tabelle dient zum Verständnis der Betriebsweise des Decodierers 272. In der Tabelle aus 8 stellt die Spalte ganz links den groben Auflösungswert C (ganzzahliger Wert von dem Addierer 268) dar, und die zweite Spalte stellt den mittleren Auflösungswert M dar (die drei werthöchsten Bits des gebrochenen Abschnitts des Wertes von dem Addierer 268). Die Spalten ganz rechts stellen die durch den Decodierer 272 erzeugten Signale D0 bis D7 dar. Die Signale D0 bis D7 stellen analoge Mehrebenensignale dar. In dem veranschaulichten Ausführungsbeispiel weisen diese Signale neun mögliche Werte auf, wobei ein bevorzugtes Ausführungsbeispiel auch mehr als neun Ebenen bzw. Werte aufweisen kann. Die Ebene dieser Signale kann durch Werte von 0 für die niedrigste Ebene bis 8 für die höchste Ebene definiert werden. Der analoge Multiplexer (MUX) 274 spricht auf das mehrphasige Systemtaktsignal an, so dass er die Signale D0 bis D7 für jeden Systemtaktzyklus einmal der Reihe nach durchläuft. Während dem Phasenintervall W0 koppelt der MUX 274 das Signal D0 mit dessen Ausgangsanschluss; während dem Phasenintervall W1 koppelt der MUX 274 das Signal D1 mit dessen Ausgangsanschluss und so weiter.
Die Konfiguration der durch den Decodierer 272 erzeugten Signale D0 bis D7 ist von den Werten C und M des Addierers 268 abhängig. Die speziellen Werte der durch den Decodierer 272 erzeugten Signale D0 bis D7 sind in der Tabelle aus 8 durch die Spalten D0 bis D7 dargestellt. Während dem Zeitintervall, wenn der Wert C größer ist als 0 und kleiner als 256, in der mittleren Zeile der Tabelle aus 8 dargestellt, weisen alle der analogen Mehrebenensignale D0 bis D7 einen Wert von 8 auf, unabhängig von dem Wert des Signals für eine mittlere Auflösung M (mit "X" in der Spalte M bezeichnet, was so viel bedeutet, wie zu ignorieren). Während diesem Intervall koppelt der Decodierer 272 eine Quelle für ein analoges Signal mit dem Wert von 8 mit allen Ausgangsanschlüssen D0 bis D7. Das durch den MUX 274 während diesem Intervall erzeugte Signal weist somit einen konstanten Wert von 8 auf. Während dem Zeitintervall, wenn die Ausgabe des Addierers 268 größer ist als 256, sich aber nicht um Null gewickelt hat, wie dies in der untersten Zeile der Tabelle aus 8 dargestellt ist, weisen alle dieser analogen Mehrebenensignale D0 bis D7 einen Wert von 0 auf, unabhängig von dem Wert des Signals M für die mittlere Auflösung. Während diesem Intervall koppelt der Decodierer 272 eine Quelle für ein analoges Signal mit dem Wert bzw. der Ebene 0 mit allen Ausgangsanschlüssen D0 bis D7. Das während diesem Intervall durch den MUX 274 erzeugte Signal weist somit einen konstanten Wert von 0 auf.
Das Intervall, wenn das Signal C gleich 0 ist, ist in den acht Zeilen in der oberen Hälfte der Tabelle aus 8 veranschaulicht sowie den Kurvenformen auf der linken Seite aus 6. Während diesem Intervall werden die Signale D0 bis D7 auf folgende Art und Weise gebildet. Wenn das Signal M für die mittlere Auflösung gleich 0 ist, so kann das Signal D0 jeden der analogen Werte 1 bis 8 annehmen (veranschaulicht durch mehrere horizontale Linien für das Signal D0 aus 6). Der spezielle analoge Wert wird von dem Signal A1 von dem ersten DAU 264 abgeleitet, dargestellt durch den Eintrag "A1" in der Spalte der Tabelle aus 8, welche das Signal D0 in der Zeile darstellt, die ein Signal C von 0 und ein Signal M von 0 darstellt. In dem veranschaulichten Ausführungsbeispiel koppelt der Decodierer 272 den Ausgang des ersten DAU 264 mit dem D0 Ausgangsanschluss während diesem Zeitintervall. Für C gleich 0 und M gleich 0 nehmen die Signale D1 bis D7 den analogen Wert 8 an. Der Decodierer 272 koppelt die Quelle eines analogen Signals mit dem Wert 8 mit den Ausgangsanschlüssen D1 bis D7. Wenn der MUX 274 die Signale D0 bis D7 abtastet, wie dies vorstehend im Text beschrieben worden ist, wird der linke Abschnitt des in 6 mit "0" bezeichneten Signals erzeugt, und die vordere Flanke tritt während dem Phasenintervall W0 auf eine nachstehend im Text näher beschriebene Art und Weise auf.
Wenn das Signal für eine mittlere Auflösung gleich 1 ist, wird das Signal D0 auf einen analogen Wert von 0 gesetzt. Das Signal D1 kann die analogen Werte 1 bis 8 annehmen (Signal A1 von dem ersten DAU 264); und die verbleibenden Signale D2 bis D7 nehmen den analogen Wert 8 an, wie dies in der Abbildung aus 8 dargestellt ist. Wenn der MUX 274 wie vorstehend beschrieben durch die Signale D0 bis D7 abtastet, wird der linke Abschnitt des in der 6 mit "1" bezeichneten Signals erzeugt, und die vordere Flanke tritt während dem Phasenintervall W1 auf. Wenn das Signal M in ähnlicher Weise die Werte 2 bis 7 aufweist, weisen die Signale D2 bis D7 entsprechend variable analoge Werte 1 bis 8 von dem Signal A1 von dem ersten DAU 264 auf. Die Werte vorangehender Dx Signale weisen analoge Werte 0 auf und folgende Dx Signale weisen analoge Werte 8 auf. Wenn der MUX 274 die Signale D0 bis D7 abtastet, wie dies vorstehend im Text beschrieben worden ist, wird der linke Abschnitt der in der Abbildung aus 6 mit 2 bis 7 bezeichneten Signale erzeugt, und wobei die vorderen Kanten während den entsprechenden Phasenintervallen W2 bis W7 auftreten.
Das Intervall, wenn das Signal C gleich 256 ist, ist in den acht Zeilen in der unteren Hälfte der Tabelle aus 8 dargestellt, und den Kurvenformen auf der rechten Seite aus 6. Während diesem Intervall werden die Signale D0 bis D7 auf die folgende Art und Weise gebildet. Wenn das Signal M für die mittlere Auflösung gleich 0 ist, dann kann das Signal D0 jeden der analogen Werte 0 bis 7 annehmen (in der Abbildung aus 6 durch mehrere horizontale Linien für das Signal D0 veranschaulicht). Der spezielle analoge Wert wird von dem Signal A2 des zweiten DAU 266 abgeleitet, dargestellt durch den Eintrag "A2" in der Spalte der Tabelle aus 8, die das Signal D0 in der Zeile darstellt, welche ein Signal C von 256 und ein Signal M von 0 darstellt. In dem veranschaulichten Ausführungsbeispiel koppelt der Decodierer 272 die Ausgabe des zweiten DAU 266 mit dem Ausgangsanschluss D0 während diesem Zeitintervall. Für C gleich 256 und M gleich 0 nehmen die Signale D1 bis D7 den analogen Wert 0 an. Der Decodierer 272 koppelt die Quelle eines analogen Signals mit dem Wert 0 mit den Ausgangsanschlüssen D1 bis D7. Wenn der MUX 274 gemäß der vorstehenden Beschreibung durch die Signale D0 bis D7 abtastet, wird der rechte Abschnitt des in 6 mit "0" bezeichneten Signals erzeugt, und die hintere Flanke tritt während dem Phasenintervall W0 auf eine nachstehend im Text näher beschriebene Art und Weise auf.
Wenn das Signal für die mittlere Auflösung gleich 1 ist, wird das Signal D0 auf einen analogen Wert von 8 gesetzt. Das Signal D1 kann die analogen Werte 0 bis 7 annehmen (das Signal A2 des zweiten DAU 266); und die verbleibenden Signale D2 bis D7 nehmen den analogen Wert 0 an, wie dies in der Abbildung aus 8 dargestellt ist. Wenn der MUX 274 wie vorstehend beschrieben durch die Signale D0 bis D7 abtastet, wird der in der Abbildung aus 6 mit "1" bezeichnete rechte Abschnitt des Signals erzeugt, und die hintere Flanke tritt während dem Phasenintervall W1 auf. Wenn in ähnlicher Weise das Signal M die Werte 2 bis 7 aufweist, weisen die Signale D2 bis D7 entsprechend variable analoge Werte 0 bis 7 von dem Signal A2 des zweiten DAU 266 auf. Die Werte der vorangehenden Signale Dx weisen die analogen Werte 8 auf und folgende Signale Dx weisen die analogen Werte 0 auf. Wenn der MUX 274 gemäß der vorstehenden Beschreibung die Signale D0 bis D7 abtastet, wird der rechte Abschnitt der in 6 mit 2 bis 7 bezeichneten Signale erzeugt, und wobei die hinteren Flanken entsprechend während den Phasenintervallen W2 bis W7 auftreten.
Wie dies bereits vorstehend im Text beschrieben worden ist, koppelt der analoge MUX 274 die Signale D0 bis D7 der Reihe nach einmal in jedem Systemtaktzyklus von dem Decodierer 272 zu dessen Ausgangsanschluss D, und zwar als Reaktion auf das mehrphasige Systemtaktsignal. Das auf diese Weise erzeugte Signal D wird auf die nachstehend im Text beschriebene Art und Weise tiefpassgefiltert und einer Schwellenwertdetektion unterzogen, um das Taktausgangssignal TAKT AUS zu erzeugen.
Das Signal F für eine feine Auflösung von dem Addierer 268 platziert die Flanke an einem spezifizierten Zeitpunkt in dem spezifizierten Phasenintervall W0 bis W7 auf die folgende Art und Weise. Das Signal F für eine feine Auflösung ist mit den ersten und zweiten DAUs (DAU 1 264 und DAU 2 266) gekoppelt, wie dies vorstehend beschrieben ist. Die in der Abbildung aus 9 dargestellte Tabelle zeigt die entsprechenden Ausgabewerte der durch die ersten und zweiten DAUs 264 und 266 vorgesehenen analogen Signale A1 und A2, die jedem Wert des Signals F für eine feine Auflösung entsprechen. Das heißt, bei einem Signal F für eine feine Auflösung mit einem Wert von 0 erzeugt der erste DAU (DAU1) 264 ein analoges Signal A1 mit dem Wert 1, und der zweite DAU (DAU2) 266 erzeugt gleichzeitig ein analoges Signal A2 mit dem Wert 7. Bei einem Signal F für eine feine Auflösung mit einem Wert von 1 erzeugt der erste DAU ein analoges Signal A1 mit dem Wert 2, und der zweite DAU erzeugt ein analoges Signal A2 mit dem Wert 6 und so weiter.
Die Abbildung aus 7 veranschaulicht zwei mögliche Kurvenformen für ein ausgewähltes Signal D des MUX 274. Die oberste Kurvenform D aus 7 veranschaulicht eine ausgesuchte Kurvenform, wobei der Wert des Signals F für eine feine Auflösung von dem Addierer 268 gleich 6 ist. Wie dies in der Tabelle aus 9 dargestellt ist, ist der Wert des Signals A1 somit gleich 2, und der Wert des Signals A2 ist gleich 6. In der veranschaulichten Kurvenform D werden die zeitlichen Positionen des Signals A1 und des Signals A2 durch eine Reihe dünner horizontaler Linien angezeigt, wie dies in der Abbildung aus 6 der Fall ist. Die tatsächlich ausgewählten Signale A1 und A2 in D sind als dicke Linien dargestellt. Wenn dieses Signal D durch den LPF 268 tiefpassgefiltert wird, ist die resultierende Kurvenform in der zweiten Kurvenform aus der Abbildung aus 7 veranschaulicht.
Da der Wert von A1 (2) verhältnismäßig niedrig ist im Vergleich zu dem Höchstwert (8), auf den das gefilterte Signal ansteigt, steigt die gefilterte Kurvenform verhältnismäßig langsam an. Folglich verläuft die gefilterte Kurvenform nach oben durch den Schwellenwert Th (in dem veranschaulichten Ausführungsbeispiel in die Mitte zwischen den minimalen und maximalen Werten gesetzt) verhältnismäßig spät in dem Zeitintervall A1. Da der Wert von A2 (6) verhältnismäßig hoch ist im Vergleich zu dem minimalen Wert (0), auf den die gefilterte Kurvenform abfällt, fällt die gefilterte Kurvenform verhältnismäßig langsam ab. Folglich verläuft die gefilterte Kurvenform nach unten verhältnismäßig spät in dem Zeitintervall A2 durch den Schwellenwert Th.
Die gefilterte Kurvenform wird in dem Komparator 278 mit dem Schwellenwert Th verglichen. Wenn der Wert der gefilterten Kurvenform unter dem Schwellenwert Th liegt, so ist der Ausgang des Komparators 278 niedrig, und wenn der Wert der gefilterten Kurvenform größer ist als der Schwellenwert, so ist der Ausgang des Komparators 278 hoch. Der Ausgang des Komparators 278 ist in der Abbildung aus 7 als die dritte Kurvenform dargestellt und stellt das Taktausgangssignal TAKT AUS dar.
Die vierte Kurvenform D aus 7 veranschaulicht eine ausgesuchte Kurvenform, wobei der Wert des Signals für eine feine Auflösung von dem interpolierenden Filter 22 gleich 2 ist. Der Wert des Signals A1 ist somit gleich 6, und der Wert des Signals A2 ist gleich 2, wie dies in der Tabelle aus 9 dargestellt ist. Das ausgewählte Signal D ist als eine dicke Linie dargestellt. Wenn dieses Signal D durch den LPF 268 tiefpassgefiltert wird, ist die resultierende Kurvenform in der fünften Kurvenform aus 7 dargestellt.
Da der Wert für A1 (6) verhältnismäßig hoch ist im Vergleich zu dem maximalen Wert (8), auf den das gefilterte Signal ansteigt, steigt die gefilterte Kurvenform verhältnismäßig schnell an. Folglich verläuft die gefilterte Kurvenform nach oben verhältnismäßig früh in dem Zeitintervall A1 durch den Schwellenwert Th. Da der Wert für A2 (2) im Vergleich zu dem minimalen Wert (0) verhältnismäßig niedrig ist, auf den die gefilterte Kurvenform abfällt, fällt die gefilterte Kurvenform verhältnismäßig schnell. Folglich verläuft die gefilterte Kurvenform nach unten verhältnismäßig früh in dem Zeitintervall A2 durch den Schwellenwert Th.
Die gefilterte Kurvenform wird in dem Komparator 278 mit dem Schwellenwert Th verglichen. Der Ausgang des Komparators 278 ist in der Abbildung aus 7 als die sechste Kurvenform dargestellt und stellt das Taktausgangssignal TAKT AUS dar. Wie dies aus den Abbildungen der 6 und 7 ersichtlich ist, kann die Position jeder Flanke als Reaktion auf Signale für die mittlere und feine Auflösung von dem Interpolationsfilter 22 mit einer Auflösung von 1/64 der Systemtaktperiode platziert werden. Darüber hinaus werden die Phasendatensignale von dem Vorprozessor 5 mit einer langsameren Rate als der Baudrate empfangen, und sie werden synchron auf einer festen Frequenz empfangen, anstatt auf einer Rate, die von den erzeugten Flanken in dem Taktausgangssignal TAKT AUS abhängig ist.
Der Fachmann auf dem Gebiet wird erkennen, dass das Signal auf dem wertniedrigsten Bit an dem Ausgangsanschluss des Zählers 262 ein Taktsignal mit einer durch 2 von dem Systemtaktsignal an dem Eingangsanschluss des Zählers 262 dividierten Frequenz darstellt. Und jedes andere Bitausgangssignal stellt ein in der Frequenz durch 2 geteiltes Taktsignal von dem nächsten wertniedrigsten Bit dar. Der Zähler 262 kann danach auch als einen Multibit-Frequenzteiler darstellend betrachtet werden, wie dies etwa durch den Frequenzteiler 232 in dem Interpolationsfilter 22 dargestellt ist. Aus diesem Grund wird in dem veranschaulichten Ausführungsbeispiel ein einzelner Zähler 262 verwendet, wobei die Ausgangsanschlüsse sowohl mit dem Addierer 268 in dem Phasenmodulator 26 als auch mit dem Taktselektor 234 in dem Interpolationsfilter 22 gekoppelt sind. (Der Taktselektor 234 empfängt ferner das ungeteilte Systemtaktsignal von dem PLL 14.) Da der Interpolationsfilter 22 den Taktteiler 232 mit dem Zähler 262 in dem Phasenmodulator 26 gemeinsam nutzt, ist er in dem Interpolationsfilter 22 in der Durchsicht abgebildet.
In folgendem Bezug auf den in der Abbildung aus 1b veranschaulichten digitalen Phasenanalysator zeigt die Abbildung aus 10 ein Blockdiagramm eines Taktsignalanalysators, der in dem in der Abbildung aus 1 dargestellten System 10 verwendet werden kann. In der Abbildung aus 10 ist der Eingangsanschluss EIN mit einer Quelle für ein serielles binäres Eingangssignal gekoppelt. Das Eingangssignal EIN ist mit einem Eingangsanschluss eines Phasendemodulators 32 gekoppelt. Und der Ausgangsanschluss des Phasendemodulators 32 ist mit einem Eingangsanschluss eines Antialiasing-Filters 36 gekoppelt. Ein Ausgangsanschluss des Antialiasing-Filters 36 ist mit einem Eingangsanschluss eines Dezimators 39 gekoppelt. Ein Datenausgangsanschluss des Dezimators 39 erzeugt Daten, die die Phaseneigenschaft des seriellen binären Eingangssignals an dem Eingangsanschluss darstellen, und er ist mit einem Ausgangsanschluss PHASENDATEN gekoppelt. Ein Strobe-Ausgangsanschluss von dem Dezimator 39 ist mit einem Strobe-Ausgangsanschluss STROBE gekoppelt.
Das serielle binäre Eingangssignal an dem Eingangsanschluss EIN weist Flanken auf, die an zeitlichen Positionen auftreten, die nominell der Baudrate entsprechen. Das serielle binäre Eingangssignal kann ein phasenmoduliertes Signal darstellen, wobei die Positionen der Flanken in Bezug auf die Phase variieren, oder es kann sich bei dem Signal um ein Datenträgersignal handeln, in dem derartige Flanken entweder vorhanden sind oder fehlen, wobei der Wert der durch das Signal geführten Daten dargestellt ist. Bei einem Datenträgersignal treten die auftretenden Signale im Wesentlichen auf der Baudrate auf.
Der Phasendemodulator 32 erzeugt Flankenpositionsdaten, welche die Position jeder Flanke in dem seriellen binären Eingangssignal spezifizieren. Die Flankenpositionsdaten werden zu dem Zeitpunkt erzeugt, wenn jede Flanke detektiert wird, und die Daten entsprechen den vorstehend in Bezug auf den Taktsynthetisator 20 beschriebenen Flankenplatzierungsdaten. Der Dezimator 39 erzeugt einen Abtastwert, der die Phaseneigenschaften des seriellen binären Eingangssignals darstellt, wobei jede vorbestimmte Anzahl von Flankenpositionsabtastwerten synchron zu dem Systemtakt ist und asynchron zu dem Auftreten der Flanken. Der Antialiasing-Filter 36 verhindert ein Aliasing während dem Dezimationsprozess auf bekannte Art und Weise.
In erneutem Bezug auf die Abbildung aus 10 weist ein gemäß der Abbildung aus 3 gestalteter Phasenmodulator 26, der gemäß der vorstehenden Beschreibung arbeitet, zusätzlich optional einen Eingangsanschluss auf, der mit dem Ausgangsanschluss des Demodulators 32 gekoppelt ist, wie dies in der Abbildung aus 10 in der Konstruktionsansicht dargestellt ist. Der Ausgangsanschluss des Phasenmodulators 26 ist in einer Phantomschaltung mit einem Ausgangsanschluss gekoppelt, der ein regeneriertes Taktausgangssignal erzeugt. Wie dies bereits vorstehend in Bezug auf die Abbildung aus 3 beschrieben worden ist, empfängt der Phasenmodulator Flankenplatzierungsdaten und erzeugt ein Taktausgangssignal TAKT AUS als Reaktion auf Flankenplatzierungsdaten. Der Phasendemodulator 32 erzeugt Flankenpositionsdaten im Verhältnis zu dem empfangenen seriellen binären Eingangssignal von dem Eingangsanschluss EIN, und diese Flankenpositionsdaten entsprechen den von dem Interpolationsfilter 22 aus 3 empfangenen Flankenplatzierungsdaten. Als Reaktion auf diese Daten kann der Phasenmodulator 26 ein regeneriertes Taktausgangssignal mit einer Phase erzeugen, die den empfangenen Flankenpositionsdaten entspricht, die wiederum dem empfangenen seriellen binären Eingangssignal an dem Eingangsanschluss EIN entsprechen.
Die Abbildung aus 11 zeigt ein detaillierteres Blockdiagramm eines Phasenanalysators 30 aus den Abbildungen der 1 und 10. In der Abbildung aus 11 ist ein Eingangsanschluss EIN mit der Quelle des seriellen binären Eingangssignals gekoppelt. Der Eingangsanschluss EIN ist mit einem Eingangsanschluss einer Verzögerungsschaltung 322 gekoppelt. Ein Ausgangsanschluss der Verzögerungsschaltung 322 ist mit einem Dateneingangsanschluss einer Latch-Anordnung 324 gekoppelt. Ein Ausgangsanschluss der Latch-Anordnung 324 ist mit einem Eingangsanschluss eines binären Codierers 326 gekoppelt. Ein Datenausgangsanschluss des binären Codierers 326 ist mit einem ersten Eingangsanschluss eines Registers 328 gekoppelt. Ein Ausgangsanschluss des Registers 328 ist mit dem Antialiasing-Filter 36 und dem Phasenmodulator 26 gekoppelt.
Das Systemtaktsignal SYS TAKT, das Φ0 des mehrphasigen Systemtaktsignals entspricht, ist mit einem Eingangsanschluss eines Zählers 330 gekoppelt. Ein Ausgangsanschluss des Zählers 330 ist mit einem zweiten Eingangsanschluss des Registers 328 gekoppelt. Die Kombination aus der Verzögerungsschaltung 322, der Latch-Anordnung 324, dem binären Codierer 326, dem Zähler 330 und dem Register 328 bildet den Phasendemodulator 32.
Der Ausgangsanschluss des Registers 328 ist mit einem Eingangsanschluss eines Bit-Extenders 362 gekoppelt. Ein Ausgangsanschluss des Bit-Extenders ist mit einem Dateneingangsanschluss eines ersten Boxcar-Filters 364 gekoppelt. Ein Ausgangsanschluss des ersten Boxcar-Filters 364 ist mit einem Dateneingangsanschluss eines zweiten Boxcar-Filters 366 gekoppelt. Ein Ausgangsanschlus des zweiten Boxcar-Filters ist mit einem Dateneingangsanschluss eines dritten Boxcar-Filters 368 gekoppelt. Ein Ausgangsanschluss des dritten Boxcar-Filters 370 ist mit einem Eingangsanschluss eines Barrel-Shifters 370 gekoppelt. Ein Ausgangsanschluss des Barrel-Shifters 370 ist mit einem Eingangsanschluss eines Latches 392 gekoppelt. Das Latch 392 erzeugt die Phase darstellende Daten, welche die Phaseneigenschaften des seriellen binären Eingangssignals beschreiben, und ist mit einem Ausgangsanschluss PHASENDATEN gekoppelt.
Das Systemtaktsignal SYS TAKT von dem PLL 14 ist ferner mit einem Eingangsanschluss eines Frequenzteilers 372 gekoppelt. Ein Ausgangsanschluss des Frequenzteilers 372 ist mit einem Eingangsanschluss eines Taktselektors 374 gekoppelt. Ein Ausgangsanschluss des Taktselektors 374 ist mit einem Eingangsanschluss eines ersten Festfrequenzteilers 376 und entsprechenden Takteingangsanschlüssen der ersten und zweiten Boxcar-Filter 364 und 366 gekoppelt. Ein Ausgangsanschluss des ersten Festfrequenzteilers 376 ist mit einem Eingangsanschluss eines zweiten Festfrequenzteilers 394 gekoppelt und mit einem Takteingangsanschluss des dritten Boxcar-Filters 368. Ein Ausgangsanschluss des zweiten Festfrequenzteilers 394 ist mit einem Takteingangsanschluss des Latches 392 gekoppelt. Die Kombination aus dem Bit-Extender 362, den entsprechenden ersten, zweiten und dritten Boxcar-Filtern 364, 366 und 368, dem Barrel-Shifter 370, dem Taktteiler 372, dem Taktselektor 374 und dem ersten Festfrequenzteiler 376 bilden den Antialiasing-Filter 36. Die Kombination des Latch 392 und des zweiten Festfrequenzteilers 394 bildet den Dezimator 39.
Im Betrieb detektiert die Kombination aus der Verzögerungsschaltung 322, der Latch-Anordnung 324 und dem binären Codierer 326 eine Flanke in dem seriellen binären Eingangssignal an dem Eingangsanschluss EIN auf eine nachstehend im Text näher beschriebene Art und Weise. Wenn eine Flanke detektiert wird, erzeugt der binäre Codierer ein Signal an dessen Taktausgangsanschluss, das das Register 328 so konditioniert, dass die Daten an den entsprechenden Datenausgangsanschlüssen des Zählers 330 und des binären Codierers 326 zwischengespeichert werden. Der Zähler 330 zählt die Zyklen des Systemtakts SYS TAKT. Folglich stellt der Wert des in dem Register 328 zwischengespeicherten Wertes die ganzzahlige Anzahl der Systemtaktzyklen seit der vorherigen detektierten Flanke an. Dies sorgt für eine grobe Anzeige der Flankenposition.
Die Abbildung aus 12 zeigt ein detaillierteres Blockdiagramm einer Verzögerungsschaltung 322 und einer Latch-Anordnungsschaltung 324 gemäß der Abbildung aus 11. In der Abbildung aus 12 umfasst die Latch-Anordnung 324 eine Anordnung von acht Zeilen bzw. Reihen von Latches bzw. Verriegelungsschaltkreisen, wobei jede Zeile acht Latches aufweist, wobei es sich bei jedem Latch um ein D-Flipflop handelt, und wobei jedes D-Flipflop einen D-Eingangsanschluss, einen Takteingangsanschluss (durch ein kleines Dreieck dargestellt) und einen Q-Ausgangsanschluss (nur für das Latch L0 oben links in der Latch-Anordnung 324 dargestellt) aufweist. Die insgesamt 64 Flipflops bilden eine Anordnung mit acht Zeilen und acht Spalten.
Das Taktsignal Φ1 ist gemeinsam mit den Takteingangsanschlüssen der acht D-Flipflops in der ersten (der am weitesten links angeordneten) Spalte gekoppelt. Diese Latches sind von der oberen Zeile zu der unteren Zeile mit L0 bis L7 bezeichnet. Die Ausgangsanschlüsse dieser Latches sind entsprechend mit den Ausgangsanschlüssen Q0 bis Q7 der Latch-Anordnung 324 gekoppelt. Das Taktsignal Φ2 ist gemeinsam mit den Takteingangsanschlüssen der acht Flipflops in der zweiten Spalte gekoppelt. Diese Latches sind von der oberen Zeile zu der unteren Zeile mit L8 bis L15 bezeichnet. Die Ausgangsanschlüsse dieser Latches sind entsprechend mit den Ausgangsanschlüssen Q8 bis Q15 gekoppelt (die zur Vereinfachung der Zeichnung nicht abgebildet sind). Das Taktsignal Φ3 ist gemeinsam mit den Takteingangsanschlüssen der acht Flipflops in der dritten Spalte gekoppelt. Diese Latches sind von der oberen Zeile zu der unteren Zeile mit L16 bis L23 bezeichnet. Die Ausgangsanschlüsse dieser Latches sind entsprechend mit den Ausgangsanschlüssen Q16 bis Q23 gekoppelt (die zur Vereinfachung der Zeichnung nicht abgebildet sind). Das Taktsignal Φ4 ist gemeinsam mit den Takteingangsanschlüssen der acht Flipflops in der vierten Spalte gekoppelt. Diese Latches sind von der obersten Zeile zu der untersten Zeile mit L24 bis L31 bezeichnet. Die Ausgangsanschlüsse dieser Latches sind entsprechend mit den Ausgangsanschlüssen Q24 bis Q31 gekoppelt (die zur Vereinfachung der Zeichnung nicht abgebildet sind). Das Taktsignal Φ5 ist gemeinsam mit den Takteingangsanschlüssen der acht Flipflops in der fünften Spalte gekoppelt. Diese Latches sind von der oberen Zeile zu der unteren Zeile mit L32 bis L39 bezeichnet. Die Ausgangsanschlüsse der Latches sind entsprechend mit den Ausgangsanschlüssen Q32 bis Q39 gekoppelt (die zur Vereinfachung der Zeichnung nicht abgebildet sind). Das Taktsignal Φ6 ist gemeinsam mit den Takteingangsanschlüssen der acht Flipflops in der sechsten Spalte gekoppelt. Diese Latches sind von der oberen Zeile zu der unteren Zeile mit L40 bis L47 bezeichnet. Die Ausgangsanschlüsse dieser Latches sind entsprechend mit den Ausgangsanschlüssen Q40 bis Q47 gekoppelt (die zur Vereinfachung der Zeichnung nicht abgebildet sind). Das Taktsignal Φ7 ist gemeinsam mit den Takteingangsanschlüssen der acht Flipflops in der siebten Spalte gekoppelt. Diese Latches sind von der oberen Zeile zu der unteren Zeile mit L48 bis L55 bezeichnet. Die Ausgangsanschlüsse dieser Latches sind entsprechend mit den Ausgangsanschlüssen Q48 bis Q55 gekoppelt (die zur Vereinfachung der Zeichnung nicht abgebildet sind). Das Taktsignal Φ0 ist gemeinsam mit den Takteingangsanschlüssen der acht Flipflops in der achten (der am weitesten rechts angeordneten) Spalte gekoppelt. Diese Latches sind von der oberen Zeile zu der unteren Zeile mit L56 bis L63 bezeichnet. Die Ausgangsanschlüsse dieser Latches sind mit den entsprechenden Ausgangsanschlüssen Q56 bis Q63 gekoppelt (die zur Vereinfachung in der Zeichnung nicht abgebildet sind).
Der Eingangsanschluss EIN ist mit einem Eingangsanschluss einer seriellen Schaltung einer ersten Verzögerungsschaltung 322(1), einer zweiten Verzögerungsschaltung 322(2), einer dritten Verzögerungsschaltung 322(3), einer vierten Verzögerungsschaltung 322(4), einer fünften Verzögerungsschaltung 322(5), einer sechsten Verzögerungsschaltung 322(6) und einer siebten Verzögerungsschaltung 322(7) gekoppelt. Die Kombination aus der ersten Verzögerungsschaltung 322(1), der zweiten Verzögerungsschaltung 322(2), der dritten Verzögerungsschaltung 322(3), der vierten Verzögerungsschaltung 322(4), der fünften Verzögerungsschaltung 322(5), der sechsten Verzögerungsschaltung 322(6) und der siebten Verzögerungsschaltung 322(7) bildet die Verzögerungsschaltung 322.
Ein Ausgangsanschluss der siebten Verzögerungsschaltung 322(7) bildet das Eingangssignal C0 in die Latch-Anordnung 324 und ist gemeinsam mit den Eingangsanschlüssen D der ersten (obersten) Zeile der Latches (L0, L8, L16, L24, L32, L40, L48 und L56) gekoppelt. Ein Ausgangsanschluss der sechsten Verzögerungsschaltung 322(6) bildet das Eingangssignal C1 in die Latch-Anordnung 324 und ist gemeinsam mit den Eingangsanschlüssen D der zweiten Zeile von Latches (L1, L9, L17, L25, L33, L41, L49 und L57) gekoppelt. Ein Ausgangsanschluss der fünften Verzögerungsschaltung 322(5) bildet das Eingangssignal C2 in die Latch-Anordnung 324 und ist gemeinsam mit den Eingangsanschlüssen D der dritten Zeile von Latches (L2, L10, L18, L26, L34, L42, L50 und L58) gekoppelt. Ein Ausgangsanschluss der vierten Verzögerungsschaltung 322(4) bildet das Eingangssignal C3 in die Latch-Anordnung 324 und ist gemeinsam mit den Eingangsanschlüssen D der vierten Zeile von Latches (L3, L11, L19, L27, L35, L43, L51 und L59) gekoppelt. Ein Ausgangsanschluss der dritten Verzögerungsschaltung 322(3) bildet das Eingangssignal C4 in die Latch-Anordnung 324 und ist gemeinsam mit den Eingangsanschlüssen D der fünften Zeile von Latches (L4, L12, L20, L28, L36, L44, L52 und L60) gekoppelt. Ein Ausgangsanschluss der zweiten Verzögerungsschaltung 322(2) bildet das Eingangssignal C5 in die Latch-Anordnung 324 und ist gemeinsam mit den Eingangsanschlüssen D der sechsten Zeile von Latches (L5, L13, L21, L29, L37, L45, L53 und L61) gekoppelt. Ein Ausgangsanschluss der ersten Verzögerungsschaltung 322(1) bildet das Eingangssignal C6 in die Latch-Anordnung 324 und ist gemeinsam mit den Eingangsanschlüssen D der siebten Zeile von Latches (L6, L14, L22, L30, L38, L46, L54 und L62) gekoppelt. Der Eingangsanschluss EIN bildet das Eingangssignal C7 in die Latch-Anordnung 324 und ist gemeinsam mit den Eingangsanschlüssen D der achten Zeile von Latches (L7, L15, L23, L31, L39, L47, L54 und L63) gekoppelt.
Der Betrieb des Demodulators 32 aus 11 und im Besonderen der Verzögerungsschaltung 322 und der Latch-Anordnung 324 aus 12 wird in Bezug auf das Kurvenformdiagramm aus der Abbildung aus 13 besser verständlich. In der Abbildung aus 13 ist die oberste Kurvenform ein Abschnitt des seriellen binären Eingangssignals EIN, wobei eine ansteigende Flanke dargestellt ist. Die zweite Kurvenform zeigt die vorderen Flanken des Systemtaktsignals SYS TAKT, das gemäß der vorstehenden Beschreibung der Phase Φ0 des mehrphasigen Systemtaktsignals entspricht. Der Zähler 330 (aus 11) erhöht seinen Zählwert bei jeder ansteigenden Flanke des Systemtaktsignals SYS TAKT. In der veranschaulichten Kurvenform tritt die ansteigende Flanke des seriellen binären Eingangssignals EIN auf, nachdem der Zähler 330 den Wert 83 angenommen hat, und wird somit auf 84 erhöht. Wie dies vorstehend im Text beschrieben worden ist, detektiert die Kombination aus der Verzögerungsschaltung 322, der Latch-Anordnung 324 und dem binären Codierer 326 die Flanke und konditioniert das Register 328, um den Wert des Zählers 330 nach der Detektion einer Flanke zwischenzuspeichern. In den veranschaulichten Kurvenformen speichert das Register 328 den Wert 83 zwischen.
Die nächsten acht Kurvenformen stellen das mehrphasige Systemtaktsignal dar. Diese Signale definieren acht Phasenintervalle W0 bis W7, die alle vorstehend im Text näher beschrieben sind. Die nächste Kurvenform ist das serielle binäre Eingangssignal EIN (das auch das der Latch-Anordnung 324 zugeführte Signal C7 darstellt) in höherer Auflösung. Die ansteigende Flanke tritt ungefähr über drei Viertel des Wegs durch das Phasenintervall W5 auf.
Im Betrieb ist jeder der Verzögerungsschaltungen 322(x) so gestaltet, dass sie eine feste Verzögerung von 1/64 des Systemtaktsignals SYS TAKT vorsieht. Das serielle binäre Eingangssignal EIN wird durch die Reihenschaltung der Verzögerungsschaltungen 322(1) bis 322(7) geleitet, um eine Reihe von verzögerten Signalen C0 bis C7 zu bilden. Die Latches L0 bis L7 empfangen die entsprechenden Signale C0 bis C7 und werden durch das Phasensignal Φ1 getaktet. Die Latches L0 bis L7 speichern die acht verzögerten Signale C0 bis C7 somit während der ansteigenden Flanke des Phasensignals Φ1 zwischen und erzeugen zwischengespeicherte Signale an den entsprechenden Ausgangsanschlüssen Q0 bis Q7. In den veranschaulichten Kurvenformen stellen diese Signale alle Signale einer logischen '0' dar. Die Latches L8 bis L15 werden durch das Signal Φ2 getaktet, speichern die acht verzögerten Signale C0 bis C7 während der ansteigenden Flanke des Signals Φ2 zwischen und erzeugen die zwischengespeicherten Signale entsprechend an den Ausgangsanschlüssen Q8 bis Q15 (nicht abgebildet) und so weiter. Wie dies speziell dargestellt ist, speichern die Latches L40 bis L47 die acht verzögerten Signale C0 bis C7 der ansteigenden Flanke des Phasensignals Φ6 zwischen und erzeugen die zwischengespeicherten Signale an den entsprechenden Ausgangsanschlüssen Q40 bis Q47. Die Werte dieser Abtastwerte bzw. Proben sind nachstehend im Text erörtert. Die Latches L56 bis L63 speichern die acht verzögerten Signale C0 bis C7 während der ansteigenden Flanke des Phasensignals Φ0 zwischen und erzeugen die zwischengespeicherten Signale an den entsprechenden Ausgangsanschlüssen Q40 bis Q47. Diese Signale stellen alle Signale einer logischen '1' dar.
Das Signal C7 ist in der Abbildung aus 13 als eine dicke Linie dargestellt. Die Signale C6 bis C0, die jeweils um 1/64 der Systemtaktperiode in Bezug auf das vorangehende Signal verzögert sind, sind in der Abbildung aus 13 durch dünne Linien dargestellt. Während der ansteigenden Flanke des Phasensignals Φ6 ist die ansteigende Flanke des seriellen binären Eingangssignals EIN, bei dem es sich um das Signal C7 handelt, bereits aufgetreten. Somit handelt es sich bei dem Signal C7 um ein Signal einer logischen '1'. Das Latch L47, das das Signal C7 empfängt, speichert somit ein Signal einer logischen '1' zwischen und erzeugt ein Ausgangssignal Q47, das ein Signal einer logischen '1' ist. In ähnlicher Weise sind während der ansteigenden Flanke des Phasensignals Φ6 die ansteigende Flanke der Signale C6 und C3 bereits aufgetreten. Die Latches L46 und L45, welche die verzögerten Signale C6 und C5 empfangen, speichern somit Signale einer logischen '1' zwischen und erzeugen die Ausgangssignale Q46 und Q45, die entsprechende Signale einer logischen '1' darstellen.
Im Gegensatz dazu ist das vexzögerte Signal C4 während der ansteigenden Flanke des Phasensignals Φ6, die ansteigende Flanke des verzögerten Signals C4 noch nicht aufgetreten. Das Latch L44, das das verzögerte Signal C4 empfängt speichert somit ein Signal einer logischen '0' zwischen und erzeugt ein Ausgangssignal Q44, das ein Signal einer logischen '0' ist. In ähnlicher Weise ist die ansteigende Flanke der Signale C3 und C0 während der ansteigenden Flanke des Phasensignals Φ6 noch nicht aufgetreten. Die Latches L43 und L40, welche die verzögerten Signale C3 bis C0 empfangen, speichern somit Signale einer logischen '0' zwischen und erzeugen die entsprechenden Ausgangssignale Q43 und Q40, die Signale einer logischen '0' darstellen.
Der binäre Codierer 326 verarbeitet die Signale Q0 bis Q63 zum Detektieren von Flanken. Wenn die logischen Werte aller Signale Q0 bis Q63 Gleich sind (d.h. alles Signale einer logischen '1' oder alles Signale einer logischen '0'), so wird 'keine Flanke' detektiert. Dies wäre der Fall für das Systemtaktintervall, das dem Systemtaktintervall vorangeht oder auf diesen folgt, für das der Zählwert des Zählers 330 gleich 83 ist. In Bezug auf die oberen drei Kurvenformen aus 13 entsprechen die Signale Q0 bis Q63 für das vorangehende Systemtaktintervall alle Signalen einer logischen '0', und für das folgende Systemtaktintervall handelt es sich bei den Signalen Q0 bis Q63 bei allen um Signale einer logischen '1'. In diesem Fall wird an dem Taktausgangsanschluss des binären Codierers 326 kein Taktsignal erzeugt.
Wenn jedoch zwei benachbarte Q-Signale unterschiedliche Logikwerte aufweisen, so detektiert der binäre Codierer 326 eine Flanke. In den Kurvenformen aus der Abbildung aus 13 weist das Signal Q44 während dem Systemtaktintervall, in dem der Zähler den Wert 83 aufweist, einen Wert einer logischen '0' auf, und das Signal Q45 weist einen Wert einer logischen '1' auf. Dies stellt eine vordere Flanke dar. Auf ähnliche Weise würde eine hintere Flanke detektiert werden, wenn ein Signal Qn einen Wert einer logischen '1' aufweist, und wenn das Signal Qn+1 einen Wert einer logischen '0' aufweist. In jedem Fall wird ein binäres Multibit-Signal mit dem Wert der Nummer des Signals Q unmittelbar bevor der Änderung des Logikwertes durch den binären Codierer 326 dem Register 328 zugeführt, und ein Taktsignal wird dem Register 328 zugeführt.
In dem veranschaulichten Ausführungsbeispiel wird ein binäres Signal mit sechs Bit mit dem Wert 44 dem Register 328 zugeführt. Das Register 328 speichert als Reaktion auf das Taktsignal von dem binären Codierer 326 den Wert des Zählers 330 zwischen (der die Anzahl der vollständigen Taktzyklen nach der letzten detektierten Flanke darstellt) sowie den Wert von dem Codierer 326 (der die gebrochene Position der Flanke in dem aktuellen Systemtaktzyklus darstellt). In dem veranschaulichten Ausführungsbeispiel handelt es sich bei der Ausgabe des Registers 328 um ein digitales 15-Bit-Signal. In einem bevorzugten Ausführungsbeispiel arbeitet das Register 328 auf synchrone Art und Weise, empfängt das Systemtaktsignal SYS TAKT an dem Takteingangsanschluss und das Taktausgangssignal von dem binären Codierer 326 an dem Latchfreigabe-Eingangsanschluss.
Der Fachmann auf dem Gebiet erkennt, dass die Funktion der Flankendetektion in dem binären Codierer 326 durch das Berechnen des exklusiven ODERs von Qn und Qn+1 (Qn ⊕ Qn+1) für alle n vorgesehen wird. Wenn (Qn ⊕ Qn+1) = 0 für alle n gilt (d.h. wenn alle Signale den gleichen Logikwert aufweisen), so wird keine Flanke detektiert und kein Taktsignal für das Register 328 erzeugt. Wenn (Qn ⊕ Qn+1) = 1 (d.h. Qn unterscheidet sich von Qn+1) für jedes n ist, so erzeugt der binäre Codierer 326 einen Wert von n an dem Datenausgangsanschluss und erzeugt ein Taktsignal für das Register 328.
In dem veranschaulichten Ausführungsbeispiel werden acht verzögerte Signale entsprechend den acht Zeilen von Latches zugeführt, und acht Spalten von Latches empfangen acht entsprechende Phasensignale von dem mehrphasigen Systemtakt, so dass eine Detektionsauflösung von 1/64 der Systemtaktperiode erzeugt wird. Der Fachmann auf dem Gebiet erkennt, dass auch andere Anordnungen möglich sind. Zum Beispiel können 16 Verzögerungsschaltungen, die Verzögerungen von 1/128 der Systemtaktperiode aufweisen, 16 entsprechenden Zeilen von Latches zugeführt werden, und acht Spalten von Latches empfangen acht entsprechende Phasensignale von dem mehrphasigen Systemtakt, so dass eine Detektionsauflösung von 1/128 der Systemtaktperiode erzeugt wird. Es können auch acht Verzögerungsschaltungen, die Verzögerungen von 1/128 der Systemtaktperiode aufweisen, an die acht entsprechenden Zeilen von Latches vorgesehen werden, und 16 Spalten der Latches empfangen 16 entsprechende Phasensignale von dem mehrphasigen Systemtakt, so dass eine Detektionsauflösung von 1/128 der Systemtaktperiode erzeugt wird. Es können auch 16 Verzögerungsschaltungen, die Verzögerungen von 1/256 der Systemtaktperiode aufweisen, 16 entsprechenden Zeilen von Latches zugeführt werden, und 16 Spalten von Latches empfangen 16 entsprechende Phasensignale von dem mehrphasigen Systemtakt, so dass eine Detektionsauflösung von 1/256 der Systemtaktperiode erzeugt wird.
Die Flankenpositionsdaten aus dem Register 328, die für jede detektierte Flanke auftreten, stehen zur Verwendung durch andere Schaltungselemente zur Verfügung. In dem veranschaulichten Ausführungsbeispiel werden die Flankenpositionsdaten zum Beispiel zu dem Phasenmodulator 26 übertragen, der ein regeneriertes serielles binäres Signal auf der Basis der Daten erzeugt. Andere Funktionen können Als Reaktion auf die Daten ebenso ausgeführt werden.
Die Flankenpositionsdaten aus dem Register 328 werden ebenfalls zu dem Antialiasing-Filter 36 übertragen. Wie dies vorstehend im Text bereits in Bezug auf den Interpolationsfilter 22 (aus 3) beschrieben ist, arbeitet die Kombination aus dem Teiler 372 und dem Taktselektor 374, so dass eine Taktfrequenz für den Antialiasing-Filter 36 ausgewählt wird, entweder auf der Systemtaktfrequenz oder einem Teiler der Systemtaktfrequenz. Wie dies bereits vorstehend im Text beschrieben worden ist, sieht der mit dem Systemtakt gekoppelte Zähler 330 die Taktteilerfunktion des Teilers 372 vor.
Das ausgewählte Taktsignal von dem Taktselektor 374 sieht ein Taktsignal für die ersten und zweiten Boxcar-Filter vor. Dieses Signal wird in der Frequenz auch durch einen Faktor M in dem ersten Festfrequenzteiler 376 und danach durch einen Faktor M₄ in dem zweiten Festfrequenzteiler 394 geteilt. Das Ausgangstaktsignal von dem ersten Festfrequenzteiler 376 sieht das Taktsignal für den dritten Boxcar-Filter 368 vor, und das Ausgangstaktsignal des zweiten Festfrequenzteilers 394 sieht das Taktsignal für das Latch 392 vor.
Der Antialiasing-Filter 36 besteht aus einer Reihenschaltung eines Tiefpassfilters erster Ordnung und eines Bit-Extenders 362 und drei Boxcar-Filtern 364, 366 und 368, die jeweils eine Mittelwertbildung der Eingangsabtastwerte über ein vorbestimmtes Zeitfenster vorsehen. Der Bit-Extender 362 ist als ein LPF erster Ordnung implementiert. In dem veranschaulichten Ausführungsbeispiel ist er auf bekannte Art und Weise als ein IIR-Filter implementiert. Darüber hinaus erweitert der Bit-Extender 362 die Anzahl der Bits in dessen Ausgangssignal auf 23 Bits von den 15 verfügbaren Bits aus dem Register 328. Die serielle Verbindung der ersten und zweiten Boxcar-Filter 364 und 266 führt eine Mittelwertbildung von M Abtastwerten auf der ausgewählten Filtertaktfrequenz des Taktselektors 374 vor. Der dritte Boxcar-Filter 368 führt eine Mittelwertbildung von M Abtastwerten auf der ausgewählten Filtertaktfrequenz dividiert durch den festen Faktor von M vor. Das Ausgangssignal des dritten Boxcar-Filters 368 ist eine tiefpassgefilterte Version der Reihe der Flankenpositionsdatensignale von dem Register 328. Das Filtern verhindert das Auftreten von Aliasing-Artefakten während dem Dezimationsprozess auf bekannte Art und Weise. Wie dies bereits vorstehend im Text beschrieben worden ist, verschiebt der Barrel-Shifter 370 das gefilterte Phasendatensignal zur Berücksichtigung von Verstärkungsveränderungen, die durch die tiefpassfilternden Boxcar-Filter eingeführt werden. Das Latch 392 speichert ein Ausgangsphasendatensignal aus allen M Flankenpositionsdatenabtastwerten des Registers 328 zwischen, mit M = M₃ × M₄. Diese Ausgangsphasendatenabtastwerte werden dem Postprozessor 25 (aus 1) zugeführt, und das Taktsignal an das Latch 392 fungiert als Strobe-Signal für den Postprozessor 25.
Wie dies bereits vorstehend im Text beschrieben worden ist, ist es möglich, dass ein Teil der vorstehend beschriebenen Signalverarbeitung mit dem Vorprozessor 5 gemeinsam genutzt wird für den Fall des Taktausgangssignals-Synthetisators oder in Bezug auf den Postprozessor 25 im Falle des Analysators für das serielle binäre Eingangssignal. Die Abbildung aus 14 zeigt ein detaillierteres Blockdiagramm des Antialiasing-Filters 36 aus 11, wobei die in der Abbildung aus 14 veranschaulichte Technik gleichermaßen auf den in der Abbildung aus 3 veranschaulichten Interpolationsfilter angewandt werden kann.
Die Abbildung aus 14 besteht aus vier Blockdiagrammen entsprechender Anordnungen für den Antialiasing-Filter 36 aus 11. Die Abbildung aus 14a zeigt ein vereinfachtes Blockdiagramm des Antialiasing-Filters 36 gemäß der Abbildung aus 11. In der Abbildung aus 14a ist eine Reihenschaltung aus den ersten, zweiten und dritten Boxcar-Filtern 364, 366 und 368 zwischen, die Quelle des Flankenpositionsdatensignals und ein Latch 392 gekoppelt. Die ersten und zweiten Boxcar-Filter 364 und 366 werden durch ein Taktsignal mit der Baudrate F_BAUD getaktet. Der dritte Boxcar-Filter 368 wird durch ein Taktsignal F_BAUD/M₃ getaktet. Das Latch 392 wird durch ein Taktsignal mit F_BAUD/M getaktet, wobei M = M₃ × M₄ ist, was auch dem Strobe-Signal STROBE entspricht.
Wie dies allgemein bekannt ist, kann die Mittelwertbildungsfunktion als eine Kombination aus einer Akkumulationsfunktion, die eine Operation mit verhältnismäßig hoher Geschwindigkeit darstellt, und einer Differenzierungsoperation, die eine Operation mit verhältnismäßig langsamer Geschwindigkeit darstellt, betrachtet werden. Die Abbildung aus 14b zeigt jeden der ersten, zweiten und dritten Boxcar-Filter 364, 366 und 368, die allesamt auf bekannte Art und Weise in eine serielle Verbindung eines Akkumulators und einer Differenziererschaltung zerlegt sind. Der erste Boxcar-Filter 364 weist die serielle Verbindung eines Akkumulators 42 und eines Differenzierers 44 auf; der zweite Boxcar-Filter 366 weist die serielle Verbindung eines Akkumulators 62 und eines Differenzierers 64 auf; und der dritte Boxcar-Filter 368 weist die serielle Verbindung eines Akkumulators 82 und eines Differenzierers 84 auf. Da es sich bei den Verfahren der Akkumulation und Differenzierung um lineare Abläufe handelt, können die Akkumulatoren 42, 62 und 82 und die Differenzierer 44, 64 und 84 in jeder Reihenfolge in der Reihenschaltung gekoppelt sein.
Die Abbildung aus 14c zeigt eine andere Anordnung, bei der die drei Akkumulatoren 42, 62 und 82 vor die drei Differenzierer 44', 64' und 84' geschaltet sind. In der Abbildung aus 14c werden die ersten und zweiten Akkumulatoren 42 und 62 durch ein Taktsignal mit der Baudrate F_BAUD getaktet, und der dritte Akkumulator 82 wird mit einem Taktsignal mit einer Rate von F_BAUD/M₃ getaktet. Die drei Differenzierer 44', 64' und 84' werden alle durch ein Taktsignal mit einer Rate von F_BAUD/M₃ getaktet.
Die Abbildung aus 14d zeigt eine weitere Anordnung, bei der das Latch 392 zwischen der seriellen Verbindung der drei Akkumulatoren 42, 62 und 82 und der drei Differenzierer 44'', 64'' und 84'' platziert ist. In der Abbildung aus 14d werden das Latch 392 und die drei Differenzierer 44'', 64'' und 84'' alle durch ein Taktsignal mit einer Rate von F_BAUD/M getaktet. Diese Anordnung gruppiert die Differenziererschaltungen 44'', 64'' und 84'' am Ende der Signalverarbeitungskette, die mit der verhältnismäßig langsamen Geschwindigkeit von F_BAUD/M arbeitet. In dem veranschaulichten Ausführungsbeispiel sind die drei Akkumulatoren 42, 62 und 82 und das Latch 392 auf dem Halbleiterchip ausgebildet, der das System 10 aufweist, während die Differenzierer 44'', 64'' und 84'' außerhalb des Chips ausgebildet sind und sich in dem Postprozessor 25 aus 11 befinden.
Die Boxcar-Filter 224 und 226 in dem Interpolationsfilter 22 aus 3 können in ähnlicher Weise in Akkumulatoren und Differenzierer zerlegt und so neu angeordnet werden, dass die Differenzierer außerhalb des Halbleiterchips in dem Vorprozessor 5 ausgebildet werden können. Eine derartige neue Anordnung der in der vorliegenden Anmeldung offenbarten Verarbeitung ändert nicht die vorstehend beschriebenen Funktionen, wobei sie jedoch die Verarbeitung mit einer verhältnismäßig niedrigen Geschwindigkeit nach außerhalb des Chips verlagert, wodurch die Schaltkreisanordnung reduziert wird, die auf einem integrierten Schaltkreischip ausgebildet werden muss. Dies senkt die Kosten für einen derartigen Chip und jede Einrichtung bzw. Vorrichtung, die einen derartigen Chip verwendet.
Bei einem Vergleich des Interpolationsfilters 22 aus 3 mit dem Antialiasing-Filter 36 aus 11 wird ersichtlich, dass die beiden Filter viele gleiche Elemente gemeinsam nutzen. Zum Beispiel erscheint die serielle Verbindung des PLL 14, des Taktfrequenzteilers (232 und 372), des Taktselektors (234 und 374), des ersten Festfrequenzteilers (236 und 376) und des zweiten Festfrequenzteilers (238 und 394) sowohl in dem Interpolationsfilter 22 als auch in dem Antialiasing-Filter 36. Die verbleibenden Elemente: der erste Boxcar-Filter (226 und 364), der zweite Boxcar-Filter (228 und 366) und der dritte Boxcar-Filter 368; der Bit-Extender (230 und 362); der Barrel-Shifter (229 und 370); und das Latch (222 und 392) können elektrisch neu angeordnet werden, um die Daten- und Takteingangsanschlüsse auf die entsprechenden Ausgangsanschlüsse entsprechender anderer Elemente unter Verwendung etwaiger der dem Fachmann auf dem Gebiet bekannten Techniken zu wechseln. In ähnlicher Weise kann der Eingangsanschluss des Phasenmodulators 26 elektrisch gewechselt werden zwischen dem Ausgang des Interpolators 22, wenn das System als ein Taktsignalsynthetisator betrieben wird, zu dem Ausgang des Phasendemodulators 32, wenn das System als ein Taktsignalanalysator betrieben wird. In Bezug auf die Abbildung aus 1 können die Betriebsmodi durch ein Steuersignal gesteuert bzw. geregelt werden, das von der Systemsteuereinheit (nicht abgebildet) über die Steuerschnittstelle 12 zu dem System 10 übertragen wird. Die Steuerschnittstelle 12 sieht die entsprechenden Steuersignale an die Schaltelemente vor, um die veranschaulichten Elemente auf die gewünschte Art und Weise zu koppeln.
Der serielle binäre Signalsynthetisator gemäß der vorstehenden Beschreibung empfängt die Phase darstellende Daten synchron zu einem Festfrequenz-Systemtakt, und ein serieller binärer Signalanalysator erzeugt die Phase darstellende Daten synchron zu einem Festfrequenz-Systemtakt. Ein derartiges, synchron arbeitendes System lässt sich leicht als Bestandteil eines Messinstruments einsetzen. Darüber hinaus lässt sich das in einem derartigen System erforderliche digitale Filtern, das heißt der Interpolationsfilter und der Antialiasing-Filter, leichter gestalten und implementieren. Ferner wird hiermit festgestellt, dass der Analysator für ein serielles binäres Signal ein Datensignal bearbeiten kann, bei dem Flanken vorhanden sind oder fehlen, ohne dass eine separate Taktregenerationsschaltung erforderlich ist.

Claims

System, das für den Betrieb als ein Synthetisator (20) in einem ersten Betriebsmodus und als ein Analysator (30) in einem zweiten Betriebsmodus konfiguriert ist, wobei das System folgendes umfasst: eine Quelle für ein Systemtaktsignal (14); eine Steuerschnittstelle (12); eine konfigurierbare Schaltungseinrichtung (22; 36; 39); einen Phasenmodulator (26); und einen Phasendemodulator (32), wobei die Schaltungseinrichtung so gekoppelt ist, dass sie Befehle von der Steuerschnittstelle empfängt, so dass: das System in dem ersten Betriebsmodus so gekoppelt ist, dass: die Schaltungseinrichtung so konfiguriert ist, dass sie als ein Interpolator (22) arbeitet, wobei sie mit einer Quelle für Phasendatensignale gekoppelt ist, um Phasendatensignale zu empfangen, die synchron zu dem Systemtakt sind, und wobei aufeinander folgende Flankenplatzierungs-Datensignale als Reaktion auf jedes Phasendatensignal erzeugt werden; und der Phasenmodulator (26) mit dem Interpolator gekoppelt ist, um ein Taktausgangssignal mit Flanken zu erzeugen, die zu Zeitpunkten platziert sind, die durch die aufeinander folgenden Platzierungsdatensignale bestimmt werden; und das System in dem zweiten Betriebsmodus so gekoppelt ist, dass: der Phasendemodulator (32) mit einer Quelle für ein serielles binäres Eingangssignal mit Flanken zur dauerhaften Erzeugung von Informationen gekoppelt ist, welche die Position jeder Flanke des seriellen binären Eingangssignals darstellen; und die Schaltungseinrichtung so konfiguriert ist, dass sie als ein Antialias-Filter (36) arbeitet, der mit einem Dezimator (39) verbunden ist, der mit dem Phasendemodulator gekoppelt ist, um die Phase repräsentierende Signale zu erzeugen, die synchron zu dem Systemstaktsignal sind; und wobei die die konfigurierbare Schaltungseinrichtung (22, 36, 39) bildenden Elemente zur Steuerung des Betriebsmodus elektrisch neu angeordnet werden, indem Datenund Takteingangsanschlüsse der genannten Elemente als Reaktion auf Befehle von der Steuerschnittstelle (12) auf entsprechende Ausgangsanschlüsse umgeschaltet werden.
System nach Anspruch 1, wobei der Phasenmodulator (26) in der zweiten Konfiguration mit dem Phasendemodulator (32) gekoppelt ist, um ein Taktausgangssignal zu erzeugen, das die gleiche Phase aufweist wie das serielle binäre Eingangssignal in dem zweiten Betriebsmodus.