DE60008005T2

DE60008005T2 - Einrichtung und verfahren zur zeitabgleichung von datenrahmen einer vielzahl von kanälen in einem telekommunikationssystem

Info

Publication number: DE60008005T2
Application number: DE60008005T
Authority: DE
Inventors: Jürgen Pfahler; Peter Jentsch
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 1999-09-28
Filing date: 2000-09-21
Publication date: 2004-10-28
Anticipated expiration: 2020-09-22
Also published as: EP1216530B1; KR20020032609A; EP1089473A1; WO2001024425A1; US6771670B1; KR100746435B1; TW496052B; DE60008005D1; AR025874A1; CN1376344A; ATE258732T1; CN1227847C; JP2003510957A; AU7658800A; JP4571362B2; EP1216530A1

Description

GEBIET DER ERFINDUNG
Die Erfindung bezieht sich auf eine Zeitabgleichvorrichtung eines Empfängers eines Telekommunikationssystems zum Empfangen aufeinanderfolgender Datenrahmen in einer Vielzahl von Kanälen. Die jeweiligen Datenrahmen in den Kanälen sind miteinander nicht zeitlich abgeglichen, und die Zeitabgleichvorrichtung gibt Datenrahmen von allen Kanälen auf eine zeitlich abgeglichene Art und Weise in Bezug auf einen gemeinsamen Synchronisationstakt aus. Die Erfindung bezieht sich auch auf ein Verfahren, das einen derartigen Zeitabgleich durchführt, einen Empfänger eines Telekommunikationssystems und ein Telekommunikationssystem, worin ein derartiger Zeitabgleich in einem Empfänger durchgeführt wird.
HINTERGRUND DER ERFINDUNG
In vielen Telekommunikationssystemen werden die einzelnen Datenrahmen einer Anzahl von Kanälen in dem Funklink (Funkverknüpfung) nicht exakt in dem gleichen Zeitpunkt empfangen. Falls zum Beispiel das Telekommunikationssystem ein mobiles Funkkommunikationssystem ist, dann variieren die Abstände zwischen der Basistransceiverstation (base transceiver station, BTS) und den Mobilstationen zwischen einer Anzahl von Mobilstationen, sogar in einer Zeit während einer Verbindung, derart, dass die Datenrahmen auf eine zeitlich nicht abgeglichene Art und Weise ankommen.
Ein Beispiel eines derartigen mobilen Funkkommunikationssystems ist ein CDMA-System, wie mit der Basistransceiverstation BTS in 5, 6 gezeigt. Im Allgemeinen sind die oben be schriebenen Aspekte in Bezug auf den Zeitabgleich auch auf ein beliebiges Telekommunikationssystem anwendbar, das eine Vielzahl von nicht abgeglichenen Kanälen verwendet.
In allen Telekommunikationssystemen, wo mehrere Kanäle, jeder umfassend aufeinanderfolgende Datenrahmen, vorgesehen sind, muss ein getrennter Decoder vorgesehen sein, der einem speziellen Kanal gewidmet ist, um die aufeinanderfolgend ankommenden Datenrahmen von nur einem bestimmten Kanal zu decodieren. Dies würde jedoch zu bis zu 300 Decodereinheiten führen, was im Sinne des erforderlichen Hardwareaufwandes nicht akzeptabel ist. Aus diesem Grund gibt es stets das Problem, wie eine gemeinsame Decoderressource effizient zum Decodieren der Datenrahmen von allen Kanälen verwendet werden kann. In Prinzip kann dies erreicht werden, falls die Zeit, die der Decoder beim Decodieren eines Datenrahmens verbringt, viel kürzer als die Dauer eines Datenrahmens ist. Dann kann der Decoder die Datenrahmen von mehreren Kanälen einen nach dem anderen innerhalb einer Datenrahmenperiode verarbeiten. Dies erfordert jedoch, dass die eingehenden Datenrahmen in einem Speicher zu puffern sind, bevor sie in Form eines konstanten Stroms von Datenrahmen zu der Decoderressource abgegeben werden können. Zu diesem Zweck müssen die Datenrahmen angeordnet sein, in ein gegebenes Zeitgitter zu passen, d. h. sie müssen in Bezug auf die interne Rahmenstruktur des Decoders abgeglichen sein, d. h. zu einem gemeinsamen Synchronisationstakt, der intern in dem Empfänger vorgesehen ist.
Die Erfindung bezieht sich insbesondere auf das Problem, wie die unterschiedlichen Zeit-Offsets (Versätze) der empfangenen Datenrahmen einer großen Anzahl von Kanälen gehandhabt werden können, derart, dass nur eine gemeinsame Decoderressource notwendig ist.
ZUSAMMENFASSUNG DER ERFINDUNG
Wie oben beschrieben, müssen wegen der Tatsache, dass die Datenrahmen von unterschiedlichen Kanälen individuelle Zeit-Offsets zu der internen Rahmenstruktur des Decoders aufweisen, die Datenrahmen zu dem internen Synchronisationstakt auf eine gut definierte Art und Weise (Rahmenabgleich) abgeglichen sein, um es möglich zu machen, die Decoderressourcen auf eine zeitteilende Art und Weise zu verwenden. Außerdem muss häufig eine Entschachtelung (de-interleaving) durchgeführt werden, d. h. die empfangenen Datenrahmen müssen neu angeordnet (entschachtelt) werden, bevor der Rahmen decodiert werden kann.
Das Ziel der Erfindung ist, eine Zeitabgleichvorrichtung, einen Empfänger eines Telekommunikationssystems, ein Telekommunikationssystem und ein Zeitabgleichverfahren vorzusehen, womit die Decoderressourcen effizient selbst für eine große Anzahl von Kanälen verwendet werden können.
LÖSUNG FÜR DAS ZIEL
Dieses Ziel wird durch eine Zeitabgleichvorrichtung eines Empfängers eines Telekommunikationssystems gelöst zum Empfangen aufeinanderfolgender Datenrahmen in einer Vielzahl von Kanälen, wobei die jeweiligen Datenrahmen in den Kanälen nicht zeitlich abgeglichen sind, und zum Ausgeben der Datenrahmen von allen Kanälen zeitlich abgeglichen zu einem gemeinsamen Synchronisationstakt, umfassend:

a) mindestens einen ersten, zweiten und dritten Lese-/Schreibrahmenspeicher zum jeweiligen Speichern eines Datenrahmens von jedem der Kanäle, wobei jeder der Rahmenspeicher einen Schreibzustand hat, in dem Daten zu den Rahmenspeichern geschrieben werden, und einen Lesezustand, in dem Daten aus den Rahmenspeichern gelesen werden; und
b) eine Steuereinheit zum zyklischen Umschalten der drei Rahmenspeicher durch einen ersten bis dritten Abgleichmodi, die mit dem gemeinsamen Synchronisationstakt derart synchronisiert sind, dass
b1) in dem ersten Abgleichmodus die ersten und zweiten Rahmenspeicher in einem Schreibzustand sind und der dritte Rahmenspeicher in einem Lesezustand ist;
b2) in dem zweiten Abgleichmodus die zweiten und dritten Rahmenspeicher in einem Schreibzustand sind und der erste Rahmenspeicher in einem Leszustand ist;
b3) in dem dritten Abgleichmodus die dritten und ersten Rahmenspeicher in einem Schreibzustand sind und der zweite Rahmenspeicher in einem Leszustand ist;
b4) wobei nach jeder Modusumschaltung ein neu ankommender Datenrahmen von einem beliebigen Kanal stets zu einem Rahmenspeicher geschrieben wird, der in dem vorherigen Modus in einem Lesezustand war; und
b5) wobei Datenrahmen stets aus dem Rahmenspeicher gelesen werden, der einen Lesezustand hat, der mit dem gemeinsamen Synchronisationstakt zeitlich abgeglichen ist.

Des Weiteren wird dieses Ziel durch einen Empfänger eines Telekommunikationssystems gelöst, umfassend eine oder mehr Zeitabgleichvorrichtungen gemäß Ansprüchen 1–3.
Das Ziel wird auch durch ein Telekommunikationssystem gelöst, das einen oder mehr Empfänger gemäß Anspruch 4 oder Anspruch 5 umfasst.
Des Weiteren wird das Ziel durch ein Verfahren von aufeinanderfolgenden Datenrahmen in einer Vielzahl von Kanälen ge löst, wobei die jeweiligen Datenrahmen in den Kanälen nicht zeitlich abgeglichen sind, und zum Ausgeben der Datenrahmen von allen Kanälen zeitlich abgeglichen zu einem gemeinsamen Synchronisationstakt, umfassend:

a) Schreiben von Datenrahmen in mindestens einem ersten, zweiten und dritten Lese-/Schreibrahmenspeicher zum jeweiligen Speichern eines Datenrahmens von jedem der Kanäle, wobei jeder der Rahmenspeicher einen Schreibzustand hat, in dem Daten zu den Rahmenspeichern geschrieben werden, und einen Lesezustand, in dem Datenrahmen aus den Rahmenspeichern gelesen werden; und
b) zyklisches Umschalten der drei Rahmenspeicher durch einen ersten bis dritten Abgleichmodi, die mit dem gemeinsamen Synchronisationstakt synchronisiert sind, wobei
b1) in dem ersten Abgleichmodus Datenrahmen zu den ersten und zweiten Rahmenspeichern in einem Schreibzustand geschrieben werden und Datenrahmen von dem dritten Rahmenspeicher in einem Lesezustand gelesen werden, beginnend mit jedem gemeinsamen Synchronisationstakt;
b2) in dem zweiten Abgleichmodus Datenrahmen zu den zweiten und dritten Rahmenspeichern in einem Schreibzustand geschrieben werden und Datenrahmen von dem ersten Rahmenspeicher in einem Lesezustand gelesen werden, beginnend mit jedem gemeinsamen Synchronisationstakt;
b3) in dem dritten Abgleichmodus Datenrahmen zu den dritten und ersten Rahmenspeichern in einem Schreibzustand geschrieben werden und Datenrahmen aus dem zweiten Rahmenspeicher in einem Lesezustand gelesen werden, beginnend mit jedem gemeinsamen Synchronisationstakt; wobei
b4) nach jeder Modusumschaltung ein neu ankommender Datenrahmen von einem beliebigen Kanal stets zu einem Rahmenspeicher geschrieben wird, der in dem vorherigen Modus in einem Lesezustand war;
b5) wobei Datenrahmen stets aus dem Rahmenspeicher gelesen werden, der einen Lesezustand hat, der zeitlich mit dem gemeinsamen Synchronisationstakt abgeglichen ist.

Gemäß einem Aspekt der vorliegenden Erfindung werden drei Rahmenspeicher verwendet. Jeder Rahmenspeicher kann einen vollständigen Datenrahmen aus allen Kanälen enthalten. Während einer Synchronisationstaktperiode werden zwei Speicher verwendet, um Daten einzuschreiben, und einer wird verwendet, um Daten auszulesen. Eingehende Datenrahmen werden stets zu einem der Rahmenspeicher in einem Schreibzustand geschrieben, wenn sie empfangen werden. Da der Zeit-Offset zwischen den Datenrahmen der einzelnen Kanäle und dem Synchronisationstakt zwischen 0 und einer ganzen Rahmenperiode variieren kann, kann es jedoch bis zu zwei Synchronisationstaktperioden brauchen, bis ein ganzer Datenrahmen von jedem Kanal in einem Rahmenspeicher gespeichert ist. Da es bis zu einer ganzen Rahmenperiode brauchen kann, bis der Datenrahmen, der vollständig in einen Rahmenspeicher geschrieben wurde, ausgelesen ist, und ein anderer Datenrahmen des gleichen Kanals direkt nach dem vorherigen Rahmen ankommen wird, wird ein zweiter Speicher in einem Schreibzustand verwendet.
Während eines Schreibens der einzelnen Datenrahmen von der Vielzahl von Kanälen zu einem der beiden Rahmenspeicher wird der dritte Rahmenspeicher (in dem Lesezustand) ausgelesen. Wenn der nächste gemeinsame Synchronisationstakt auftritt, wird der Abgleichmodus der drei Rahmenspeicher zyklisch geändert. Das heißt der Rahmenspeicher, der in einem Abgleichmodus zum Lesen verwendet wird, wird dann als ein Rahmenspei cher zum Schreiben verwendet, und einer der zwei Rahmenspeicher, die zuvor zum Schreiben verwendet werden, wird nun zum Lesen verwendet. Es ist wichtig, dass nach jeder zyklischen Änderung ein neu ankommender Datenrahmen von jedem Kanal stets zu dem Rahmenspeicher geschrieben wird, der in dem vorherigen Modus in einem Lesezustand war.
BEVORZUGTE ASPEKTE DER ERFINDUNG
In dem oben beschriebenen Aspekt der Erfindung sind Datenrahmen einer Vielzahl von Kanälen in einem Rahmenspeicher mit einem Lesezustand vorhanden, und dieser Rahmenspeicher wird beginnend mit dem Auftreten des gemeinsamen Synchronisationstakts ausgelesen. Eine Möglichkeit ist, einen Datenrahmen in einer Zeile zu speichern und auch den Datenrahmen synchronisiert mit dem gemeinsamen Synchronisationstakt entlang der Zeilenrichtung auszulesen. In vielen Kommunikationssystemen wurde jedoch auf der Senderseite eine Bit-Verschachtelung durchgeführt. Um die zeitlich abgeglichenen Rahmen in dem korrekten entschachtelten Format zuzuführen, muss eine Entschachtelung in dem Empfänger durchgeführt werden. Dies kann in der vorliegenden Erfindung durch Schreiben zu den Rahmenspeichern in der Zeilenrichtung und Auslesen der Rahmenspeicher in der Spaltenrichtung vorteilhaft ausgeführt werden. Deshalb können Zeitabgleich und Entschachtelung ohne erhöhten Aufwand im Sinne von Hardware durchgeführt werden.
Wenn die Zeitabgleichvorrichtung, der Empfänger und das Verfahren in einen Telekommunikationssystem verwendet werden, das eine Faltungscodierung/Decodierung verwendet, z. B. mit einer Codierrate von r = 1/2 oder r = 1/3, ebenso wie einen Entzerrer mit weicher Ausgabe, dann wird die Dateninformation, die in den Datenrahmen vorhanden ist, als 2–3 Symbole auftreten, die gemäß dem Verschachteler verwürfelt sind, z. B. je mit 4 Bits weicher Entscheidung. Jedes Symbol wird vorteilhafter Weise in einer Zelle des Speichers gespeichert.
Weitere vorteilhafte Ausführungsformen und Verbesserungen der Erfindung können der folgenden Beschreibung und den abhängigen Ansprüchen entnommen werden. Hierin nachstehend wird die Erfindung mit Bezug auf ihre Ausführungsformen und mit Bezug auf die beigefügten Zeichnungen erläutert.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
In den Zeichnungen:
1-1 zeigt ein Blockdiagramm einer Zeitabgleichvorrichtung eines Empfängers RX gemäß der Erfindung;
1-2 veranschaulicht, wie jeweilige Datenpakete, die zu jeweiligen Datenrahmen gehören, in einer Vielzahl von Kanälen CH1, ..., CH8 in dem Eingang der Zeitabgleichvorrichtung ankommen, die in 1-1 gezeigt wird;
1-3 zeigt die zeitlich abgeglichen Datenrahmen einer Vielzahl von Kanälen CH1, ..., CH8, die durch die Zeitabgleichvorrichtung ausgegeben werden, die in 1-1 gezeigt wird;
2-1 zeigt ein Zeitdiagramm zum Speichern aufeinanderfolgender Datenrahmen in drei Rahmenspeichern RAM1, RAM2, RAM3 gemäß der Erfindung;
2-2 zeigt eine andere Veranschaulichung des Lesens und Schreibens eines Datenrahmens in Verbindung mit 2-1;
2-3 zeigt eine Anzahl von Ausgangsdatenrahmen von der Zeitabgleichvorrichtung;
3 zeigt das sequentielle Umschalten zwischen einzelnen Zeitabgleichmodi und das Schreiben eines neuen Datenrahmens in einem Rahmenspeicher, der in dem vorherigen Modus in einen Lesezustand war;
4-1 zeigt das Lesen und Schreiben einer Speichermatrix zum Durchführen einer Bit-Entschachtelung in dem Empfänger, wobei kein Entzerrer mit weicher Ausgabe in dem Empfänger verwendet wird;
4-2 zeigt das Lesen und Schreiben einer Speichermatrix zum Durchführen einer symbolweisen Entschachtelung in dem Empfänger, falls ein Entzerrer/Demodulator mit weicher Ausgabe in dem Empfänger verwendet wird;
5 zeigt einen Überblick einer Basistransceiverstation eines CDMA-Telekommunikationssystems, auf das das Zeitabgleichverfahren gemäß der Erfindung angewendet werden kann; und
6 zeigt einen Überblick der internen Struktur der Decodereinheit DEC, die in 5 schematisch veranschaulicht wird.
In den Zeichnungen bezeichnen die gleichen oder ähnliche Bezugszeichen die gleichen oder ähnliche Teile oder Schritte in allen Figuren.
BESCHREIBUNG DES CDMA-TELEKOMMUNIKATIONSSYSTEMS
Hierin nachstehend wird eine CDMA-Basistransceiverstation erläutert, auf die die Zeitabgleichvorrichtung und das Verfahren der Erfindung angewendet werden können. Es sollte jedoch verstanden werden, dass die Beschreibung des CDMA-Systems nur als ein Anwendungsbeispiel für die vorliegende Erfindung dient und dass die Erfindung auf ein beliebiges anderes Telekommunikationssystem und Empfänger angewendet werden kann, in denen mehrere Kanäle jeder aufeinanderfolgende Daten vorse hen, die Zeit-Offsets zueinander haben. Deshalb kann die Erfindung auf ein beliebiges Telekommunikationssystem und Empfänger angewendet werden, die eine Datenverarbeitung in einer physischen Schicht auf eine auf einen Zeitrahmen ausgerichtete Art und Weise implementieren.
Kurz zusammengefasst zeigt 5 ein Blockdiagramm einer Basistransceiverstation BTS eines CDMA-Systems, umfassend einen Sender TX (oberer Zweig in 5) und einen Empfänger RX (unterer Zweig in 5). In dem Sender TX werden Benutzerdaten US, zum Beispiel in der Form von ATM-Paketen, in eine Kanalcodierereinheit ENC über einen ATM-Switch und eine entsprechende Schnittstelle (ATM IFX/IFC) eingegeben. Die codierten (und auch verschachtelten) Daten werden dann moduliert und zum Beispiel durch eine Basisbandeinheit BBTX CDMA-gespreizt. Die modulierten Daten werden dann gefiltert und zu einem analogen Signal in der Einheit TRX-DIG konvertiert, zu der gewünschten Trägerfrequenz in der Einheit TRX-RF aufwärts konvertiert, durch eine Leistungsverstärkereinheit MCPA verstärkt und schließlich zu einer Antenne ANT über einen Duplexfilter übertragen.
In dem Empfänger werden zwei Antennen (Diversifizierungsempfang) gemeinsam verwendet, um das Signal zu empfangen, welches dann in der Einheit LNA verstärkt, in der Einheit TRX-RF abwärts konvertiert, in der Einheit TRX-DIG A/D-gewandelt und gefiltert wird. Dann werden die Daten durch einen RAKE-Empfänger/Entspreizer in der Basiseinheit BBRX demoduliert, während Kanäle mit wahlfreiem Zugriff in der Einheit BBRA erfasst und demoduliert werden. Die Benutzerdaten US werden dann in der Decodereinheit DEC decodiert und zu dem ATM-Switch über eine ATM-Schnittstelle ATM IFX/IFC übertragen.
6 zeigt eine FPGA-basierte Lösung (FPGA: feldprogrammierbare Gate-Anordnung, field programmable gate array) der Decodereinheit DEC in 5. Wie in dem Harwareaufbau der Decodereinheit DEC in 6 zu sehen ist, werden Benutzerda ten US von einer Vielzahl von Kanälen (z. B. bis zu 300 Kanälen) in ➀ von dem RAKE-Empfänger/Entspreizer BBRX (siehe 5) eingegeben (seriell oder parallel). Die Einheit ➁ (FPGA-FAL; FAL: Rahmenabgleich, Frame Alignment) führt gemeinsam mit der Einheit ➂ (FPGA-CHD; CHD: Kanalverteilung, Channel Distribution) im Wesentlichen die Entschachtelung und den Rahmenabgleich der empfangenen Daten gemäß der Erfindung durch. Während dieses Prozesses schreibt die Einheit ➁ Daten in einer speziellen Reihenfolge zu Einheit ➃ (ein Speicherblock, der aus Rahmenspeichern RAM1. RAM2, RAM3 (RAM: Speicher mit wahlfreiem Zugriff, Random Access Memory) und einer FPGA zum Verbinden der Rahmenspeicher miteinander besteht) in dem Zeitpunkt, wenn die Daten empfangen werden, wohingegen die Einheit ➂ die Daten in einer anderen Reihenfolge in einem speziellen Zeitpunkt bezogen auf den internen Rahmenaufbau des Decoders liest, d. h. gemäß dem gemeinsamen Synchronisationstakt des Decoders. Das Schreiben von Daten in den Speicher in einer Reihenfolge und das Auslesen von Daten daraus in einer anderen Reihenfolge wird gewöhnlich als Verschachtelung bzw. Entschachtelung (interleaving bzw. deinterleaving) bezeichnet. Der spezielle Weg zum Schreiben der Datenrahmen zu den Rahmenspeichern RAM beginnend in dem Zeitpunkt, wenn sie empfangen werden, und ihr Lesen nach dem Auftreten des gemeinsamen Synchronisationstakts des Decoders (bezogen auf den internen Rahmenaufbau des Decoders) wird Rahmenabgleich (frame alignment, FAL) genannt. Nachdem die Daten aus dem Speicherblock (Einheit ➃) durch die Einheit ➂ gelesen sind, werden sie zu der Einheit ➄ (Viterbi-Decodereinheit) zum Decodieren gesendet.
Wie in 6 zu sehen ist, wird gemäß der Erfindung eine Decodereinheit (Viterbi-Einheit ➄) im Wesentlichen zum Decodieren von Datenrahmen von einer großen Vielzahl von Kanälen in Verbindung mit drei Rahmenspeichern RAM1, RAM2, RAM3 verwendet. Somit können die Decodierungsressourcen gemeinsam für alle Kanäle derart verwendet werden, dass eine effiziente Verwendung der Decodierungshardware möglich ist. Um diese ef fiziente Ausnutzung der Decodierungshardware zu erlauben, werden die Datenrahmen von allen Kanälen auf eine gut definierte Art und Weise in Bezug auf den gemeinsamen Synchronisationstakt bereitgestellt.
Eine Zeitabgleichvorrichtung des Empfängers, allgemein erläutert in Bezug auf 5, 6, kann als durch die spezielle Anordnung der jeweiligen drei Rahmenspeicher gemeinsam mit dem Steuern des Lesens und Schreibens zu den drei Rahmenspeichern in Bezug auf den gemeinsamen Synchronisationstakt aufgebaut gesehen werden (hier durch die Rahmenstruktur der Decodereinheit DEC vorgesehen). Die vorliegende Erfindung bezieht sich auf das spezielle Lesen und Schreiben zu den drei Rahmenspeichern in Bezug auf den gemeinsamen Synchronisationstakt. Die Ausführungsform einer derartigen Zeitabgleichvorrichtung und eines Verfahrens der Erfindung (wie in der Decodereinheit DEC enthalten, die in 5 und 6 gezeigt wird), wird nachstehend mit Bezug auf 1–3 erläutert.
Aus 6 kann auch erkannt werden, dass der spezielle Zeitabgleich und die Entschachtelung, die durch eine derartige Zeitabgleichvorrichtung gemäß der Erfindung durchgeführt werden, unabhängig von der speziellen Decodierungsprozedur ist, die in der Decodereinheit ➄ verwendet wird. Die einzige Anforderung ist ein gemeinsamer Synchronisationstakt zum Vorsehen einer Vielzahl von Datenrahmen auf eine zeitlich abgeglichene Art und Weise zu dem Decoder ➄. Deshalb ist die Zeitabgleichvorrichtung und das Verfahren, die nachstehend als eine bevorzugte Ausführungsform der Erfindung beschrieben werden, nicht auf die spezielle Ausführungsform des CDMA-Empfängers von 5, 6 beschränkt.
PRINZIP DER ZEITABGLEICHPROZEDUR
1-1 zeigt ein Blockdiagramm einer Zeitabgleichvorrichtung in einem Empfänger RX eines Telekommunikationssystems. Für Veranschaulichtungszwecke entsprechen Bezugszeichen ➀–➄ schematisch Anordnungen von Einheiten in dem Decoder-Implementierungsbeispiel, das in 6 gezeigt wird.
In 1-1 kommen in jedem aus einer Vielzahl der Kanäle CH1, ..., CHn aufeinanderfolgende Datenrahmen in ➀ an. In der vorliegenden Erfindung hat jeder Kanal eine feste und konstante Datenrate. Andererseits kann ein Benutzer mehrere Anwendungen mit unterschiedlichen Datenraten verwenden. Ein Benutzerkanal umfasst somit einen oder mehr der einzelnen Kanäle mit der konstanten Datenrate.
1-2 zeigt als ein Beispiel, wie die Daten von 8 Kanälen CH1, ..., CH8 in ➀ innerhalb einer Rahmenperiode von 10 ms ankommen. Die Daten von einem jeweiligen Kanal kommen zum Beispiel in 320 aufeinanderfolgend ankommenden Datenpaketen an. Die Datenpakete der 8 Kanäle können auf einer zeitteilenden Art und Weise ankommen, d. h. zeit-multiplext, oder parallel. Jedes Datenpaket umfasst zum Beispiel als Nutzlast 2 weiche Bits. Diese weichen Bits können sequentiell auf einen 4 Bit breiten Bus übertragen werden. Deshalb würde in diesem Fall der Bus 4 Leitungen für alle Datenpakete der 8 Kanäle CH1, ..., CH8 umfassen. Beliebige weitere Mengen von Kanälen CH9, ..., CH16 oder CH17, ..., CH24 (in 1-2 nicht gezeigt) etc. würden weitere Busse benötigen, jeder mit 4 Leitungen. Falls alle Bitkomponenten der weichen Bits sequentiell übertragen würden, würde alternativ ein Bus ausreichen, der nur aus einer einzelnen Leitung besteht.
Während es in der Erfindung eher irrelevant ist, ob die jeweiligen Datenpakete in den Kanälen in einer zeitlich multiplexten Art und Weise oder parallel auf dem vorgesehenen Bus ankommen, ist es wichtig zu vermerken, dass alle Datenpakete von allen Kanälen (in dem veranschaulichten Fall 8 Kanäle) in einer einzelnen Rahmenperiode von zum Beispiel 10 ms ankommen.
Ein Datenrahmen eines einzelnen Kanals wird durch die sequentielle Serie der zum Beispiel 320 Datenpakete unabhängig da von gebildet, ob sie parallel oder zeitlich multiplext ankommen. Die Startzeiteinstellung eines Datenrahmens ist stets die Zeiteinstellung, in der das (erste) Datenpaket 1 in dem jeweiligen Kanal empfangen wird, und die Endzeiteinstellung ist eine Rahmenperiode von zum Beispiel 10 ms später, d. h. bei dem Empfang des 320-igsten Datenpakets. In 1-2 ist der Kanal CH1 zeitlich abgeglichen, da die Startzeiteinstellung des ersten Datenpakets 1 mit dem gemeinsamen Synchronisationstakt übereinstimmt. Die zeitlich multiplexte Ankunft von Daten in 1-2 betrachtend, ist dann Kanal CH2 mit dem Zeitintervall von 16*10 ms/320 fehlabgeglichen (verzögert), da das erste Datenpaket von Kanal CH2 direkt nach dem ersten Datenpaket von Kanal CH1 ankommen würde, falls die Graphik für CH2 nach rechts zu einem derartigen Zeitintervall bewegt wurde.
Die Zeitabgleichvorrichtung gemäß der Erfindung, die in 1-1 gezeigt wird, ordnet die Datenpakete in den Kanälen derart um, dass eine Abfolge von Datenpaketen erhalten wird, wie in 1-3 gezeigt wird. Zuerst werden alle Datenpakete, die zu einem Datenrahmen von Kanal CH1 gehören, bereitgestellt, dann werden alle Datenpakete bereitgestellt, die zu dem Datenrahmen von Kanal CH2 gehören etc. Daher bedeutet der Zeitabgleich zu einem gemeinsamen Synchronisationstakt nicht, dass die Datenrahmen der jeweiligen Kanäle alle zu der Startzeiteinstellung T₀, T₁ einer jeweiligen Rahmenperiode abgeglichen sind. Ganz im Gegenteil bedeutet der Abgleich zu einem gemeinsamen Synchronisationstakt, dass die Datenrahmen beginnend mit ihrem jeweiligen ersten Datenpaket einander gemäß einem festen Zeitmuster (d. h. sequentiell) innerhalb des Zeitintervalls T₀ → T₁ folgen. Alle acht Datenrahmen, die sequentiell in diesem festen Zeitmuster ankommen (und zu T₀ in diesem Zeitmuster abgeglichen sind), können nun sequentiell (d. h. seriell) durch eine einzelne Viterbi-Decodierungseinheit verarbeitet werden, zum Beispiel durch eine Einheit zum Addieren-Vergleichen-Auswählen ACS1 (Add-Compare-Select, per se bekannt) des Faltungsdecoders in ➄ in 6. Gleichzei tig, d. h. parallel, verarbeiten weitere ACS-Einheiten ACS2, ACS3 und ACS4 in dem Faltungsdecoder die weiteren Kanäle CH9 ... 16, CH17 ... 24 etc. Dies bedeutet, dass pro-ACS-Einheit die Verarbeitung für die jeweilige Menge von Kanälen seriell ist, während gemeinsam gesehen die 4 ACS-Einheiten parallel arbeiten.
Die Anzahl von Datenrahmen von den jeweiligen Kanälen, die innerhalb eines Zeitintervalls von z. B. 10 ms beginnend mit dem gemeinsamen Synchronisationstakt ausgelesen und verarbeitet werden können, hängt von der Zeit ab, die durch die jeweilige Decodierungseinheit zum Decodieren des jeweiligen Datenrahmens benötigt wird. Während bevorzugt wird, dass die Verarbeitung derart durchgeführt wird, dass die Datenrahmen einer nach dem anderen für eine optimale Verwendung des Zeitintervalls von 10 ms verarbeitet werden, können natürlich des weiteren das sequentielle Auslesen und Verarbeiten auch parallel durchgeführt werden, derart, dass es zwischen zwei Datenrahmen-Leseoperationen eine kurze Zeitverzögerung gibt. Somit wird die Verarbeitungszeit in dem Decoder bestimmen, wie viele Datenpakete in dem festen Zeitintervall von 10 ms ausgelesen und sequentiell verarbeitet werden.
Das heißt, falls man einen getrennten Kanal betrachtet, kommen alle Datenrahmen (von diesem Kanal) tatsächlich sequentiell an. Falls man alle Kanäle betrachtet, kommen die Datenrahmen parallel, jedoch mit jeweiligen Zeit-Offsets zu dem gemeinsamen Takt an. Das Auslesen der Datenrahmen geschieht auch nicht tatsächlich gleichzeitig, sondern sequentiell, mindestens insoweit, wie das Auslesen der Kanäle CH1, ..., CH8 betroffen ist. Andererseits wird der Datenrahmen des Kanals CH9 der nächsten Menge von Kanälen, die durch die zweite ACS-Einheit ACS2 gehandhabt werden, gleichzeitig mit dem entsprechenden Datenrahmen von dem Kanal CH1 ausgelesen.
Wie oben erläutert, gleicht die Zeitabgleichvorrichtung gemäß der Erfindung die Datenrahmen ab, die aus den aufeinanderfol genden Datenpaketen bestehen, gemäß einem vorbestimmten Zeitmuster in Bezug auf den gemeinsamen Synchronisationstakt T₀. Ob die aufeinanderfolgenden Datenpakete tatsächlich eine Zeitverzögerung zueinander haben (wie in 1-2 gezeigt) oder nicht, ist soweit wie die Zeitabgleichprozedur betroffen ist, nicht relevant (da dies von dem Weg abhängen wird, wie sie an dem Eingang der Zeitabgleichvorrichtung präsentiert werden, z. B. zeit-multiplext oder parallel). Somit können die Datenpakete bereits in einer Form vorhanden sein, wo sie aufeinanderfolgend ohne Zeitverzögerung bereitgestellt werden. Der wichtige Aspekt für die Zeitabgleichprozedur ist, dass die Startzeiteinstellung der jeweiligen Datenrahmen, d. h. die Startzeiteinstellung des ersten Datenpakets, nicht in Übereinstimmung mit dem voreingestellten Zeitmuster auftritt, d. h. dass das erste Datenpaket des nächsten Kanals nicht genau beginnt, wenn das letzte Paket des letzten Kanals endet, derart, um einen Datenrahmen von allen Kanälen in einer einzelnen Rahmenperiode einzusetzen.
2-2 und 2-3 zeigen die allgemeinen Zeitbeziehungen, die an dem Eingang und dem Ausgang der Zeitabgleichvorrichtung gemäß der Erfindung existieren können, d. h. die eingehenden Datenrahmen in ➀ bzw. die zeitlich abgeglichenen Datenrahmen, die in ➂ ausgelesen werden. Wie nachstehend detaillierter erläutert wird, sind in 2-2 die jeweiligen Datenrahmen in Kanälen CH2, CH3 und CHn zu dem Beginn der Rahmenperiode versetzt, d. h. dem Synchronisationstakt T₀, und nur die Datenrahmen von Kanal CH1 sind dazu abgeglichen. In 2-3 folgen in jeder Rahmenperiode alle Datenrahmen von allen Kanälen einander und somit passt ein einzelner Datenrahmen von allen Kanälen in eine Rahmenperiode.
ERSTE AUSFÜHRUNGSFORM (ZEITABGLEICH UNTER VERWENDUNG VON DREI SPEICHERN)
In 1-1, die eine Ausführungsform der Erfindung zeigt, bezeichnen Bezugszeichen ➀–➅ das entsprechende Teil in 6.
Wie oben erläutert, kommen in jedem aus der Vielzahl von Kanälen CH1, ..., CHn aufeinanderfolgende Datenrahmen in ➀ an, worin jeweilige Datenrahmen in den Kanälen einen Zeit-Offset zueinander haben. Andererseits werden an dem Ausgang der Zeitabgleichvorrichtung (siehe Bezugszeigen ➂) zeitlich abgeglichene Rahmen zu einer Decodereinheit ➄ ausgegeben und die decodierten Daten werden von der Decodereinheit ➄ für eine Vielzahl von Kanälen ausgegeben. Eine Steuereinheit CU umfasst ein Zeiteinstellungsmittel TM, das einen gemeinsamen Synchronisationstakt (entsprechend der internen Rahmenstruktur der Decodereinheit DEC) ebenso wie einige Steuersignale CTRL bereitstellt. Mindestens sind ein erster, ein zweiter und ein dritter Lese-/Schreibrahmenspeicher RAM1, RAM2, RAM3 zum jeweiligen Speichern der Datenrahmen der Kanäle bereitgestellt. Die Rahmenspeicher haben jeder einen Schreibzustand WR, in dem Daten zu den Rahmenspeichern geschrieben werden können, und einen Lesezustand RD, in dem Daten von den Rahmenspeichern gelesen werden können. Der Lese-/Schreibzustand von jedem Speicher kann durch Ausgeben eines jeweiligen R/W-Steuersignals durch die Steuereinheit CU zu den einzelnen Rahmenspeichern gesteuert werden, wie in 1-1 angezeigt wird.
Wie oben erläutert, können die Datenrahmen in den Kanälen in ➀ in einem seriellen (zeit-multiplext) und/oder Parallelformat ankommen. Der Eingangsmultiplexer (im folgenden auch als ein Eingangsmittel IM bezeichnet) wählt Daten aus den Datenrahmen in dem Eingang ➀ aus und stellt sie den Rahmenspeichern RAM1 ... RAM3 als Reaktion auf das CTRL-Signal bereit, das durch die Steuereinheit CU bereitgestellt wird. Die Steuereinheit CU spezifiziert die Adressen ADR, wo die Daten in den Rahmenspeichern zu speichern sind. Somit sieht das Eingangsmittel IM für jeden Kanal aufeinanderfolgend die Daten vor und die Steuereinheit CU steuert den Schreib-/Lesezustand (durch die Lese-/Schreibsignale R/W) der drei Rahmenspeicher ebenso wie das CTRL Signal derart, dass Datenrahmen immer in einen von zwei Rahmenspeichern in einem Schreibzustand geschrieben werden und Daten synchronisiert zu dem gemeinsamen Synchronisationstakt von einem Rahmenspeicher mit einem Lesezustand gelesen werden. Falls zum Beispiel in 1-1 der Rahmenspeicher RAM3 einen Lesezustand hat, können Datenrahmen nur aus RAM3 gelesen werden und Daten werden nur zu einem der zwei anderen Rahmenspeicher RAM1, RAM2 geschrieben. Der Lese-/Schreibzustand von jedem Rahmenspeicher wird mit den Lese-/Schreibsignalen R/W, die durch das Steuermittel erteilt werden, gesteuert.
Somit liest der Ausgangsmultiplexer (im folgenden auch als Ausgangsmittel OM bezeichnet) ➂ jeweils Datenrahmen nur von dem Rahmenspeicher in dem Lesezustand. Zu diesem Zweck wird ein Steuersignal CTRL auf das Ausgangsmittel OM durch die Steuereinheit CU synchronisiert zu dem gemeinsamen Synchronisationstakt angewendet. Das heißt mit jedem Auftreten des gemeinsamen Synchronisationstakts werden alle Datenrahmen, die in einem Rahmenspeicher gespeichert sind, in einem Lesezustand ausgelesen. Diese zeitlich abgeglichenen Datenrahmen werden dann der Decodereinheit ➄ bereitgestellt.
Des Weiteren implementiert die Steuereinheit CU eine Entschachtelung von jedem Datenrahmen durch Einstellen der Leseadressen der Rahmenspeicher für das Ausgangsmittel OM in einer anderen Reihenfolge als die Schreibadresse für das Ausgangsmittel IM. Dies wird in 1-1 durch ein Entschachtelungsmittel DILM angezeigt und wird nachstehend mit weiteren Details in der zweiten Ausführungsform beschrieben.
Während 1-1 nur eine mögliche Konfiguration zeigt, wie die Bereitstellung von Datenrahmen zu den drei Rahmenspeichern und das Auslesen von Datenrahmen von den drei Rahmenspeichern durchgeführt wird, sollte verstanden werden, dass andere Konfigurationen des Eingangsmittels IM, des Ausgangsmittels OM und der Steuereinheit CU vorausgesehen werden können, und dass der wichtige Aspekt der vorliegenden Erfindung darin beruht, wie die einzelnen Speicher hinsichtlich ihres Lese- und Schreibzustands in Bezug auf den gemeinsamen Synchronisationstakt verwendet werden, wie nachstehend mit Bezug auf 2-1, 2-2, 2-3 und 3 erläutert wird.
2-1a, 2-1b und 2-1c zeigen jeweils die Eingänge der drei Rahmenspeicher RAM1, RAM2, RAM3 für zwei Kanäle CH1, CH2 bei dem Auftreten von T₀, T₁, ..., T₄ des gemeinsamen Synchronisationstakts. Die ersten, zweiten und dritten Rahmenspeicher RAM1, RAM2, RAM3 speichern jeweils Datenrahmen der Kanäle CH1, CH2, und die Rahmenspeicher haben jeder einen Schreizustand WR, in dem Daten zu ihm geschrieben werden können, und einen Lesezustand RD, in dem Datenrahmen aus dem Rahmenspeicher gelesen werden können, wobei der aktuelle Zustand (WR/RD) in 2-1a, b und c markiert ist.
2-1d zeigt eine Anzahl von aufeinanderfolgend ankommenden Datenrahmen CH₁₀, CH₁₁, CH₁₂, CH₁₃, CH₁₄ für den Kanal CH1. Auf der horizontalen Achse in 2-1d wird eine Zeitlinie angezeigt, ebenso wie die Auftritte T₀, T₁, T₂, T₃, T₄ des gemeinsamen Synchronisationstaktes. Hier wird für Veranschaulichungszwecke angenommen, dass die aufeinanderfolgenden Datenrahmen des ersten Kanals CH1 perfekt mit den Auftritten des gemeinsamen Synchronisationstaktes abgeglichen sind. Das heißt der Rahmen CH₁₁ beginnt zum Beispiel in dem Auftritt T₀ des gemeinsamen Synchronisationstakts und endet in dem nächsten Auftritt T₁ des gemeinsamen Synchronisationstakts. Natürlich sind im allgemeinen Fall (siehe die Datenrahmen von Kanal CH2 in 2-1e) die Datenrahmen nicht perfekt mit dem gemeinsamen Synchronisationstakt abgeglichen. Unter einer großen Vielzahl von Kanälen kann jedoch tatsächlich einer von ihnen perfekt mit dem gemeinsamen Synchronisationstakt abgeglichen sein.
Für alle Perioden zwischen den Auftritten des gemeinsamen Synchronisationstaktes wird ein sogenannter Abgleichmodus in 2-1f angezeigt. Es können drei Abgleichmodi unterschieden werden, nämlich:

– Modus "M1": 1WR, 2WR, 3RD; der erste Rahmenspeicher ist in dem Schreibzustand WR, der zweite Rahmenspeicher ist in auch in einem Schreibzustand WR und der dritte Rahmenspeicher ist in einem Lesezustand RD;
– Modus "M2": 2WR, 3WR, 1RD: der zweite Rahmenspeicher ist in einem Schreibzustand WR, der dritte Speicher ist auch in einem Schreibzustand WR und der erste Speicher ist in einem Lesezustand RD; und
– Modus "M3": 3WR, 1WR, 2RD: der dritte Speicher ist in einem Schreibzustand WR, der erste Speicher ist auch in einem Schreibzustand WR und der zweite Speicher ist in einem Lesezustand RD.

Die Abgleichmodi M1–M3 werden während der jeweiligen Synchronisationstaktperioden von T₀ bis Zeitpunkt T₁, T₁ bis T₂ bzw. T₂ bis T₃ aufrechterhalten. Nach Zeitmoment T₃ werden die Abgleichmodi in der gleichen Reihenfolge wiederholt. Somit zeigt 2-1d das zyklische Schalten durch drei Arten von Abgleichmodi M1, M2, M3. Das heißt, mit dem Auftritt von jedem gemeinsamen Synchronisationstakt wird ein vorbestimmter Lese-/Schreibzustand der drei Rahmenspeicher eingeschaltet. Deshalb ist das Umschalten der Abgleichmodi in der Tat mit dem gemeinsamen Synchronisationstakt T₀–T₄ synchronisiert, während als ein Beispiel nur die Datenrahmen des ersten Kanals CH1 angenommen werden, auch mit dem gemeinsamen Synchronisationstakt synchronisiert zu sein.
Es sollte hier betont werden, dass jeder Rahmenspeicher in einem Lesezustand RD immer beginnend mit dem nächsten Auftritt des gemeinsamen Synchronisationstakts auslesen wird, während die Rahmenspeicher in einem WR-Zustand in dem Zeitpunkt beschrieben werden, wenn die Daten ankommen.
2-1e zeigt die Datenrahmen CH₂₀, CH₂₁, CH₂₂, CH₂₃, CH₂₄ des Kanals CH2. Ungeachtet der Tatsache, dass die einzelnen Datenrahmen aufeinanderfolgend ankommen und die gleiche Länge haben (z. B. 10 ms) wie die Datenrahmen des ersten Kanals CH1, kann aus 2-1e gesehen werden, dass es einen Zeit-Offset in Bezug auf den gemeinsamen Synchronisationstakt gibt. Als ein Beispiel wird hier angenommen, dass der Zeit-Offset in Bezug auf den gemeinsamen Synchronisationstakt (und in dem speziellen Beispiel in 2-1d auch in Bezug auf die Datenrahmen des ersten Kanals CH1) exakt eine halbe Datenrahmenperiode ist. Dies bedeutet, dass bei den Auftritten T₀, T₁, ... T₄ des gemeinsamen Synchronisationstakts nur ein halber Datenrahmen (z. B. die erste Hälfte des Datenrahmens CH₂₀) zu einem Rahmenspeicher in einem Schreibzustand WR in der Zeitperiode von t₀–T₀ geschrieben wurde. Tatsächlich werden einzelne Datenrahmen stets in jeweilige Speicherstellen des gleichen Rahmenspeichers geschrieben. Nur die Zeitperiode des Schreibprozesses unterscheidet sich zwischen den unterschiedlichen Kanälen. Wie zum Beispiel durch Betrachten des Rahmenspeichers RAM1 (2-1a) in dem ersten Abgleichmodus M1 gesehen werden kann, wurde in der Tat der Datenrahmen CH₂₀ vollständig zu dem Rahmenspeicher RAM1 im Zeitpunkt T₁ geschrieben, das Schreiben zu dem Rahmenspeicher RAM1 beginnt und endet jedoch nicht synchronisiert mit den Synchronisationstaktauftritten T₀, T₁ wegen dem Zeit-Offset. Deshalb wird die erste Hälfte von CH₂₀ zu dem Rahmenspeicher RAM1 während des Zeitintervalls t₀–T₀ (t₀: Ankunftszeit oder Startzeiteinstellung von Datenrahmen CH₂₀) geschrieben, wenn der Abgleichmodus M3 aktiviert ist, während die zweite Hälfte von CH₂₀ zu dem Rahmenspeicher RAM1 zwischen T₀–t₁ geschrieben wird (t₁: Endzeiteinstellung von CH₂₀ und Startzeiteinstellung von CH₂₁). Während der Rahmenperiode vor Zeitpunkt T₀ wurde jedoch der Datenrahmen CH₁₀ (der mit dem Synchronisationstakt synchronisiert ist) bereits zu dem Rahmenspeicher RAM1 im Modus M3 geschrieben.
Natürlich wird mit dem Auftritt T₀ des Synchronisationstakts das Modusumschalten ausgeführt. Da jedoch bei dem Auftritt des Synchronisationstakts T₀ der Datenrahmen CH₂₀ noch nicht vollständig in den Rahmenspeicher RAM1 geschrieben wurde, wird der Rahmenspeicher RAM1 in dem Schreibzustand für eine Zeit T₀ < t < T₁ gehalten. Deshalb kann bis zu der Endzeiteinstellung t₁ der Datenrahmen CH₂₀ vollständig zu dem Rahmenspeicher RAM1 geschrieben werden.
Für t > t₁ muss der nächste Zeit-Offset-Datenrahmen CH₂₁ in einen Rahmenspeicher geschrieben werden. Da der Datenrahmen CH₂₀ bereits zu dem Rahmenspeicher RAM1 geschrieben wurde, setzt sich das Schreiben in dem zweiten Rahmenspeicher RAM2 fort, der in dem Zeitintervall t₁–T₁ auch einen Schreibzustand aufweist. Dies wird in 2-1a, b, e mit einem Pfeil C₁ angezeigt.
Mit dem Auftritt des nächsten Synchronisationstakts T₁ wird ein Modusumschalten ausgeführt. In dem zweiten Abgleichmodus M2 in dem Zeitintervall T₁–T₂ nimmt der Datenspeicher RAM1 einen Lesezustand RD an, der zweite Rahmenspeicher behält seinen Schreibzustand WR und der dritte Rahmenspeicher RAM3 schaltet zu einem Schreibzustand WR um. Zu der Endzeiteinstellung t₂ des Rahmens CH₂₁ wurde der zweite Rahmenspeicher RAM2 vollständig gefüllt und ein neu ankommender Datenrahmen CH₂₂ für den zweiten Kanal CH₂ wird dann in dem Rahmenspeicher RAM3 geschrieben, der in dem vorherigen Abgleichmodus M1 einen Lesezustand hatte. Dies wird in 2-1b, c, e mit c₂ angezeigt.
Natürlich ist hier in Bezug auf den Kanal CH1 ein teilweise zeitüberlappendes Schreiben in Bezug auf den gemeinsamen Synchronisationstakt niemals notwendig, da die Datenrahmen bereits synchronisiert zu dem Synchronisationstakt ankommen.
Deshalb wurde in T₀ der Datenrahmen CH₁₀ vollständig in dem Rahmenspeicher RAM1 gespeichert und zu dem Auftritt von T₁ wurde der Kanal CH₁₁ vollständig in den zweiten Rahmenspeicher RAM2 geschrieben (wie mit dem Pfeil d₁ angezeigt).
Das Modusumschalten von M1 → M2 erreicht das Folgende. In der Taktsynchronisationsperiode T₁–T₂ kann der erste Rahmenspeicher nun in dem Lesezustand RD synchronisiert durch den gemeinsamen Synchronisationstakt gelesen werden, da der erste Rahmenspeicher RAM1 bei dem Auftritt T₁ des Synchronisationstakts die Datenrahmen CH₁₀, CH₂₀ von beiden Kanälen vollständig gespeichert hat, obwohl sie bei ihrer Ankunft einen Zeit-Offset hatten. Somit wird der Zeitabgleich für die zwei Datenrahmen der zwei Kanäle CH1, CH2 ausgeführt.
Der Prozess setzt sich mit einem weiteren Umschalten bei dem nächsten Auftritt des Synchronisationstakts T₂ fort. Während die erste Hälfte des Rahmens CH₂₂ zu dem dritten Rahmenspeicher RAM3 geschrieben wurde, wird dann in einem Schreibzustand WR in dem Zeitintervall t₂–T₂ das Umschalten in den nächsten Abgleichmodus derart ausgeführt, dass der dritte Rahmenspeicher RAM3 seinen Schreibzustand WR beibehält, der zweite Rahmenspeicher RAM2 in einen Lesezustand geht und der erste Rahmenspeicher RAM1 in einen Schreibzustand geht. Somit wird die zweite Hälfte des Datenrahmens CH₂₂ zu dem dritten Rahmenspeicher RAM3 nach dem Umschalten im Zeitpunkt T₂ in dem Zeitintervall T₂–t₃ geschrieben. Synchronisiert mit dem Takt T₂ wird der zweite Rahmenspeicher RAM2, der die Datenrahmen CH₁₁ und CH₂₁ enthält, ausgelesen. Natürlich wird mit dem Auftritt der Endzeiteinstellung t₃ des Datenrahmens CH₂₂ (der nun vollständig zu dem dritten Rahmenspeicher RAM3 geschrieben wurde) ein neu ankommender Datenrahmen CH₂₃ in den ersten Rahmenspeicher RAM1 geschrieben, der in dem Abgleichmodus M2 einen Lesezustand RD hatte. Das Schreiben des nächsten Datenrahmens CH₂₃ zu dem Rahmenspeicher, der zuvor einen Lesezustand hatte, wird in 2-1a, c, e mit c₃ angezeigt.
Erneut wird mit dem Auftritt des Synchronisationstakts T₃ der Abgleichmodus von M3 → M1 umgeschaltet. Der erste Rahmenspeicher RAM1 behält jedoch seinen Schreibzustand WR bei. Der dritte Rahmenspeicher RAM3, der bereits den Datenrahmen CH₂₂ vollständig gespeichert hat, wird zu dem Lesezustand RD umgeschaltet und wird beginnend mit dem Synchronisationstakt T₃ ausgelesen. Der zweite Rahmenspeicher RAM3 wird in den Schreibzustand WR gesetzt. Da der erste Rahmenspeicher RAM1 seinen Schreibzustand WR behält, wird die zweite Hälfte des Datenrahmens CH₂₃ zu dem ersten Rahmenspeicher RAM1 in dem Zeitintervall T₃–t₄ geschrieben. Wenn der nächste Datenrahmen CH₂₄ in der Startzeiteinstellung t₄ ankommt, wird dieser Datenrahmen in den zweiten Rahmenspeicher RAM2 geschrieben, der zuvor einen Lesezustand hatte, wie mit dem Pfeil c₄ in 2-1a, b, e angezeigt wird. Während des Schreibens der zweiten Hälfte von CH₂₃ und der ersten Hälfte von CH₂₄ in dem Rahmenintervall T₃–T₄ wird der dritte Rahmenspeicher RAM3, der die Datenrahmen CH₁₂ und CH₂₂ vollständig enthält, ausgelesen.
Die Zeitabgleichmodi M1, M2, M3, M1 ... werden somit zyklisch durchgeschaltet und nach jedem Umschalten wird ein neu ankommender Datenrahmen in den Rahmenspeicher geschrieben, der vor dem Umschalten einen Lesezustand hatte.
Es sollte vermerkt werden, dass 2-1 nur ein Beispiel eines Zeit-Offsets von einem halben Rahmen in Bezug auf den gemeinsamen Synchronisationstakt hinsichtlich des Kanals CH2 gibt. Die allgemeine Prozedur zum Umschalten der Abgleichmodi und des Lesens und Schreibens ist jedoch allgemein auf eine beliebige Art eines Zeit-Offsets und natürlich nicht nur zwei Kanäle CH1, CH2 anwendbar, sondern es kann eine große Vielzahl von Kanälen (z. B. bis zu 300 Kanälen) derart verarbeitet werden, dass ihre jeweiligen Zeit-Offsets in Bezug auf den gemeinsamen Synchronisationstakt abgeglichen werden können. In dem Fall von n Kanälen muss jeder Rahmenspeicher zum Speichern von n Datenrahmen in dem gleichen Zeitpunkt fähig sein.
2-2 ist ein anderes Zeitdiagramm, um die Prozedur in 2-1 zu veranschaulichen. Erneut wird angenommen, dass die Datenrahmen von Kanal CH1 keinen Zeit-Offset aufweisen, während der Zeit-Offset der Datenrahmen von Kanal CH2 eine Hälfte einer Datenrahmenperiode ist. Ferner werden Kanäle angenommen, beliebige Zeit-Offsets (CH3 ... CHn) aufzuweisen. Das Zeitdiagramm in 2-2 dient zum Veranschaulichen, dass zum Beispiel mit dem Auftritt T₁ des Synchronisationstakts ein Abschnitt des Datenrahmens CH35 von Kanal CH3 bereits zu einem Rahmenspeicher in einem Schreibzustand geschrieben wurde, während der Rest der Daten CH35, die nach Zeitmoment T₁ ankommen, in den gleichen Rahmenspeicher während der folgenden Periode T₁–T₂ geschrieben wird. Dies trifft gleichermaßen für Kanal CHn zu, der einen anderen Rahmen-Offset hat (Rahmen-Offset CHn). Die erste Hälfte des Datenrahmens CH20 wird zu einem Rahmenspeicher in dem Schreibzustand vor dem Zeitmoment T₁ geschrieben, und die zweite Hälfte wird in den gleichen Speicher nach T₁ geschrieben. Wie mit dem Taktauftritt T₂ zu sehen ist, können von einem Rahmenspeicher in dem Lesezustand alle Datenrahmen CH₁₀, CH₂₀, CH₃₅, ..., CHnx nach T₂ ausgelesen werden, wo jeder Kanal seinen eigenen dedizierten Zeitschlitz innerhalb eines Rahmens von 10 ms haben kann, wenn seine Daten gelesen werden.
Wie in 2-3 gezeigt wird, die die Anordnung der ausgelesenen Datenrahmen CH10, CH20, CH35, ..., CHnx zeigt, werden diese Datenrahmen nach T2 ausgelesen und werden ihrem zugehörigen Zeitschlitz innerhalb des Zeitintervalls von 10 ms (siehe in Verbindung damit auch die oben beschriebene 1-3) bis zu dem nächsten Auftritt des Synchronisationstakts T3 zugeordnet.
3 ist eine Veranschaulichung der Abgleichmodusumschaltung für eine Anzahl von aufeinanderfolgenden Rahmen. Die Zahlen 0, 1, 2, 3, 4, 5, 6 bezeichnen aufeinanderfolgende Datenrahmen von einem einzelnen Kanal, z. B. Kanal CH1. In Bezug auf den Lesezustand und Schreibzustand der Rahmenspeicher sind die ersten bis dritten Abgleichmodi M1, M2, M3 die gleichen wie in 2-1 beschrieben. Obwohl es zum Beispiel aus dem Modus M1 erscheint, dass gleichzeitig Datenrahmen 0, 1, 2 in den drei Rahmenspeichern RAM1, RAM2, RAM3 vorhanden sind, ist dies natürlich für Zeit-Offets ungleich Null in Wirklichkeit niemals der Fall. Das heißt zum Ende einer Synchronisationsperiode, in der der Datenrahmen 0 ausgelesen wurde, kann natürlich Datenrahmen 2 möglicherweise nicht vollständig in seinen jeweiligen Schreibzustandsrahmenspeicher geschrieben sein, aber Rahmen 1 wurde dann vollständig in RAM2 geschrieben. Somit wird in 3 angenommen, dass das Lesen und Schreiben ausgeführt wird, wie allgemein in 2-1, 2-2 angezeigt wird.
3 dient jedoch zum Veranschaulichen eines anderen Aspekts der Erfindung, der in Bezug auf die Schreibprozedur von neuen Datenrahmen in den Schreibzustandsspeicher wichtig ist (HINEIN bezeichnet neu ankommende Datenrahmen und HERAUS bezeichnet Auslesen von Datenrahmen aus dem Lesezustandsrahmenspeicher).
Wie allgemein in 3 gesehen wird, sollten die neu ankommenden Datenrahmen 2, 3, 4, 5, 6 vorzugsweise in den jeweiligen Rahmenspeicher RAM1, RAM2, RAM3, RAM1 geschrieben werden, der in dem vorherigen Abgleichmodus jeweils in einem Lesezustand war. Wie auch aus 3 gesehen wird, führt das Auslesen der Datenrahmen zu der sequentiellen Bereitstellung der Datenrahmen 0, 1, 2, 3, 4.
Somit können die oben beschriebene Zeitabgleichvorrichtung und das Zeitabgleichverfahren Datenrahmen einer Vielzahl von Kanälen auf eine zeitlich abgeglichene Art und Weise zu der Decodierungsressource mittels des Ausgangsmittels OM, das in 1 gezeigt wird, vorsehen. Somit können Datenrahmen mit einzelnen Zeit-Offsets zu einem gemeinsamen Synchronisationstakt zeitlich abgeglichen werden und deshalb können die Decoderressourcen nacheinander für mehrere Datenrahmen aus einer großen Vielzahl von Kanälen verwendet werden. Somit benötigen die einzelnen Datenrahmen von jedem einzelnen Kanal keine eigene dedizierte Decodereinheit. Das heißt wie in 2-3 gezeigt und wie oben in Verbindung mit 1-2, 1-3 erörtert, wird innerhalb jedes Zeitintervalls von z. B. 10 ms eine Datenrahmen CH10, CH20, CH35, ..., CHnx Zahl einer vorbestimmten Zahl von Kanälen CH1, CH2, CH3, ..., CHn durch eine Decodierungseinheit sequentiell verarbeitet und mehrere Decodierungseinheiten, jede für eine vorbestimmte Zahl von weiteren Kanälen vorgesehen, arbeiten parallel in dem gleichen Zeitintervall von 10 ms.
ZWEITE AUSFÜHRUNGSFORM (ZEITABGLEICH/ENTSCHACHTELUNG)
Jeder Rahmenspeicher RAM1, RAM2, RAM3 kann gebildet werden, wie mit den Matrizen in 4-1, 4-2 gezeigt. Das heißt der Rahmenspeicher (Matrix) hat eine Zahl von Spalten N_W–1 und Zeilen N_R–1 zum Speichern der Datenrahmen. Jeder Rahmenspeicher enthält einen Datenrahmen von allen Kanälen. Die Datenrahmen werden in die Zeilenrichtung geschrieben ("Hineinschreiben" in 4-1, 4-2) und mit dem Auftritt eines Synchronisationstakts können die Datenrahmen in der gleichen Richtung, nämlich der Zeilenrichtung, erneut ausgelesen werden.
In vielen Übertragungssystemen wird jedoch eine Bit-Verschachtelung für jeden Datenrahmen in dem Sender ausgeführt, um die Wirkungen von Entscheidungsfehlern zu reduzieren, die durch den Entzerrer gemacht werden, die eher häufig in Häufungen (bursts) auftreten. Wie gut bekannt ist, verteilt die Bit-Verschachtelung die Entscheidungsfehler im Wesentlichen über die gesamte Zeitperiode des jeweiligen Datenrahmens. Zu diesem Zweck müssen die Rahmenspeicher auch in dem Sender eine Matrix gemäß 4-1, 4-2 für jeden Kanal enthalten. Für das Verschachteln in dem Sender wird jede Matrix mit einem jeweiligen Datenrahmen in einer vertikalen (oder Spal ten-) Richtung gefüllt und während einer Übertragung werden die jeweiligen Matrizen in der horizontalen (oder Zeilen-) Richtung ausgelesen.
Eine Bit-Entschachtelung wird in dem Empfänger in einer umgekehrten Reihenfolge durchgeführt. Empfangene Datenrahmen werden zu den jeweiligen Matrizen in der horizontalen Richtung geschrieben und von dort in der Spaltenrichtung ausgelesen (siehe 4-1; die Anordnung der Zahl von Spalten und Zeilen bestimmt die gewünschte Verschachtelungstiefe), bevor ein Decoder die endgültige Kanaldecodierung durchführt (z. B. durch einen Faltungsdecoder).
Falls codierte und Bit-verschachtelte Daten in den drei Rahmenspeichern RAM1, RAM2, RAM3 vorhanden sind, kann die Zeitabgleichprozedur leicht mit der Bit-Entschachtelung wie folgt kombiniert werden.
Angenommen, dass jeder Rahmenspeicher RAM1, RAM2, RAM3 eine Matrix (gemäß 4-1, 4-2) pro Kanal enthält, wobei die Matrix mit einem jeweiligen Datenrahmen in der Zeilenrichtung gefüllt ist, liest die Steuereinheit CU (d. h. ihre Entschachtelungseinheit DILM) in 1-1 jede Matrix spaltenweise beginnend mit dem gemeinsamen Synchronisationstakt aus. Das heißt, das Eingangsmittel IM in 1-1 schreibt einen Datenrahmen für jeden der Kanäle in eine jeweilige Matrix der Rahmenspeicher in der Zeilenrichtung ("Hineinschreiben" in 4-1, 4-2) gemäß dem Zeitabgleichmodus und der Technik zum Hineinschreiben, die mit Bezug auf 2-1 beschrieben wird.
Wann immer Lesen von einem Rahmenspeicher in einem Lesezustand durchgeführt wird, wird andererseits die jeweilige Matrix in der Spaltenrichtung ausgelesen, um die Bit-Entschachtelung durchzuführen. Beim Durchführen des zeilenweisen Schreibens und des spaltenweisen Lesens kann der Zeitabgleich gleichzeitig zu der Bit-Entschachtelung durchgeführt werden.
Somit sind keine zusätzlichen Schaltungen notwendig, um die Bit-Entschachtelung durchzuführen, und es ist nur notwendig, die Lese- und Schreibrichtung in Bezug auf die Matrizen der Rahmenspeicher umzuschalten. Deshalb kann die Zeit zum Verarbeiten von jedem Datenrahmen verringert und die Hardwarekomplexität kann minimiert werden.
DRITTE AUSFÜHRUNGSFORM (SYMBOLWEISE SPEICHERUNG)
In vielen Übertragungssystemen und nicht nur in der oben beschriebenen Basistransceiverstation BTS eines CDMA-Systems in 5, 6 werden der Zeitabgleich ebenso wie eine Kanaldecodierung durchgeführt. Zum Beispiel gibt ein Faltungskanalcodierer in dem Sender mehrere Bits als ein Symbol aus, das zu dem Empfänger zu übertragen ist (für jedes nicht codierte Eingangsbit).
Falls ein Entzerrer mit weicher Ausgabe in dem Empfänger verwendet wird, sind die Daten, die in den Datenrahmen ankommen, Symbole weicher Entscheidung, die in der BBRX-Einheit in 5 erfasst werden. Der Decoder DEC wird dann eine Faltungsdecodierung durchführen, um auf der Basis der Symbole weicher Entscheidung über eine große Vielzahl von aufeinanderfolgenden Bitzeiten zu entscheiden, ob "0" oder "1" gesendet wurde.
Für diesen Zweck muss jedoch Entschachtelung über die weichen Symbole anstelle über die Bits vorgenommen werden, d. h. nicht die harten Bits müssen verschachtelt werden, sondern die weichen Symbole. Somit werden gemäß einem anderen Aspekt der Erfindung weiche Symbole, die aus mehreren Bits bestehen, stets in jeder Speicherstelle der Matrix gespeichert, wie in 4-2 angezeigt wird. Die symbolweise Speicherung kann gemeinsam mit dem oben beschriebenen Zeitabgleich verwendet werden. Des Weiteren sollte vermerkt werden, dass die Erfindung bezüglich dessen unabhängig ist, ob die DEC-Einheit durch einen DSP (digitaler Signalprozessor) oder eine FPGA (feldprogram mierbare Gate-Anordnung) oder ASIC (anwendungsspezifische integrierte Schaltung, Application Specific Integrated Circuit) realisiert wird.
INDUSTRIELLE ANWENDBARKEIT
Die Zeitabgleichvorrichtung und das Zeitabgleichverfahren, die oben beschrieben werden, verwenden als Hauptkomponenten drei Rahmenspeicher und ein zyklisches Umschalten der Lese- und Schreibzustände dieser Speicher. Somit kann eine beliebige Art von Datenrahmen aus einer Vielzahl von Kanälen, jeder mit einem Zeit-Offset in Bezug auf einen gemeinsamen Synchronisationstakt (möglicherweise durch den Decoder vorgesehen), zeitlich abgeglichen werden.
Falls das Telekommunikationssystem Faltungskanalcodierung und Bit-Verschachtelung durchführt, können die Zeitabgleichvorrichtung und das Zeitabgleichverfahren gemäß der Erfindung vorteilhaft angewendet werden. Ein Telekommunikationssystem, das eine derartige Kanalcodierung und Decodierung ebenso wie Verschachtelung und Entschachtelung verwendet, ist eine Basistransceiverstation eines CDMA-Telekommunikationssystems, wie allgemein in 5, 6 angezeigt. Des Weiteren sollte vermerkt werden, dass hinsichtlich des Verschachtelungsprozesses die Zeilen- und Spaltenrichtungen ohne jeglichen Verlust von Allgemeingültigkeit ausgetauscht werden können.
Des Weiteren sollte verstanden werden, dass die Erfindung nicht auf die oben beschriebenen Ausführungsformen und Beispiele begrenzt ist, die gegenwärtig als der beste Modus der Erfindung betrachtet werden. Ein Durchschnittsfachmann kann jedoch auf der Basis der obigen Unterweisungen andere Variationen und Modifikationen der Erfindung ableiten. Alle diese Modifikationen und Variationen fallen jedoch innerhalb des Bereichs der abhängigen Ansprüche. Des Weiteren kann die Erfindung Ausführungsformen umfassen, die aus Merkmalen bestehen, die in der obigen Beschreibung getrennt beschrieben wur den und/oder getrennt in den Ansprüchen getrennt beansprucht wurden.
Des Weiteren dienen Bezugszeichen in den Ansprüchen nur Zwecken der Klarheit und begrenzen den Bereich der Erfindung nicht.

Claims

Zeitabgleichvorrichtung eines Empfängers (RX) eines Telekommunikationssystems (TELE) zum Empfangen aufeinanderfolgender Datenrahmen (CH10, CH11, CH12, CH13, CH14; CH20, CH21, CH22, CH23, CH24) in einer Vielzahl von Kanälen (CH1, CH2), wobei die jeweiligen Datenrahmen in den Kanälen nicht zeitlich abgeglichen sind, und zum Ausgeben der Datenrahmen von allen Kanälen zeitlich ausgerichtet zu einem gemeinsamen Synchronisationstakt (T0–T4), wobei die Vorrichtung gekennzeichnet ist durch: a) mindestens einen ersten, zweiten und dritten Lese-/Schreibrahmenspeicher (RAM1, RAM2, RAM3) zum jeweiligen Speichern eines Datenrahmens von jedem der Kanäle, wobei die Rahmenspeicher jeder einen Schreibzustand (WR), in dem Daten zu den Rahmenspeichern durch ein Eingabemittel (IM) geschrieben werden, und einen Lesezustand (RD), in dem Daten aus den Rahmenspeichern durch ein Ausgabemittel (OM) gelesen werden, haben; und b) eine Steuereinheit zum zyklischen Umschalten der drei Rahmenspeicher durch einen ersten bis dritten Abgleichmodus (M1, M2, M3), synchronisiert zu dem gemeinsamen Synchronisationstakt (T0–T4) derart, dass b1) in dem ersten Abgleichmodus (M1) der erste und zweite Rahmenspeicher (RAM1, RAM2) in einem Schreibzustand (WR) sind und der dritte Rahmenspeicher (RAM3) in einem Lesezustand (RD) ist; b2) in dem zweiten Abgleichmodus (M2) der zweite und dritte Rahmenspeicher (RAM2, RAM3) in einem Schreibzustand (WR) sind und der erste Rahmenspeicher (RAM1) in einem Lesezustand (RD) ist; b3) in dem dritten Abgleichmodus (M3) der dritte und erste Rahmenspeicher (z. B. RAM3, RAM1) in einem Schreibzustand (WR) sind und der zweite Rahmenspeicher (RAM2) in einem Lesezustand (RD) ist; b4) wobei nach jeder Modusumschaltung ein neu ankommender Datenrahmen von einem beliebigen Kanal stets zu einem Rahmenspeicher geschrieben wird, der in dem vorherigen Modus in einem Lesezustand (RD) war; und b5) wobei Datenrahmen stets aus dem Rahmenspeicher mit einem Lesezustand (RD) zeitlich abgeglichen zu dem gemeinsamen Synchronisationstakt gelesen werden.
Zeitabgleichvorrichtung nach Anspruch 1, ferner gekennzeichnet durch, dass jeder Rahmenspeicher (RAM1, RAM2, RAM3) eine Vielzahl von Matrizen (4-1, 4-2) umfasst, die jeweils mit einem jeweiligen Kanal in Verbindung stehen, wobei die Matrizen aus einer vorbestimmten Zahl von Spalten (N_R – 1) und Zeilen (N_W – 1) gemäß der gewünschten Verschachtelungstiefe zum Speichern eines jeweiligen Datenrahmens bestehen, wobei das Eingabemittel (IM) angepasst ist, einen Datenrahmen für jeden Kanal in eine zugehörige Matrix eines Rahmenspeichers mit einem Schreibzustand (WR) in der Zeilenrichtung zu schreiben, und wobei ein Entschachtelungsmittel (DILM) angepasst ist, Daten aus Matrizen ei nes Rahmenspeichers in einem Lesezustand (RD) spaltenweise zeitlich abgeglichen mit jedem gemeinsamen Synchronisationstakt (T0–T4) auszulesen.
Zeitabgleichvorrichtung nach Anspruch 2, ferner gekennzeichnet dadurch, dass die Daten der Datenrahmen Daten von einem Demodulator/Entzerrer (BBRX) sind, bestehend aus Symbolen weicher Entscheidung (4-2), wobei die Symbole weicher Entscheidung in Speicherzellen von Matrizen der Rahmenspeicher gespeichert sind.
Empfänger (RX) eines Telekommunikationssystems, umfassend eine oder mehr Zeitabgleichvorrichtungen nach Anspruch 1–3.
Empfänger (RX) nach Anspruch 4, ferner gekennzeichnet dadurch, dass der Empfänger ein CDMA-Empfänger ist.
Telekommunikationssystem (TELE), umfassend einen oder mehr Empfänger nach Anspruch 4 oder Anspruch 5.
Telekommunikationssystem nach Anspruch 6, ferner gekennzeichnet dadurch, dass das Telekommunikationssystem Kommunikationen unter Verwendung einer CDMA-Technik durchführt.
Telekommunikationssystem (TELE) nach Anspruch 6, ferner gekennzeichnet dadurch, dass ein Sender angepasst ist, die Daten der Datenrahmen gemäß einer Faltungskodierungstechnik zu kodieren, wobei die kodierten Daten weich-symbolweise in den Rahmenspeichern in dem Empfänger (RX) gespeichert sind.
Verfahren zum Zeitabgleich aufeinanderfolgender Datenrahmen (CH10, CH11, CH12, CH13, CH14; CH20, CH21, CH22, CH23, CH24) in einer Vielzahl von Kanälen (CH1, CH2), wobei die jeweiligen Datenrahmen in den Kanälen nicht zeitlich abgeglichen sind, und zum Ausgeben der Datenrahmen von allen Kanälen zeitlich ausgerichtet zu einem gemeinsamen Synchronisationstakt (T0–T4), wobei das Verfahren durch die folgenden Schritte gekennzeichnet ist: a) Schreiben von Datenrahmen in mindestens einen ersten, zweiten und dritten Lese-/Schreibrahmenspeicher (RAM1, RAM2, RAM3) zum jeweiligen Speichern eines Datenrahmens von jedem der Kanäle, wobei die Rahmenspeicher jeder einen Schreibzustand (WR), in dem Daten zu den Rahmenspeichern geschrieben werden, und einen Lesezustand (RD), in dem Daten aus den Rahmenspeichern gelesen werden, haben; und b) zyklisches Umschalten der drei Rahmenspeicher durch einen ersten bis dritten Abgleichmodus (M1, M2, M3), synchronisiert zu dem gemeinsamen Synchronisationstakt (T0–T4), wobei b1) in dem ersten Abgleichmodus (M1) Datenrahmen zu dem ersten und zweiten Rahmenspeicher (RAM1, RAM2) in einem Schreibzustand (WR) geschrieben werden und Datenrahmen von dem dritten Rahmenspeicher (RAM3) in einem Lesezustand (RD) beginnend mit jedem gemeinsamen Synchronisationstakt gelesen werden; b2) in dem zweiten Abgleichmodus (M2) Datenrahmen zu dem zweiten und dritten Rahmenspeicher (RAM2, RAM3) in einem Schreibzustand (WR) geschrieben werden und Datenrahmen von dem ersten Rahmenspei cher (RAM1) in einem Lesezustand (RD) beginnend mit jedem gemeinsamen Synchronisationstakt gelesen werden; b3) in dem dritten Abgleichmodus (M3) Datenrahmen zu dem dritten und ersten Rahmenspeicher (z. B. RAM3, RAM1) in einem Schreibzustand (WR) geschrieben werden und Datenrahmen von dem zweiten Rahmenspeicher (RAM2) in einem Lesezustand (RD) beginnend mit jedem gemeinsamen Synchronisationstakt gelesen werden; wobei b4) nach jeder Modusumschaltung ein neu ankommender Datenrahmen von einem beliebigen Kanal stets zu einem Rahmenspeicher geschrieben wird, der in dem vorherigen Modus in einem Lesezustand (RD) war; und b5) wobei Datenrahmen stets aus dem Rahmenspeicher mit einem Lesezustand (RD) zeitlich abgeglichen zu dem gemeinsamen Synchronisationstakt gelesen werden.
Verfahren nach Anspruch 9, ferner gekennzeichnet dadurch, dass jeder Rahmenspeicher (RAM1, RAM2, RAM3) eine Vielzahl von Matrizen (4-1, 4-2) umfasst, die jeweils in Verbindung mit einem jeweiligen Kanal stehen, wobei die Matrizen aus einer vorbestimmten Zahl von Spalten (N_R – 1) und Zeilen (N_W – 1) gemäß der gewünschten Verschachtelungstiefe zum Speichern eines jeweiligen Datenrahmens bestehen, wobei ein Datenrahmen für jeden Kanal in eine zugehörige Matrix eines Rahmenspeichers mit einem Schreibzustand (WR) in der Zeilenrichtung geschrieben wird, und wobei Daten von Matrizen eines Rahmenspeichers in einem Lesezustand (RD) spaltenweise zeitlich abgegli chen zu jedem gemeinsamen Synchronisationstakt (T0–T4) ausgelesen werden.
Verfahren nach Anspruch 9, ferner gekennzeichnet dadurch, dass die Daten der Datenrahmen Daten von einem Demodulator/Entzerrer (BBRX) sind, bestehend aus Symbolen weicher Entscheidung, wobei die Symbole weicher Entscheidung (4-2) in Speicherzellen von Matrizen der Speicher gespeichert sind.