DE4428647A1 - Halbleiterspeicherbauelement mit einer Struktur zur Ansteuerung von Eingabe/Ausgabeleitungen mit hoher Geschwindigkeit - Google Patents
Halbleiterspeicherbauelement mit einer Struktur zur Ansteuerung von Eingabe/Ausgabeleitungen mit hoher GeschwindigkeitInfo
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Description
Die vorliegende Erfindung betrifft ein
Halbleiterspeicherbauelement zur Übertragung von Daten, die
durch Eingabe/Ausgabeleitungen in ein Speicherzellenfeld
geschrieben oder durch Eingabe/Ausgabeleitungen aus einem
Speicherzellenfeld gelesen werden sollen, und insbesondere
ein Halbleiterspeicherbauelement zur Auswahl der
Eingabe/Ausgabeleitungen unter Verwendung von
Spaltenadressen.
Ein Halbleiterspeicherbauelement, beispielsweise ein
dynamisches RAM, selektiert eine vorherbestimmte
Speicherzelle durch Auswahl einer Wortleitung und einer
Bitleitung. Die Wortleitung wird durch ein
Zeilenadreßsignal, das als Antwort auf eine Aktivierung
eines Zeilenadreß-Strobesignals RAS gelatched wird,
ausgewählt und die Bitleitung wird durch ein
Spaltenadreßsignal, das als Antwort auf eine Aktivierung
eines Spaltenadreß-Strobesignals CAS gelatched wird,
ausgewählt. Beim Lesen und Schreiben von Daten in die bzw.
aus der ausgewählten Speicherzelle muß zu einem geeigneten
Zeitpunkt ein Spaltenauswahlschalter zur Verbindung eines
Eingabe/Ausgabeleitungspaares mit einem entsprechenden
Lese/Schreibverstärker (sense amplifier) ausgewählt werden.
Auf Übertragung des Datenbits hin werden weiter die
Eingabe/Ausgabeleitungen in einem Paar mit komplementären
Potentialen durch Ladungsteilung auf entgegengesetzte
Potentiale gebracht. Gleichzeitig werden nicht-ausgewählte
Eingabe/Ausgabeleitungspaare gleichgesetzt und auf ein
vorherbestimmtes Potential vorgeladen.
Fig. 1 zeigt die Verbindungen zwischen einem Unter
speicherzellenfeld und den Eingabe/Ausgabeleitungspaaren in
einem bekannten dynamischen RAM, in dem das Unter
speicherzellenfeld k Wortleitungen WL0-WLk-1, m
Bitleitungspaare BL0-BLm-1 und -, "k×m"
Speicherzellen 10 und eine Vielzahl von
Spaltenauswahlschaltern 20 umfaßt, wobei jeder Schalter
zwischen m mit den Bitleitungspaaren verbundenen Lese-/Schreibverstärkern
SA und den Eingabe/Ausgabeleitungspaaren
geschaltet ist. Das Unter-Speicherzellenfeld stellt ein
gegebenes Unter-Speicherzellenfeld dar, das in einer
Speicherbank eines typischen dynamischen RAM, das in vier,
eine Anzahl von Unter-Speicherzellenfeldern in gefalteter
Bitleitungsstruktur enthaltende Speicherbänke geteilt ist.
In dem Fall, in dem ein 16 Mbit DRAM Speicherbänke mit 4
Mbits, von denen jede in 16 Unter-Speicherzellenfelder
geteilt ist, enthält, hat das Unter-Speicherzellenfeld gemäß
Fig. 1 256 Kbits und weist 256 Wortleitungen (k=256) sowie
1024 Bitleitungen (m=1024) auf. Die
Eingabe/Ausgabeleitungspaare I/O0, , I/O1 und , die
auf der linken Seite des Unter-Speicherzellenfeldes
angeordnet sind, und die Eingabe/Ausgabeleitungspaare I/O0′,
, I/O1′ und , die auf der rechten Seite des Unter-
Speicherzellenfeldes angeordnet sind, bilden einen
Eingabe/Ausgabebus, der mit benachbarten Unter-
Speicherzellenfeldern geteilt wird. Das heißt, daß die
Eingabe/Ausgabeleitungspaare I/O0, , I/O1 und , die
auf der linken Seite des Unter-Speicherzellenfeldes
angeordnet sind, einen linken Eingabe/Ausgabebus bilden und
die Eingabe/Ausgabeleitungspaare , I/O0′, I/O1′ und
, die auf der rechten Seite des Unter-
Speicherzellenfeldes angeordnet sind, einen rechten
Eingabe/Ausgabebus bilden. Die Eingabe/Ausgabeleitungen in
den entsprechenden Datenbussen übertragen alternativ 2-
Bitdaten. Die Spaltenauswahlleitungen CSL0-CSLi-1 sind
jeweils zur Steuerung der Spaltenauswahlschalter 20 mit den
Spaltenauswahlschaltern, die den jeweiligen
Bitleitungspaaren mit den 2-Bitdaten entsprechen, verbunden.
Wenn irgendeine der Spaltenauswahlleitungen aktiviert ist,
werden deshalb 2-Bitdaten jeweils durch den linken und
rechten Eingabe/Ausgabebus übertragen.
Das heißt, daß, wie in Fig. 2 gezeigt, die
Eingabe/Ausgabeleitungspaare I/O0, , I/O1, , I/O0′,
, I/O1′ und , die gleichgesetzt und als Antwort
auf ein Eingabe/Ausgabeleitungs-Vorladungssignal auf einen
Vorladungs-Pegel (im allgemeinen ist dies ein Wert, der
durch Subtrahieren eines Schwellspannungswerts eines NMOS-
Transistors von einer Versorgungsspannung bestimmt wird)
vorgeladen sind, in den H-Zustand ("high") und den L-Zustand
("low") gebracht werden, wenn irgendeine der
Spaltenauswahlleitungen im H-Zustand aktiviert ist.
Alternativ werden alle Eingabe/Ausgabeleitungspaare
gleichgesetzt und als Antwort auf das
Eingabe/Ausgabeleitungs-Vorladungssignal auf den
Vorladungspegel vorgeladen, wenn keine der
Spaltenauswahlleitungen aktiviert ist. Falls das
Spaltenauswahlsignal CSL0 im H-Zustand aktiviert ist, werden
die von den Bitleitungspaaren BL0, , BL1 und
gelesenen 2-Bitdaten über die Spaltenauswahlschalter 20 auf
den linken Eingabe/Ausgabebus, d. h. auf die zwei
Eingabe/Ausgabeleitungspaare I/O0, , I/O1 und ,
übertragen und entsprechend dem Potential der Datenbits
verarbeitet. Gleichzeitig werden die von den
Bitleitungspaaren BL2, , BL3 und gelesenen 2-Bitdaten
über die Spaltenauswahlschalter 20 auf den rechten
Eingabe/Ausgabebus, d. h. auf die zwei
Eingabe/Ausgabeleitungspaare I/O0′, , I/O1′ und ′,
übertragen und entsprechend dem Potential der Datenbits
verarbeitet. Nach der Übertragung der verarbeiteten Daten in
den Eingabe/Ausgangsleitungspaaren I/O0, , I/O1, ,
I/O0′, ′, I/O1′ und auf einen Datenbus und einen
Datenausgangspuffer in dem dynamischen RAM (nicht gezeigt)
werden die angesteuerten Eingabe/Ausgabeleitungspaare zur
Übertragung des nächsten Datenbits gleichgesetzt und als
Antwort auf das Eingabe/Ausgabeleitungs-Vorladungssignal
vorgeladen. Dann werden, wenn die Spaltenauswahlleitung CSL1
im H-Zustand aktiviert ist, von den Bitleitungspaaren BL4,
, BL5 und gelesene 2-Bitdaten zu den
Eingabe/Ausgabeleitungspaaren I/O0, , I/O1 und und
von den Bitleitungspaaren BL6, , BL7 und gelesene 2-
Bitdaten zu den Eingabe/Ausgabeleitungspaaren I/00′, ,
I/O1′ und übertragen, so daß die
Eingabe/Ausgabeleitungspaare I/O0, , I/O1, , I/O0′,
, I/O1′ und auf die oben beschriebene Art
angesteuert werden. In diesem Fall werden, immer wenn die
Spaltenauswahlleitungen aktiviert sind, sowohl der linke als
auch der rechte Eingabe/Ausgabebus angesteuert und
anschließend vorgeladen und gleichgesetzt, so daß es
schwierig ist, genügend Zeit zum Gleichsetzen und Vorladen
der Eingabe/Ausgabeleitungspaare zur Verfügung zu stellen.
Immer wenn eine Spaltenauswahlleitung aktiviert ist, werden
die 2-Bitdaten auf den Eingabe/Ausgabeleitungspaaren, die
den linken und rechten Eingabe/Ausgabebus bilden,
verarbeitet. Weiter ist zur Vorladung und Gleichsetzung der
2-Bitdaten eine ausreichende Zeit erforderlich, bevor die
nächsten 2-Bitdaten verarbeitet werden. Deshalb ist es
schwierig, genügend Zeit für die Datenübertragungsoperation
und die Vorladungsoperation zur Verfügung zu stellen. Somit
besteht eine Beschränkung, die Datenübertragungsrate zu
erhöhen.
Deshalb ist es eine Aufgabe der vorliegenden Erfindung, ein
Halbleiterspeicherbauelement zu schaffen, das in der Lage
ist, Daten zu den Eingabe/Ausgabeleitungen mit hoher
Geschwindigkeit zu übertragen.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein
Halbleiterspeicherbauelement zu schaffen, das während eines
Stand-by-Zustands vorgeladene und gleichgesetzte
Eingabe/Ausgabeleitungen hat, worin die Zeitspanne zum
Vorladen und Gleichsetzen erhöht ist.
Eine weitere Aufgabe der vorliegenden Erfindung ist es ein
Halbleiterspeicherbauelement zu schaffen, das geeignet ist,
Daten sukzessive ohne eine Beschränkung der Zeit zum
Gleichsetzen und Vorladen von Eingabe/Ausgabeleitungspaaren
zu übertragen.
Diese Aufgaben werden erfindungsgemäß gelöst von einem
Halbleiterspeicherbauelement mit einer Anzahl von
Eingabe/Ausgabeleitungspaaren, umfassend eine erste Gruppe
einer Anzahl der Eingabe/Ausgabeleitungspaare, die durch
Aktivierung irgendeines der Auswahlsignale innerhalb der
ersten Gruppe angesteuert werden, eine zweite Gruppe einer
Anzahl der Eingabe/Ausgabeleitungspaare, die durch
Aktivierung irgendeines der Auswahlsignale innerhalb der
zweiten Gruppe angesteuert werden, wobei die
Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe
vorgeladen und gleichgesetzt werden, wenn die Eingabe/Ausgabeleitungspaare
innerhalb der ersten Gruppe angesteuert
werden, und die Eingabe/Ausgabeleitungspaare innerhalb der
ersten Gruppe vorgeladen und gleichgesetzt werden, wenn die
Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe
angesteuert werden.
Gemäß der vorliegenden Erfindung ist es im Gegensatz zu
bekannten Bauelementen nicht notwendig, die Aktivierungszeit
des Spaltenauswahlsignals, das die
Eingabe/Ausgabeleitungspaare selektiert, anzupassen, um
ausreichende Zeit zum Vorladen der Leitungspaare zu
erhalten.
Im folgenden soll die Erfindung beispielhaft anhand der
Zeichnungen näher erläutert und beschrieben werden. In den
Zeichnungen zeigt
Fig. 1 ein Schaltbild der Verbindungen zwischen einem
Unter-Speicherzellenfeld und den
Eingabe/Ausgabeleitungen in einem bekannten
Halbleiterspeicherbauelement,
Fig. 2 ein Zeitablaufdiagramm einer Operation in dem
bekannten Bauelement aus Fig. 1, bei der eine
Eingabe/Ausgabeleitung ausgewählt und angesteuert
wird,
Fig. 3A ein Schaltbild der Verbindungen zwischen einem
Unter-Speicherzellenfeld und
Eingabe/Ausgabeleitungen in einem
Halbleiterspeicherbauelement gemäß der vorliegenden
Erfindung,
Fig. 3B die Fortsetzung des Schaltbilds in Fig. 3A,
Fig. 4 ein Schaltbild der Spaltenprädecoder, die zur
Auswahl der Eingabe/Ausgabeleitungen gemäß der
vorliegenden Erfindung verwendet werden,
Fig. 5 ein Schaltbild einer Spaltenauswahlschaltung, die
als Antwort auf die Ausgabesignale des Prädecoders
in Fig. 4 Spaltenauswahlsignale erzeugt,
Fig. 6 ein Schaltbild eines Eingabe/Ausgabeleitungs-
Vorladungssignalgenerators zur Erzeugung eines
Eingabe/Ausgabeleitungs-Vorladungssignals zum
Vorladen der Eingabe/Ausgabeleitungen gemäß der
vorliegenden Erfindung,
Fig. 7 ein Schaltbild einer Eingabe/Ausgabeleitungs-
Vorladungsschaltung zum Vorladen der
Eingabe/Ausgabeleitungen gemäß der vorliegenden
Erfindung,
Fig. 8A ein Zeitablaufdiagramm einer Operation, bei der
eine Eingabe/Ausgabeleitung gemäß der vorliegenden
Erfindung mit den Schaltungen der Fig. 3 bis 7
ausgewählt und angesteuert wird,
Fig. 8B die Fortsetzung des Zeitablaufdiagramms in Fig. 8A,
und
Fig. 9 ein Diagramm, in dem dargestellt ist, wie die Fig.
3A und 3B bzw. die Fig. 8A und 8B zusammenzusetzen
sind.
Eine Ausführungsform der vorliegenden Erfindung, die im
folgenden beschrieben wird, ist für ein
Halbleiterspeicherbauelement mit hoher Dichte, das gemäß
einer Dichteerhöhung eine sukzessive
Datenübertragungsoperation durchführt, geeignet.
Insbesondere ist die Ausführungsform gemäß der vorliegenden
Erfindung für ein Halbleiterspeicherbauelement mit hoher
Dichte geeignet, das synchron mit einem Taktgeber, der im
Außenbereich des Halbleiterspeicherbauelements vorgesehen
ist, betrieben wird. Das Halbleiterspeicherbauelement gemäß
der vorliegenden Erfindung ist ein 16 Mbit-Speicher,
aufgeteilt in vier 4 Nbit-Speicherbänke, von denen jede
wiederum in 16 Unter-Speicherzellenfelder von 256 Kbits
aufgeteilt ist.
Im folgenden wird auf die Fig. 3A und 3B verwiesen. Da das
Halbleiterspeicherbauelement gemäß der vorliegenden
Erfindung ein dynamisches RAM mit 256 Kbit Unter-
Speicherzellenfelder umfaßt, weisen die Unter-
Speicherzellenfelder in der gefalteten Bitleitungsstruktur
256 Wortleitungen, 1024 Bitleitungspaare und "256×1024"
Speicherzellen 10 auf. Die Bitleitungspaare BL0/-Blm-
1/ sind über die Lese/Schreibverstärker SA und die
Spaltenauswahlschalter 20 mit den
Eingabe/Ausgabeleitungspaaren I/O0, , I/O1, , I/O0′,
, I/O1′ und verbunden. Die
Eingabe/Ausgabeleitungspaare I/O0, , I/O1 und sind
so angeordnet, daß sie einen linken Eingabe/Ausgabebus des
Unter-Speicherzellenfeldes bilden; die
Eingabe/Ausgabeleitungspaare I/O0′, , I/O1′ und
sind so angeordnet, daß sie einen rechten Eingabe/Ausgabebus
des Unter-Speicherzellenfeldes bilden. Gemäß einer solchen
Anordnung der Eingabe/Ausgabeleitungspaare bilden die
Eingabe/Ausgabeleitungspaare auf der linken Seite des Unter-
Speicherzellenfeldes den linken Eingabe/Ausgabebus und die
Eingabe/Ausgabeleitungen auf der rechten Seite des Unter-
Speicherzellenfeldes den rechten Eingabe/Ausgabebus.
Bezugnehmend auf die Fig. 3A und 3B sind die
Spaltenauswahlschalter 20, welche die
Eingabe/Ausgabeleitungspaare I/O0, , I/O1 und auf
der linken Seite des Unter-Speicherzellenfeldes mit den
Lese/Schreibverstärkern SA verbinden, mit den geradzahligen
Spaltenauswahlleitungen (CSL0, CSL2, CSL4, CSL6, . . . , CSLi)
verbunden und die Spaltenauswahlschalter 20, welche die
Eingabe/Ausgabeleitungspaare I/O0′, , I/O1′ und
auf der rechten Seite des Unter-Speicherzellenfeldes mit den
Lese/Schreibverstärkern SA verbinden, mit den
ungeradzahligen Spaltenauswahlleitungen (CSL1, CSL3, CSL5,
CSL7, . . . , CSLi-1) verbunden. Deshalb sind die
Spaltenauswahlleitungen rechtwinklig zu den
Eingabe/Ausgabeleitungen angeordnet und mit den anderen
Unter-Speicherzellenfeldern innerhalb des dynamischen RAM
verbunden. Die geradzahligen Spaltenauswahlleitungen sind
mit den Spaltenauswahlschaltern verbunden, die mit den
Eingabe/Ausgabeleitungspaaren auf der linken Seite des
Unter-Speicherzellenfeldes verbunden sind, und die
ungeradzahligen Spaltenauswahlleitungen sind mit den
Spaltenauswahlschaltern verbunden, die mit den
Eingabe/Ausgabeleitungen auf der rechten Seite des Unter-
Speicherzellenfeldes verbunden sind.
Die linken und rechten Eingabe/Ausgabeleitungspaare werden
zu verschiedenen Zeitintervallen angesteuert und vorgeladen
und gleichgesetzt. Das heißt, daß nach Aktivierung der
Wortleitung WL0 und der Spaltenauswahlleitung CSL0 die von
den zwei Bitleitungspaaren BL0, , BL1 und gelesenen
2-Bitdaten zu den Eingabe/Ausgabeleitungspaaren I/O0, ,
I/O1 und auf der linken Seite des Unter-
Speicherzellenfeldes übertragen werden, so daß die
Eingabe/Ausgabeleitungen I/O0′, , I/O1′ und auf
der rechten Seite des Unter-Speicherzellenfeldes als Antwort
auf das entsprechende Vorladungssignal vorgeladen werden,
wenn die Eingabe/Ausgabeleitungspaare I/O0, , I/O1 und
angesteuert werden. Im Gegensatz hierzu werden die
Eingabe/Ausgabeleitungen I/O0′, , I/O1′ und auf
der rechten Seite des Unter-Speicherzellenfeldes
entsprechend der von den Bitleitungspaaren BL2, , BL3 und
gelesenen 2-Bitdaten angesteuert, wenn die
Eingabe/Ausgabeleitungspaare I/O0, , I/O1 und
vorgeladen und gleichgesetzt werden. Die den
Spaltenauswahlleitungen zugeführten Spaltenauswahlsignale
werden als Antwort auf die decodierten Signale der
Spaltenadreßsignale, die von einem Adreßregister in dem
dynamischen RAM zur Verfügung gestellt werden, erzeugt.
Die Fig. 4 bis 7 zeigen Schaltungen zur Implementierung der
Ansteuerung und des Vorladungsverfahrens der
Eingabe/Ausgabeleitungen gemäß der vorliegenden Erfindung
nach Fig. 3. Fig. 4 zeigt die Spaltenprädecoderschaltung zur
Erzeugung der Spaltenadreßprädecodiersignale, um die den in
Fig. 3 gezeigten Spaltenauswahlleitungen zugeführten
Spaltenauswahlsignale zu erzeugen. Bezugnehmend auf Fig. 4
umfaßt der Spaltenprädecoder einen ersten Prädecoder 100 zum
Empfang eines Signals ΦYE zur Ansteuerung der CAS-Kette, die
auf Beendigung der Erzeugung der mit dem Zeilenadreß-
Strobesignal assoziierten Zeilenkettensignale hin mit
dem Spaltenadreß-Strobesignal assoziiert ist, zum
Empfang eines Spaltenadreß-Signals CA11, das mit einer
Blockauswahl assoziiert ist (in einer
Einzelspeicherbankstruktur kann ein Zeilenadreßsignal
hierfür verwendet werden), und zum Empfang von
Spaltenadreßsignalen CA0 und CA1, um in Abhängigkeit von den
logischen Zuständen der Spaltenadreßsignale CA0 und CA1 die
Spaltenprädecodiersignale DCA, DCA1, DCA0 und DCA01 zu
erzeugen. Der Spaltenprädecoder umfaßt weiter einen zweiten
Prädecoder 200 zum Empfang des Spaltenadreßsignals CA11 und
von Spaltenadreßsignalen CA2 und CA3, um in Abhängigkeit von
den logischen Zuständen der Spaltenadreßsignale CA2 und CA3
Spaltenprädecodiersignale DCA, DCA3, DCA2 und DCA23 zu
erzeugen. Weiter umfaßt der Spaltenprädecoder einen dritten
Prädecoder 300 zum Empfang des Spaltenadreßsignals CA11 und
von Spaltenadreßsignalen CA4 und CA5, um in Abhängigkeit der
logischen Zustände der Spaltenadreßsignale CA4 und CA5
Spaltenprädecodiersignale DCA, DCA5, DCA4 und DCA45 zu
erzeugen. Weiter umfaßt der Spaltenprädecoder einen vierten
Prädecoder 400 zum Empfang des Spaltenadreßsignals CA11 und
von Spaltenadreßsignalen CA6 und CA7, um in Abhängigkeit von
den logischen Zuständen der Spaltenadreßsignale CA6 und CA7
Spaltenprädecodiersignale DCA, DCA7, DCA6 und DCA67 zu
erzeugen. Weiter umfaßt der Spaltenprädecoder einen fünften
Prädecoder 500 zum Empfang des Spaltenadreßsignals CA11 und
eines Spaltenadreßsignals CA, um in Abhängigkeit des
logischen Zustands des Spaltenadreßsignals CA8
Spaltenprädecodiersignale DCA und DCA8 zu erzeugen. Da
dem Spaltenprädecoder neun Spaltenadreßsignale CA0-CA8
zugeführt werden, können unter Verwendung der neun
Spaltenadreßsignale 512 Spaltenauswahlsignale, die mit 1024
das Unter-Speicherzellenfeld in Fig. 3 bildenden
Bitleitungspaaren assoziiert sind, erzeugt werden.
Der erste Prädecoder 100 umfaßt NICHT-UND-Glieder 32 und 38,
in die jeweils das Signal ΦYE und die Spaltensignale
bzw. CA0 eingegeben werden, NICHT-UND-Glieder 34 und 36, in
die jeweils das Signal CA11 und die Spaltenadreßsignale CA1
bzw. eingegeben werden, Inverter 33, 35, 37 und 39 zum
Invertieren der Ausgangssignale der NICHT-UND-Glieder 32, 34, 36 bzw. 38,
NICHT-UND-Glieder 42 und 44, in die jeweils
das Ausgangssignal des Inverters 33 und die Ausgangssignale
der Inverter 37 bzw. 35 eingegeben werden, NICHT-UND-Glieder
46 und 48, in die jeweils das Ausgangssignal des Inverters
39 und die Ausgangssignale der Inverter 37 bzw. 35
eingegeben werden, und in Reihe geschaltete Inverter (43, 51;
45, 52; 47, 53; und 49, 54) zur Formung der Ausgangssignale der
NICHT-UND-Glieder 42, 44, 46 und 48, so daß die
Spaltenprädecodiersignale DCA-DCA01 erzeugt werden.
Die Strukturen der Prädecoder 200 bis 400 sind der des
ersten Prädecoders 100 ähnlich. Der zweite Prädecoder 200
umfaßt Inverter 61 und 63 zum Invertieren des logischen
Zustandes der Spaltenadreßsignale und CA2, NICHT-UND-
Glieder 62 und 64, in die jeweils das Spaltenadreßsignal
CA11 und die Spaltenadreßsignale CA3 bzw. eingegeben
werden, NUR-Glieder 66 und 68, in die jeweils das
Ausgangssignal des Inverters 61 und die Ausgangssignale der
NICHT-UND-Glieder 64 bzw. 62 eingegeben werden, NUR-Glieder
72 und 74, in die das Ausgangssignal des Inverters 63 und
die Ausgangssignale der NICHT-UND-Glieder 64 bzw. 62
eingegeben werden und in Reihe geschaltete Inverter (65, 73;
67, 75; 69, 77 und 71, 78) zur Formung des Ausgangssignals der
NUR-Glieder 66, 68, 72 und 74, so daß die
Spaltenprädecodiersignale DCA-DCA23 erzeugt werden.
Der fünfte Prädecoder 500 umfaßt NICHT-UND-Glieder 82 und
84, in die jeweils das Spaltenadreßsignal CA11 und die
Spaltenadreßsignale CA8 bzw. eingegeben werden, in Reihe
geschaltete Inverter 83, 87 und 91 zum Formen und
Invertieren des Aussgangssignals des NICHT-UND-Gliedes 82,
so daß ein Spaltenprädecodiersignal DCA8 erzeugt wird.
Außerdem umfaßt der fünfte Prädecoder in Reihe geschaltete
Inverter 85, 89 und 93 zum Formen und Invertieren des
Ausgangssignals des NICHT-UND-Gliedes 84, so daß ein
prädecodiertes Signal DCA erzeugt wird. Die
Spaltenprädecodiersignale DCA01-DCA8 werden einer
Spaltenauswahlschaltung 600, wie sie in Fig. 5 gezeigt ist,
zugeführt.
Die in Fig. 5 abgebildete Spaltenauswahlschaltung 600 zeigt
einen speziellen Teil der Spaltenauswahlschaltung zur
Erzeugung der ersten acht Spaltenauswahlsignale CSL0-CSL7
der 512 Spaltenauswahlsignale, die in der
Spaltenauswahlschaltung durch Empfangen der von den in Fig.
4 gezeigten Spaltenprädecodern 100-400 ausgegebenen
Prädecodiersignale erzeugt werden. Deshalb sind 64
Spaltenauswahlschaltungen, die gleich der in Fig. 5 sind,
nötig um 512 Spaltenauswahlsignale zu erzeugen. Bezugnehmend
auf Fig. 5 vergleichen NUR-Glieder 132, 134, . . . , 144 und
146, von denen jedes zwei Eingänge hat, die logischen
Zustände der von den in Fig. 4 gezeigten
Spaltenprädecodierern zugeführten Prädecodiersignale. Die
NUR-Glieder 132, 134, . . . , 144 und 146 erzeugen über in
Reihe geschaltete Inverter 133, 149; 135, 151; . . . ; 145, 161
und 147, 163 die Spaltenauswahlsignale CSL0-CSL7. Die
Spaltenprädecodiersignale DCA-DCA01 von dem ersten
Prädecodierer 100 aus Fig. 4 werden auf einen der zwei
Eingänge der entsprechenden NUR-Glieder gegeben. Das
Spaltenprädecodiersignal DCA wird in das erste NUR-Glied
132 und das fünfte NUR-Glied 140, das
Spaltenprädecodiersignal DCA0 in das zweite NUR-Glied 134
und das sechste NUR-Glied 142, das Spaltenprädecodiersignal
DCA1 in das dritte NUR-Glied 136 und das siebte NUR-Glied
144 und das Spaltenprädecodiersignal DCA01 in das vierte
NUR-Glied 138 und das achte NUR-Glied 146 eingegeben.
Weiterhin werden die Eingänge der NUR-Glieder 132-138 mit
einem ersten Steuerknoten 601 und die der NUR-Glieder 140-146
mit einem zweiten Steuerknoten 602 verbunden, worin die
Logikpegel am ersten und zweiten Steuerknoten 601 und 602
aus den logischen Zuständen der von den
Spaltenprädecodierern 200-500 in Fig. 4 zugeführten
logischen Zustände der Spaltenprädecodiersignale DCA,
DCA2, DCA, DCA und DCA bestimmt werden. PMOS-
Transistoren 102, 104, 106 und 108, deren Gates mit den
Spaltenprädecodiersignalen DCA, DCA, DCA bzw. DCA
verbunden sind, werden parallel zwischen den ersten
Steuerknoten 601 und die Versorgungsspannung Vcc geschaltet.
Weiterhin werden PMOS-Transistoren 112, 114, 116 und 118,
deren Gates mit den Spaltenprädecodiersignalen DCA, DCA,
DCA bzw. DCA2 verbunden sind, werden parallel zwischen den
zweiten Steuerknoten 602 und die Versorgungsspannung Vcc
geschaltet. Ein NMOS-Transistor 110, dessen Gate mit dem
Spaltenprädecodiersignal DCA verbunden ist, wird zwischen
den ersten Steuerknoten 601 und einen dritten Steuerknoten
603 geschaltet und ein NMOS-Transistor 120, dessen Gate mit
dem Spaltenprädecodiersignal DCA2 verbunden ist, wird
zwischen den zweiten Steuerknoten 602 und den dritten
Steuerknoten 603 geschaltet. NMOS-Transistoren 122, 124 und
126, deren Gates mit den Spaltenprädecodiersignalen DCA,
DCA bzw. DCA verbunden sind, werden in Reihe zwischen den
dritten Steuerknoten 603 und die Massespannung GND
geschaltet. Die von der Spaltenauswahlschaltung 600 in Fig.
5 erzeugten Spaltenauswahlsignale CSL0-CSL7 werden jeweils
den Spaltenauswahlleitungen in den Fig. 3A und 3B zugeführt.
Fig. 6 zeigt eine Schaltung 700 zur Erzeugung der
Vorladungssignale IOPRI und zum Vorladen und
Gleichsetzen der Eingabe/Ausgabeleitungspaare gemäß der
vorliegenden Erfindung. Das Spaltenadreßsignal CA0 wird
einem NICHT-UND-Glied 172, das das mit der Blockauswahl
assoziierte Spaltenadreßsignal CA11 empfängt, zugeführt.
Weiter wird das Spaltenadreßsignal zusammen mit dem
Spaltenadreßsignal CA11 in ein NICHT-UND-Glied 174
eingegeben. Die NICHT-UND-Glieder 172 und 174 werden durch
das Signal ΦYE auf Empfang der Spaltenadressen hin zur
Ansteuerung der Spaltenschaltungen aktiviert und
deaktiviert. Da das Ausgangssignal des NICHT-UND-Glieds 172
durch eine Verzögerungsschaltung, die einen Inverter 173,
ein NICHT-UND-Glied 188, Inverter 189 und 190 und ein NICHT-
UND-Glied 191 umfaßt, verzögert wird, wird das
Ausgangssignal des NICHT-UND-Glieds 172 von einem NICHT-UND-
Glied 191 mit einer bestimmten Zeitverzögerung erzeugt,
wobei die Impulsbreite dieses Signals kleiner als die des
Signals CA0 ist. Das Ausgangssignal des NICHT-UND-Glieds 191
wird durch Inverter 197 und 198 einem NICHT-UND-Glied 210
zugeführt. Da das Ausgangssignal des NICHT-UND-Gliedes 174
in ähnlicher Weise durch eine Verzögerungsschaltung, die
einen Inverter 175, ein NICHT-UND-Glied 192, Inverter 194
und 195 und ein NICHT-UND-Glied 196 umfaßt, verzögert wird,
wird das Ausgangssignal des NICHT-UND-Gliedes 174 von einem
NICHT-UND-Glied 196 mit einer bestimmten Zeitverzögerung
erzeugt, wobei dieses Signal eine Pulsbreite, die kleiner
als die des Signales ist, aufweist. Das Ausgangssignal
des NICHT-UND-Glieds 196 wird durch Inverter 200 und 201
einem NICHT-UND-Glied 212 zugeführt. Hier wird ein von einem
Puffer in dem dynamischen Speicher erzeugtes Signal ΦCP,
das die Beendigung der Erzeugung der Spaltenadresse anzeigt,
jeweils in die NICHT-UND-Glieder 188 und 192, die in den
Verzögerungsschaltungen zur Verzögerung der entsprechenden
Ausgangssignale der NICHT-UND-Glieder 172 und 174 enthalten
sind, eingegeben. Weiterhin wird das Signal ΦCP über einen
Inverter 186 und einen Inverter 193 und 199 und ein NICHT-
UND-Glied 205 umfassende Verzögerungsschaltung jeweils in
die NICHT-UND-Glieder 210 und 212 eingegeben. Aus dem
Ausgangssignal des NICHT-UND-Glieds 210 wird über die
Inverter 213 und 217 das Eingabe/Ausgabeleitungs-
Vorladungssignal IOPRI erzeugt. Weiter wird das
Ausgangssignal des NICHT-UND-Glieds 212 als
Eingabe/Ausgabeleitungs-Vorladungssignal IOPRI erzeugt.
Fig. 7 zeigt die Verbindungen zwischen den in der in Fig. 6
gezeigten Schaltung erzeugten Eingabe/Ausgabeleitungs-
Vorladungssignalen IOPRI und und den
Eingabe/Ausgabeleitungspaaren gemäß der vorliegenden
Erfindung. Wie in Fig. 7 gezeigt, ist das Signal mit
der Vorladung und Gleichsetzung der
Eingabe/Ausgabeleitungspaare I/O0, , I/O1 und auf
der linken Seite des in Fig. 3 gezeigten Unter-
Speicherzellenfeldes und das Signal IOPRI mit der Vorladung
und der Gleichsetzung der Eingabe/Ausgabeleitungspaare
I/O0′, , I/O1′ und auf der rechten Seite des in
Fig. 3 gezeigten Unter-Speicherzellenfeldes assoziiert. Die
Eingabe/Ausgabeleitungspaare I/O1, , I/O0, , ,
I/O1′, I/O0′ und sind verbunden mit PMOS-Transistoren
238, 236, 234 und 232 zur Gleichsetzung, mit
Vorladungsschaltungen 248, 246, 244 und 242, die NMOS-
Transistoren, welche die Versorgungsspannung Vcc als
Vorladungsspannung aufnehmen, umfassen, und mit
Blockvorladungsschaltungen 258, 256, 254 und 252, die NMOS-
Transistoren, welche eine Bitleitungs-Vorlade-und-
Gleichsetzungsspannung VBL empfangen und jeweils als Antwort
auf ein Blockauswahlsignal BLS arbeiten, umfassen. Die Gates
der NMOS-Transistoren, die die Blockvorladungsschaltungen
bilden, werden über einen Inverter 225 durch das
Blockauswahlsignal BLS gesteuert. Die mit den
Eingabe/Ausgabeleitungspaaren I/O1, , I/O0 und
verbundenen Gates der PMOS-Transistoren 238 und 236 sind mit
einem Ausgang eines NICHT-UND-Gliedes 222, das das
Blockauswahlsignal BLS und das Eingabe/Ausgabeleitungs-
Vorladungssignal empfängt, verbunden und die mit den
Eingabe/Ausgabeleitungspaaren I/O1′, , I/O0′ und
verbundenen Gates der PMOS-Transistoren 234 und 232 sind mit
dem Ausgang eines NICHT-UND-Gliedes 224, das das Blocksignal
BLS und das Eingabe/Ausgabeleitungs-Vorladungssignal IOPRI
empfängt, verbunden. Die mit den
Eingabe/Ausgabeleitungspaaren I/O1, , I/O0 und
verbundenen Gates des NMOS-Transistoren, die die
Vorladungsschaltungen 248 und 246 bilden, sind mit dem
Ausgang eines Inverters 227, der das Ausgangssignal des
NICHT-UND-Gliedes 222 invertiert, verbunden und die mit dem
Eingabe/Ausgabeleitungspaaren I/O1′, , I/O0′ und ,
verbundenen Gates der NMOS-Transistoren, die die
Vorladungsschaltungen 244 und 242 bilden, sind mit dem
Ausgang eines Inverters 229, der das Ausgangssignal des
NICHT-UND-Gliedes 224 invertiert, verbunden.
Unter Bezugnahme auf die Fig. 8A und 8B wird im folgenden
der Betrieb des dynamischen RAM gemäß der vorliegenden
Erfindung beschrieben. Die Fig. 8A und 8B zeigen ein
Beispiel, in dem die vorliegende Erfindung bei einem
synchronen dynamischen RAM, das eine Datenzugriffsoperation
synchron mit einem Taktgeber CLK, der im Außenbereich des
Chips vorgesehen ist, verwendet wird. Deshalb kann davon
ausgegangen werden, daß das dynamische RAM gemäß der
vorliegenden Erfindung gut für ein Speicherbauelement, das
eine hohe Betriebsgeschwindigkeit erfordert, verwendet
werden kann. Da das Spaltenadreßsignal CA beim n-ten Puls
des Taktgebers CLK gelatched wird, erzeugt ein interner
Adreßzähler die Spaltenadreßsignale CA0, CA1, CA2, CA3
und CA8. Es sei angemerkt, daß um der Erklärung willen in
der Ausführungsform der vorliegenden Erfindung die
Signalerzeugungsoperation nur durch logische Kombination von
drei Spaltenadreßsignalen CA0, CA1 und CA2, die bei der
Erzeugung der acht Spaltenauswahlsignale CSL0-CSL7 benötigt
werden, durchgeführt wird. Für dieses Zeitintervall seien
die anderen Spaltenadreßsignale CA3-CA8 in dem L-Zustand.
Die Spaltenprädecodiersignale DCA, DCA7 und DCA, die in
den in Fig. 4 gezeigten dritten bis fünften Prädecodern
erzeugt werden und den Gates der in Fig. 5 gezeigten NMOS-
Transistoren 122, 124 und 126 zugeführt werden, sind im H-
Zustand, wodurch das Potential am dritten Steuerknoten 603
der Massespannung GND gleichgesetzt wird.
Wendet man sich den Fig. 8A und 8B zu, ist das
Blockauswahlsignal BLS in dem L-Zustand bevor das in Fig. 3
gezeigte Unter-Speicherzellenfeld ausgewählt wird. Da, wie
in Fig. 7 gezeigt, alle in dem Unter-Speicherzellenfeld
enthaltenen Eingabe/Ausgabeleitungspaare I/O1, , I/O0,
, I/O0′, , I/O1′ und mit den mit dem Signal
BLS verbundenen Blockvorladungsschaltungen 258, 256, 254 und
252 verbunden sind, werden weiter die
Eingabe/Ausgabeleitungspaare auf das Potential VBL-VTH
vorgeladen (hierin ist VTH die Schwellenspannung des NMOS-
Transistors). Wenn das Unter-Speicherzellenfeld ausgewählt
ist, werden alternativ, da das Signal BLS im H-Zustand ist,
die Eingabe/Ausgabeleitungspaare durch die PMOS-Transistoren
238, 236, 234 und 232 und durch die Vorladungsschaltung 248,
246, 244 und 242, die als Antwort auf die logischen Zustände
der Spaltenadreßsignale CA0 und durch die
Eingabe/Ausgabeleitung-Vorladungssignale IOPRI und
gesteuert werden, gleichgesetzt und vorgeladen.
Das Blockauswahlsignal BLS geht in den H-Zustand über und
das Unter-Speicherzellenfeld von Fig. 3 wird ausgewählt,
danach werden die Spaltenauswahlsignale CSL0-CSL7
sequentiell aktiviert. Im folgenden wird die Operation, die
während der Vorladungsoperation stattfindet und der
Erzeugung der Spaltenauswahlsignale entspricht, erklärt. Da
das Signal ΦYE im H-Zustand aktiviert ist, wird von dem in
Fig. 4 gezeigten Spaltenprädecoder ein Prädecodiersignal
erzeugt. Das heißt, daß, wenn alle Spaltenadressen CA0, CA1
und CA2 in den L-Zustand gesetzt sind, das
Spaltenprädecodiersignal DCA in den L-Zustand gesetzt ist
und die anderen Spaltenprädecodiersignale DCA0, DCA1 und
DCA01 in den H-Zustand gesetzt sind, so daß mit Ausnahme des
ersten NUR-Glieds 132 und des fünften NUR-Glieds 140 die
übrigen der in Fig. 5 gezeigten NUR-Glieder deaktiviert
sind. Weiter ist das Spaltenprädecodiersignal DCA in den
H-Zustand gesetzt und das andere Spaltenprädecodiersignal
DCA2 in den L-Zustand gesetzt, so daß das Potential am
ersten Steuerknoten 601 in den L-Zustand und das Potential
am zweiten Steuerknoten 602 in den H-Zustand geht. Gemäß dem
H-Zustand des Ausgangssignals des ersten NUR-Glieds 132 ist
deshalb nur das Spaltenauswahlsignal CSL0 in dem H-Zustand
aktiviert und die anderen Spaltenauswahlsignale CSL1-CSL7
sind in dem L-Zustand deaktiviert. Falls in Fig. 3 die
Wortleitung WL0 ausgewählt wird, werden die von den
Bitleitungspaaren BL0, , BL1 und gelesenen 2-Bitdaten
durch das aktivierte Spaltenauswahlsignal CSL0 über die vier
Spaltenauswahlschalter 20 zu den
Eingabe/Ausgabeleitungspaaren I/O0, , I/O1 und auf
der linken Seite des Unter-Speicherzellenfeldes übertragen.
Die Eingabe/Ausgabeleitungspaare I/O0, , I/O1 und
werden gemäß den Datenpotentialen angesteuert. Dann geht, da
die Spaltenadresse CA0 in Fig. 6 im L-Zustand ist, das bei
der Vorladung und Gleichsetzung der nicht ausgewählten
Eingabe/Ausgabeleitungspaare, d. h. der
Eingabe/Ausgabeleitungspaare I/O0′, , I/O1′ und
auf der rechten Seite des Unter-Speicherzellenfeldes,
verwendete Eingabe/Ausgabeleitungs-Vorladungssignal IOPRI in
den H-Zustand, wodurch die in Fig. 7 gezeigten PMOS-
Transistoren 234 und 232 und die Vorladungsschaltungen 244
und 242 aktiviert werden. Wenn die
Eingabe/Ausgabeleitungspaare I/O0, , I/O1 und auf
der linken Seite des Unter-Speicherzellenfeldes durch die
Aktivierung des Spaltenauswahlsignals CSL0 angesteuert
werden, werden die Eingabe/Ausgabeleitungspaare I/O0′, ,
I/O1′ und auf der rechten Seiten des Unter-
Speicherzellenfeldes gleichgesetzt und auf das Potential
Vcc-VTH vorgeladen.
Falls sich inzwischen die Spaltenadresse CA0 im H-Zustand
befindet, geht nur das Spaltenprädecodiersignal DCA0 in den
L-Zustand und die anderen Spaltenprädecodiersignale DCA,
DCA1 und DCA01 gehen in den H-Zustand. Weiterhin sind die
Spaltenprädecodiersignale DCA und DCA2 noch in dem H-
bzw. L-Zustand. Deshalb ist nur das zweite NUR-Glied 134
aktiviert und die anderen NUR-Glieder sind deaktiviert. Da
die Eingänge des zweiten NUR-Gliedes 134 in diesem Zustand
auf den L-Pegel gehen, ist nur das Spaltenauswahlsignal CSL1
im H-Zustand aktiviert. Wie in Fig. 3 gezeigt, werden gemäß
der Aktivierung des Signals CSL1 die von den
Bitleitungspaaren BL2, , BL3 und gelesenen 2-Bitdaten
über die vier Auswahlschalter 20 zu den
Eingabe/Ausgabeleitungspaaren I/O0′, , I/O1′ und
auf der rechten Seite des Unter-Speicherzellenfeldes
übertragen. Die Eingabe/Ausgabeleitungspaare I/O0′, ,
I/O1′ und werden entsprechend den übertragenen
Datenpotentialen angesteuert. Dann wird, da die
Spaltenadresse CA0 in Fig. 6 im H-Zustand ist, das zur
Vorladung und Gleichsetzung der Eingabe/Ausgabeleitungspaare
I/O0, , I/O1 und auf der linken Seite des Unter-
Speicherzellenfeldes verwendete Eingabe/Ausgabeleitungs-
Vorladungssignal in den H-Zustand gebracht, wodurch
die in Fig. 7 gezeigten PMOS-Transistoren 238 und 236 und
die Vorladungsschaltungen 248 und 246 aktiviert werden. Wenn
die Eingabe/Ausgabeleitungspaare I/O0′, , I/O1′ und
auf der rechten Seite des Unter-Speicherzellenfeldes
durch die Aktivierung des Spaltenauswahlsignals CSL1
aktiviert werden, werden die Eingabe/Ausgabeleitungspaare
I/O0, , I/O1 und auf der linken Seite des Unter-
Speicherzellenfeldes gleichgesetzt und auf das Potential
Vcc-VTH vorgeladen.
Wie oben erwähnt werden die anderen Spaltenauswahlsignale
CSL2-CSL7 gemäß Fig. 8 seriell erzeugt. Wenn gemäß dem
Zeitablaufdiagramm in Fig. 8 die
Eingabe/Ausgabeleitungspaare I/O0, , I/O1 und auf
der linken Seite des Unter-Speicherzellenfeldes durch
Aktivierung der geradzahligen Spaltenauswahlsignale CSL0,
CSL2, CSL4 und CSL6 angesteuert werden, werden die
Eingabe/Ausgabeleitungspaare I/O0′, , I/O1′ und ,
die durch Aktivierung der ungeradzahligen
Spaltenauswahlsignale CSL1, CSL3, CSL5 und CSL7 angesteuert
werden, durch das von den in Fig. 6 gezeigten Schaltungen
aktivierte Eingabe/Ausgabe-Vorladungssignal IOPRI vorgeladen
und gleichgesetzt. Im Gegensatz hierzu werden, wenn die
Eingabe/Ausgabeleitungspaare I/O0′, , I/O1′ und
durch Aktivierung der ungeradzahligen Spaltenauswahlsignale
CSL1, CSL3, CSL5 und CSL7 angesteuert werden, die
Eingabe/Ausgabeleitungspaare I/O0, , I/O1 und durch
das von den in Fig. 6 gezeigten Schaltungen aktivierte
Eingabe/Ausgabe-Vorladungssignal vorgeladen und
gleichgesetzt.
Da, wie oben beschrieben, die Eingabe/Ausgabebusse auf der
linken und der rechten Seite des Unter-Speicherzellenfeldes
alternativ angesteuert und vorgeladen werden, ist im
Gegensatz zu herkömmlichen Bausteinen die kurze Zeit zum
Inaktivieren und die lange Zeit zum Aktivieren des
Spaltenauswahlsignals, entsprechend der Knappheit von
Vorladungs- und Gleichsetzungszeit, nicht nötig. Da weiter
genügend Zeit zum Vorladen einer Eingabe/Ausgabeleitung
erhalten wird, können die Daten sukzessive über den mit den
Eingabe/Ausgabebussen verbundenen Datenbus ohne Verzögerung
der Datenübertragungszeit durch ein Vorladen der
Eingabe/Ausgabeleitungspaare ausgegeben werden.
In der obigen Ausführungsform der vorliegenden Erfindung ist
nur die Richtung der Datenübertragung von der Speicherzelle
zu den Eingabe/Ausgabeleitungspaaren gezeigt. Es ist jedoch
auch möglich, entsprechend der Erzeugung des obengenannten
Spaltenauswahlsignals die Eingabe/Ausgabeleitungspaare in
dem Fall anzusteuern und vorzuladen, in dem Daten vom
Äußeren des Chips über die Eingabe/Ausgabeleitungspaare in
die Speicherzelle übertragen werden. Wenn das Unter-
Speicherzellenfeld so angeordnet ist, daß die
Eingabe/Ausgabeleitungspaare in zwei Teile geteilt werden
und mit Spaltenauswahlsignalen gearbeitet wird, ist, obwohl
die Spaltenadreßsignale durch das Binary-Count-Verfahren
erzeugt werden, dem Fachmann bekannt, daß die
Spaltenadreßsignale durch ein Interleave-Verfahren erzeugt
werden können.
Wie oben beschrieben, werden die
Eingabe/Ausgabeleitungspaare durch verschiedene
Spaltenauswahlsignaie zu verschiedenen Zeitintervallen
angesteuert und vorgeladen, so daß Zeit vorhanden ist, um
die Eingabe/Ausgabeleitungspaare vorzuladen und eine stabile
Datenübertragungsoperation durchzuführen. Weiter ist es eine
erfindungsgemäße Auswirkung, daß die Ansteuerung und das
Vorladeverfahren für die Eingabe/Ausgabeleitungspaare auf
die hohe Betriebsgeschwindigkeit des dynamischen RAMs in dem
Halbleiterbaustein anwendbar ist.
Claims (6)
1. Halbleiterspeicherbauelement mit einer Anzahl von
Eingabe/Ausgabeleitungspaaren, umfassend:
eine erste Gruppe einer Anzahl der Eingabe/Ausgabeleitungspaare, die durch Aktivierung irgendeines der Auswahlsignale innerhalb der ersten Gruppe angesteuert werden;
eine zweite Gruppe einer Anzahl der Eingabe/Ausgabeleitungspaare, die durch Aktivierung irgendeines der Auswahlsignale innerhalb der zweiten Gruppe angesteuert werden; und
wobei die Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe vorgeladen und gleichgesetzt werden, wenn die Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe angesteuert werden, und die Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe vorgeladen und gleichgesetzt werden, wenn die Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe angesteuert werden.
eine erste Gruppe einer Anzahl der Eingabe/Ausgabeleitungspaare, die durch Aktivierung irgendeines der Auswahlsignale innerhalb der ersten Gruppe angesteuert werden;
eine zweite Gruppe einer Anzahl der Eingabe/Ausgabeleitungspaare, die durch Aktivierung irgendeines der Auswahlsignale innerhalb der zweiten Gruppe angesteuert werden; und
wobei die Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe vorgeladen und gleichgesetzt werden, wenn die Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe angesteuert werden, und die Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe vorgeladen und gleichgesetzt werden, wenn die Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe angesteuert werden.
2. Halbleiterspeicherbauelement, umfassend:
eine Anzahl von Unter-Speicherzellenfeldern mit einer Anzahl von Wortleitungen, einer Anzahl von Bitleitungspaaren und einer Anzahl von Speicherzellen, die mit einer Anzahl der Wortleitungen und der Bitleitungspaare verbunden sind,
eine Anzahl von Eingabe/Ausgabeleitungspaaren mit einer ersten und einer zweiten Eingabe/Ausgabeleitungspaargruppe, die mit einer Anzahl der Bitleitungspaare verbunden sind und auf der einen bzw. der anderen Seite des Unter-Speicherzellenfeldes angeordnet sind, und
eine Einrichtung zum Vorladen und Gleichsetzen der Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe, wenn die Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe angesteuert werden, und zum Vorladen und Gleichsetzen der Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe, wenn die Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe angesteuert werden.
eine Anzahl von Unter-Speicherzellenfeldern mit einer Anzahl von Wortleitungen, einer Anzahl von Bitleitungspaaren und einer Anzahl von Speicherzellen, die mit einer Anzahl der Wortleitungen und der Bitleitungspaare verbunden sind,
eine Anzahl von Eingabe/Ausgabeleitungspaaren mit einer ersten und einer zweiten Eingabe/Ausgabeleitungspaargruppe, die mit einer Anzahl der Bitleitungspaare verbunden sind und auf der einen bzw. der anderen Seite des Unter-Speicherzellenfeldes angeordnet sind, und
eine Einrichtung zum Vorladen und Gleichsetzen der Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe, wenn die Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe angesteuert werden, und zum Vorladen und Gleichsetzen der Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe, wenn die Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe angesteuert werden.
3. Halbleiterspeicherbauelement mit einer Vielzahl von
Eingabe/Ausgabeleitungspaaren, umfassend:
eine erste Gruppe von Eingabe/Ausgabeleitungspaaren, die mit einer ersten Gruppe von Auswahlsignalen verbunden sind und durch Aktivierung irgendeines der Auswahlsignale der ersten Gruppe angesteuert werden,
eine zweite Gruppe von Eingabe/Ausgabeleitungspaaren, die mit einer ersten Gruppe von Auswahlsignalen verbunden sind und durch Aktivierung irgendeines der Auswahlsignale der zweiten Gruppe angesteuert werden, und
wobei die Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe vorgeladen und gleichgesetzt werden, wenn die Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe angesteuert werden, und die Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe vorgeladen und gleichgesetzt werden, wenn die Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe angesteuert werden.
eine erste Gruppe von Eingabe/Ausgabeleitungspaaren, die mit einer ersten Gruppe von Auswahlsignalen verbunden sind und durch Aktivierung irgendeines der Auswahlsignale der ersten Gruppe angesteuert werden,
eine zweite Gruppe von Eingabe/Ausgabeleitungspaaren, die mit einer ersten Gruppe von Auswahlsignalen verbunden sind und durch Aktivierung irgendeines der Auswahlsignale der zweiten Gruppe angesteuert werden, und
wobei die Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe vorgeladen und gleichgesetzt werden, wenn die Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe angesteuert werden, und die Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe vorgeladen und gleichgesetzt werden, wenn die Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe angesteuert werden.
4. Halbleiterspeicherbauelement mit einer Vielzahl von
Speicherzellenfeldern, die eine Vielzahl von
Bitleitungspaaren, eine Vielzahl von Wortleitungen, eine
Vielzahl von mit den Bitleitungspaaren verbundenen
Speicherzellen und einer ersten und einer zweiten Gruppe
von mit den Bitleitungspaaren verbundenen
Eingabe/Ausgabeleitungen, die auf einer ersten bzw.
zweiten Seite des Speicherzellenfeldes angeordnet sind,
aufweisen, umfassend:
eine erste Gruppe von Eingabe/Ausgabeleitungspaaren, die mit einer ersten Gruppe von Auswahlsignalen verbunden sind und durch Aktivierung irgendeines der Auswahlsignale der ersten Gruppe angesteuert werden,
eine zweite Gruppe von Eingabe/Ausgabeleitungspaaren, die mit einer ersten Gruppe von Auswahlsignalen verbunden sind und durch Aktivierung irgendeines der Auswahlsignale der zweiten Gruppe angesteuert werden, und
wobei die Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe vorgeladen und gleichgesetzt werden, wenn die Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe angesteuert werden, und die Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe vorgeladen und gleichgesetzt werden, wenn die Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe angesteuert werden.
eine erste Gruppe von Eingabe/Ausgabeleitungspaaren, die mit einer ersten Gruppe von Auswahlsignalen verbunden sind und durch Aktivierung irgendeines der Auswahlsignale der ersten Gruppe angesteuert werden,
eine zweite Gruppe von Eingabe/Ausgabeleitungspaaren, die mit einer ersten Gruppe von Auswahlsignalen verbunden sind und durch Aktivierung irgendeines der Auswahlsignale der zweiten Gruppe angesteuert werden, und
wobei die Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe vorgeladen und gleichgesetzt werden, wenn die Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe angesteuert werden, und die Eingabe/Ausgabeleitungspaare innerhalb der ersten Gruppe vorgeladen und gleichgesetzt werden, wenn die Eingabe/Ausgabeleitungspaare innerhalb der zweiten Gruppe angesteuert werden.
5. Halbleiterspeicherbauelement nach Anspruch 3, worin die
Daten alternativ durch die Eingabe/Ausgabeleitungspaare
der ersten und zweiten Gruppe übertragen werden.
6. Halbleiterspeicherbauelement nach Anspruch 3, worin die
erste und zweite Gruppe der Auswahlsignale verschiedene
Gruppen der Eingabe/Ausgabeleitungspaare auswählen.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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KR15744/93 | 1993-08-14 |
Publications (2)
Publication Number | Publication Date |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4428647A Expired - Fee Related DE4428647B4 (de) | 1993-08-14 | 1994-08-12 | Halbleiterspeicherbauelement mit einer Struktur zur Ansteuerung von Eingabe/Ausgabeleitungen mit hoher Geschwindigkeit |
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Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
US6279116B1 (en) | 1992-10-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation |
KR0141665B1 (ko) * | 1994-03-31 | 1998-07-15 | 김광호 | 비디오램 및 시리얼데이타 출력방법 |
JP3604753B2 (ja) * | 1995-01-10 | 2004-12-22 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
USRE36532E (en) * | 1995-03-02 | 2000-01-25 | Samsung Electronics Co., Ltd. | Synchronous semiconductor memory device having an auto-precharge function |
US5598374A (en) * | 1995-07-14 | 1997-01-28 | Cirrus Logic, Inc. | Pipeland address memories, and systems and methods using the same |
JPH09198861A (ja) * | 1996-01-16 | 1997-07-31 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP3569417B2 (ja) * | 1996-07-19 | 2004-09-22 | 株式会社ルネサステクノロジ | 半導体メモリ |
KR100224667B1 (ko) * | 1996-12-10 | 1999-10-15 | 윤종용 | 계층적 입출력라인 구조를 갖는 반도체 메모리장치 및 이의 배치방법 |
KR100252053B1 (ko) | 1997-12-04 | 2000-05-01 | 윤종용 | 칼럼 방향의 데이터 입출력선을 가지는 반도체메모리장치와불량셀 구제회로 및 방법 |
KR100284744B1 (ko) * | 1999-01-20 | 2001-03-15 | 윤종용 | 고속 어드레스 디코더를 구비하는 반도체 메모리장치 및 이의 어드레스 디코딩 방법 |
JP3569727B2 (ja) * | 1999-03-31 | 2004-09-29 | エルピーダメモリ株式会社 | 半導体記憶装置 |
US6141275A (en) * | 1999-04-06 | 2000-10-31 | Genesis Semiconductor | Method of and apparatus for precharging and equalizing local input/output signal lines within a memory circuit |
KR20010004539A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 반도체 메모리 소자 |
JP3898988B2 (ja) * | 2001-07-30 | 2007-03-28 | 株式会社リコー | 情報処理装置、ジョブ制御方法、プログラム、及び記憶媒体 |
DE102004029846B4 (de) * | 2003-06-17 | 2009-12-17 | Samsung Electronics Co., Ltd., Suwon | Integrierte Speicherschaltung |
KR100634165B1 (ko) * | 2003-06-17 | 2006-10-16 | 삼성전자주식회사 | 칩 면적의 증가없이 입출력 라인들의 수를 증가시킬 수있는 반도체 메모리 장치 |
CN113470711B (zh) * | 2020-03-30 | 2023-06-16 | 长鑫存储技术有限公司 | 存储块以及存储器 |
CN111816227A (zh) * | 2020-06-15 | 2020-10-23 | 上海华虹宏力半导体制造有限公司 | 半导体存储器件 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0652632B2 (ja) * | 1985-01-23 | 1994-07-06 | 株式会社日立製作所 | ダイナミツク型ram |
JPS6352397A (ja) * | 1986-08-20 | 1988-03-05 | Toshiba Corp | 半導体記憶装置 |
US4754433A (en) * | 1986-09-16 | 1988-06-28 | Ibm Corporation | Dynamic ram having multiplexed twin I/O line pairs |
JP2795846B2 (ja) * | 1987-11-25 | 1998-09-10 | 株式会社東芝 | 半導体装置 |
JPH01158694A (ja) * | 1987-12-15 | 1989-06-21 | Mitsubishi Electric Corp | 半導体ダイナミックram |
US4954987A (en) * | 1989-07-17 | 1990-09-04 | Advanced Micro Devices, Inc. | Interleaved sensing system for FIFO and burst-mode memories |
KR920009059B1 (ko) * | 1989-12-29 | 1992-10-13 | 삼성전자 주식회사 | 반도체 메모리 장치의 병렬 테스트 방법 |
JP2592986B2 (ja) * | 1990-09-29 | 1997-03-19 | 株式会社東芝 | 半導体記憶装置 |
KR940001644B1 (ko) * | 1991-05-24 | 1994-02-28 | 삼성전자 주식회사 | 메모리 장치의 입출력 라인 프리차아지 방법 |
JPH0636560A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1993
- 1993-08-14 KR KR1019930015744A patent/KR960006271B1/ko not_active IP Right Cessation
-
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